JP4035923B2 - ラッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にラッチ回路に関する。
【０００２】
【従来の技術】
ラッチ回路は、信号を一時的に保持（記憶）する回路である。そして、ラッチ回路は、信号を保持するために、２段のインバータで構成されるループ回路を有する（図１、図２及び図３参照）。
【０００３】
ラッチ回路には、複数の入力回路及び複数の出力回路が接続される場合があ る。このようなラッチ回路においては、入力部及び出力部のそれぞれにおいて接続される端子の数が増加する。
【０００４】
図１、図２及び図３は、複数の入力回路及び複数の出力回路が接続される従来のラッチ回路を示す。
【０００５】
図１は、従来のラッチ回路の一の例である。ラッチ回路の入力のノードをノードＮ１で、ラッチ回路の出力のノードをノードＮ２で示す。図示しない２個の入力回路が、ラッチ回路の入力であるノードＮ１で接続される。即ち、一の入力回路からの入力Ｉ１と他の入力回路からの入力Ｉ２とがノードＮ２で接続される。
【０００６】
また、図示しない２個の出力回路が、ラッチ回路の出力であるノードＮ２で接続される。即ち、一の出力回路への出力Ｏ１と他の出力回路への出力Ｏ２とがノードＮ２で接続される。
【０００７】
図２は、従来のラッチ回路の他の一の例である。ラッチ回路の入力のノードをノードＮ１及びノードＮ２で、ラッチ回路の出力のノードをノードＮ３及びノードＮ４で示す。図１と同様に、図示しない２個の入力回路がラッチ回路に接続される。即ち、一の入力回路からの入力Ｉ１はノードＮ１で接続され、他の入力回路からの入力Ｉ２はノードＮ２で接続される。
【０００８】
また、図１と同様に、図示しない２個の出力回路がラッチ回路に接続される。即ち、一の出力回路への出力Ｏ１はノードＮ３で接続され、他の出力回路への出力Ｏ２はノードＮ４で接続される。
【０００９】
図３は、従来のラッチ回路の他の一の例である。ラッチ回路の入力のノードをノードＮ１及びノードＮ２で、ラッチ回路の出力のノードをノードＮ３及びノードＮ４で示す。図１と同様に、ラッチ回路には図示しない２個の入力回路が接続される。即ち、一の入力回路からの入力Ｉ１及び入力／Ｉ１はノードＮ１及びノードＮ２で接続され、他の入力回路からの入力Ｉ２はノードＮ１で接続される。
【００１０】
また、図１と同様に、図示しない２個の出力回路がラッチ回路に接続される。即ち、一の出力回路への出力Ｏ１及び出力／Ｏ１はノードＮ３及びノードＮ４で接続され、他の出力回路への出力Ｏ２はノードＮ４で接続される。
【００１１】
【発明が解決しようとする課題】
入力Ｉ１及び／入力Ｉ１と出力Ｏ１とは通常動作時に使用される入力及び出力であり、入力Ｉ２と出力Ｏ２とは試験動作時に使用される入力及び出力であるとする。入力Ｉ１及び／入力Ｉ１と出力Ｏ１は高速な入力及び出力が要求され、入力Ｉ２と出力Ｏ２とには高速な入力及び出力は要求されない。
【００１２】
図１において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、ラッチ回路の他の入力Ｉ２、第１のインバータ１の入力及び第２のインバータ２の出力が接続される。高速な入力が必要とされる入力Ｉ１にとって、ノードＮ１で接続される他の三つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１３】
図２において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、第１のインバータ１の出力、第２のインバータ２の入力及び第３のインバータ３の入力が接続される。高速な入力が必要とされる入力Ｉ１にとって、ノードＮ１で接続される他の三つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１４】
図３において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、ラッチ回路の他の入力Ｉ２、第１のインバータ１の出力、第２のインバータ２の入力及び第３のインバータ３の入力が接続される。高速な入力が必要とされる入力Ｉ１にとっ て、ノードＮ１で接続される他の四つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１５】
また、図３において、ノードＮ２には、ラッチ回路の一の入力の相補信号である入力／Ｉ１、ラッチ回路の他の出力Ｏ２、第２のインバータ２の出力、第１のインバータ１の入力及び第４のインバータ４の入力が接続される。高速な入力が必要とされる入力／Ｉ１にとって、ノードＮ２で接続される他の四つの回路要素が大きな負荷となるため、ラッチ回路は／入力Ｉ１の高速入力を行うことができない。
【００１６】
【課題を解決するための手段及びその作用効果】
複数の入力端子と、複数の出力端子と、前記信号を保持するためのループを構成する４個のインバータと、を有する信号を保持するラッチ回路において、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、前記複数の入力端子及び前記複数の出力端子のそれぞれのうち、少なくとも１個の入力端子及び出力端子は通常動作時に使用され、少なくとも他の１個の入力端子及び出力端子は試験動作時に使用されることを特徴とするラッチ回路を提供する。
【００１７】
本発明に係るラッチ回路によれば、高速動作が要求される入力の接続点又は出力の接続点において接続される回路要素を削減することにより、入力及び出力にかかる負荷を低減して、高速な入力及び出力を行うことができる。
【００１８】
【発明の実施の形態】
図４（１）及び図４（２）にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のブロック図を示す。
【００１９】
図４（１）に示すＳＲＡＭにおいては、領域１には、アドレスを入力するアドレス入力ラッチが配置され、領域２には、入力されたアドレスをプリデコードするプリデコーダが配置され、領域３には、プリデコードされたアドレスをデコードするメインデコーダが配置され、領域４には、データの入出力を担う入出力バッファとデータの増幅を行うセンスアンプ及びライトアンプとが配置され、領域５には、データを格納するセルアレイが配置される。
【００２０】
本発明であるラッチ回路は、領域１に配置されるアドレス入力ラッチに適用される。
【００２１】
図４（２）は、アドレス入力ラッチのブロック図を示す。
【００２２】
図４（２）においては、アドレス構成が４ビットであるため、アドレス入力ラッチが４段接続されている。アドレス入力ラッチの数は、アドレスのビット構成に応じて設定される。
【００２３】
アドレス入力ラッチのそれぞれには入力アドレス信号１０が供給され、アドレス入力ラッチのそれぞれからは出力アドレス信号１１が出力される。ＳＲＡＭの通常動作時において、入力アドレス信号が入力され、出力アドレス信号が出力される。
【００２４】
また、入力スキャン信号がアドレス入力ラッチ１４に供給され、供給された入力スキャン信号は、アドレス入力ラッチ１５及びアドレス入力ラッチ１６を経 て、アドレス入力ラッチ１７から出力スキャン信号として出力される。ＳＲＡＭの試験動作時において、アドレス入力ラッチの動作を検証するため、入力スキャン信号が入力され、出力スキャン信号が出力される。
【００２５】
このように、ラッチ回路のそれぞれにおいては、入力アドレス信号と入力スキャン信号という２つの信号が入力され、出力アドレス信号と出力スキャン信号という２つの信号が出力される。このような、複数の入力信号が供給され複数の出力信号を出力するラッチ回路に対して、本発明を適用することができる。
【００２６】
なお、ここにおいては、ＳＲＡＭを一の例として取り上げているが、本発明 は、ＳＲＡＭに限られず、ＤＲＡＭなどの他のメモリ回路などにも適用される。
【００２７】
以下、本発明の具体的な実施例を通して本発明の内容を説明する。
［第１の実施例］
図５及び図６に本発明の第１の実施例を示す。
【００２８】
図５においては、二つの入力と二つの出力とを有するラッチ回路を示す。
【００２９】
第１の入力Ｉ１は第１のノードＮ１に、第２の入力Ｉ２は第２のノードＮ２ に、第１の出力Ｏ１は第３のノードＮ３に、第２の出力Ｏ２は第４のノードＮ４に、それぞれ接続される。
【００３０】
第１のノードＮ１は、第４のインバータの出力と第１のインバータ１の入力との接続点である。
【００３１】
第２のノードＮ２は、第２のインバータ２の出力と第３のインバータ３の入力との接続点である。
【００３２】
第３のノードＮ３は、第１のインバータ１の出力と第２のインバータ２の入力との接続点である。
【００３３】
第４のノードＮ４は、第３のインバータ３の出力と第４のインバータ４の入力との接続点である。
【００３４】
第１のノードＮ１においては、第１の入力Ｉ１、第４のインバータの出力及び第１のインバータ１の入力が接続されているため、第１の入力Ｉ１にとって負荷となる回路要素は、第４のインバータの出力と第１のインバータ１の入力のみである。
【００３５】
本発明の第１の実施例によれば、ラッチ回路の入力の接続点において、入力に対して負荷となる回路要素は二つに低減される。このため、ラッチ回路の入力動作の高速化を図ることができる。
【００３６】
本発明の第１の実施例においては、第１の入力Ｉ１と第１の出力Ｏ１は通常動作時に使用される入力及び出力であり、第２の入力Ｉ２と第２の出力Ｏ２は試験動作時に使用される入力及び出力である。第１の入力Ｉ１と第１の出力Ｏ１は高速な入力及び出力が要求され、第２の入力Ｉ２と第２の出力Ｏ２は高速な入力及び出力は要求されない。本発明の第１の実施例は、高速な入力が要求される第１の入力Ｉ１の入力の高速化を図ることによって、ラッチ回路の通常動作時の高速化を図る。
【００３７】
なお、第２の入力Ｉ２は、上述したように高速な入力は要求されない。従っ て、第２の入力Ｉ２が接続されるノードＮ３には、他の高速動作を要求されない入力を接続してもよい。
【００３８】
図６においては、図５に示すラッチ回路を、図１に示すＳＲＡＭに適用している。
【００３９】
第１の入力Ｉ１は入力アドレス信号であり、第２の入力Ｉ２は入力スキャン信号であり、第１の出力Ｏ１は出力アドレス信号であり、第２の出力Ｏ２は出力スキャン信号である。
【００４０】
入力アドレス信号とクロック信号とは、スイッチ回路５を介してラッチ回路に供給される。スイッチ回路５は、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００４１】
入力スキャン信号とスキャンクロック信号とは、スイッチ回路６を介してラッチ回路に供給される。スイッチ回路６も、スイッチ回路５と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００４２】
通常動作時には、スキャンクロック信号が停止する。即ち、停止信号である”１”信号がスキャンクロック信号として供給され、スイッチ回路６と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ８を介して”０”信号が供給され、スイッチ回路６と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力スキャン信号とスキャンクロック信号とは供給されず、入力アドレス信号とクロック信号とが供給される。
【００４３】
試験動作時には、クロック信号が停止する。即ち、停止信号である”１”信号がクロック信号として供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ７を介して” ０”信号が供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力アドレス信号とクロック信号とは供給されず、入力スキャン信号とスキャンクロック信号とが供給される。
【００４４】
ラッチ回路の第１の出力Ｏ１はインバータ９を介して出力アドレス信号として出力され、ラッチ回路の第２の出力Ｏ２はインバータ１０を介して出力スキャン信号として出力される。インバータ９及びインバータ１０は、バッファとしての役割を果たしている。しかしながら、図６に示す実施例においては、インバータ９及びインバータ１０は存在しなくても構わない。
【００４５】
［第２の実施例］
図７及び図８に本発明の第２の実施例を示す。
【００４６】
図７においては、三つの入力と三つの出力とを有するラッチ回路を示す。
【００４７】
第１の入力Ｉ１は第１のノードＮ１に、第１の入力Ｉ１に対して相補である第２の入力／Ｉ１は第２のノードＮ２に、第３の入力Ｉ２は第３のノードＮ３に、第１の出力Ｏ１は第４のノードＮ４に、第１の出力Ｏ１に対して相補である第２の出力／Ｏ１は第５のノードＮ５に、第３の出力Ｏ２は第６のノードＮ６に、それぞれ接続される。
【００４８】
第１のノードＮ１は、第１の入力Ｉ１と第６のインバータ６の出力と第１のインバータ１の入力と第７のインバータ７の入力との接続点である。
【００４９】
第２のノードＮ２は、第２の入力／Ｉ１と第３のインバータ３の出力と第４のインバータ４の入力と第８のインバータ８の入力との接続点である。
【００５０】
第３のノードＮ３は、第３の入力Ｉ２と第４のインバータ４の出力と第５のインバータ５の入力との接続点である。
【００５１】
第４のノードＮ４は、第１の出力Ｏ１と第７のインバータ７の出力との接続点である。
【００５２】
第５のノードＮ５は、第２の出力／Ｏ１と第８のインバータ８の出力との接続点である。
【００５３】
第６のノードＮ６は、第３の出力Ｏ２と第１のインバータ１の出力１と第２のインバータ２の入力との接続点である。
【００５４】
その他、第２のインバータ２の出力と第３のインバータ３の入力とが、第５のインバータ５の出力と第６のインバータ６の入力とが接続される。
【００５５】
第１のノードＮ１においては、第１の入力Ｉ１、第６のインバータ６の出力、第１のインバータ１の入力及び第７のインバータ７の入力が接続されているた め、第１の入力Ｉ１にとって負荷となる回路要素は、第６のインバータ６の出 力、第１のインバータ１の入力及び第７のインバータ７の入力のみである。
【００５６】
第２のノードＮ２においては、第２の入力／Ｉ１、第３のインバータ３の出 力、第４のインバータ４の入力及び第８のインバータ８の入力が接続されているため、第２の入力／Ｉ１にとって負荷となる回路要素は、第３のインバータ３の出力と第４のインバータ４の入力と第８のインバータ８の入力のみである。
【００５７】
本発明の第２の実施例によれば、ラッチ回路の入力の接続点おいて、入力に対して負荷となる回路要素は三つに低減される。このため、ラッチ回路の入力動作の高速化を図ることができる。
【００５８】
第１の入力Ｉ１及び第２の入力／Ｉ１と第１の出力Ｏ１及び第２の出力／Ｏ１とは通常動作時に使用される入力及び出力であり、第３の入力Ｉ２と第３の出力Ｏ２とは試験動作時に使用される入力及び出力であるとする。第１の入力Ｉ１及び第２の入力／Ｉ１と第１の出力Ｏ１及び第２の出力／Ｏ１は高速な入力及び出力が要求され、第３の入力Ｉ２と第３の出力Ｏ２は高速な入力及び出力は要求されない。本発明の第２の実施例は、高速な入力が要求される第１の入力Ｉ１及び第２の入力／Ｉ１の入力の高速化を図ることによって、ラッチ回路の通常動作時の高速化を図る。
【００５９】
なお、第３の入力Ｉ２は高速な入力を要求されないが、本発明の第２の実施例においては、第３の入力Ｉ２の入力の高速化を図ることができる。
【００６０】
第３のノードＮ３においては、第３の入力Ｉ２、第４のインバータ４の出力及び第５のインバータの入力が接続されているため、第３の入力Ｉ２にとって負荷となる回路要素は、第４のインバータ４の出力と第５のインバータ５の入力のみである。本発明の第２の実施例によれば、ラッチ回路の試験用入力の接続点おいて、試験用入力に対して負荷となる回路要素は二つに低減される。このため、ラッチ回路の試験動作時の高速化を図ることができる。
【００６１】
一方において、第３の入力Ｉ２は高速な入力を要求されないことから、第３の入力Ｉ２が接続されるノードには、他の高速な入力動作を要求されない入力を接続しても構わない。
【００６２】
図８においては、図５に示すラッチ回路を、図１に示すＳＲＡＭに適用している。
【００６３】
第１の入力Ｉ１は入力アドレス信号であり、第１の入力Ｉ１に対して相補である第２の入力／Ｉ１は入力アドレス信号の相補信号であり、第３の入力Ｉ２は入力スキャン信号であり、第１の出力Ｏ１は出力アドレス信号であり、第１の出力Ｏ１に対して相補である第２の出力／Ｏ１は出力アドレス信号の相補信号であ り、第３の出力Ｏ２は出力スキャン信号である。
【００６４】
入力アドレス信号とクロック信号とは、スイッチ回路９を介してラッチ回路に供給される。スイッチ回路９は、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６５】
入力アドレス信号の相補信号とクロック信号とは、スイッチ回路１０を介してラッチ回路に供給される。スイッチ回路１０も、スイッチ回路９と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６６】
入力スキャン信号とスキャンクロック信号とは、スイッチ回路１１を介してラッチ回路に供給される。スイッチ回路１１も、スイッチ回路９と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６７】
通常動作時には、スキャンクロック信号が停止する。即ち、停止信号である”１”信号がスキャンクロック信号として供給され、スイッチ回路１１と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ１４を介して”０”信号が供給され、スイッチ回路１１と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力スキャン信号とスキャンクロック信号とは供給されず、入力アドレス信号と入力アドレス信号の相補信号とクロック信号とが供給される。
【００６８】
試験動作時には、クロック信号が停止する。即ち、停止信号である”１”信号がクロック信号として供給され、スイッチ回路９と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ１２を介して”０”信号が供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される）。また、同様に、スイッチ回路１０と高電位電源及び低電位電源との接続が切り離される。従って、ラッチ回路には、入力アドレス信号と入力アドレス信号の相補信号とクロック信号とは供給されず、入力スキャン信号とスキャンクロック信号とが供給される。
【００６９】
ラッチ回路の第１の出力Ｏ１はインバータ７を介して出力アドレス信号として出力され、ラッチ回路の第１の出力Ｏ１に対して相補である第２の出力／Ｏ１はインバータ８を介して出力アドレス信号の相補信号として出力される。インバータ７及びインバータ８は、バッファとしての役割を果たしている。しかしなが ら、図８に示す実施例においては、インバータ７及びインバータ８は存在しなくても構わない。
【００７０】
［第３の実施例］
本発明であるラッチ回路は、ユニットセルライブラリに登録される。
【００７１】
また、本発明であるラッチ回路が使用されたメモリ（ＳＲＡＭやＤＲＡＭな ど）はマクロセルライブラリに登録される。
【００７２】
本発明であるラッチ回路が登録されたユニットセルライブラリ又はマクロセルライブラリは、半導体設計システムにおいて使用される。
【００７３】
図９は、本発明の第３の実施例である。
【００７４】
システム設計手段１０１は、半導体の設計仕様１００に基づいて、ＲＴＬ記述（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ、動作レベル論理回路）１０２を生成する。
【００７５】
機能・論理設計１０３は、ＲＴＬ記述１０２に基づいて、ネットリスト（ゲートレベル論理回路）１０４を生成する。具体的にいうと、論理合成によりＲＴＬ記述１０２はネットリスト１０４に変換される。
【００７６】
レイアウト設計（配置配線手段）１０５は、ネットリスト１０４に基づいて、レイアウトデータ１０６を生成する。
【００７７】
マスクレイアウト設計１０７は、レイアウトデータ１０６に基づいて、マスクレイアウトデータ１０８を生成する。
【００７８】
そして、マスクレイアウトデータ１０８に基づいて、半導体が実際に製造される。
【００７９】
本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、機能・論理設計１０３で使用され、本発明であるラッチ回路が含まれたネットリスト１０４が生成される。
【００８０】
また、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、レイアウト設計１０５で使用され、本発明であるラッチ回路が含まれたレイアウトデータ１０６が生成される。
【００８１】
更に、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、マスクレイアウト設計１０７で使用され、本発明であるラッチ回路が含まれたマスクレイアウトデータ１０８が生成される。
【００８２】
即ち、本発明であるラッチ回路を含む半導体チップは、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１を使用して生成され る。
【００８３】
【発明の効果】
本発明によれば、以下の効果を得ることができる。
【００８４】
ラッチ回路の入力端子の接続点又は出力端子の接続点における回路要素の削減を図ることができる。この回路要素の削減により、入力又は出力に対する負荷が低減され、高速な入力又は出力を行うことができる。
［付記］
以上の説明に関して更に以下の項を開示する。
（１）信号を保持するラッチ回路において、前記信号を保持するためのループを構成するインバータが４個以上であることを特徴とするラッチ回路。
（２）（１）に記載のラッチ回路は、複数の入力端子を有し、前記複数の入力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（３）（１）に記載のラッチ回路は、複数の出力端子を有し、前記複数の出力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（４）（１）に記載のラッチ回路は、複数の入力端子と複数の出力端子とを有 し、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（５）（２）及び（４）に記載のラッチ回路においては、前記複数の入力端子の内少なくとも１個の入力端子は通常動作時に使用され、前記複数の入力端子の内少なくとも１個の入力端子は試験動作時に使用されることを特徴とする。
（６）（２）及び（３）に記載のラッチ回路においては、前記複数の出力端子の内少なくとも１個の出力端子は通常動作時に使用され、前記複数の出力端子の内少なくとも１個の出力端子は試験動作時に使用されることを特徴とする。
（７）（２）及び（４）に記載のラッチ回路においては、前記複数の入力端子の内の少なくとも一対には相補の信号は供給されることを特徴とする。
（８）複数の入力端子と複数の出力端子とを有するラッチ回路において、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、前記ノードのそれぞれにおいて接続される回路要素が３個以下であることを特徴とするラッチ回路。
（９）複数の入力端子と複数の出力端子とを有するとともに、該複数の入力端子内の少なくとも一対の入力端子には相補の入力信号が供給されるラッチ回路において、前記複数の入力端子及び複数の出力端子のそれぞれが異なるノードに接続され、前記ノードのそれぞれにおいて接続される回路要素が４個以下であることを特徴とするラッチ回路。
（１０）（１）に記載のラッチ回路が搭載されたメモリであることを特徴とす る。
（１１）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、（１）に記載のラッチ回路が含まれる半導体チップを生成することを特徴とする。
（１２）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、ＲＴＬ記述に基づき、（１）に記載のラッチ回路が含まれるネットリストを生成することを特徴とする。
（１３）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、ネットリストに基づき、（１）に記載のラッチ回路が含まれるレイアウトデータを生成することを特徴とする。
（１４）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、レイアウトデータに基づき、（１）に記載のラッチ回路が含まれるマスクレイアウトデータを生成することを特徴とす る。
【図面の簡単な説明】
【図１】従来のラッチ回路を示す図である。
【図２】従来のラッチ回路を示す図である。
【図３】従来のラッチ回路を示す図である。
【図４】ＳＲＡＭのブロック図を示す図である。
【図５】本発明の第１の実施例（１）を示す図である。
【図６】本発明の第１の実施例（２）を示す図である。
【図７】本発明の第２の実施例（１）を示す図である。
【図８】本発明の第２の実施例（２）を示す図である。
【図９】本発明の第３の実施例を示す図である。
【符号の説明】
１，２，３，４ インバータ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ノード
Ｉ１，Ｉ２ 入力
Ｏ１，Ｏ２ 出力
【発明の属する技術分野】
本発明は、半導体集積回路、特にラッチ回路に関する。
【０００２】
【従来の技術】
ラッチ回路は、信号を一時的に保持（記憶）する回路である。そして、ラッチ回路は、信号を保持するために、２段のインバータで構成されるループ回路を有する（図１、図２及び図３参照）。
【０００３】
ラッチ回路には、複数の入力回路及び複数の出力回路が接続される場合があ る。このようなラッチ回路においては、入力部及び出力部のそれぞれにおいて接続される端子の数が増加する。
【０００４】
図１、図２及び図３は、複数の入力回路及び複数の出力回路が接続される従来のラッチ回路を示す。
【０００５】
図１は、従来のラッチ回路の一の例である。ラッチ回路の入力のノードをノードＮ１で、ラッチ回路の出力のノードをノードＮ２で示す。図示しない２個の入力回路が、ラッチ回路の入力であるノードＮ１で接続される。即ち、一の入力回路からの入力Ｉ１と他の入力回路からの入力Ｉ２とがノードＮ２で接続される。
【０００６】
また、図示しない２個の出力回路が、ラッチ回路の出力であるノードＮ２で接続される。即ち、一の出力回路への出力Ｏ１と他の出力回路への出力Ｏ２とがノードＮ２で接続される。
【０００７】
図２は、従来のラッチ回路の他の一の例である。ラッチ回路の入力のノードをノードＮ１及びノードＮ２で、ラッチ回路の出力のノードをノードＮ３及びノードＮ４で示す。図１と同様に、図示しない２個の入力回路がラッチ回路に接続される。即ち、一の入力回路からの入力Ｉ１はノードＮ１で接続され、他の入力回路からの入力Ｉ２はノードＮ２で接続される。
【０００８】
また、図１と同様に、図示しない２個の出力回路がラッチ回路に接続される。即ち、一の出力回路への出力Ｏ１はノードＮ３で接続され、他の出力回路への出力Ｏ２はノードＮ４で接続される。
【０００９】
図３は、従来のラッチ回路の他の一の例である。ラッチ回路の入力のノードをノードＮ１及びノードＮ２で、ラッチ回路の出力のノードをノードＮ３及びノードＮ４で示す。図１と同様に、ラッチ回路には図示しない２個の入力回路が接続される。即ち、一の入力回路からの入力Ｉ１及び入力／Ｉ１はノードＮ１及びノードＮ２で接続され、他の入力回路からの入力Ｉ２はノードＮ１で接続される。
【００１０】
また、図１と同様に、図示しない２個の出力回路がラッチ回路に接続される。即ち、一の出力回路への出力Ｏ１及び出力／Ｏ１はノードＮ３及びノードＮ４で接続され、他の出力回路への出力Ｏ２はノードＮ４で接続される。
【００１１】
【発明が解決しようとする課題】
入力Ｉ１及び／入力Ｉ１と出力Ｏ１とは通常動作時に使用される入力及び出力であり、入力Ｉ２と出力Ｏ２とは試験動作時に使用される入力及び出力であるとする。入力Ｉ１及び／入力Ｉ１と出力Ｏ１は高速な入力及び出力が要求され、入力Ｉ２と出力Ｏ２とには高速な入力及び出力は要求されない。
【００１２】
図１において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、ラッチ回路の他の入力Ｉ２、第１のインバータ１の入力及び第２のインバータ２の出力が接続される。高速な入力が必要とされる入力Ｉ１にとって、ノードＮ１で接続される他の三つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１３】
図２において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、第１のインバータ１の出力、第２のインバータ２の入力及び第３のインバータ３の入力が接続される。高速な入力が必要とされる入力Ｉ１にとって、ノードＮ１で接続される他の三つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１４】
図３において、ノードＮ１には、ラッチ回路の一の入力Ｉ１、ラッチ回路の他の入力Ｉ２、第１のインバータ１の出力、第２のインバータ２の入力及び第３のインバータ３の入力が接続される。高速な入力が必要とされる入力Ｉ１にとっ て、ノードＮ１で接続される他の四つの回路要素が大きな負荷となるため、ラッチ回路は入力Ｉ１の高速入力を行うことができない。
【００１５】
また、図３において、ノードＮ２には、ラッチ回路の一の入力の相補信号である入力／Ｉ１、ラッチ回路の他の出力Ｏ２、第２のインバータ２の出力、第１のインバータ１の入力及び第４のインバータ４の入力が接続される。高速な入力が必要とされる入力／Ｉ１にとって、ノードＮ２で接続される他の四つの回路要素が大きな負荷となるため、ラッチ回路は／入力Ｉ１の高速入力を行うことができない。
【００１６】
【課題を解決するための手段及びその作用効果】
複数の入力端子と、複数の出力端子と、前記信号を保持するためのループを構成する４個のインバータと、を有する信号を保持するラッチ回路において、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、前記複数の入力端子及び前記複数の出力端子のそれぞれのうち、少なくとも１個の入力端子及び出力端子は通常動作時に使用され、少なくとも他の１個の入力端子及び出力端子は試験動作時に使用されることを特徴とするラッチ回路を提供する。
【００１７】
本発明に係るラッチ回路によれば、高速動作が要求される入力の接続点又は出力の接続点において接続される回路要素を削減することにより、入力及び出力にかかる負荷を低減して、高速な入力及び出力を行うことができる。
【００１８】
【発明の実施の形態】
図４（１）及び図４（２）にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のブロック図を示す。
【００１９】
図４（１）に示すＳＲＡＭにおいては、領域１には、アドレスを入力するアドレス入力ラッチが配置され、領域２には、入力されたアドレスをプリデコードするプリデコーダが配置され、領域３には、プリデコードされたアドレスをデコードするメインデコーダが配置され、領域４には、データの入出力を担う入出力バッファとデータの増幅を行うセンスアンプ及びライトアンプとが配置され、領域５には、データを格納するセルアレイが配置される。
【００２０】
本発明であるラッチ回路は、領域１に配置されるアドレス入力ラッチに適用される。
【００２１】
図４（２）は、アドレス入力ラッチのブロック図を示す。
【００２２】
図４（２）においては、アドレス構成が４ビットであるため、アドレス入力ラッチが４段接続されている。アドレス入力ラッチの数は、アドレスのビット構成に応じて設定される。
【００２３】
アドレス入力ラッチのそれぞれには入力アドレス信号１０が供給され、アドレス入力ラッチのそれぞれからは出力アドレス信号１１が出力される。ＳＲＡＭの通常動作時において、入力アドレス信号が入力され、出力アドレス信号が出力される。
【００２４】
また、入力スキャン信号がアドレス入力ラッチ１４に供給され、供給された入力スキャン信号は、アドレス入力ラッチ１５及びアドレス入力ラッチ１６を経 て、アドレス入力ラッチ１７から出力スキャン信号として出力される。ＳＲＡＭの試験動作時において、アドレス入力ラッチの動作を検証するため、入力スキャン信号が入力され、出力スキャン信号が出力される。
【００２５】
このように、ラッチ回路のそれぞれにおいては、入力アドレス信号と入力スキャン信号という２つの信号が入力され、出力アドレス信号と出力スキャン信号という２つの信号が出力される。このような、複数の入力信号が供給され複数の出力信号を出力するラッチ回路に対して、本発明を適用することができる。
【００２６】
なお、ここにおいては、ＳＲＡＭを一の例として取り上げているが、本発明 は、ＳＲＡＭに限られず、ＤＲＡＭなどの他のメモリ回路などにも適用される。
【００２７】
以下、本発明の具体的な実施例を通して本発明の内容を説明する。
［第１の実施例］
図５及び図６に本発明の第１の実施例を示す。
【００２８】
図５においては、二つの入力と二つの出力とを有するラッチ回路を示す。
【００２９】
第１の入力Ｉ１は第１のノードＮ１に、第２の入力Ｉ２は第２のノードＮ２ に、第１の出力Ｏ１は第３のノードＮ３に、第２の出力Ｏ２は第４のノードＮ４に、それぞれ接続される。
【００３０】
第１のノードＮ１は、第４のインバータの出力と第１のインバータ１の入力との接続点である。
【００３１】
第２のノードＮ２は、第２のインバータ２の出力と第３のインバータ３の入力との接続点である。
【００３２】
第３のノードＮ３は、第１のインバータ１の出力と第２のインバータ２の入力との接続点である。
【００３３】
第４のノードＮ４は、第３のインバータ３の出力と第４のインバータ４の入力との接続点である。
【００３４】
第１のノードＮ１においては、第１の入力Ｉ１、第４のインバータの出力及び第１のインバータ１の入力が接続されているため、第１の入力Ｉ１にとって負荷となる回路要素は、第４のインバータの出力と第１のインバータ１の入力のみである。
【００３５】
本発明の第１の実施例によれば、ラッチ回路の入力の接続点において、入力に対して負荷となる回路要素は二つに低減される。このため、ラッチ回路の入力動作の高速化を図ることができる。
【００３６】
本発明の第１の実施例においては、第１の入力Ｉ１と第１の出力Ｏ１は通常動作時に使用される入力及び出力であり、第２の入力Ｉ２と第２の出力Ｏ２は試験動作時に使用される入力及び出力である。第１の入力Ｉ１と第１の出力Ｏ１は高速な入力及び出力が要求され、第２の入力Ｉ２と第２の出力Ｏ２は高速な入力及び出力は要求されない。本発明の第１の実施例は、高速な入力が要求される第１の入力Ｉ１の入力の高速化を図ることによって、ラッチ回路の通常動作時の高速化を図る。
【００３７】
なお、第２の入力Ｉ２は、上述したように高速な入力は要求されない。従っ て、第２の入力Ｉ２が接続されるノードＮ３には、他の高速動作を要求されない入力を接続してもよい。
【００３８】
図６においては、図５に示すラッチ回路を、図１に示すＳＲＡＭに適用している。
【００３９】
第１の入力Ｉ１は入力アドレス信号であり、第２の入力Ｉ２は入力スキャン信号であり、第１の出力Ｏ１は出力アドレス信号であり、第２の出力Ｏ２は出力スキャン信号である。
【００４０】
入力アドレス信号とクロック信号とは、スイッチ回路５を介してラッチ回路に供給される。スイッチ回路５は、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００４１】
入力スキャン信号とスキャンクロック信号とは、スイッチ回路６を介してラッチ回路に供給される。スイッチ回路６も、スイッチ回路５と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００４２】
通常動作時には、スキャンクロック信号が停止する。即ち、停止信号である”１”信号がスキャンクロック信号として供給され、スイッチ回路６と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ８を介して”０”信号が供給され、スイッチ回路６と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力スキャン信号とスキャンクロック信号とは供給されず、入力アドレス信号とクロック信号とが供給される。
【００４３】
試験動作時には、クロック信号が停止する。即ち、停止信号である”１”信号がクロック信号として供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ７を介して” ０”信号が供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力アドレス信号とクロック信号とは供給されず、入力スキャン信号とスキャンクロック信号とが供給される。
【００４４】
ラッチ回路の第１の出力Ｏ１はインバータ９を介して出力アドレス信号として出力され、ラッチ回路の第２の出力Ｏ２はインバータ１０を介して出力スキャン信号として出力される。インバータ９及びインバータ１０は、バッファとしての役割を果たしている。しかしながら、図６に示す実施例においては、インバータ９及びインバータ１０は存在しなくても構わない。
【００４５】
［第２の実施例］
図７及び図８に本発明の第２の実施例を示す。
【００４６】
図７においては、三つの入力と三つの出力とを有するラッチ回路を示す。
【００４７】
第１の入力Ｉ１は第１のノードＮ１に、第１の入力Ｉ１に対して相補である第２の入力／Ｉ１は第２のノードＮ２に、第３の入力Ｉ２は第３のノードＮ３に、第１の出力Ｏ１は第４のノードＮ４に、第１の出力Ｏ１に対して相補である第２の出力／Ｏ１は第５のノードＮ５に、第３の出力Ｏ２は第６のノードＮ６に、それぞれ接続される。
【００４８】
第１のノードＮ１は、第１の入力Ｉ１と第６のインバータ６の出力と第１のインバータ１の入力と第７のインバータ７の入力との接続点である。
【００４９】
第２のノードＮ２は、第２の入力／Ｉ１と第３のインバータ３の出力と第４のインバータ４の入力と第８のインバータ８の入力との接続点である。
【００５０】
第３のノードＮ３は、第３の入力Ｉ２と第４のインバータ４の出力と第５のインバータ５の入力との接続点である。
【００５１】
第４のノードＮ４は、第１の出力Ｏ１と第７のインバータ７の出力との接続点である。
【００５２】
第５のノードＮ５は、第２の出力／Ｏ１と第８のインバータ８の出力との接続点である。
【００５３】
第６のノードＮ６は、第３の出力Ｏ２と第１のインバータ１の出力１と第２のインバータ２の入力との接続点である。
【００５４】
その他、第２のインバータ２の出力と第３のインバータ３の入力とが、第５のインバータ５の出力と第６のインバータ６の入力とが接続される。
【００５５】
第１のノードＮ１においては、第１の入力Ｉ１、第６のインバータ６の出力、第１のインバータ１の入力及び第７のインバータ７の入力が接続されているた め、第１の入力Ｉ１にとって負荷となる回路要素は、第６のインバータ６の出 力、第１のインバータ１の入力及び第７のインバータ７の入力のみである。
【００５６】
第２のノードＮ２においては、第２の入力／Ｉ１、第３のインバータ３の出 力、第４のインバータ４の入力及び第８のインバータ８の入力が接続されているため、第２の入力／Ｉ１にとって負荷となる回路要素は、第３のインバータ３の出力と第４のインバータ４の入力と第８のインバータ８の入力のみである。
【００５７】
本発明の第２の実施例によれば、ラッチ回路の入力の接続点おいて、入力に対して負荷となる回路要素は三つに低減される。このため、ラッチ回路の入力動作の高速化を図ることができる。
【００５８】
第１の入力Ｉ１及び第２の入力／Ｉ１と第１の出力Ｏ１及び第２の出力／Ｏ１とは通常動作時に使用される入力及び出力であり、第３の入力Ｉ２と第３の出力Ｏ２とは試験動作時に使用される入力及び出力であるとする。第１の入力Ｉ１及び第２の入力／Ｉ１と第１の出力Ｏ１及び第２の出力／Ｏ１は高速な入力及び出力が要求され、第３の入力Ｉ２と第３の出力Ｏ２は高速な入力及び出力は要求されない。本発明の第２の実施例は、高速な入力が要求される第１の入力Ｉ１及び第２の入力／Ｉ１の入力の高速化を図ることによって、ラッチ回路の通常動作時の高速化を図る。
【００５９】
なお、第３の入力Ｉ２は高速な入力を要求されないが、本発明の第２の実施例においては、第３の入力Ｉ２の入力の高速化を図ることができる。
【００６０】
第３のノードＮ３においては、第３の入力Ｉ２、第４のインバータ４の出力及び第５のインバータの入力が接続されているため、第３の入力Ｉ２にとって負荷となる回路要素は、第４のインバータ４の出力と第５のインバータ５の入力のみである。本発明の第２の実施例によれば、ラッチ回路の試験用入力の接続点おいて、試験用入力に対して負荷となる回路要素は二つに低減される。このため、ラッチ回路の試験動作時の高速化を図ることができる。
【００６１】
一方において、第３の入力Ｉ２は高速な入力を要求されないことから、第３の入力Ｉ２が接続されるノードには、他の高速な入力動作を要求されない入力を接続しても構わない。
【００６２】
図８においては、図５に示すラッチ回路を、図１に示すＳＲＡＭに適用している。
【００６３】
第１の入力Ｉ１は入力アドレス信号であり、第１の入力Ｉ１に対して相補である第２の入力／Ｉ１は入力アドレス信号の相補信号であり、第３の入力Ｉ２は入力スキャン信号であり、第１の出力Ｏ１は出力アドレス信号であり、第１の出力Ｏ１に対して相補である第２の出力／Ｏ１は出力アドレス信号の相補信号であ り、第３の出力Ｏ２は出力スキャン信号である。
【００６４】
入力アドレス信号とクロック信号とは、スイッチ回路９を介してラッチ回路に供給される。スイッチ回路９は、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６５】
入力アドレス信号の相補信号とクロック信号とは、スイッチ回路１０を介してラッチ回路に供給される。スイッチ回路１０も、スイッチ回路９と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６６】
入力スキャン信号とスキャンクロック信号とは、スイッチ回路１１を介してラッチ回路に供給される。スイッチ回路１１も、スイッチ回路９と同様に、高電位電源と低電位電源とに接続され、直列に接続されたＰチャネルトランジスタ２個とＮチャネルトランジスタ２個とによって構成される。
【００６７】
通常動作時には、スキャンクロック信号が停止する。即ち、停止信号である”１”信号がスキャンクロック信号として供給され、スイッチ回路１１と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ１４を介して”０”信号が供給され、スイッチ回路１１と高電位電源及び低電位電源との接続が切り離される）。従って、ラッチ回路には、入力スキャン信号とスキャンクロック信号とは供給されず、入力アドレス信号と入力アドレス信号の相補信号とクロック信号とが供給される。
【００６８】
試験動作時には、クロック信号が停止する。即ち、停止信号である”１”信号がクロック信号として供給され、スイッチ回路９と高電位電源及び低電位電源との接続が切り離される（一のＰチャネルトランジスタのゲートには”１”信号が供給され、一のＮチャネルトランジスタのゲートにはインバータ１２を介して”０”信号が供給され、スイッチ回路５と高電位電源及び低電位電源との接続が切り離される）。また、同様に、スイッチ回路１０と高電位電源及び低電位電源との接続が切り離される。従って、ラッチ回路には、入力アドレス信号と入力アドレス信号の相補信号とクロック信号とは供給されず、入力スキャン信号とスキャンクロック信号とが供給される。
【００６９】
ラッチ回路の第１の出力Ｏ１はインバータ７を介して出力アドレス信号として出力され、ラッチ回路の第１の出力Ｏ１に対して相補である第２の出力／Ｏ１はインバータ８を介して出力アドレス信号の相補信号として出力される。インバータ７及びインバータ８は、バッファとしての役割を果たしている。しかしなが ら、図８に示す実施例においては、インバータ７及びインバータ８は存在しなくても構わない。
【００７０】
［第３の実施例］
本発明であるラッチ回路は、ユニットセルライブラリに登録される。
【００７１】
また、本発明であるラッチ回路が使用されたメモリ（ＳＲＡＭやＤＲＡＭな ど）はマクロセルライブラリに登録される。
【００７２】
本発明であるラッチ回路が登録されたユニットセルライブラリ又はマクロセルライブラリは、半導体設計システムにおいて使用される。
【００７３】
図９は、本発明の第３の実施例である。
【００７４】
システム設計手段１０１は、半導体の設計仕様１００に基づいて、ＲＴＬ記述（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ、動作レベル論理回路）１０２を生成する。
【００７５】
機能・論理設計１０３は、ＲＴＬ記述１０２に基づいて、ネットリスト（ゲートレベル論理回路）１０４を生成する。具体的にいうと、論理合成によりＲＴＬ記述１０２はネットリスト１０４に変換される。
【００７６】
レイアウト設計（配置配線手段）１０５は、ネットリスト１０４に基づいて、レイアウトデータ１０６を生成する。
【００７７】
マスクレイアウト設計１０７は、レイアウトデータ１０６に基づいて、マスクレイアウトデータ１０８を生成する。
【００７８】
そして、マスクレイアウトデータ１０８に基づいて、半導体が実際に製造される。
【００７９】
本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、機能・論理設計１０３で使用され、本発明であるラッチ回路が含まれたネットリスト１０４が生成される。
【００８０】
また、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、レイアウト設計１０５で使用され、本発明であるラッチ回路が含まれたレイアウトデータ１０６が生成される。
【００８１】
更に、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１は、マスクレイアウト設計１０７で使用され、本発明であるラッチ回路が含まれたマスクレイアウトデータ１０８が生成される。
【００８２】
即ち、本発明であるラッチ回路を含む半導体チップは、本発明であるラッチ回路が登録されたユニットセルライブラリ２００又は本発明であるラッチ回路が使用されたメモリが登録されたマクロセルライブラリ２０１を使用して生成され る。
【００８３】
【発明の効果】
本発明によれば、以下の効果を得ることができる。
【００８４】
ラッチ回路の入力端子の接続点又は出力端子の接続点における回路要素の削減を図ることができる。この回路要素の削減により、入力又は出力に対する負荷が低減され、高速な入力又は出力を行うことができる。
［付記］
以上の説明に関して更に以下の項を開示する。
（１）信号を保持するラッチ回路において、前記信号を保持するためのループを構成するインバータが４個以上であることを特徴とするラッチ回路。
（２）（１）に記載のラッチ回路は、複数の入力端子を有し、前記複数の入力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（３）（１）に記載のラッチ回路は、複数の出力端子を有し、前記複数の出力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（４）（１）に記載のラッチ回路は、複数の入力端子と複数の出力端子とを有 し、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続されていることを特徴とする。
（５）（２）及び（４）に記載のラッチ回路においては、前記複数の入力端子の内少なくとも１個の入力端子は通常動作時に使用され、前記複数の入力端子の内少なくとも１個の入力端子は試験動作時に使用されることを特徴とする。
（６）（２）及び（３）に記載のラッチ回路においては、前記複数の出力端子の内少なくとも１個の出力端子は通常動作時に使用され、前記複数の出力端子の内少なくとも１個の出力端子は試験動作時に使用されることを特徴とする。
（７）（２）及び（４）に記載のラッチ回路においては、前記複数の入力端子の内の少なくとも一対には相補の信号は供給されることを特徴とする。
（８）複数の入力端子と複数の出力端子とを有するラッチ回路において、前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、前記ノードのそれぞれにおいて接続される回路要素が３個以下であることを特徴とするラッチ回路。
（９）複数の入力端子と複数の出力端子とを有するとともに、該複数の入力端子内の少なくとも一対の入力端子には相補の入力信号が供給されるラッチ回路において、前記複数の入力端子及び複数の出力端子のそれぞれが異なるノードに接続され、前記ノードのそれぞれにおいて接続される回路要素が４個以下であることを特徴とするラッチ回路。
（１０）（１）に記載のラッチ回路が搭載されたメモリであることを特徴とす る。
（１１）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、（１）に記載のラッチ回路が含まれる半導体チップを生成することを特徴とする。
（１２）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、ＲＴＬ記述に基づき、（１）に記載のラッチ回路が含まれるネットリストを生成することを特徴とする。
（１３）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、ネットリストに基づき、（１）に記載のラッチ回路が含まれるレイアウトデータを生成することを特徴とする。
（１４）（１）に記載のラッチ回路が登録されたユニットセルライブラリ又は （１）に記載のラッチ回路が使用されたマクロが登録されたマクロセルライブラリの少なくとも何れか一方を使用して、レイアウトデータに基づき、（１）に記載のラッチ回路が含まれるマスクレイアウトデータを生成することを特徴とす る。
【図面の簡単な説明】
【図１】従来のラッチ回路を示す図である。
【図２】従来のラッチ回路を示す図である。
【図３】従来のラッチ回路を示す図である。
【図４】ＳＲＡＭのブロック図を示す図である。
【図５】本発明の第１の実施例（１）を示す図である。
【図６】本発明の第１の実施例（２）を示す図である。
【図７】本発明の第２の実施例（１）を示す図である。
【図８】本発明の第２の実施例（２）を示す図である。
【図９】本発明の第３の実施例を示す図である。
【符号の説明】
１，２，３，４ インバータ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ノード
Ｉ１，Ｉ２ 入力
Ｏ１，Ｏ２ 出力
Claims (1)
- 複数の入力端子と、複数の出力端子と、
前記信号を保持するためのループを構成する４個のインバータと、
を有する信号を保持するラッチ回路において、
前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、
前記複数の入力端子及び前記複数の出力端子のそれぞれのうち、少なくとも１個の入力端子及び出力端子は通常動作時に使用され、少なくとも他の１個の入力端子及び出力端子は試験動作時に使用されることを特徴とするラッチ回路。
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