JP2666604B2 - 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 - Google Patents

差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法

Info

Publication number
JP2666604B2
JP2666604B2 JP3129050A JP12905091A JP2666604B2 JP 2666604 B2 JP2666604 B2 JP 2666604B2 JP 3129050 A JP3129050 A JP 3129050A JP 12905091 A JP12905091 A JP 12905091A JP 2666604 B2 JP2666604 B2 JP 2666604B2
Authority
JP
Japan
Prior art keywords
mos transistor
transistor
circuit
latch
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3129050A
Other languages
English (en)
Other versions
JPH04353698A (ja
Inventor
隆志 秋岡
秋山　　登
裕 小林
達之 大田
晃洋 桂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP3129050A priority Critical patent/JP2666604B2/ja
Priority to US07/890,260 priority patent/US5373469A/en
Priority to KR1019920009261A priority patent/KR920022288A/ko
Publication of JPH04353698A publication Critical patent/JPH04353698A/ja
Application granted granted Critical
Publication of JP2666604B2 publication Critical patent/JP2666604B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/121—Frame memory handling using a cache memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Graphics (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ装置、特にパイプ
ライン技術を適用したメモリ装置及びそれからの情報読
み出し方法並びにメモリ装置に適したラッチ回路に関す
る。
【０００２】
【従来の技術】パイプライン技術は、マイクロプロセッ
サ等の論理 ＬＳＩ においては、高速処理のために広
く使用されている技術である。このパイプライン技術を
メモリＬＳＩに適用して、高速動作をするメモリＬＳＩ
を実現することは、例えば特公昭61−237289号公報及び
１９９０年６月のJournal of Solid State ircuitのPP.
７４１−７４７に掲載された論文Pipeline Architectur
e for Fast CMOS BUFFERRAM's に記載されている。即
ち、１ビットの情報を一時的に記憶するラッチ回路を行
デコ−ダとドライバ回路との間、ドライバ回路とメモ
リ．アレイとの間、メモリ．アレイと複数のセンスアン
プとの間、及びセンスアンプとマルチプレクサとの間に
配置したダイナミック・ランダム・アクセス・メモリ
（DRAM）及びスタチック・ランダム・アクセス・メモリ
（ＳＲＡＭ）が示されている。
【０００３】
【発明が解決しようとする課題】メモリシステムのサイ
クル時間を短くするためにラッチ回路を任意の個所に配
置した従来技術には、いずれにも大幅な高速化が図れな
いという欠点がある。
【０００４】即ち、特開昭55−138908号公報に記載され
たメモリシステムはＤＲＡＭであり、ＤＲＡＭの場合に
はデータの再書き込みというＤＲＡＭ特有の動作があ
る。データの再書き込み時間は通常アクセス時間の約２
倍と長く、メモリのサイクル時間は再書き込み時間によ
って決まる。このため、メモリアレイとセンスアンプと
の間にラッチ回路を配置しても、メモリのサイクル時間
の短縮は図れないのである。
【０００５】また、１９９０年６月のJournal of Solid
State CircuitのＰＰ．７４１−７４７に掲載された論
文Pipeline Architecture for Fast CMOS BUFFER RAM's
に記載されているＳＲＡＭは、内部の信号振幅を全てＣ
ＭＯＳのフル振幅としている。このため、ラッチ回路の
動作時間（放電に要する時間）が長くなり、ラッチ回路
を配置することによるサイクル時間の短縮は極く僅かで
飛躍的な短縮を図ることはできないのである。また、サ
イクル時間を短くするためのラッチ回路の数も多くなる
ため、全体のアクセス時間が本質的に大きくなってしま
うという欠点もある。一方、このＳＲＡＭでは本質的に
セルサイズの大きなメモリセルを使用せざるを得ず、大
容量メモリの実現はチップサイズの関係で不可能となる
欠点もある。
【０００６】また、従来のパイプラインメモリシステム
では、一般にマスター・スレーブタイプのラッチ回路を
使用されているが、この回路は遅延時間が大きいことか
らシステム全体の遅延時間が短縮されて来れば、サイク
ル時間の短縮を図ることが出来なくなる恐れがある。
【０００７】更に、メモリのサイクル時間を短くして高
速化するにはメモリシステムの中に設けられたラッチ回
路の間の伝播遅延時間を短縮しなければならない。超高
速で動作するＲＡＭに於いては、伝播遅延時間を短くす
るためにメモリセルのデータ振幅等は通常小さく（例え
ば３０ｍＶ）抑えられる。しかし、従来のラッチ回路で
は、センスアンプ内部のこのように信号振幅が小さい個
所にラッチを挿入することが不可能であり、サイクル時
間の短いパイプラインＲＡＭを実現することが不可能で
あった。
【０００８】本発明の目的は、上述の欠点を解決したパ
イプライン方式を採用したメモリシステム及び半導体メ
モリ装置を提供することにある。
【０００９】本発明の目的を具体的に言えば、メモリセ
ルデータのセンス時間を短縮することにより、サイクル
時間を大幅に短縮したメモリシステム及び半導体メモリ
装置を提供することにある。
【００１０】＊本発明の他の目的は、上述の目的を消費
電力を低く抑えるために電源電圧を例えば２.５Ｖ 程度
の低電源電圧でも達成される様にすることである。
【００１１】本発明の更に他の目的は、上述の目的を達
成するのに好適な高速ラッチ回路およびこれを用いた半
導体メモリ装置を提案することにある。
【００１２】本発明のもう一つの目的は、上述の目的を
達成するのに好適な高速差動増幅回路を提案することに
ある。
【００１３】＊本発明の更にもう一つの目的は、以上に
述べたような回路の高速動作ができるだけ低消費電力で
達成されるために、できるだけ電源電圧の低い範囲まで
その高速動作が可能な回路を提案することにある。
【００１４】
【課題を解決するための手段】上述の目的を達成する本
発明のラッチ回路に使用するラッチ回路の特徴とすると
ころは第１の電源端子と、第１の電源端子とは異なる電
位の第２の電源端子と、それぞれのコレクタが第１及び
第２の抵抗素子を介して第１の電源端子に接続され、エ
ミッタが共通接続され第１のＭＯＳトランジスタと第１
の定電流源の直列接続回路を介して第２の電源端子に接
続され、一方のベースが他方のコレクタに他方のベース
が一方のコレクタにそれぞれ接続された第１及び第２の
バイポーラトランジスタと、第１のバイポーラトランジ
スタと第１の抵抗素子との接続点及び第２のバイポーラ
トランジスタと第２の抵抗素子との接続点にそれぞれ接
続された入力端子と、第１のバイポーラトランジスタと
第１の抵抗素子との接続点及び第２のバイポーラトラン
ジスタと第２の抵抗素子との接続点にそれぞれ接続され
た出力端子と、第１のＭＯＳトランジスタのゲートに接
続されたラッチ信号入力端子と、第２のＭＯＳトランジ
スタのゲートに接続された制御信号入力端子とを具備す
る点にある。
【００１５】上述の目的を達成する本発明のラッチ回路
の特徴とするところは、第１の電源端子と、第１の電源
端子とは異なる電位の第２の電源端子と、それぞれのコ
レクタが第１及び第２の抵抗素子を介して第１の電源端
子に接続され、エミッタが共通接続され第１のＭＯＳト
ランジスタと第１の定電流源の直列接続回路を介して第
２の電源端子に接続され、一方のベースが他方のコレク
タに他方のベースが一方のコレクタにそれぞれ接続され
た第１及び第２のバイポーラトランジスタと、それぞれ
のコレクタが第１のバイポーラトランジスタと第１の抵
抗素子との接続点及び第２のバイポーラトランジスタと
第２の抵抗素子との接続点に接続され、エミッタが共通
接続され第２のＭＯＳトランジスタと第２の定電流源の
直列接続回路を介して第２の電源端子に接続された第３
及び第４のバイポーラトランジスタと、第３及び第４の
バイポーラトランジスタの各ベースに接続されたデータ
入力端子と、第１のバイポーラトランジスタと第１の抵
抗素子との接続点及び第２のバイポーラトランジスタと
第２の抵抗素子との接続点にそれぞれ接続されたデータ
出力端子と、第１のＭＯＳトランジスタのゲートに接続
されたラッチ信号入力端子と、第２のＭＯＳトランジス
タのゲートに接続されたスルー信号入力端子とを具備す
る点にある。このラッチ回路は、高速化を図るために第
１の電源端子と第１及び第２のバイポーラトランジスタ
のエミッタとの間に直列接続された第１のＭＯＳトラン
ジスタとは異なる導電型の第３及び第４のＭＯＳトラン
ジスタを接続し、第３のＭＯＳトランジスタのゲートを
直接、第４のＭＯＳトランジスタのゲートをインバータ
を介してラッチ信号入力端子に接続すること、第２のＭ
ＯＳトランジスタと第２の定電流源の直列接続回路に直
列接続された第５及び第６のＭＯＳトランジスタを並列
接続し、第５のＭＯＳトランジスタのゲートを直接、第
６のＭＯＳトランジスタのゲートをインバータを介して
スルー信号入力端子に接続することができる。この時、
インバータの論理閾値が前者の場合はラッチ信号、後者
の場合はスルー信号の電圧振幅の中心値より高く設定さ
れていることが大切である。
【００１６】本発明メモリ装置の特徴とするところは、
メモリセルに保持された情報を増幅して出力する手段
と、情報を出力電圧（又は電流）レベル又は出力信号振
幅レベルまで増幅する途中の段階で、情報を出力電圧
（又は電流）レベル又は出力信号振幅レベルより小さい
信号レベルで一時保持するラッチ手段と、ラッチ手段を
その前段から選択的に切り離し状態又は接続状態にする
手段とを具備する点にある。
【００１７】本発明メモリ装置の特徴を具体的に言え
ば、多数個のメモリセル列から成るメモリアレイと、各
メモリセル列毎に設けられたプリセンスアンプと、複数
個のプリセンスアンプ毎に設けられた出力バッファとか
ら成る半導体メモリ装置であって、プリセンスアンプと
出力バッファとの間に、出力バッファと同数設けられ、
それぞれのコレクタが第１及び第２の抵抗素子を介して
第１の電源端子に接続され、エミッタが共通接続され第
１のＭＯＳトランジスタと第１の定電流源の直列接続回
路を介して第１の電源端子とは異なる電位の第２の電源
端子に接続され、一方のベースが他方に他方のベースが
一方のコレクタにそれぞれ接続され、ベースとコレクタ
との接続点が出力バッファの入力端子に接続された第１
及び第２のバイポーラトランジスタと、それぞれのコレ
クタが第１のバイポーラトランジスタと第１の抵抗素子
との接続点及び第２のバイポーラトランジスタと第２の
抵抗素子との接続点に接続され、エミッタが共通接続さ
れ第２のＭＯＳトランジスタと第２の定電流源の直列接
続回路を介して第２の電源端子に接続され、ベースがプ
リセンスアンプの出力端子に接続された第３及び第４の
バイポーラトランジスタと、第１のＭＯＳトランジスタ
のゲートに接続されたラッチ信号入力端子と、第２のＭ
ＯＳトランジスタのゲートに接続されたスルー信号入力
端子とを具備する点にある。この場合においても、高速
化のために上述のラッチ回路の場合と同様の変形が可能
である。
【００１８】
【作用】本発明の目的は、メモリセルデータ出力の高速
ラッチ機能および、高速センス機能によって以下のよう
に達成される。
【００１９】本発明のラッチ回路は、回路の信号振幅が
小振幅でしかも高速で動作することが可能である。その
理由は、（１）データの流れるパスに使用するバイポー
ラトランジスタ等の素子数が少なく回路構成が単純で回
路段数が少ないため、動作時に充放電すべき寄生容量を
小さく抑えることが可能であること、（２）ラッチの安
定性を考慮することなくスルー状態時の信号振幅を小さ
くすることが可能であること、（３）直列に接続したＭ
ＯＳトランジスタによりパルス電流を流すスピードアッ
プ回路により出力信号の遷移時のみ電流を大きくするこ
とが可能であること、にある。
【００２０】本発明のメモリ装置は、小振幅で動作する
ラッチ回路が小振幅領域（メモリセルデータのセンスア
ンプ回路）に設けられている。これにより、メモリシス
テムのアクセス時間で相当の時間を占める小振幅領域に
ラッチ回路を設けことができ、サイクル時間の大幅な短
縮が図れる。
【００２１】
【実施例】
実施例１ 図２によって、本発明ラッチ回路を構成するカレントス
イッチＡの第１の実施例を説明する。
【００２２】図２は自己ラッチ型のバイポーラトランジ
スタのカレントスイッチで、１及び２は一方のベースと
他方のコレクタ及び他方のベースと一方のコレクタとが
それぞれ接続され、エミッタ相互が接続されて差動増幅
器を形成する２個のバイポーラトランジスタ、３及び４
はベースとコレクタとの接続点と高電位側電源ノード７
との間に接続されて差動増幅器の負荷となる電流−電圧
変換素子（抵抗素子）、５はエミッタ相互の接続点に接
続されてカレントスイッチ回路に流れる電流を制御する
ためのＮチャンネルＭＯＳトランジスタ、６はＮチャン
ネルＭＯＳトランジスタ５と低電位側電源ノード８との
間に接続されてカレントスイッチに流れる電流量を一定
値にするための定電流源、Latch はＮチャンネルＭＯＳ
トランジスタ５のゲートに接続されてラッチ回路を作動
させる信号を付与するラッチ端子である。
【００２３】本回路の動作を説明する。バイポーラトラ
ンジスタ１のコレクタとバイポーラトランジスタ２のコ
レクタに高電位側電源ノード７から電圧が印加された状
態で、定電流源６をオンされれば、本回路はその電位の
高低関係を保つように２個のバイポーラトランジスタの
コレクタにデータをラッチする。その場合、実際のこれ
らコレクタ相互間の信号電位振幅は、定電流源６によっ
て決まる電流値と抵抗素子３及び４の抵抗値との積によ
って決まる。
【００２４】本回路は、上記の電位振幅を例えばバイポ
ーラトランジスタの順方向電圧降下Ｖｂｅ(０.８Ｖ程
度）以上に大きく設定すると、バイポーラトランジスタ
１または２が深い飽和領域に入るためそのオフが遅くな
り、動作可能最大周波数が低下する。このため、高速動
作を達成するためには電位振幅を０.７Ｖ 以下におさえ
る必要がある。この電位振幅は、小さくすればする程動
作可能最大周波数を高くできることから、本回路の用途
を考慮して設定される。
【００２５】本実施例の利点は、ＭＯＳトランジスタ５
によってその電流を制御するためラッチを解除すると
き、即ちＭＯＳトランジスタ５をオフさせた時、バイポ
ーラトランジスタ１及び２のコレクタがフローティング
になるため、簡単にスルー及びラッチが実現できること
である。
【００２６】実施例２ 図３に本発明ラッチ回路を構成するカレントスイッチＢ
の実施例を示す。
【００２７】図３はバイポーラトランジスタのカレント
スイッチで、その構成及び動作を説明する。９及び１０
はエミッタ相互が接続せれてカレントスイッチを構成す
る２個のバイポーラトランジスタ、１１及び１２は各バ
イポーラトランジスタのコレクタと高電位側電源ノード
７との間に接続された電流−電圧変換素子(抵抗素子)、
１３及び１４は直列接続してエミッタ相互の接続点と低
電位側電源ノード８その間に接続されたカレントスイッ
チの電流を制御する第１のＭＯＳトランジスタ及びカレ
ントスイッチの定電流源となる第２のＭＯＳトランジス
タ、１５及び１６は直列接続してＭＯＳトランジスタ１
３及び１４と並列接続された第３のＭＯＳトランジスタ
及び第４のＭＯＳトランジスタである。１７はＣＭＯＳ
トランジスタ等で構成されたインバータで、その論理閾
値（logical threshold ）をThrough 信号の電圧振幅の
中心値よりも高く設定してある。このように設定すれ
ば、Through 信号がハイレベルに変化し始めるとＭＯＳ
トランジスタ１６がオンし、ＭＯＳトランジスタ１５及
び１６を通って貫通電流がインバータ１７がオフするま
での間パルス状に流れる。このパルス電流によりラッチ
回路のオンが高速化される。１８はＭＯＳトランジスタ
（定電流源）１４のための制御端子で、通常ＭＯＳトラ
ンジスタ１４が飽和領域で動作するようにＭＯＳトラン
ジスタ１４のＶｔｈ程度の電圧に設定する。Through は
第１及び第４のＭＯＳトランジスタ１３及び１６のゲー
ト並びにインバータ１７を介して第３のＭＯＳトランジ
スタ１５に接続されてカレントスイッチが選択されて出
力を出すかどうかを制御する制御信号を入力するスルー
端子、１９はカレントスイッチのデータ入力端子、２０
はカレントスイッチのデータ出力端子である。
【００２８】本回路は、そのデータ入力端子１９に入力
された差動信号を抵抗素子１１及び１２の抵抗値と定電
流源１４の電流値によって決まる振幅まで増幅してデー
タ出力端子２０に出力する。選択されている動作状態で
は、制御端子１８は例えば、１Ｖ程度の定電圧が印加さ
れＭＯＳトランジスタ１４が定電流源として働き、スル
ー端子Through には本回路が選択されていることを示す
ハイレベルの電圧が印加され、データ入力端子１９には
入力電圧が印加され、データ出力端子２０に出力電圧が
出力される。
【００２９】図４に本実施例に示すカレントスイッチの
動作波形を示す。カレントスイッチをオフさせる場合、
スルー端子Through の電圧をローレベルに下げる
（ａ）。これによりＭＯＳトランジスタ１３がオフして
電流パスが遮断され、入力電圧の値に関わらずデータ出
力端子２０に現われる出力電位は抵抗素子１１及び１２
により電位が上昇し、カレントスイッチはオフ状態にな
る（ｂ）。
【００３０】次に、オフ状態からオン状態に変化させる
場合は、スルー端子Through の電圧をハイレベルにして
ＭＯＳトランジスタ１３をオンにして電流を流し始める
(ｃ)。この電流はＭＯＳトランジスタ１４によって決ま
る定電流であり、消費電力の制限等の条件からＭＯＳト
ランジスタ１４の大きさを抑えて電流値を抑えたい場合
等には、データ出力端子２０の電圧を下げるための電流
の大きさとのトレードオフとなる。そこでこのカレント
スイッチではＭＯＳトランジスタ１４のパスと、並列に
ＭＯＳトランジスタ１５及び１６のパスを設けて、オフ
からオンに変化するときのみ電流を流す（ｄ）ことによ
りデータ出力端子２０の電位低下を加速する。
【００３１】従って、本実施例はカレントスイッチの消
費電力を増加させずに、オンする場合の出力ノードの立
ち下がりを高速化できる利点がある。
【００３２】ＭＯＳトランジスタ１３及び１４と並列接
続された第３のＭＯＳトランジスタ１５，第４のＭＯＳ
トランジスタ１６及びインバータ１７は、用途の動作周
波数が低い場合には省略することができる。
【００３３】実施例３ 図１を用いて本発明によるラッチ回路の実施例を説明す
る。
【００３４】図１は図２に示すカレントスイッチＡと図
３に示すカレントスイッチＢとを組み合わせたもので、
カレントスイッチＡの抵抗素子３及び４がカレントスイ
ッチＢの抵抗素子を兼用するように、バイポーラトラン
ジスタ９及び１０の各コレクタをカレントスイッチＡの
抵抗素子３及び４とバイポーラトランジスタ１及び２と
の間に接続している。２１はカレントスイッチＡの抵抗
素子３及び４とバイポーラトランジスタ１及び２との間
から引き出したラッチ回路のデータ引出端子、５３及び
５４は直列接続されて一端が高電位側電源ノード７に、
他端がエミッタ相互の接続点とＭＯＳトランジスタ５と
の間に接続された第７及び第８のＭＯＳトランジスタ
で、ＭＯＳトランジスタ５３のゲートはインバータ５５
を介してＭＯＳトランジスタ５５のそれは直接ラッチ端
子Latch に接続されている。MOSトランジスタ５３，５
４はラッチ状態から出る場合、高速にバイポーラトラン
ジスタ１及び２に流れる電流を切る働きをする。制御端
子１８はＭＯＳトランジスタ６のゲートにも接続されて
いる。
【００３５】本実施例のラッチ回路をスルーで使うとき
は、スルー端子Through をハイレベル、ラッチ端子Latc
h をローレベルとして、スルー用のカレントスイッチＢ
に電流を供給する。これによって、データ入力端子１９
に印加された差動入力信号は増幅されてデータ出力端子
２０に出力される。ラッチ状態にするときは、ラッチ端
子Latchをハイレベル、スルー端子Throughをローレベル
として、ラッチ用のカレントスイッチＡに電流を供給す
る。これによって、実施例１で説明したようにバイポー
ラトランジスタのコレクタにデータがラッチされる。ラ
ッチ状態からスルー状態へ変化させる場合は、実施例２
で示したように、ＭＯＳトランジスタ１５及び１６にパ
ルス電流を流しその変化を高速化する。また、スルー状
態からラッチ状態に遷移する場合は、ＭＯＳトランジス
タ５３及び５４がバイポーラトランジスタ１及び２のエ
ミッタ電位を持ち上げることによりその変化を高速化す
る。これは、インバータ５５の論理しきい値をLatch 信
号の電圧振幅の中心値よりも低く設定することによって
達成される。
【００３６】本回路では、スルー状態のデータ出力の差
動信号の電圧振幅は、抵抗素子３及び４の抵抗値と、定
電流源１４の流す電流値および入力の差動信号の振幅に
よって決まる。また、ラッチ状態のデータ出力の差動信
号の電圧振幅は、抵抗素子３及び４の抵抗値と定電流源
６の流す電流値によって決まるため、これらの振幅は独
立に決定できる。また、一般的には信号振幅は小さい方
が遅延時間は短くなるため、スルー状態の時は上記の条
件により出力振幅を小さくし、ラッチ状態の時は安定し
てデータがラッチできるように振幅を大きくするという
構成が可能となる。例えば、ラッチ状態の時には、ラッ
チの出力振幅を０.１Ｖ として、スルー状態の時には出
力振幅を３０ｍＶとすれば、スルー状態での遅延時間が
短縮され同時に安定なラッチ動作が実現できる。具体的
には、定電流源６と定電流源１４は同一の制御信号で制
御されていることから、定電流源６を構成するトランジ
スタの容量を定電流源１４のそれより大きくすることで
実現できる。
【００３７】図５に本実施例回路の動作波形を示す。回
路動作は、スルー状態からラッチ状態に変化している。
ラッチ状態になるとデータ出力の振幅が拡がって安定に
データをラッチする。安定にラッチ状態が保持できる最
小電圧は、負帰還が掛けられた差動増幅器の振幅が出る
ように設定される必要がある。
【００３８】このようにラッチ状態の場合とスルー状態
の場合とで振幅を変化させるという制御が可能となるの
は、本実施例の回路では、ラッチ状態を保持する差動増
幅器に電流を供給する電流源と、スルー状態のときのデ
ータを増幅する差動増幅器に電流を供給する電流源が分
離されており、それぞれ独立に電流値が設定可能となっ
ているためである。
【００３９】本実施例のラッチ回路の利点は、回路の信
号振幅が小振幅でしかも高速で動作することが可能とな
ることである。その理由は、（１）データの流れるパス
に使用するバイポーラトランジスタ等の素子数が少なく
回路構成が単純で回路段数が少ないため、動作時に充放
電すべき寄生容量を小さく抑えることが可能であるこ
と、（２）ラッチの安定性を考慮することなくスルー状
態時の信号振幅を小さくすることが可能であること、
（３）直列に接続したＭＯＳトランジスタによりパルス
電流を流すスピードアップ回路により出力信号の遷移時
のみ電流を大きくすることが可能であるっこと、にあ
る。
【００４０】本実施例の他の利点は、スルー状態の場合
とラッチ状態の場合で出力の信号振幅を変化させ最適化
することにより、高速なスルーのデータの伝播遅延時間
を持ったラッチ回路が得られることにある。
【００４１】実施例４ 図６は本発明ラッチ回路をメモリ集積回路のセンスアン
プに適用した場合の実施例を示す。
【００４２】ＰＳＡはメモリセル列毎に設けられたプリ
センスアンプで、図では１個のプリセンスアンプを示し
ている。プリセンスアンプは、図１に示すカレントスイ
ッチＢのデータ入力端子１９側にバイポーラトランジス
タ６１及び６２で構成されたメモリセル列からの差動入
力データをレベル変換して入力するレベル変換回路を設
けている。バイポーラトランジスタ６１及び６２のコレ
クタは高電位側電源ノード７に、ゲートはメモリセル
に、エミッタはそれぞれ直列接続した２個のMOSトラン
ジスタ６５，６３及び６８，６４を介して低電位側電源
ノード８に接続されている。バイポーラトランジスタ９
及び１０のエミッタ接続点とＭＯＳトランジスタ１５及
び１３との間にＭＯＳトランジスタ６６及び６７が接続
されている。ＭＯＳトランジスタ６６，６６，６７及び
６８は、複数個あるプリセンスアンプのうちから一つを
選択するカラム選択信号を入力する端子Ｙによって駆動
される。カレントスイッチＢのデータ出力端子２０は複
数のプリセンスアンプＰＳＡの出力をまとめるデータバ
ス（コモンコレクタ線）として機能する。７１及び７２
はそれぞれのコレクタが高電位側電源ノード７に、ゲー
トがカレントスイッチＡのデータ引出端子２１に、エミ
ッタがＭＯＳトランジスタ７３及び７４を介して低電位
側電源ノード８に接続されたバイポーラトランジスタ
で、これらバイポーラトランジスタ７１及び７２並びに
ＭＯＳトランジスタ７３及び７４によってカレントスイ
ッチＡのデータ出力をレベル変換する回路を構成してい
る。７５及び７６はそれぞれのコレクタは抵抗素子７７
及び７８を介して高電位側電源ノード７に、ゲートは前
段のバイポーラトランジスタ７１及び７２のエミッタ
に、エミッタはＭＯＳトランジスタ７９を介して低電位
側電源ノード８に接続されたバイポーラトランジスタ
で、これらバイポーラトランジスタ７５及び７６、抵抗
素子７７及び７８並びにＭＯＳトランジスタ７９によっ
てはラッチ回路のデータ出力を十分な大きさの差動信号
に増幅するための差動増幅回路を構成している。レベル
変換する回路及び差動増幅回路は、出力バッファ回路又
は出力バッファ回路の前段の増幅回路として機能する。
ＭＯＳトランジスタ７３，７４及び７９のゲートは制御
端子１８に接続されている。８０は本実施例回路の出力
端子を表す。図６には８個のプリセンスアンプＰＳＡが
１対のコモンコレクタ線に接続されているBiCMOS ＳＲ
ＡＭのセンスアンプ回路の例が示されている。ラッチ端
子Latch がスルー状態にある場合は、メモリセルからの
データはまずプリセンスアンプに入力され本発明のラッ
チ回路を通り、データ出力端子２１に差動信号として出
力され、後段のレベル変換回路及び差動増幅回路を経て
出力バッファ等に伝達される。この時、選択されたメモ
リセルからのデータを持つプリセンスアンプを選択する
信号（カラム選択信号）が端子Ｙに入力される。次に、
ラッチ回路をラッチ状態にするとその時点で出力されて
いたデータがそのままラッチされ、メモリセルの選択状
態が変化して入力データが変化しても以前のデータがそ
のまま出力され続けることになる。
【００４３】本実施例の効果は、従来の高速ＳＲＡＭの
センスアンプの速度にほとんど影響なくラッチ回路を組
み込めたことにより、高速性を維持したままメモリをパ
イプライン化することが出来ることにある。
【００４４】本実施例において、高速動作がそれ程要求
されない場合には、ＭＯＳトランジスタ１５，１６，５
３，５４，６６及びインバータ１７，５５を除去しても
よい。
【００４５】実施例５ 図７は本発明ラッチ回路を構成するカレントスイッチＡ
の第２の実施例で、図２のカレントスイッチよりラッチ
状態への変化を高速化したものである。
【００４６】図２の回路と相違は、エミッタの共通接続
点と低電位側電源ノード８との間に、直列接続されラッ
チ端子Latch によって交互にオンするＭＯＳトランジス
タ９０及び９１を接続した点にある。９２はラッチ端子
Latch とＭＯＳトランジスタ９０のゲートとの間に接続
したＣＭＯＳトランジスタ論理等で組まれたインバータ
である。
【００４７】Latch 信号がローレベル状態にあるとき
は、ＭＯＳトランジスタ９０のゲートにはハイレベルが
印加されるが、ＭＯＳトランジスタ９１はオフ状態にあ
るため、これらＭＯＳトランジスタを通って電流は流れ
ない。ここで、インバータ９２の論理閾値は、Latch信
号の電圧振幅の中心値よりも低く設定しておく。Latch
信号がハイレベルに変化し始めると、ＭＯＳトランジス
タ９１がオンし、ＭＯＳトランジスタ９１を通って貫通
電流が流れる。この電流はインバータ９２がオフするま
で続く。このパルス電流によりラッチ回路のオンが高速
化される。
【００４８】本実施例の回路は本明細書に記載されてい
る本発明ラッチ回路のカレントスイッチＡの高速化を図
るために適用することが出来る。この場合、ＭＯＳトラ
ンジスタ５３，５４及びインバータ５５と併用してもよ
い。
【００４９】本実施例に示すカレントスイッチＡを用い
たラッチ回路の効果は、定常的な電流値を増加させず
に、過渡的にのみ流すパルス電流によって、ラッチ回路
がオンするのを高速化できるため、消費電力を増加させ
ずに回路を高速化できるという点にある。
【００５０】実施例６ 実施例４に述べたようなラッチ付き高速センスアンプ回
路をセンスアンプに用いたパイプライン方式メモリは、
必然的に高速なサイクル時間を持つことが出来る。
【００５１】図８に実施例４のラッチ付きセンスアンプ
回路を適用した１６ＭビットパイプラインSRAMのブロッ
ク図の例を示す。この例ではデコーダとセンスアンプに
それぞれラッチ回路が設けられている。本構成以外にも
行、列アドレス入力バッファと出力バッファにラッチ回
路を設け、４段のラッチ回路を挿入して入出力のセット
アップホールド特性を向上させることもできる。図９に
は２段のラッチ回路を１６ＭビットＳＲＡＭのデコーダ
とセンスアンプに備えた場合の動作のタイミングチャー
トを示す。
【００５２】パイプライン動作のサイクル時間を短縮す
るには、デコーダのラッチ回路からセンスアンプのラッ
チ回路までの遅延時間を短縮する必要がある。外部から
入力されたクロックと内部作られたでLatch信号及びThr
ough信号とにより、パイプラインを制御するラッチ回路
が制御されている。ラッチ付きセンスアンプ回路には、
メモリセルの非常に小振幅（数ｍＶ〜５０ｍＶ程度）の
差動読み出しデータが入力され、スルー状態の時のデー
タを次のラッチ状態の期間中保持する。このラッチ状態
では安定にデータをラッチするために振幅は拡げられる
ことになる。
【００５３】従って、本実施例の回路の効果は、高速な
パイプライン方式メモリに好適なラッチ機能を備えた高
速センスアンプ回路により、高速なサイクル時間を持つ
パイプラインメモリシステムが得られることにある。
【００５４】実施例７ キャッシュメモリと主記憶装置などの、階層化されたメ
モリシステムを持つコンピュータシステムの主記憶装置
に本発明による高速なラッチ回路を内蔵したセンスアン
プ回路を採用したメモリＬＳＩをパイプラインメモリと
して動作させて用いることができる。図１０に本発明に
よるパイプラインメモリをその主メモリに用いたコンピ
ュータのメモリシステムの例を示す。２次キャッシュが
ミスヒットした場合の主メモリのアクセスに必要な時間
によるシステム性能の劣化は避けられない。これを小さ
くするために、主メモリのサイクル時間を可能な限り小
さくすることが必要である。本システムでは主メモリに
サイクル時間の小さいパイプラインメモリを用いて、主
メモリと２次キャッシュの間の転送速度を大きくし、ミ
スヒットによるシステム性能の劣化を最小限に抑える。
【００５５】これにより、主メモリからキャッシュメモ
リへのデータのロード時間が大幅に短縮され、キャッシ
ュメモリがミスヒットし、主記憶装置からのデータの転
送が必要になった場合の時間的ペナルティが最小限にお
さえられコンピュータシステム全体の性能が向上すると
いう効果が得られる。
【００５６】勿論、より一般的に言えば多階層のキャッ
シュメモリにおいて常にブロック単位でアクセスされる
メモリに用いて、メモリデータのより上位の階層メモリ
へのロード時間を短縮できる。従って、本実施例の効果
は上記のように高速なサイクル時間を持つパイプライン
メモリの利用によって、高速なサイクル時間を持つ高性
能コンピュータ等のシステムを得ることができることに
ある。
【００５７】実施例８ 画像メモリのように取り込むブロックの単位が常に一定
であるわけではないメモリシステムにおいては、本発明
のようなランダムアクセス可能なパイプラインメモリは
特に有効である。
【００５８】図１１に１０００×１０００個の画素を持
つ画面のメモリアドレス図の例を示す。例えば、Ｎ，Ｎ
＋１，Ｎ＋２，Ｎ＋１０００，Ｎ＋１００１，Ｎ＋１０
０２，Ｎ＋２０００，Ｎ＋２００１，Ｎ＋２００２の９
個の画素をアクセスする場合に本発明のパイプラインメ
モリを用いれば、これらの画素が順序良くならんでいる
のとまったく同じ高速なアクセス時間でアクセスするこ
とが出来る。即ち、このようなシステムでは画像メモリ
はランダムアクセスされる可能性があるため、ランダム
アクセスが可能な本発明のパイプラインメモリによって
はじめてその自由な実装が可能となる。
【００５９】実施例９ 本実施例ではＬＳＩで実現されるパイプラインメモリに
本発明を適用した例について説明する。
【００６０】図１２に典型的なメモリＬＳＩのブロック
図を示す。処理速度を律速するデータバスをクリティカ
ルバスと呼ぶ。図１２で言えば、アドレスデータが入力
バッファを通りデコーダに入力され、デコードされた信
号がメモリセルに入力され、選択されたメモリセルから
の信号がセンスアンプで増幅され、この信号を外部仕様
に合うように出力バッファで整形し出力するバスがクリ
ティカルバスである。クリティカルバス全体の遅延時間
はメモリＬＳＩのアドレスアクセス時間に対応する。こ
のバスの遅延時間の典型的な分布の例を図１３に示す。
【００６１】パイプラインメモリの性能はサイクル時間
により決定される。一般にパイプライン動作を論理回路
で実現する場合には、データバスを構成する回路ブロッ
クの間にラッチ回路を設け、各ラッチ回路間の回路を順
次動作させデータを次々と次段の回路に転送する。この
処理時間の周期をサイクル時間と呼ぶ。ラッチ回路によ
りクリティカルバス全体の遅延時間が分割されるため、
サイクル時間はアドレスアクセス時間よりも小さくなり
高性能化達成される。サイクル時間の仕様即ち最小サイ
クル時間はラッチ回路とラッチ回路の間の回路の遅延時
間の最大値で決まるため、処理時間の無駄を無くするに
はできるだけラッチ回路とラッチ回路の間の遅延時間が
均等で小さくなるようにクリティカルバス中にラッチ回
路を配置するのが良い。
【００６２】バイポーラトランジスタを用いた回路は、
信号振幅をＣＭＯＳ回路に比べて小さくできるためその
データバスに付く寄生容量の充放電に必要な時間が小さ
くなり、高速化ができる利点がある。BiCMOSのメモリＬ
ＳＩでもメモリセル、センスアンプ部にはバイポーラト
ランジスタを用い、ＣＭＯＳ ＬＳＩに比べてその遅延
時間を短縮している。しかし、図１３に示すようにＣＭ
ＯＳ振幅の個所だけにラッチ回路を設けても、デコーダ
に設けたラッチ回路とセンスアンプ出力に設けたラッチ
回路の間の回路の遅延時間が全体の遅延時間の大きな部
分を占め、サイクル時間を律速してその低減を阻害す
る。
【００６３】本実施例では、バイポーラトランジスタを
用いたセンスアンプの中の小信号回路部に小信号ラッチ
回路を設けることにより、デコーダラッチとセンスアン
プラッチの遅延時間を低減し、サイクル時間を低減す
る。図１４に本発明を適用したパイプラインメモリのク
リティカルバスの遅延時間の分布の例を示す。
【００６４】本実施例の効果は、クリティカルバスを構
成する回路ブロックの遅延時間をその中に設けたラッチ
回路の間により均等に分配することが可能となるため、
サイクル時間の最小値を小さくでき、高速なパイプライ
ン動作が実現できることにある。
【００６５】実施例１０ 本発明をＤＲＡＭの高速モードに適用した場合について
説明する。図１５は本発明の一実施例を示すＤＲＡＭの
回路ブロック図である。１００は入力バッファ回路、２
００は入力バッファ回路１００に接続されたＸデコーダ
回路、３００は入力バッファ回路１００に接続されたＹ
デコーダ回路、４００はＸデコーダ回路２００及びＹデ
コーダ回路３００に接続されたメモリセル回路、５００
はメモリセル回路４００に接続されたアンプ回路、６０
０はアンプ回路５００に接続された第１のスイッチ回
路、７００は第１のスイッチ回路６００に接続された第
１の小信号ラッチ回路、８００は第１のスイッチ回路６
００に接続された出力バッファ回路である。第１の小信
号ラッチ回路７００はメモリセルに保持された情報を出
力電圧（又は電流）レベル又は出力信号振幅レベルまで
増幅する途中の段階で、情報を出力電圧（又は電流）レ
ベル又は出力信号振幅レベルより小さい信号レベルで一
時保持（ラッチ）する機能を持つ。図１５において、
（ａ）は第１の小信号ラッチ回路７００をアンプ回路５
００と出力バッファ回路８００との間に設けた基本構成
例、（ｂ）はアンプ回路５００内に第１のスイッチ回路
６００及び第１の小信号ラッチ回路７００を設けた変形
例、(ｃ)は出力バッファ回路８００内に第１のスイッチ
回路６００及び第１の小信号ラッチ回路７００を設けた
変形例、（ｄ）はアンプ回路５００内に第１のスイッチ
回路６００及び第１の小信号ラッチ回路７００を設ける
と共に出力バッファ回路８００内に第２のスイッチ回路
６１０及び第２の小信号ラッチ回路７１０を設けた変形
例を示している。小信号ラッチ回路はメモリセルに保持
されたデータを出力レベルまで増幅する途中の段階であ
れば複数個どこに設けてもよく、得ようとするサイクル
タイムによって最適の配置場所と個数が決まる。
【００６６】図１６は小信号ラッチ回路７００の具体的
回路の一例を示す。図１６において、アンプ回路５００
から出力された信号ＭＯ及びＭＯＢは、第１のスイッチ
回路６００（ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを並列に設けたトランスファーＭＯＳで、この場合
オン状態にある）を経て小信号ラッチ回路７００に入力
される。通常モードでは小信号ラッチ回路は起動せず
（小信号ラッチ起動用ＭＯＳトランジスタ７６０，７６
１，７６２はオフ）、入力された信号はそのまま次段の
出力バッファ回路８００に入力される。尚、通常モード
ではスッチ回路６００は常にオン状態にある。
【００６７】高速モードに入ると、データの出力サイク
ルに対応してスイッチ回路６００はオン、オフ制御され
る。即ち、アンプ回路５００から出力された信号ＭＯ，
ＭＯＢ（一方がハイレベル、他方がロウレベル）は第１
のスイッチ回路６００（最初スイッチ回路６００はオン
状態にある）を経て小信号ラッチ回路７００に入力され
る。この際、ラッチ起動用ＭＯＳトランジスタ７６０，
７６１，７６２がオンになり、ＭＯ，ＭＯＢ信号はラッ
チされる。例えば、ＭＯ，ＭＯＢ信号がそれぞれハイレ
ベル，ローレベルだとすると、バイポーラトランジスタ
Ｑ１のベース電位（ノードＮ１の電位）はバイポーラト
ランジスタＱ２のベース電位（ノードＮ２の電位）より
も高いので、ラッチ起動用ＭＯＳトランジスタ７６０，
７６１，７６２がオンするとバイポーラトランジスタＱ
１，Ｑ３は強いオン状態となり、抵抗Ｒ１に電流が流れ
る。そして、抵抗Ｒ１での電位降下によりバイポーラト
ランジスタＱ２のベース電位が下がり、バイポーラトラ
ンジスタＱ２，Ｑ４の動作が妨げられる。その結果、抵
抗Ｒ２には殆ど電流が流れず、ノードＮ１の電位は電源
電圧Ｖｃｃ近くに固定される。そしてラッチ起動用ＭＯ
Ｓトランジスタ７６０，７６１，７６２がオンである限
り、ＭＯ，ＭＯＢ信号をオフしてもノードＮ１の電位＞
ノードＮ２の電位の関係が保持される。即ち、データが
ラッチされる。尚、ＭＯＳトランジスタ７５０は定電流
源である。
【００６８】データがラッチされた後、スイッチ回路６
００がオフ状態になり、従って、アンプ回路５００と小
信号ラッチ回路７００は切り離される。小信号ラッチ回
路７００にラッチされたデータが出力バッファ回路に入
力され、増幅された後出力される。このデータが出力さ
れている間に、次のデータ（第２のデータ）がメモリセ
ルから読み出されアンプ回路５００で増幅される。第１
の出力サイクルの終了前には第２のデータは十分に増幅
されており、最初のデータのラッチ状態が解除され、ス
イッチ回路６００がオンになると共に第２のデータは小
信号ラッチ回路７００をスルーして出力バッファ回路８
００に入力される。これと同時に、再び小信号ラッチ起
動用ＭＯＳトランジスタ７６０，７６１，７６２がオン
となり、第２のデータがラッチされる。出力バッファ回
路８００に入力された第２のデータが出力されると第１
のサイクルは終了し、第２のサイクルがはじまる。以
下、同様にしてメモリセルに保持されたデータが次々と
高速サイクルで出力される。
【００６９】図１７に別の小信号ラッチ回路をしめす。
図において、５１０はバイポーラ差動増幅回路、５２０
はエミッタフォロア回路、５３０はスイッチ回路６００
として機能するＭＯＳトランジスタ、５４０はラッチか
スルーかを決めるラッチ制御用スイッチとしてのＭＯＳ
トランジスタ、ΦLTM はラッチ・をスルーを制御する信
号である。
【００７０】この回路の特徴は、アンプ回路の一部に使
われた差動増幅回路５１０及びエミッタフォロア回路５
２０にラッチ制御用スイッチ５４０を付加して、エミッ
タフォロアの出力電位を差動増幅回路５１０のバイポー
ラトランジスタのベースにフィードバックさせることに
より、小信号ラッチを実現している点にある。従って、
この回路はアンプとラッチ回路の両方の機能をゆうす
る。
【００７１】次に、本発明を適用する高速モードがペー
ジモードの場合について説明する。図１８は、本発明を
用いた高速ページモードのクロック信号図である。行ア
ドレス選択信号ＲＡＳＢ及び列アドレス選択信号ＣＡＳ
Ｂがハイレベルからローレベルになって、１つの行及び
１つの列アドレスが選択された後、ＲＡＳＢ信号はロー
レベルを保持したまま（行アドレスは固定のまま）、Ｃ
ＡＳＢ信号がハイ，ローレベルの遷移を繰り返してその
都度列アドレスを取り込む。この際、ＣＡＳＢの立上り
（又は立下がり）から１ｎｓから２０ｎｓの遅れ時間を
もってスイッチ回路６００のゲート電圧を制御しスイッ
チをオン，オフする。データのラッチ及び転送とスイッ
チ回路のオン，オフの関係は先に述べた通りである。
【００７２】データラッチと出力データの関係を見る
と、データが出力される前に予め次のアドレスを取り込
み、第１のデータが出力されている間に第２のデータを
ラッチ回路に入力可能な状態まで十分に増幅しておき、
出力準備状態にしているので高速サイクルを実現でき
る。
【００７３】ここで、通常モードと高速モード時のスイ
ッチ回路６００及びラッチ制御スイッチ回路５４０(又
はラッチ起動用ＭＯＳトランジスタ７６０，７６１，７
６２)の制御方法を説明する。図１９は、図１５のスイ
ッチ回路６００，６１０として使うトランスファＭＯＳ
トランジスタのゲート電圧を制御する回路の論理図を示
したものである。ＲＡＳＢ系信号とＣＡＳＢ系信号で論
理を形成し、出力ΦLTM をラッチ制御スイッチ（又は、
ラッチ起動用ＭＯＳトランジスタ７６０，７６１，７６
２）のゲートに、ΦLTM の反転信号をスイッチ回路６０
０にそれぞれ入力する。ＲＡＳＢ，ＣＡＳＢ共にハイレ
ベルの時はΦLTM もハイレベルにあり、スイッチ回路と
してのトランスファＭＯＳトランジスタ６００はオン状
態，トランスファＭＯＳトランジスタ６１０（又はラッ
チ起動用ＭＯＳトランジスタ７６０，７６１，７６２）
はオフ状態にある。そして、ＲＡＳＢがローレベルにな
ってもΦLTM は変わらない。
【００７４】ＲＡＳＢがローレベルのままＣＡＳＢが一
度ローレベルになり、次にハイレベルになると、所定の
遅延時間を経て初めてΦLTM がローレベルに変わる。そ
して、トランスファＭＯＳトランジスタ６１０（又はラ
ッチ起動用ＭＯＳトランジスタ７６０，７６１，７６
２）がオン、トランスファＭＯＳトランジスタ６００が
オフになり、データがラッチされると共に前段の回路か
ら電気的に遮断される。高速モードでは、それ以後ＣＡ
ＳＢ信号が立ち下がるたびに所定の時間だけトランスフ
ァＭＯＳトランジスタ６１０（又はラッチ起動用ＭＯＳ
トランジスタ760，７６１，７６２）がオフ，トランス
ファＭＯＳトランジスタ６００がオンとなり、ラッチ状
態が解除され一時的にスルー状態になる。この時、次の
データがトランスファＭＯＳトランジスタ６００を通っ
て入力され、所定の時間後再びトランスファＭＯＳトラ
ンジスタ６１０（又はラッチ起動用ＭＯＳトランジスタ
760，７６１，７６２）がオン、トランスファＭＯＳト
ランジスタ６００がオフしてデータがラッチされ前段の
回路から電気的に遮断される。
【００７５】従って、通常モード（ＣＡＳＢが一度ロー
レベルになり次にハイレベルになっても、再びＣＡＳＢ
がローレベルになる前にＲＡＳＢがハイレベルに戻され
る）では、スイッチ回路としてのトランスファＭＯＳト
ランジスタ６００はオン状態にあり、データはそのまま
出力される。そして、高速モードに入るとトランスファ
ＭＯＳトランジスタ６００と６１０（又はラッチ起動用
ＭＯＳトランジスタ７６０，７６１，７６２）は交互に
オン，オフを繰返す。このオン，オフをCASB信号から適
当な遅れ時間（１ｎｓから２０ｎｓ程度）を持たせてア
ンプのデータ出力と同期させて行う事により、高速のパ
イプライン・ページモードを実現する事ができる。
【００７６】以上、行アドレス選択及び列アドレス選択
信号を持ったアドレスマルチ型DRAMの高速ページモード
に本発明を適用した場合を説明したが、本発明はアドレ
スノンマルチ型のＤＲＡＭにも適用できる。アドレスノ
ンマルチ型では、チップ起動信号ＣＥＢの立ち下がりで
行アドレスと列アドレスを同時に取り込む。アドレスノ
ンマルチ型ＤＲＡＭでページモードを行うには、ＣＡＳ
Ｂ制御信号を新たに作り、ＣＡＳＢ信号とＣＥＢ信号の
論理を組み、通常モード時とページモード時のアドレス
の取り込みを制御する必要がある。
【００７７】図２０にＹアドレス取り込み制御回路
（ａ）とその動作タイミング波形（ｂ）を示す。ＣＥＢ
とＣＡＳＢで論理を組み、ＣＯＢを形成する。そして、
ＣＯＢの立ち下がりでＹアドレスを取り込む。ＣＯＢは
ＣＥＢの立ち下がりと共にローレベルとなり、ＣＥＢの
立ち下がりで最初の行と列アドレスが取り込まれる。通
常モードではＣＡＳＢはハイレベル固定なので、ＣＯＢ
はローレベルのままであり（図の点線部）、次のアドレ
スは取り込まれない。ＣＥＢが立ち下がった後にＣＡＳ
Ｂが立ち下がると高速モードに入る。ＣＡＳＢの２番目
の立ち下がりから、ＣＯＢはＣＡＳＢと同様の振舞を
し、ＣＡＳＢが立ち下がるごとにＹアドレスが取り込ま
れる。
【００７８】図２１はリフレッシュ制御信号ＲＦＢにＣ
ＡＳＢ信号の機能を組み込んだ場合の論理回路図（ａ）
及びその動作タイミング波形（ｂ），（ｃ）である。出
力１のＲＦＢ１信号はリフレッシュ制御に用い、出力２
のＣＡＳＢ信号は図２０の入力信号ＣＡＳＢとして用い
る。ＣＥＢが立ち下がる前にＲＦＢが立ち下がった場合
（ｂ）はリフレッシュモードに入る。この場合、出力２
（ＣＡＳＢ）はハイレベルに固定され、出力１（ＲＦＢ
１）はＣＥＢがローレベルである限りローレベルに固定
される。一方、ＣＥＢの立ち下がった後にＲＦＢが立ち
下がった場合（ｃ）には高速モードに入り、ＲＦＢ１は
ハイレベルに固定され、出力２(CASB)はＲＦＢと同様の
振舞をする。従って、ＲＦＢに所望のサイクルのクロッ
ク信号を入れてアドレスを取り込む事ができる。この様
にすれば、アドレスノンマルチでもＣＡＳＢ専用のピン
を設けることなく高速のページモードを実現できる。
【００７９】以上、ページモードについて述べたが、高
速のＡＴＤ（Address TransitionDetection ）回路を用
いてスイッチ回路６００，６１０やラッチ起動を制御す
るクロック信号を形成してやれば、本発明はスタティク
カラムモードにも適用する事ができる。また、本発明は
アドレスカウンタを用いて連続したアドレスに対応した
データを出力するシリアルモードにも適用できる事は明
らかである。
【００８０】本発明を１６Ｍや６４ＭビットＤＲＡＭに
適用することにより、サイクル時間１０ｎｓ以下の高速
モードを実現できる。
【００８１】実施例１１ 図２２及び図２３は、本発明を適用した画像メモリ及び
それを使用したグラフィック・システムの実施例を示
す。
【００８２】図において、グラフィック・システムは、
CPU1010 、主メモリ１１００、グラフィック・コントロ
ーラ１２００、画像メモリ１３００及びクロック発生回
路１４００から構成されている。ＣＰＵ１０１０は主メ
モリ１１００に記憶されたプログラムに従ってシステム
全体の制御を行う。主メモリ１１００にはプログラムの
帆かに各種データを記憶する。グラフィック・コントロ
ーラ１２００はCPU1010 からの制御信号に従って画像メ
モリ１３００上に図形を発生する描画制御と画像メモリ
１３００を順次ＣＲＴのラスタスキャンに同期して読み
だす表示制御，同期信号の発生などを実行する。
【００８３】画像メモリ１３００は本発明に係るメモリ
ＬＳＩ１３１０と、メモリ制御回路１３２０とから構成
されている。メモリLSI1310 は２Ｍ×８ビットで、２０
４８ドット×１０２４ドットのメモリプレーン８枚分の
情報を記憶する。即ち、８本のビデオ信号を形成しその
組合せによって２５６色のカラー表示が実現できる。メ
モリ制御回路１３２０は外部とのアドレス、データの受
渡しを行うと共に、メモリＬＳＩに対するアドレスの発
生、データのバッファ、アドレス選択信号を始めとする
各種制御信号の発生を行う。
【００８４】実施例１２ 図２４は、本発明を適用した画像処理システムの実施例
を示す。
【００８５】図において、画像処理システムは１個又は
複数個のＣＰＵモジュール２０００、１個又は複数個の
メモリモジュール２１００、高速Ｉ／Ｏ ２２００、バ
スアダプタ２４００、ＤＡコンバータ２５００、ＣＲＴ
２６００から構成されている。ＣＰＵモジュール２００
０、メモリモジュール２１００、高速Ｉ／Ｏ 2200及び
バスアダプタ２４００は、６４ビット幅の高速システム
バスを介して接続されている。ＣＰＵモジュール２００
０は、演算処理をするＣＰＵ２０１０及び外付けの大容
量２次キャッシュ２０２０から成る。ＣＰＵ２０１０は
ワンチップのＬＳＩであり、１次キャッシュ２０１１、
浮動小数点演算機構（図示せず）、メモリ管理ユニット
（図示せず）等を内蔵し、１００ＭＩＰＳ（１秒当り何
百万命令を実行できるかの性能指標）以上の性能を有す
るものが使用されている。メモリモジュール２１００
は、メモリ制御回路２１１０とフレームバッファ機能を
内蔵するメインメモリ２１２０から成る。メモリ制御回
路２１１０はデータをバッファリングするラスタバッフ
ァ２１１０を内蔵しており、メインメモリ２１２０のア
クセスを制御すると共に表示データの出力を制御するも
のである。メインメモリ２１２０には本発明を適用した
１６Ｍビット（４Ｍ×４ビット）メモリチップを３２個
用いる。高速Ｉ／Ｏ ２２００は高速のシステムバスに
直結される各種Ｉ／Ｏ装置として、高速のネットワーク
コントローラ、高速ディスクシステムなどがある。バス
アダプタ２４００は高速のシステムバスと低速のＩ／Ｏ
バスと接続するアダプタであり、低速のＩ／Ｏバスには
プリンタ，キーボード，マウス，ディスクなどの外部記
憶、ネットワークなどのコントローラが接続される。Ｄ
Ａコンバータ２５００は色コードの変換を行うカラーパ
レット及びディジタルのビデオ信号からアナログのビデ
オ信号に変換するＤＡ変換器を内蔵するものである。CR
T2600 はラスタ走査型の表示装置であり、１２８０×１
０２４画素を有する。
【００８６】従来のＤＲＡＭのランダムアクセスのサイ
クルタイムは一般に１２０〜２００ｎｓ程度であり、例
えば１２０ｎｓのメモリサイクルで３２ビットのバス幅
とすると３３ＭＢ／ｓのバス転送速度が得られる。一
方、表示の読み出しには、例えば１２８０×１０２４画
素のディスプレイに同時、に２５６色の表示を行う場
合、少なくとも約８０ＭＢ／ｓのスループットが必要で
ある。即ち、従来の一般的なメモリ設計では、プロセッ
サがメインメモリ２１２０にアクセスするスループット
よりも表示に必要なスループットがはるかに大きく、こ
れが専用のフレームバッファ装置が必要とされた所であ
る。しかるに、図２４の実施例のごとくプロセッサの性
能が1000MIPS越えるようなオーダになってくると、この
プロセッサを効率良く動作させるためには数百ＭＢ／ｓ
のスループットでメインメモリ2120からプログラムやデ
ータを供給できる能力が必要になってくる。即ち、表示
のメモリアクセスよりもプロセッサからのアクセスの方
により高いスループットが必然的に要求される。
【００８７】本発明ＤＲＡＭの高速モードのワースト・
メモリサイクルは２０〜２５ｎｓであるので、６４ビッ
トのバス幅で４００〜３２０ＭＢ／ｓ，１２８ビットの
バス幅では８００〜６４０ＭＢ／ｓの転送レートを実現
できる。従って、図２４に示した画像処理システムに十
分対応することができる。
【００８８】図２５は、高速システムバスの動作を説明
するものである。性能を上げるため、ｍ個のブロック単
位に転送している。バスマスタからＡＳＢ（アドレス選
択記号）の立ち下がりによってＡ／Ｄ（アドレス／デー
タ）バスにアドレスが供給されたことが示され転送サイ
クルが開始される。スレーブ側からＡＡＢ（アドレス認
識信号）の立ち下がりで応答が返されると、次いでデー
タ転送に移る。データの転送は、ＤＳＢ（データ選択信
号）とＤＡＢ（データ認識信号）により制御される。Ｄ
ＳＢとＤＡＢは立ち下がりと立上りとの両方のエッヂが
何れも意味を持っており、ＤＳＢはデータの存在を知ら
せＤＡＢはそれに対し応答する。このように、データを
ブロックで転送することにより高速化が図られ、例えば
一回のデータ転送サイクルを２５ｎｓとすると、６４ビ
ットのシステムバスでピーク時３２０ＭＢ／ｓの転送レ
ートを得ることができる。
【００８９】
【発明の効果】本発明によれば、従来のメモリシステム
に比較してサイクル時間を大幅に短縮したメモリシステ
ム及び半導体メモリ装置、並びにメモリシステム及び半
導体メモリ装置に適したラッチ回路を実現することが出
来る。
【図面の簡単な説明】
【図１】本発明によるラッチ回路の例を示す回路図であ
る。
【図２】本発明によるラッチ機能を持つ差動増幅器を示
す回路図である。
【図３】本発明による高速化された差動増幅器の例を示
す回路図である。
【図４】本発明による差動増幅器の動作波形を示す図で
ある。
【図５】本発明による図１のラッチ回路の動作波形の例
を示す図である。
【図６】本発明が適用されたパイプライン方式メモリシ
ステムのセンスアンプ部の回路図である。
【図７】本発明による他のラッチ回路の例を示す回路図
である。
【図８】本発明によるパイプライン方式メモリチップの
ブロック図である。
【図９】本発明によるパイプライン方式メモリのタイミ
ングチャートを示す図である。
【図１０】本発明によるパイプラインメモリを主メモリ
に用いたコンピュータのメモリシステムのブロック図で
ある。
【図１１】本発明によるパイプラインメモリを用いた画
像メモリのメモリアドレス図である。
【図１２】本発明によるパイプラインメモリＬＳＩのブ
ロック図である。
【図１３】従来のパイプライン方式メモリのサイクル時
間を示す図である。
【図１４】本発明のパイプライン方式メモリのサイクル
時間を示す図である。
【図１５】本発明を適用したＤＲＡＭのブロック回路図
である。
【図１６】図１５に使用した小信号ラッチ回路を示す回
路図である。
【図１７】小信号ラッチ回路の別の実施例を示す回路図
である。
【図１８】図１５に示したＤＲＡＭを高速ページモード
で動作させる場合のクロック信号図である。
【図１９】図１５に示したＤＲＡＭのスイッチ回路の論
理図及びその入力電圧波形図である。
【図２０】図１５に示したＤＲＡＭのＹアドレス取り込
み制御回路とその動作タイミング波形図である。
【図２１】図１５に示したＤＲＡＭのレフレッシュ制御
信号にＣＡＳＢ制御信号の機能を組み込んだ場合の論理
回路及びその動作タイミング波形図である。
【図２２】本発明を適用した画像メモリのブロック回路
図である。
【図２３】図２２の画像メモリを使用したグラフィック
・システム図である。
【図２４】本発明を適用した画像処理システム図であ
る。
【図２５】高速システムバスの動作タイミング波形図で
ある。
【符号の説明】
１…第１のバイポーラトランジスタ、２…第２のバイポ
ーラトランジスタ、３，４…抵抗素子、５…第１のＭＯ
Ｓトランジスタ、６…定電流源、７…高電位側電源ノー
ド、８…低電位側電源ノード、９…第３のバイポーラト
ランジスタ、１０…第４のバイポーラトランジスタ、１
３…第２のＭＯＳトランジスタ、１４…定電流源、１
５，１６，５３，５４…ＭＯＳトランジスタ、１７，５
５…インバータ、１８…制御端子、１９…データ入力端
子、２１…データ引出端子、Through…スルー端子、Lat
ch…ラッチ端子、１００…入力バッファ回路、２００，
３００…デコーダ回路、４００…メモリセル回路、５０
０…アンプ回路、600，６１０…スイッチ回路、７００
…小信号ラッチ回路、８００…出力バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大田 達之 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 桂 晃洋 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平２−3175（ＪＰ，Ａ) 特開 昭60−28096（ＪＰ，Ａ) 特開 昭２−230597（ＪＰ，Ａ) 特開 昭59−34656（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電源端子と、 第１の電源端子とは異なる電位の第２の電源端子と、 それぞれのコレクタが第１及び第２の抵抗素子を介して
    第１の電源端子に接続され、エミッタが共通接続され第
    １のＭＯＳトランジスタと第１の定電流源の直列接続回
    路を介して第２の電源端子に接続され、一方のベースが
    他方のコレクタに他方のベースが一方のコレクタにそれ
    ぞれ接続された第１及び第２のバイポーラトランジスタ
    と、 それぞれのコレクタが第１のバイポーラトランジスタと
    第１の抵抗素子との接続点及び第２のバイポーラトラン
    ジスタと第２の抵抗素子との接続点に接続され、エミッ
    タが共通接続され第２のＭＯＳトランジスタと第２の定
    電流源の直列接続回路を介して第２の電源端子に接続さ
    れた第３及び第４のバイポーラトランジスタと、 第３及び第４のバイポーラトランジスタの各ベースに接
    続されたデータ入力端子と、 第１のバイポーラトランジスタと第１の抵抗素子との接
    続点及び第２のバイポーラトランジスタと第２の抵抗素
    子との接続点にそれぞれ接続されたデータ出力端子と、 第１のＭＯＳトランジスタのゲートに接続されたラッチ
    信号入力端子と、 第２のＭＯＳトランジスタのゲートに接続されたスルー
    信号入力端子とを具備することを特徴とするラッチ回
    路。
  2. 【請求項２】請求項１において、第１の電源端子と第１
    及び第２のバイポーラトランジスタのエミッタとの間に
    直列接続された第１のＭＯＳトランジスタとは異なる導
    電型の第３及び第４のＭＯＳトランジスタを接続し、第
    ３のＭＯＳトランジスタのゲートを直接、第４のＭＯＳ
    トランジスタのゲートをインバータを介してラッチ信号
    入力端子に接続したことを特徴とするラッチ回路。
  3. 【請求項３】請求項１または２において、第２のＭＯＳ
    トランジスタと第２の定電流源の直列接続回路に直列接
    続された第５及び第６のＭＯＳトランジスタを並列接続
    し、第５のＭＯＳトランジスタのゲートを直接、第６の
    ＭＯＳトランジスタのゲートをインバータを介してスル
    ー信号入力端子に接続したことを特徴とするラッチ回
    路。
  4. 【請求項４】請求項１，２または３において、直列接続
    されて、第１のＭＯＳトランジスタと第１の定電流源の
    直列接続回路に第７及び第８のＭＯＳトランジスタを並
    列接続し、第７のＭＯＳトランジスタのゲートを直接、
    第８のＭＯＳトランジスタのゲートをインバータを介し
    てラッチ信号入力端子に接続したことを特徴とするラッ
    チ回路。
  5. 【請求項５】第１の電源端子と、 第１の電源端子とは異なる電位の第２の電源端子と、 それぞれのコレクタが第１及び第２の抵抗素子を介して
    第１の電源端子に接続され、エミッタが共通接続され第
    １のＭＯＳトランジスタと第１の定電流源の直列接続回
    路を介して第２の電源端子に接続され、一方のベースが
    他方のコレクタに他方のベースが一方のコレクタにそれ
    ぞれ接続された第１及び第２のバイポーラトランジスタ
    と、 それぞれのコレクタが第１のバイポーラトランジスタと
    第１の抵抗素子との接続点及び第２のバイポーラトラン
    ジスタと第２の抵抗素子との接続点に接続され、エミッ
    タが共通接続され第２のＭＯＳトランジスタと第２の定
    電流源の直列接続回路を介して第２の電源端子に接続さ
    れた第３及び第４のバイポーラトランジスタと、 直列接続されて第１の電源端子と第１及び第２のバイポ
    ーラトランジスタのエミッタとの間に接続された第１の
    ＭＯＳトランジスタとは異なる導電型の第３及び第４の
    ＭＯＳトランジスタと、 直列接続されて第２のＭＯＳトランジスタと第２の定電
    流源の直列接続回路に 並列接続された第５及び第６のＭ
    ＯＳトランジスタと、 第３及び第４のバイポーラトランジスタの各ベースに接
    続されたデータ入力端子と、 第１のバイポーラトランジスタと第１の抵抗素子との接
    続点及び第２のバイポーラトランジスタと第２の抵抗素
    子との接続点にそれぞれ接続されたデータ出力端子と、 第１及び第３のＭＯＳトランジスタのゲートに直接、第
    ４のＭＯＳトランジスタのゲートに第１のインバータを
    介してそれぞれ接続されたラッチ信号入力端子と、 第２及び第５のＭＯＳトランジスタのゲートに直接、第
    ６のＭＯＳトランジスタのゲートに第２のインバータを
    介してそれぞれ接続されたスルー信号入力端子とを具備
    し、 第１及び第２のインバータの論理閾値がそれぞれラッチ
    信号およびスルー信号の電圧振幅の中心値より高く設定
    されていることを特徴とするラッチ回路。
  6. 【請求項６】請求項５において、第１のＭＯＳトランジ
    スタと第１の定電流源の直列接続回路に、直列接続され
    た第７及び第８のＭＯＳトランジスタを並列接続し、第
    ７のＭＯＳトランジスタのゲートを直接、第８のＭＯＳ
    トランジスタのゲートをインバータを介してラッチ信号
    入力端子に接続したことを特徴とするラッチ回路。
  7. 【請求項７】メモリセルに保持された情報を増幅して出
    力する手段と、 情報を出力電圧（又は電流）レベル又は出力信号振幅レ
    ベルまで増幅する途中の段階で、情報を出力電圧（又は
    電流）レベル又は出力信号振幅レベルより小さいレベル
    で一時保持するラッチ手段と、 ラッチ手段をその前段から選択的に切り離し状態又は接
    続状態にする手段とを具備し、 上記ラッチ手段が、 バイポーラトランジスタを用いた差動増幅器と、 差動増幅器の後段に接続されたエミッタフォロア回路
    と、 差動増幅器のバイポーラトランジスタのコレクタに表れ
    る差動出力情報を一時保持する際には、エミッタフォロ
    ア回路のエミッタを差動増幅器のバイポーラトランジス
    タのベースに接続してフィードバックをかけ、保持しな
    い際には該エミッタとベースを切り離す手段とを具備す
    ることを特徴とするメモリ装置。
  8. 【請求項８】多数個のメモリセル列から成るメモリアレ
    イと、各メモリセル列毎に設けられたプリセンスアンプ
    と、複数個のプリセンスアンプ毎に設けられた出力バッ
    ファとから成るメモリ装置であって、プリセンスアンプ
    と出力バッファとの間に、 出力バッファと同数設けられ、それぞれのコレクタが第
    １及び第２の抵抗素子を介して第１の電源端子に接続さ
    れ、エミッタが共通接続され第１のＭＯＳトランジスタ
    と第１の定電流源の直列接続回路を介して第１の電源端
    子とは異なる電位の第２の電源端子に接続され、一方の
    ベースが他方に他方のベースが一方のコレクタにそれぞ
    れ接続され、ベースとコレクタとの接続点が出力バッフ
    ァの入力端子に接続された第１及び第２のバイポーラト
    ランジスタと、 それぞれのコレクタが第１のバイポーラトランジスタと
    第１の抵抗素子との接続点及び第２のバイポーラトラン
    ジスタと第２の抵抗素子との接続点に接続され、エミッ
    タが共通接続され第２のＭＯＳトランジスタと第２の定
    電流源の直列接続回路を介して第２の電源端子に接続さ
    れ、ベースがプリセンスアンプの出力端子に接続された
    第３及び第４のバイポーラトランジスタと、 第１のＭＯＳトランジスタのゲートに接続されたラッチ
    信号入力端子と、 第２のＭＯＳトランジスタのゲートに接続されたスルー
    信号入力端子とを具備することを特徴とするメモリ装
    置。
  9. 【請求項９】請求項８において、第１の電源端子と第１
    及び第２のバイポーラトランジスタのエミッタとの間に
    直列接続された第１のＭＯＳトランジスタとは異なる導
    電型の第３及び第４のＭＯＳトランジスタを接続し、第
    ３のＭＯＳトランジスタのゲートを直接、第４のＭＯＳ
    トランジスタのゲートをインバータを介してラッチ信号
    入力端子に接続したことを特徴とするメモリ装置。
  10. 【請求項１０】請求項８または９において、第２のＭＯ
    Ｓトランジスタと第２の定電流源の直列接続回路に直列
    接続された第５及び第６のＭＯＳトランジスタを並列接
    続し、第５のＭＯＳトランジスタのゲートを直接、第６
    のＭＯＳトランジスタのゲートをインバータを介してス
    ルー信号入力端子に接続したことを特徴とするメモリ装
    置。
  11. 【請求項１１】請求項８，９または１０において、第１
    のＭＯＳトランジスタと第１の定電流源の直列接続回路
    に、直列接続された第７及び第８のＭＯＳトランジスタ
    を並列接続し、第７のＭＯＳトランジスタのゲートを直
    接、第８のＭＯＳトランジスタのゲートをインバータを
    介してラッチ信号入力端子に接続したことを特徴とする
    メモリ装置。
  12. 【請求項１２】第１の電源端子と、 第１の電源端子とは異なる電位の第２の電源端子と、 それぞれのコレクタが第１及び第２の抵抗素子を介して
    第１の電源端子に接続され、エミッタが共通接続され第
    １のＭＯＳトランジスタと第１の定電流源の直列接続回
    路を介して第２の電源端子に接続され、一方のベースが
    他方のコレクタに他方のベースが一方のコレクタにそれ
    ぞれ接続された第１及び第２のバイポーラトランジスタ
    と、 第１のバイポーラトランジスタと第１の抵抗素子との接
    続点及び第２のバイポーラトランジスタと第２の抵抗素
    子との接続点にそれぞれ接続された入力端子と、 第１のバイポーラトランジスタと第１の抵抗素子との接
    続点及び第２のバイポーラトランジスタと第２の抵抗素
    子との接続点にそれぞれ接続された出力端子と、 第１のＭＯＳトランジスタのゲートに接続された制御信
    号入力端子とを具備することを特徴とする差動増幅器。
  13. 【請求項１３】請求項１２において、第１の電源端子と
    第１及び第２のバイポーラトランジスタのエミッタとの
    間に直列接続された第１のＭＯＳトランジスタとは異な
    る導電型の第３及び第４のＭＯＳトランジスタを接続
    し、第３のＭＯＳトランジスタのゲートを直接、第４の
    ＭＯＳトランジスタのゲートをインバータを介して制御
    信号入力端子に接続したことを特徴とする差動増幅器。
  14. 【請求項１４】請求項１２又は１３において、第１のＭ
    ＯＳトランジスタと第１の定電流源の直列接続回路に、
    直列接続された第５及び第６のＭＯＳトランジスタを並
    列接続し、第５のＭＯＳトランジスタのゲートを直接、
    第６のＭＯＳトランジスタのゲートをインバータを介し
    て制御信号入力端子に接続したことを特徴とする差動増
    幅器。
JP3129050A 1991-05-31 1991-05-31 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 Expired - Lifetime JP2666604B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3129050A JP2666604B2 (ja) 1991-05-31 1991-05-31 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法
US07/890,260 US5373469A (en) 1991-05-31 1992-05-29 Differential amplifier with a latching function and a memory apparatus employing same
KR1019920009261A KR920022288A (ko) 1991-05-31 1992-05-29 메모리장치와 정보 판독방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3129050A JP2666604B2 (ja) 1991-05-31 1991-05-31 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法

Publications (2)

Publication Number Publication Date
JPH04353698A JPH04353698A (ja) 1992-12-08
JP2666604B2 true JP2666604B2 (ja) 1997-10-22

Family

ID=14999848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3129050A Expired - Lifetime JP2666604B2 (ja) 1991-05-31 1991-05-31 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法

Country Status (3)

Country Link
US (1) US5373469A (ja)
JP (1) JP2666604B2 (ja)
KR (1) KR920022288A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353535U (en) * 1990-11-19 1999-02-21 Hitachi Ltd Memory circuit improved in electrical characteristics
JPH07130185A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体メモリ装置
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5465060A (en) * 1994-06-10 1995-11-07 International Business Machines Corporation Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5528178A (en) * 1995-03-31 1996-06-18 International Business Machines Corporation Sense and hold amplifier
JP2773692B2 (ja) * 1995-07-28 1998-07-09 日本電気株式会社 入力バッファ回路
US7681005B1 (en) * 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
FR2756409B1 (fr) * 1996-11-28 1999-01-15 Sgs Thomson Microelectronics Circuit de lecture pour memoire
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
JP3592943B2 (ja) * 1999-01-07 2004-11-24 松下電器産業株式会社 半導体集積回路及び半導体集積回路システム
ATE454749T1 (de) * 2003-02-05 2010-01-15 Alcatel Lucent Ecl-schaltung mit gesteuerter stromquelle
US7397288B2 (en) * 2005-03-21 2008-07-08 Semiconductor Components Industries, L.L.C. Fan out buffer and method therefor
US7206234B2 (en) * 2005-06-21 2007-04-17 Micron Technology, Inc. Input buffer for low voltage operation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0648595B2 (ja) * 1982-08-20 1994-06-22 株式会社東芝 半導体記憶装置のセンスアンプ
JPS6028096A (ja) * 1983-07-27 1985-02-13 Hitachi Ltd スタテイツク型ｒａｍ
JP2934444B2 (ja) * 1988-03-16 1999-08-16 株式会社日立製作所 半導体メモリ装置
JPH0740434B2 (ja) * 1989-08-21 1995-05-01 株式会社東芝 半導体記憶装置
JP2990791B2 (ja) * 1990-11-20 1999-12-13 ソニー株式会社 コレクタドットアンド回路

Also Published As

Publication number Publication date
US5373469A (en) 1994-12-13
JPH04353698A (ja) 1992-12-08
KR920022288A (ko) 1992-12-19

Similar Documents

Publication Publication Date Title
JP2666604B2 (ja) 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法
US4611133A (en) High speed fully precharged programmable logic array
KR101463939B1 (ko) 반도체 디바이스
US9438835B2 (en) Semiconductor device
JP2001084776A (ja) 半導体記憶装置
US20080298137A1 (en) Method and structure for domino read bit line and set reset latch
JPH05282868A (ja) 半導体記憶装置
JPH06196637A (ja) 保持形ｂｉｃｍｏｓ感知増幅器を有するメモリ
JPH05242674A (ja) 半導体集積回路装置
US20060176078A1 (en) Voltage level shifting circuit and method
JP4035923B2 (ja) ラッチ回路
US5856949A (en) Current sense amplifier for RAMs
JP2004054547A (ja) バスインタフェース回路及びレシーバ回路
GB2185649A (en) Memory output circuit
US6633503B2 (en) Voltage differential sensing circuit and methods of using same
US5777938A (en) Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers
KR960011560B1 (ko) 향상된 액세스 시간을 가진 비-어드레스 전이 검출 메모리와 그 메모리에서의 데이타 감지 방법
US5661693A (en) Memory device for synchronously reading and writing data
JP3199883B2 (ja) 半導体集積回路
US5978293A (en) Circuitry and methods for dynamically sensing of data in a static random access memory cell
KR970005411B1 (ko) 선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법
KR100195671B1 (ko) 반도체 메모리 장치
JP2000030443A (ja) 半導体集積回路装置
JP3987383B2 (ja) 半導体メモリ装置及びそのデータ読出し方法
JPH0448820A (ja) 半導体集積回路