JP3987383B2 - 半導体メモリ装置及びそのデータ読出し方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのデータ読出し方法に係り、特に、メモリセルアレイから読み出されるデータを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法に関する。
【0002】
【従来の技術】
従来の半導体メモリ装置は、メモリセルアレイから読み出されるデータを共通データ入出力ラインに伝送する。共通データ入出力ラインに伝送されたデータは、電流−電圧変換器、差動増幅器(またはラッチ)、データ出力バッファ、及びデータ出力ドライバを通して出力される。
【0003】
すなわち、従来の半導体メモリ装置は、電流−電圧変換器の出力端に差動増幅器を備えて電流−電圧変換器の出力信号を増幅してデータ出力バッファに伝送したり、ラッチを備えて電流−電圧変換器の出力信号をラッチしてデータ出力バッファに伝送したりしている。
【0004】
図1は、従来の半導体メモリ装置のブロック図であって、メモリセルアレイ10、電流−電圧変換器(IVC)20−1〜20−n、差動増幅器(DA)22−1〜22−n、データ出力バッファ(DOB)24−1〜24−n、及びデータ出力ドライバ(DOD)26−1〜26−nで構成されている。
【0005】
図1に示したブロック図は、更に、データ読出し経路の構成を示し、LIO11/B〜LIO1n/B、...、LIOm1/B〜LIOmn/Bはローカルデータ入出力ライン対を、MIO1/B〜MIOn/Bはメインデータ入出力ライン対を各々示す。
【0006】
図1に示したブロックの各々の読出し動作時の機能を以下に説明する。
【0007】
メモリセルアレイ10に貯蔵されたデータがローカルデータ入出力ライン対LIO11/B〜LIO1n/B、...、LIOm1/B〜LIOmn/Bで伝送される。そして、ローカルデータ入出力ライン対LIO11/B〜LIO1n/B、...、LIOm1/B〜LIOmn/Bで伝送されたデータは、メインデータ入出力ライン対MIO1/B〜MIOn/Bで伝送される。電流−電圧変換器20−1〜20−nの各々は、メインデータ入出力ライン対MIO1/B〜MIOn/Bの各々で伝送されるデータの電流差を電圧差に変換して信号Xを発生する。差動増幅器22−1〜22−nは、信号Yに応答して、電流−電圧変換器20−1〜20−nの各々から出力される信号の電圧差を増幅して信号Zを発生する。データ出力バッファ24−1〜24−nの各々は、差動増幅器22−1〜22−nの各々から出力される信号をバッファして出力する。データ出力ドライバ26−1〜26−nの各々は、データ出力バッファ24−1〜24−nの各々から出力されるデータを駆動して、データD1〜Dnを出力する。
【0008】
図2A〜図2Cにおいて、図1に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器の動作を説明するための動作タイミング図である。図2Aは正常動作時の動作タイミング図を、図2Bは高周波動作時の動作タイミング図を、図2Cは工程変化による動作タイミング図を各々示す。
【0009】
図2A〜図2Cにおいて、CLKはクロック信号を、CMDは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【0010】
図2Aでは、電流−電圧変換器20−1〜20−nからデータCSA1、CSA2、CSA3、CSA4が連続的に出力される。差動増幅器22−1〜22−nをイネーブルするための信号Yが入力されると、差動増幅器22−1〜22−nは、信号Yに応答してデータCSA1、CSA2、CSA3、CSA4を取り込み、データDO1、DO2、DO3、DO4を連続的に発生する。期間t1は読出し命令が印加される時のクロック信号CLKの発生時点から最初のデータCSA1が電流−電圧変換器20−1〜20−nを通して出力され始める時点までを示す。期間t2は読出し命令が印加される時のクロック信号CLKの発生時点から信号Yが発生し始める時点までを示す。期間t3は信号Yのイネーブル期間を示す。
【0011】
図2Bでは、クロック信号CLKの発生周期が速くなり、クロック信号CLKに応答して電流−電圧変換器20−1〜20−nからデータCSA1、CSA2、CSA3、CSA4が連続的に出力される。信号Yに応答して差動増幅器22−1〜22−nはデータCSA1、CSA2、CSA3、CSA4を取り込み、データDO1、DO2、DO3、DO4を連続的に出力する。ところで、データCSA2が信号Yのイネーブル期間t3内に差動増幅器22−1〜22−nに入力されると、差動増幅器22−1〜22−nはデータDO1を出力しないで、次のデータDO2を出力するようになる。これは差動増幅器22−1〜22−nのイネーブル期間t3内にデータが遷移されると差動増幅器22−1〜22−nの出力信号も変更されるためである。したがって、図2Bの場合には、データDO1が出力されなくなってデータ読出しエラーが発生する。図2Bでは、データDO2、DO3、DO4が切られて出力されるようになるが、後段のデータ出力バッファによってデータDO2、DO3、DO4が連結されて出力されるようになる。
【0012】
図2Cでは、工程変化によって電流−電圧変換器20−1〜20−nを通して出力されるデータCSA1、CSA2、CSA3、CSA4が時間t4ほど遅延されて出力される。差動増幅器22−1〜22−nはデータCSA1、CSA2、CSA3、CSA4が時間t4ほど遅延されて出力されても、信号Yのイネーブル期間t3内にデータCSA1、CSA2、CSA3、CSA4が入力されると、差動増幅器22−1〜22−nがデータDO1、DO2、DO3、DO4を安定して発生できる。図2Cでは、データDO1、DO2、DO3、DO4が切られて出力されるようになるが、後段のデータ出力バッファによってデータDO1、DO2、DO3、DO4が連結されて出力されるようになる。したがって、データ読出しエラーが発生しなくなる。
【0013】
すなわち、図1に示したように半導体メモリ装置のデータ読出し経路を電流−電圧変換器と差動増幅器とで構成すると高周波動作時にデータ読出しエラーが発生するようになるが、工程変化によるデータ読出しエラーは発生しなくなる。
【0014】
図3は、従来の半導体メモリ装置のブロック図であって、メモリセルアレイ10、電流−電圧変換器20−1〜20−n、ラッチ28−1〜28−n、データ出力バッファ24−1〜24−n、及びデータ出力ドライバ26−1〜26−nで構成されている。図3に示したブロック図は図1に示したブロック図の差動増幅器22−1〜22−nの代りにラッチ28−1〜28−nを備えて構成されている。図3では、LAはラッチを示し、図2に示したブロックと同様なブロックは同様の符号及び番号で示した。
【0015】
図3に示したブロック各々の機能を説明すると次の通りである。
【0016】
図3では、図2に示したブロックと同様なブロックの機能は、図1に示した説明を参考とすると容易に理解されよう。ラッチLAは信号Yに応答して電流−電圧変換器20−1〜20−nの出力信号をラッチして出力する。
【0017】
図4A〜図4Cは、図3に示した半導体メモリ装置の電流−電圧変換器及びラッチの動作を説明するための動作タイミング図であって、図4Aは正常動作時の動作タイミング図を、図4Bは高周波動作時の動作タイミング図を、図4Cは工程変化による動作タイミング図を各々示すものである。
【0018】
図4A〜図4Cでは、CLKはクロック信号を、CMDは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【0019】
図4Aでは、電流−電圧変換器20−1〜20−nからデータCSA1、CSA2、CSA3、CSA4が連続的に出力される。ラッチ28−1〜28−nは信号Yに応答してデータCSA1、CSA2、CSA3、CSA4を取り込み、データDO1、DO2、DO3、DO4を連続的に発生する。期間t1は読出し命令が印加される時のクロック信号CLKの発生時点から最初のデータCSA1が電流−電圧変換器20−1〜20−nを通して出力され始める時点までを示す。期間t2は読出し命令が印加される時のクロック信号CLKの発生時点から信号Yが発生し始める時点までを示す。期間t3は信号Yのイネーブル期間を示す。
【0020】
図4Bでは、クロック信号CLKの発生周期が速くなり、クロック信号CLKに応答して電流−電圧変換器20−1〜20−nからデータCSA1、CSA2、CSA3、CSA4が連続的に出力される。信号Yの立ち上がりエッジでラッチ28−1〜28−nはデータCSA1、CSA2、CSA3、CSA4を取り込んでラッチし、データDO1、DO2、DO3、DO4を出力する。ラッチ28−1〜28−nは信号Yのイネーブル期間t3内に電流−電圧変換器20−1〜20−nから出力されるデータの状態が変わっても、信号Yの立ち上がりエッジでラッチされたデータをそのまま維持する。したがって、データ読出しエラーが発生しない。
【0021】
図4Cでは、工程変化によって電流−電圧変換器20−1〜20−nを通してデータCSA1、CSA2、CSA3、CSA4が時間t4ほど遅延されて出力される。ラッチ28−1〜28−nは信号Yの立ち上がりエッジで無効データをラッチすることによって、データDO1を出力できなくなる。そして、ラッチ28−1〜28−nは信号Yに応答してデータCSA2、CSA3、CSA4をラッチしてデータDO2、DO3、DO4を出力する。すなわち、この場合にはデータDO1を出力できないためにデータ読出しエラーが発生する。
【0022】
上述したように、電流−電圧変換器20−1〜20−nの出力端にラッチ28−1〜28−nを備えると、高周波動作の場合にはデータを安定化するように出力することができるが、工程変化が発生すると無効データを出力するようになる。
【0023】
すなわち、従来の半導体メモリ装置のデータ読出し経路に電流−電圧変換器と差動増幅器を備えるように構成すると、工程変化時にはデータを安定的に出力できるが、高周波動作時にデータ読出しエラーが発生するという問題点があった。
【0024】
また、データ読出し経路に電流−電圧変換器とラッチを備えるように構成すると、高周波動作時にデータを安定的に出力することができるが、工程変化時にはデータ読出しエラーが発生するという問題点があった。
【0025】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、例えば、データを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法を提供することを目的とする。
【0026】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、周波数特性に対する要求が大きい読出し動作時のデータ読出し経路と、周波数特性に対する要求が相対的に小さな読出し動作時のデータ読出し経路とを異なるようにすることによって、データを安定的に出力することを特徴とする。
【0027】
前記目的を達成するための本発明の半導体メモリ装置のデータ読出し方法は、周波数特性に対する要求が大きい読出し動作時のデータ読出し段階と、周波数特性に対する要求が相対的に小さな読出し動作時のデータ読出し段階とを含むようにすることによって、データを安定的に出力することを特徴とする。
【0028】
また、前記目的を達成するための本発明の半導体メモリ装置は、メモリセルアレイ、第1待ち時間動作の場合に前記メモリセルアレイから出力される信号を増幅して出力するための第1増幅回路、及び第2待ち時間動作の場合に前記メモリセルアレイから出力される信号を増幅して出力するための第2増幅回路を備えることを特徴とする。
【0029】
前記目的を達成するための本発明の半導体メモリ装置の一実施形態は、メモリセルアレイ、及び第1待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々をラッチして出力し、第2待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路を備えることを特徴とする。
【0030】
前記目的を達成するための本発明の半導体メモリ装置の他の実施形態は、メモリセルアレイ、第1待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々をラッチして出力するためのラッチ回路、及び第2待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅回路を備えることを特徴とする。
【0031】
前記他の目的を達成するための本発明の半導体メモリ装置のデータ読出し方法は、メモリセルアレイからデータが出力される段階、及び第1待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力されるデータをラッチして出力し、第2待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力されるデータを増幅して出力する段階を含むことを特徴とする。
【0032】
【発明の実施の形態】
以下、添付した図面を参考として本発明の好適な第1の実施形態に係る半導体メモリ装置及びそのデータ読出し方法を説明する。
(第1の実施形態)
図5は、本発明の好適な第1の実施形態に係る半導体メモリ装置のブロック図であって、図1に示したブロック図の差動増幅器22−1〜22−nの代りに差動増幅器及びラッチ30−1〜30−nが配置されている。図5では、“DA&LA”は差動増幅器及びラッチを含む回路を示し、図1に示したブロックと同様なブロックは同様の符号及び番号で示した。図5で図1に示したブロックと同様なブロックの機能は、図1に示したブロックの機能の説明を参考とすると容易に理解されよう。
【0033】
図5に示したブロックの各々の機能を説明すると次の通りである。半導体メモリ装置は、一般的に、CAS(Column Adress Strobe;カラムアドレスストローブ)待ち時間が2の場合にはCAS待ち時間(CL)が3の場合に比べて周波数特性に対する要求が相対的に小さく、CAS待ち時間が3の場合にはCAS待ち時間が2の場合に比べて時間tAA、すなわち、データ読出し速度に対する要求は大きくない反面、周波数特性に対する要求が相対的に大きい。
【0034】
そこで、本発明の好適な第1の実施形態に係る半導体メモリ装置では、差動増幅器及びラッチ30−1〜30−nは、CAS待ち時間(CL)が2の場合には信号Yに応答して電流−電圧変換器20−1〜20−nを通して出力されるデータを差動増幅器を通して出力し、CAS待ち時間(CL)が3の場合には信号Yに応答して電流−電圧変換器30−1〜30−nを通して出力されるデータをラッチを通して出力する。すなわち、差動増幅器及びラッチ30−1〜30−nの各々は、信号CL2、Yに応答して差動増幅器で動作し、信号CL3、Yに応答してラッチで動作する。
【0035】
図5の実施形態の構成では、半導体メモリ装置が電流−電圧変換器20−1〜20−nを備えるもので示したが、本発明の半導体メモリ装置は、必ずしも電流−電圧変換器20−1〜20−nを備える必要はない。
【0036】
図6は、図5に示した差動増幅器及びラッチ(DA&LA)の実施形態の回路図であって、PMOSトランジスタP1、P2で構成されたPMOSラッチ40、PMOSトランジスタP3、P4、P5で構成されたプリチャージ回路42、NMOSトランジスタN7、N8で構成されたNMOSラッチ44、NMOSトランジスタN1〜N6、N9〜N11、及びPMOSトランジスタP6で構成されている。
【0037】
図6に示した回路の動作を説明すると次の通りである。
【0038】
CAS待ち時間が2に設定されると信号CL2が“ハイ”レベルになる。そうすると、NMOSトランジスタN1、N4、N5、N6がオンされて、これによりNMOSトランジスタN7、N8がオフされる。この際、信号CL3は“ロー”レベルであるので、NMOSトランジスタN2、N3がオフされる。したがって、この場合には差動増幅器及びラッチがPMOSラッチ40でのみ構成されるようになる。信号Yが“ロー”レベルの場合にPMOSトランジスタP3〜P5がオンされてノードA、Bがプリチャージされて、PMOSトランジスタP6がオンされてノードC、Dがプリチャージされる。この状態で、信号Yが“ハイ”レベルに遷移されると、NMOSトランジスタN11がオンされて、PMOSトランジスタP6がオフされて、プリチャージ回路42の動作がディスエーブルされることによって差動増幅器及びラッチの動作がイネーブルされる。この際、電流−電圧変換器から“ハイ”レベルの入力信号INと“ロー”レベルの反転入力信号INBが印加されるとノードDが“ロー”レベルに、ノードCが“ハイ”レベルになる。したがって、ノードAはプリチャージレベルから“ハイ”レベルに遷移されて、ノードBはプリチャージレベルから“ロー”レベルに遷移される。したがって、“ハイ”レベルの信号が出力信号OUTで発生して、“ロー”レベルの信号が反転出力信号OUTBで発生する。そして、ノードA、Bの信号がPMOSラッチ40によって増幅される。ところで、もし信号Yのイネーブル期間内に入力信号INと反転入力信号INBのレベルが各々“ロー”レベルと“ハイ”レベルに遷移されるとすると、出力信号OUTと反転出力信号OUTBとのレベルが各々“ロー”レベルと“ハイ”レベルに遷移される。すなわち、差動増幅器及びラッチが差動増幅器と同一に動作するようになる。
【0039】
CAS待ち時間が3に設定されると信号CL3が“ハイ”レベルになる。そうすると、NMOSトランジスタN2、N3がオンされる。この際、信号CL2は“ロー”レベルであるので、NMOSトランジスタN1、N4、N5、N6がオフされる。したがって、この場合には差動増幅器及びラッチがPMOSラッチ40とNMOSラッチ44で構成される。信号Yが“ハイ”レベルに遷移されると、NMOSトランジスタN11がオンされて、PMOSトランジスタP6がオフされて、プリチャージ回路42の動作がディスエーブルされることによって差動増幅器及びラッチの動作がイネーブルされる。この際、電流−電圧変換器から“ハイ”レベルの入力信号INと“ロー”レベルの反転入力信号INBが印加されるとノードDが“ロー”レベルに、ノードCが“ハイ”レベルになる。したがって、ノードA、Bの各々が“ハイ”レベル、“ロー”レベルに遷移される。したがって、出力信号OUTが“ハイ”レベルに、反転出力信号OUTBが“ロー”レベルに遷移される。この際、ノードA、Bの信号レベルがPMOSラッチ40とNMOSラッチ44によってラッチされる。以後、信号Yのイネーブル期間内に入力信号INと反転入力信号INBのレベルが各々“ロー”レベルと“ハイ”レベルに遷移されてノードC、Dの信号レベルが遷移されても、NMOSラッチ44によってノードAとノードCとの間及びノードBとノードDとの間に電流経路が形成されないので、出力信号OUTと反転出力信号OUTBとがラッチされたレベルを維持するようになる。すなわち、この場合には差動増幅器及びラッチがラッチで動作するようになる。
【0040】
図7A、図7Bは図5に示した半導体メモリ装置の電流−電圧変換器(IVC)及び差動増幅器及びラッチ(DA&LA)の動作を説明するための動作タイミング図であって、図7AはCAS待ち時間が2であって、差動増幅器及びラッチが差動増幅器で動作する場合の動作タイミング図を、図7BはCAS待ち時間が3であって、差動増幅器及びラッチがラッチで動作する場合の動作タイミング図をそれぞれ示すものである。
【0041】
図7A及び図7Bでは、CLKはクロック信号を、CMDは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【0042】
図7Aでは、差動増幅器及びラッチが差動増幅器で動作するようになることによって、読出し命令が印加される場合のクロック信号CLKの立ち上がりエッジから信号Yのイネーブルのタイミングまでの期間t5が減るようになってもデータを安定的に出力することができる。すなわち、信号Yのイネーブル期間t3にこのデータを増幅して出力することができる。また、信号Yのイネーブルのタイミングが速くなって時間tAA2が減るようになることによってデータ読出し速度が速くなる。
【0043】
図7Bでは、差動増幅器及びラッチがラッチで動作するようになることによって、クロック信号CLKの周期が短くなってもデータを安定的に出力することができる。すなわち、信号Yのイネーブル期間t3内で次のデータが入力されても、以前のデータをラッチして出力するためにデータ読出しエラーが発生しない。
【0044】
したがって、本発明の半導体メモリ装置は、CAS待ち時間が2の場合には差動増幅器及びラッチが差動増幅器で動作するようにして、信号Yのイネーブルのタイミングが速くなるように設計することによってデータ読出し速度が改善され、CAS待ち時間が3の場合にはラッチで動作するように設計することによってデータ読出しエラーが発生しない。
(第2の実施形態)
図8は、本発明の好適な第2の実施形態に係る半導体メモリ装置のブロック図であって、図5に示した本発明の好適な第1の実施形態に係る半導体メモリ装置の電流−電圧変換器20−1〜20−nと差動増幅器及びラッチ30−1〜30−nとの間に差動増幅器32−1〜32−nを追加的に備えて構成されている。
【0045】
図8に示したブロックと同様なブロックは同様の符号と番号で示した。
【0046】
すなわち、図8に示した半導体メモリ装置は、電流−電圧変換器20−1〜20−nから出力される信号の電圧差が小さいために、差動増幅器32−1〜32−nを用いて電流−電圧変換器20−1〜20−nの出力信号をさらに増幅して差動増幅器及びラッチ30−1〜30−nに印加することによって、データ読出し動作をさらに安定的に行うことができる。
(第3の実施形態)
図9は、本発明の好適な第3の実施形態に係る半導体メモリ装置のブロック図であって、図5に示した電流−電圧変換器20−1〜20−nとデータ出力バッファ24−1〜24−nとの間に連結された差動増幅器及びラッチ50−1〜50−nで構成され、差動増幅器及びラッチ50−1〜50−nの各々は並列連結された差動増幅器50−1〜50−nとラッチ52−1〜52−nとで構成されている。
【0047】
図9では、図5に示したブロックと同様なブロックは同様の符号及び番号を用いて示した。
【0048】
図9では、差動増幅器52−1〜52−nはCAS待ち時間が2の場合に信号Yに応答して電流−電圧変換器20−1〜20−nの出力信号を増幅して出力する。ラッチ54−1〜54−nはCAS待ち時間が3の場合に信号Yの立ち上がりエッジで電流−電圧変換器20−1〜20−nの出力信号をラッチして出力する。
【0049】
すなわち、図9に示した本発明の好適な第3の実施形態に係る半導体メモリ装置は、図5に示した差動増幅器及びラッチの構成を一体型で構成したものでなく、別々に構成したものである。
【0050】
図8及び図9の好適な第2及び第3の実施形態の構成でも、図5の構成と同様に半導体メモリ装置が電流−電圧変換器20−1〜20−nを備えることを示したが、本発明の半導体メモリ装置は、必ずしも電流−電圧変換器20−1〜20−nを必ず備える必要はない。
【0051】
図10は、図9に示した差動増幅器及びラッチの具体的な構成を示す図であって、差動増幅回路52は差動増幅器60以外にインバータI1及びCMOS伝送ゲートC1、C2を追加的に備え、ラッチ回路54はラッチ62以外にインバータI2及びCMOS伝送ゲートC3、C4を追加的に備えて構成されている。
【0052】
図10に示した回路の動作を説明すると次の通りである。
【0053】
CAS待ち時間が2に設定されると信号CL2が“ハイ”レベルになって信号CL3が“ロー”レベルになる。そうすると、CMOS伝送ゲートC1、C2がオンされて電流−電圧変換器から出力される信号CSA、CSABが伝送される。この際、CMOS伝送ゲートC1を通して出力される信号を信号IN/INBとすると、差動増幅器60は信号Yに応答して信号IN/INBの電圧差を増幅して信号OUT/OUTBを発生する。CMOS伝送ゲートC2は信号OUT/OUTBを伝送する。この際、CMOS伝送ゲートC2を通して出力される信号が信号DO/DOBになる。
【0054】
CAS待ち時間が3に設定されると信号CL3が“ハイ”レベルになって信号CL2が“ロー”レベルになる。そうすると、CMOS伝送ゲートC3、C4がオンされて電流−電圧変換器から出力される信号CSA、CSABが伝送される。この際、CMOS伝送ゲートC3を通して出力される信号を信号IN/INBとすると、ラッチ62は信号Yに応答して信号IN/INBをラッチして信号OUT/OUTBを発生する。この際、発生する信号YのイネーブルのタイミングはCAS待ち時間が2の場合に発生する信号Yのイネーブルのタイミングより遅くなる。CMOS伝送ゲートC4は信号OUT/OUTBを伝送する。この際、CMOS伝送ゲートC4を通して出力される信号が信号DO/DOBになる。
【0055】
図示しなかったが、図10に示した実施形態の回路で、差動増幅器60の前段にもう一つの差動増幅器を追加的に備えて構成してもよい。
【0056】
図11に示した回路は、図6に示した差動増幅器及びラッチから差動増幅器の構成のみを示したものである。
【0057】
図11は、図10に示した差動増幅器の実施形態の回路図であって、図6に示した差動増幅器及びラッチのPMOSトランジスタP1〜P5、及びNMOSトランジスタN9〜N11で構成されている。
【0058】
図11に示した回路の動作を説明すると次の通りである。
【0059】
信号Yが“ロー”レベルの場合にPMOSトランジスタP3〜P5がオンされてノードA、Bがプリチャージされる。
【0060】
信号Yが“ハイ”レベルに遷移されるとPMOSトランジスタP3〜P5がオフされてNMOSトランジスタN11がオンされて差動増幅器の動作がイネーブルされる。この状態で、“ハイ”レベルの信号INと“ロー”レベルの信号INBが印加されるとNMOSトランジスタN10がオンされてNMOSトランジスタN9がオフされてノードA、Bが各々“ハイ”レベルと“ロー”レベルに遷移される。PMOSラッチ40はノードA、Bの信号を増幅する。したがって、出力信号OUTと反転出力信号OUTBが各々“ハイ”レベルと“ロー”レベルに遷移される。ところで、信号Yが“ハイ”レベルを維持する状態で“ロー”レベルと“ハイ”レベルの信号IN、INBが発生するとノードA、Bが各々“ロー”レベルと“ハイ”レベルに遷移される。すなわち、信号Yが“ハイ”レベルを維持する状態で信号IN、INBのレベルが変われば出力信号OUTと反転出力信号OUTBの状態も変わるようになる。
【0061】
図12は図10に示したラッチの実施形態の回路図であって、図6に示した差動増幅器及びラッチのPMOSトランジスタP1〜P5、及びNMOSトランジスタN2、N3、N9〜N11で構成されている。
【0062】
図12に示した回路の動作を説明すると次の通りである。
【0063】
信号Yが“ロー”レベルの場合にPMOSトランジスタP3〜P5がオンされてノードA、Bがプリチャージされる。
【0064】
信号Yが“ハイ”レベルに遷移されるとPMOSトランジスタP3〜P5がオフされてNMOSトランジスタN11がオンされてラッチの動作がイネーブルされる。この状態で、“ハイ”レベルの信号INと“ロー”レベルの信号INBが印加されるとNMOSトランジスタN10がオンされてNMOSトランジスタN9がオフされてノードA、Bが各々“ハイ”レベルと“ロー”レベルに遷移される。NMOSラッチ44とPMOSラッチ40はノードA、Bのデータをラッチする。したがって、出力信号OUTと反転出力信号OUTBが各々“ハイ”レベルと“ロー”レベルに遷移される。ところで、信号Yが“ハイ”レベルを維持する状態で“ロー”レベルと“ハイ”レベルの信号IN、INBが発生してもNMOSラッチ44を通してノードA、Bにデータが伝送されることができないのでノードA、Bは各々ラッチされたレベルを維持するようになる。すなわち、出力信号OUTと反転出力信号OUTBのレベルが変わらないで最初にラッチされたレベルを維持するようになる。
【0065】
図11に示した差動増幅器で動作する場合における信号Yのイネーブルのタイミングは図12に示したラッチで動作する場合における信号Yのイネーブルのタイミングより速くなる。
【0066】
図11に示した差動増幅器と図12に示したラッチは、図6に示した差動増幅器及びラッチを用いて構成したが、図10の差動増幅器及びラッチを一般的な差動増幅器及びラッチを用いて構成してもかまわない。
【0067】
すなわち、本発明の半導体メモリ装置及びそのデータ読出し方法は、周波数特性に対する要求が相対的に大きいCAS待ち時間動作の場合には、電流−電圧変換器の出力信号をラッチを通して出力し、周波数特性に対する要求が相対的に小さなCAS待ち時間動作の場合には、信号Yのイネーブルのタイミングを周波数特性に対する要求が相対的に大きいCAS待ち時間動作の場合における信号Yのイネーブルのタイミングより速く発生し、電流−電圧変換器の出力信号を差動増幅器を通して出力することによってデータ読出しエラーを減らすことができる。
【0068】
以上のように、本発明をその好適な実施形態を参照して説明したが、当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることが理解できよう。
【0069】
【発明の効果】
以上説明したように、本発明によれば、例えば、データを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法を提供することができる。
【図面の簡単な説明】
【図1】従来の半導体メモリ装置の一例の構成を示すブロック図である。
【図2A】、
【図2B】、
【図2C】図1に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器の動作を説明するための動作タイミング図である。
【図3】従来の半導体メモリ装置の他の例の構成を示すブロック図である。
【図4A】、
【図4B】、
【図4C】図3に示した半導体メモリ装置の電流−電圧変換器及びラッチの動作を説明するための動作タイミング図である。
【図5】本発明の好適な第1の実施形態に係る半導体メモリ装置のブロック図である。
【図6】図5に示した差動増幅器及びラッチの実施形態の回路図である。
【図7A】、
【図7B】図5に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器及びラッチの高周波動作時の動作を説明するための動作タイミング図である。
【図8】本発明の好適な第2の実施形態に係る半導体メモリ装置のブロック図である。
【図9】本発明の好適な第3の実施形態に係る半導体メモリ装置のブロック図である。
【図10】図9に示した差動増幅器及びラッチの具体的な構成を示す図である。
【図11】図10に示した差動増幅器の実施形態の回路図である。
【図12】図10に示したラッチの実施形態の回路図である。
Claims (2)
- メモリセルアレイと、
第1待ち時間動作の場合には前記メモリセルアレイから出力される信号対の各々をラッチして出力し、第2待ち時間動作の場合には前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路と、
を備え、
前記差動増幅及びラッチ回路は、
第1ノードと第1電源電圧との間に連結されてイネーブル信号に応答してオンされる第1NMOSトランジスタと、
第2ノードと前記第1ノードとの間に連結されて前記メモリセルアレイから出力される反転出力信号に応答してオンされる第2NMOSトランジスタと、
第3ノードと前記第1ノードとの間に連結されて前記メモリセルアレイから出力される出力信号に応答してオンされる第3NMOSトランジスタと、
前記第2ノードと前記第3ノードとの間に連結されて反転イネーブル信号に応答してオンされる第1プリチャージ回路と、
前記第1待ち時間動作の場合に前記第2ノード及び前記第3ノードの電圧をラッチするための第1ラッチと、
前記反転イネーブル信号に応答して第4ノード及び第5ノードの電圧をプリチャージするための第2プリチャージ回路と、
前記第1待ち時間動作の場合にオンされて前記第2ノード及び前記第3ノードの電圧を前記第4ノード及び前記第5ノードに伝送するための第1スイッチング回路と、
第2電源電圧に連結されて前記第4ノード及び前記第5ノードの電圧をラッチするための第2ラッチと、
前記第2待ち時間動作の場合に前記第1ラッチの動作をディスエーブルするためのディスエーブル回路と、
前記第2待ち時間動作の場合にオンされて前記第2ノード及び前記第3ノードの電圧を前記第4ノード及び前記第5ノードに伝送するための第2スイッチング回路と、
を備えることを特徴とする半導体メモリ装置。 - 前記第2待ち時間動作の場合における前記イネーブル信号のイネーブルのタイミングが、前記第1待ち時間動作の場合における前記イネーブル信号のイネーブルのタイミングより速いことを特徴とする請求項1に記載の半導体メモリ装置。
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