JP2000285687A - 半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法 - Google Patents
半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法Info
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Abstract
(57)【要約】
【課題】 電源、温度依存や、トランジスタのしきい値
電圧依存に関係なくタイミングを適正化できる半導体記
憶装置及びその内部回路を活性化する信号のタイミング
発生方法を提供する。 【解決手段】 レイテンシ計算回路１とタイミング発生
回路２、セルＡ３１〜Ｄ３４、センスアンプＡ４１〜Ｄ
４４、ラッチＡ５１〜Ｄ５４、出力バッファ３からな
り、レイテンシ計算回路１にはレイテンシを決定する信
号ＣＬ３とＣＬ４、外部クロックから生成される内部ク
ロック信号ＩＣＬＫ、ＲＥＡＤコマンド入力時に発生す
る信号ＲＥＣＭＤＢが入力されており、タイミング発生
回路２に信号ＬＡＴＥ０、ＬＡＴＥ１が出力される。タ
イミング発生回路２にはＲＥＡＤコマンド入力時に発生
するパルス信号ＲＥＡＤとリセット信号ＲＥＳＥＴが入
力されて、センスアンプ活性化信号ＳＡＥＢ、ラッチ取
込信号ＳＡＬＴが出力される。
電圧依存に関係なくタイミングを適正化できる半導体記
憶装置及びその内部回路を活性化する信号のタイミング
発生方法を提供する。 【解決手段】 レイテンシ計算回路１とタイミング発生
回路２、セルＡ３１〜Ｄ３４、センスアンプＡ４１〜Ｄ
４４、ラッチＡ５１〜Ｄ５４、出力バッファ３からな
り、レイテンシ計算回路１にはレイテンシを決定する信
号ＣＬ３とＣＬ４、外部クロックから生成される内部ク
ロック信号ＩＣＬＫ、ＲＥＡＤコマンド入力時に発生す
る信号ＲＥＣＭＤＢが入力されており、タイミング発生
回路２に信号ＬＡＴＥ０、ＬＡＴＥ１が出力される。タ
イミング発生回路２にはＲＥＡＤコマンド入力時に発生
するパルス信号ＲＥＡＤとリセット信号ＲＥＳＥＴが入
力されて、センスアンプ活性化信号ＳＡＥＢ、ラッチ取
込信号ＳＡＬＴが出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその内部回路を活性化する信号のタイミング発生方法
に関する。
びその内部回路を活性化する信号のタイミング発生方法
に関する。
【０００２】
【従来の技術】従来、センスアンプ活性信号やラッチ取
込信号のタイミングを発生させる場合、ＲＥＡＤコマン
ド入力信号から、内部のディレイ回路のみを用いてタイ
ミングを発生させていた。従って、内部ディレイ回路の
電源、温度依存や、トランジスタのしきい値電圧依存を
考慮してタイミングを適正化しなければならず、その適
正化が設計を難しくしていた。
込信号のタイミングを発生させる場合、ＲＥＡＤコマン
ド入力信号から、内部のディレイ回路のみを用いてタイ
ミングを発生させていた。従って、内部ディレイ回路の
電源、温度依存や、トランジスタのしきい値電圧依存を
考慮してタイミングを適正化しなければならず、その適
正化が設計を難しくしていた。
【０００３】また、タイミングを設定しても、電源、温
度、トランジスタしきい値が変わるとタイミングの時間
的位置が大きく変動していたので、設定値からの変動が
動作マージンを減らしていた。
度、トランジスタしきい値が変わるとタイミングの時間
的位置が大きく変動していたので、設定値からの変動が
動作マージンを減らしていた。
【０００４】特に、同期式マスクＲＯＭの場合は、出力
するデータを、決められたサイクル期間内にラッチする
必要があり、そのサイクル期間にラッチが完了するよう
タイミングを設計する時は、温度や電圧、拡散パラメー
タによるタイミングの遅延を考慮して設計していたの
で、設計が複雑であった。
するデータを、決められたサイクル期間内にラッチする
必要があり、そのサイクル期間にラッチが完了するよう
タイミングを設計する時は、温度や電圧、拡散パラメー
タによるタイミングの遅延を考慮して設計していたの
で、設計が複雑であった。
【０００５】上記を図を用いて回路的に説明する。従来
例のブロック図を図１２に示す。
例のブロック図を図１２に示す。
【０００６】図１２は、タイミング発生回路２２、セル
Ａ３１〜Ｄ３４、センスアンプＡ４１〜Ｄ４４、ラッチ
Ａ５１〜Ｄ５４、出力バッファ２３からなっており、タ
イミング発生回路２２には、ＲＥＡＤコマンド入力時に
発生するパルス信号ＲＥＡＤが入力されて、センスアン
プ活性化信号ＳＡＥＢ、ラッチ取込信号ＳＡＬＴが出力
される。
Ａ３１〜Ｄ３４、センスアンプＡ４１〜Ｄ４４、ラッチ
Ａ５１〜Ｄ５４、出力バッファ２３からなっており、タ
イミング発生回路２２には、ＲＥＡＤコマンド入力時に
発生するパルス信号ＲＥＡＤが入力されて、センスアン
プ活性化信号ＳＡＥＢ、ラッチ取込信号ＳＡＬＴが出力
される。
【０００７】センスアンプ活性化信号ＳＡＥＢはセンス
アンプＡ４１〜Ｄ４４に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｄ５４に入力される。また、ラッチＡ５１
〜Ｄ５４の出力は出力バッファ２３に入力されるが、セ
レクト信号ＢＵＲＳＴ０〜３により選択導通する仕組み
になっている。出力バッファ２３に入力されたデータ
は、外部クロックと同期している内部クロック信号ＩＣ
ＬＫと同期して出力される。
アンプＡ４１〜Ｄ４４に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｄ５４に入力される。また、ラッチＡ５１
〜Ｄ５４の出力は出力バッファ２３に入力されるが、セ
レクト信号ＢＵＲＳＴ０〜３により選択導通する仕組み
になっている。出力バッファ２３に入力されたデータ
は、外部クロックと同期している内部クロック信号ＩＣ
ＬＫと同期して出力される。
【０００８】図１３のタイミング図は、図１２の従来例
のブロック図を説明するタイミング図である。図１４に
従来例のタイミング発生回路２２を、図１５にタイミン
グ発生回路２２のタイミング図を示す。
のブロック図を説明するタイミング図である。図１４に
従来例のタイミング発生回路２２を、図１５にタイミン
グ発生回路２２のタイミング図を示す。
【０００９】従来例の動作を説明する。図１２は従来例
のブロック図であり、図１３は、そのタイミング図であ
る。図１２の動作を説明する。
のブロック図であり、図１３は、そのタイミング図であ
る。図１２の動作を説明する。
【００１０】外部クロックＣＬＫに対して、ＲＥＡＤコ
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、内部クロック信
号ＩＣＬＫに同期せず、ディレイ回路２４、２５を用い
たタイミング発生回路２２を介して、センスアンプ活性
化信号ＳＡＥＢと、ラッチ取込信号ＳＡＬＴを生成す
る。つまり、ＳＡＥＢとＳＡＬＴのタイミングは、外部
クロック信号ＣＬＫのタイミングに依存せずにパルス幅
が決定する。（図１３の、）センスアンプ活性化信
号ＳＡＥＢはセンスアンプＡ４１〜Ｄ４４を活性化し
て、セルＡ３１〜Ｄ３４のデータをそれぞれ読み込み、
出力する。ラッチ取込信号ＳＡＬＴはラッチＡ５１〜Ｄ
５４を活性化し、センスアンプＡ４１〜Ｄ４４から出力
されるデータをそれぞれラッチする。ここまでは、図１
３のレイテンシ（待ち時間）期間に行われる動作であ
る。
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、内部クロック信
号ＩＣＬＫに同期せず、ディレイ回路２４、２５を用い
たタイミング発生回路２２を介して、センスアンプ活性
化信号ＳＡＥＢと、ラッチ取込信号ＳＡＬＴを生成す
る。つまり、ＳＡＥＢとＳＡＬＴのタイミングは、外部
クロック信号ＣＬＫのタイミングに依存せずにパルス幅
が決定する。（図１３の、）センスアンプ活性化信
号ＳＡＥＢはセンスアンプＡ４１〜Ｄ４４を活性化し
て、セルＡ３１〜Ｄ３４のデータをそれぞれ読み込み、
出力する。ラッチ取込信号ＳＡＬＴはラッチＡ５１〜Ｄ
５４を活性化し、センスアンプＡ４１〜Ｄ４４から出力
されるデータをそれぞれラッチする。ここまでは、図１
３のレイテンシ（待ち時間）期間に行われる動作であ
る。
【００１１】レイテンシ期間内にラッチされたデータ
は、バースト出力を決める信号ＢＵＲＳＴ０〜３のどの
信号が選択されているかによって出力バッファに入力さ
れる。図１３は、ＢＵＲＳＴ０、１、２、の順に選択さ
れた場合を示している。従って、レイテンシ期間後にま
ずＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが
出力バッファに入力される。そして内部クロック信号Ｉ
ＣＬＫに同期してＯＡ０と出力される。これがバースト
期間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択さ
れる為、次のサイクルではラッチＢ５２のデータが出力
されて、ＯＡ１と出力される。レイテンシ期間内に、あ
らかじめセルのデータのラッチを完了し、バースト期間
に、ラッチしたデータをサイクル毎に出力する方式であ
る。従って、レイテンシ期間内に、データのラッチを完
了させておく必要がある。
は、バースト出力を決める信号ＢＵＲＳＴ０〜３のどの
信号が選択されているかによって出力バッファに入力さ
れる。図１３は、ＢＵＲＳＴ０、１、２、の順に選択さ
れた場合を示している。従って、レイテンシ期間後にま
ずＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが
出力バッファに入力される。そして内部クロック信号Ｉ
ＣＬＫに同期してＯＡ０と出力される。これがバースト
期間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択さ
れる為、次のサイクルではラッチＢ５２のデータが出力
されて、ＯＡ１と出力される。レイテンシ期間内に、あ
らかじめセルのデータのラッチを完了し、バースト期間
に、ラッチしたデータをサイクル毎に出力する方式であ
る。従って、レイテンシ期間内に、データのラッチを完
了させておく必要がある。
【００１２】これを実現する為の従来例の回路動作につ
いて説明する。
いて説明する。
【００１３】図１４は従来例のタイミング発生回路２２
である。この回路の動作を、図１５のタイミング図を用
いて説明する。ＲＥＡＤコマンドが入力されると、図１
４のＲＥＡＤ端子に、パルスが入力される。このパルス
信号ＲＥＡＤにより、センスアンプ活性化信号ＳＡＥＢ
が’Ｌ’レベルにセットされる。そして、ディレイＡ２
４とディレイＢ２５の遅延（図１５のＡ、Ｂ）によりＳ
ＡＥＢとＳＡＬＴから図１５に示されるパルスが生成さ
れる。
である。この回路の動作を、図１５のタイミング図を用
いて説明する。ＲＥＡＤコマンドが入力されると、図１
４のＲＥＡＤ端子に、パルスが入力される。このパルス
信号ＲＥＡＤにより、センスアンプ活性化信号ＳＡＥＢ
が’Ｌ’レベルにセットされる。そして、ディレイＡ２
４とディレイＢ２５の遅延（図１５のＡ、Ｂ）によりＳ
ＡＥＢとＳＡＬＴから図１５に示されるパルスが生成さ
れる。
【００１４】その結果、図１５のタイミング図のよう
に、センスアンプ活性化信号ＳＡＥＢとラッチ取込信号
ＳＡＬＴは、外部クロックから生成される内部クロック
信号ＩＣＬＫに同期しない、ディレイＡ２４とディレイ
Ｂ２５で決まるパルスとなる。ディレイＡ２４とディレ
イＢ２５は、トランジスタや配線容量を利用して作られ
るが、電圧、温度、拡散パラメータによる変動があるの
で、レイテンシ期間内にデータラッチを完了させるタイ
ミングに用いる時は、設定が困難であった。
に、センスアンプ活性化信号ＳＡＥＢとラッチ取込信号
ＳＡＬＴは、外部クロックから生成される内部クロック
信号ＩＣＬＫに同期しない、ディレイＡ２４とディレイ
Ｂ２５で決まるパルスとなる。ディレイＡ２４とディレ
イＢ２５は、トランジスタや配線容量を利用して作られ
るが、電圧、温度、拡散パラメータによる変動があるの
で、レイテンシ期間内にデータラッチを完了させるタイ
ミングに用いる時は、設定が困難であった。
【００１５】
【発明が解決しようとする課題】上述の従来技術におい
ては、センスアンプ活性信号やラッチ取込信号のタイミ
ングを発生させる場合、ＲＥＡＤコマンド入力信号か
ら、内部のディレイ回路のみを用いてタイミングを発生
させているため、内部ディレイ回路の電源、温度依存
や、トランジスタのしきい値電圧依存を考慮してタイミ
ングを適正化しなければならず、その適正化が設計を難
しくしていた。
ては、センスアンプ活性信号やラッチ取込信号のタイミ
ングを発生させる場合、ＲＥＡＤコマンド入力信号か
ら、内部のディレイ回路のみを用いてタイミングを発生
させているため、内部ディレイ回路の電源、温度依存
や、トランジスタのしきい値電圧依存を考慮してタイミ
ングを適正化しなければならず、その適正化が設計を難
しくしていた。
【００１６】また、タイミングを設定しても、電源、温
度、トランジスタしきい値が変わるとタイミングの時間
的位置が大きく変動していたので、設定値からの変動が
動作マージンを減らしていた。
度、トランジスタしきい値が変わるとタイミングの時間
的位置が大きく変動していたので、設定値からの変動が
動作マージンを減らしていた。
【００１７】特に、同期式マスクＲＯＭの場合は、出力
するデータを、決められたサイクル期間内にラッチする
必要があり、そのサイクル期間にラッチが完了するよう
タイミングを設計する時は、温度や電圧、拡散パラメー
タによるタイミングの遅延を考慮して設計していたの
で、設計が複雑であった。
するデータを、決められたサイクル期間内にラッチする
必要があり、そのサイクル期間にラッチが完了するよう
タイミングを設計する時は、温度や電圧、拡散パラメー
タによるタイミングの遅延を考慮して設計していたの
で、設計が複雑であった。
【００１８】本発明の目的は、電源、温度依存や、トラ
ンジスタのしきい値電圧依存に関係なくタイミングを適
正化できる半導体記憶装置及びその内部回路を活性化す
る信号のタイミング発生方法を提供することにある。
ンジスタのしきい値電圧依存に関係なくタイミングを適
正化できる半導体記憶装置及びその内部回路を活性化す
る信号のタイミング発生方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、同期式マスクＲＯＭのセンスアンプ活性化信号やラ
ッチ取込信号を、コマンド入力信号を起点として、設定
されたレイテンシのクロック数に応じたサイクル後のク
ロック信号の立ち上がり、または立ち下がりに同期させ
てパルス幅を決定し、タイミングを発生させる手段を有
する。
は、同期式マスクＲＯＭのセンスアンプ活性化信号やラ
ッチ取込信号を、コマンド入力信号を起点として、設定
されたレイテンシのクロック数に応じたサイクル後のク
ロック信号の立ち上がり、または立ち下がりに同期させ
てパルス幅を決定し、タイミングを発生させる手段を有
する。
【００２０】また、コマンド入力信号は、ＲＥＡＤコマ
ンド入力時の外部クロックであってもよい。
ンド入力時の外部クロックであってもよい。
【００２１】また、レイテンシ計算回路とタイミング発
生回路と複数のセルと複数のセンスアンプと複数のラッ
チと出力バッファとから構成され、レイテンシ計算回路
は、レイテンシを決定する複数の信号と、外部クロック
から生成される内部クロック信号と、ＲＥＡＤコマンド
入力時に発生する信号とが入力され、タイミング発生回
路に複数の信号を出力する手段を有し、タイミング発生
回路は、ＲＥＡＤコマンド入力時に発生するパルス信号
と、リセット信号とが入力され、複数のセンスアンプに
センスアンプ活性化信号を出力し、複数のラッチにラッ
チ取込信号を出力する手段を有し、複数のラッチは、ラ
ッチの出力をセレクト信号により選択導通することによ
り出力バッファに入力する手段を有し、出力バッファ
は、ラッチから入力されたデータを、外部クロックと同
期している内部クロック信号と同期して出力する手段を
有してもよい。
生回路と複数のセルと複数のセンスアンプと複数のラッ
チと出力バッファとから構成され、レイテンシ計算回路
は、レイテンシを決定する複数の信号と、外部クロック
から生成される内部クロック信号と、ＲＥＡＤコマンド
入力時に発生する信号とが入力され、タイミング発生回
路に複数の信号を出力する手段を有し、タイミング発生
回路は、ＲＥＡＤコマンド入力時に発生するパルス信号
と、リセット信号とが入力され、複数のセンスアンプに
センスアンプ活性化信号を出力し、複数のラッチにラッ
チ取込信号を出力する手段を有し、複数のラッチは、ラ
ッチの出力をセレクト信号により選択導通することによ
り出力バッファに入力する手段を有し、出力バッファ
は、ラッチから入力されたデータを、外部クロックと同
期している内部クロック信号と同期して出力する手段を
有してもよい。
【００２２】本発明の半導体記憶装置の内部回路を活性
化する信号のタイミング発生方法は、外部クロックに対
して、ＲＥＡＤコマンドを入力すると、パルス信号を発
生する段階と、パルス信号により、外部クロックから生
成される内部クロック信号に同期するレイテンシ計算回
路とタイミング発生回路を介して、センスアンプ活性化
信号と、ラッチ取込信号とを生成する段階と、センスア
ンプ活性化信号により、複数のセンスアンプを活性化し
て、複数のセルのデータをそれぞれ読み込み、出力する
段階と、ラッチ取込信号により、複数のラッチを活性化
して、複数のセンスアンプから出力されるデータをそれ
ぞれラッチする段階と、レイテンシ期間内にラッチされ
たデータを、バースト出力を決めるセレクト信号のどの
信号が選択されているかによって出力バッファに入力す
る段階と、内部クロック信号に同期して、ラッチから入
力されたデータを、出力バッファから出力する段階とを
有する。
化する信号のタイミング発生方法は、外部クロックに対
して、ＲＥＡＤコマンドを入力すると、パルス信号を発
生する段階と、パルス信号により、外部クロックから生
成される内部クロック信号に同期するレイテンシ計算回
路とタイミング発生回路を介して、センスアンプ活性化
信号と、ラッチ取込信号とを生成する段階と、センスア
ンプ活性化信号により、複数のセンスアンプを活性化し
て、複数のセルのデータをそれぞれ読み込み、出力する
段階と、ラッチ取込信号により、複数のラッチを活性化
して、複数のセンスアンプから出力されるデータをそれ
ぞれラッチする段階と、レイテンシ期間内にラッチされ
たデータを、バースト出力を決めるセレクト信号のどの
信号が選択されているかによって出力バッファに入力す
る段階と、内部クロック信号に同期して、ラッチから入
力されたデータを、出力バッファから出力する段階とを
有する。
【００２３】また、レイテンシ計算回路の動作方法は、
ＲＥＡＤコマンドを入力すると、パルス信号を発生する
段階と、レイテンシを所定の数に設定すると、レイテン
シを決定する複数の信号を入力する段階と、外部クロッ
クから生成される内部クロック信号によって、１サイク
ル毎にレジスタにデータを格納する段階と、タイミング
発生回路へ、内部クロック信号に同期して複数の信号を
出力する段階とを有してもよい。
ＲＥＡＤコマンドを入力すると、パルス信号を発生する
段階と、レイテンシを所定の数に設定すると、レイテン
シを決定する複数の信号を入力する段階と、外部クロッ
クから生成される内部クロック信号によって、１サイク
ル毎にレジスタにデータを格納する段階と、タイミング
発生回路へ、内部クロック信号に同期して複数の信号を
出力する段階とを有してもよい。
【００２４】また、タイミング発生回路を介して、セン
スアンプ活性化信号と、ラッチ取込信号とを生成する段
階は、ＲＥＡＤコマンドを入力すると、パルス信号を発
生する段階と、パルス信号により、センスアンプ活性化
信号を‘Ｌ’レベルにセットする段階と、レイテンシ計
算回路からの第１のパルス信号により、ラッチ取込信号
を’Ｈ’ レベルにセットする段階と、第１のパルス信
号の１サイクル後にレイテンシ計算回路から出力される
第２のパルス信号により、センスアンプ活性化信号を’
Ｈ’レベルにリセットし、ラッチ取込信号を’Ｌ’レベ
ルにリセットし、センスアンプ活性化信号とラッチ取込
信号を、前記外部クロックから生成される内部クロック
信号に同期したパルスとする段階とを有してもよい。
スアンプ活性化信号と、ラッチ取込信号とを生成する段
階は、ＲＥＡＤコマンドを入力すると、パルス信号を発
生する段階と、パルス信号により、センスアンプ活性化
信号を‘Ｌ’レベルにセットする段階と、レイテンシ計
算回路からの第１のパルス信号により、ラッチ取込信号
を’Ｈ’ レベルにセットする段階と、第１のパルス信
号の１サイクル後にレイテンシ計算回路から出力される
第２のパルス信号により、センスアンプ活性化信号を’
Ｈ’レベルにリセットし、ラッチ取込信号を’Ｌ’レベ
ルにリセットし、センスアンプ活性化信号とラッチ取込
信号を、前記外部クロックから生成される内部クロック
信号に同期したパルスとする段階とを有してもよい。
【００２５】従って、同期式マスクＲＯＭのセンスアン
プ活性化信号やラッチの取り込み信号を、ＲＥＡＤコマ
ンド（ＣＡＳアドレス）入力時の外部クロックを起点と
して、設定されたレイテンシのクロック数に応じたサイ
クル後のクロック信号の立ち上がり、或いは立ち下がり
に同期させてパルス幅を決定しているので、電源、温度
依存や、トランジスタのしきい値電圧依存に関係なくタ
イミングを適正化できる。
プ活性化信号やラッチの取り込み信号を、ＲＥＡＤコマ
ンド（ＣＡＳアドレス）入力時の外部クロックを起点と
して、設定されたレイテンシのクロック数に応じたサイ
クル後のクロック信号の立ち上がり、或いは立ち下がり
に同期させてパルス幅を決定しているので、電源、温度
依存や、トランジスタのしきい値電圧依存に関係なくタ
イミングを適正化できる。
【００２６】また、この方法でタイミング設定すると、
電源、温度、トランジスタしきい値が変化してもタイミ
ングの時間的位置がほとんど変動しないので、動作マー
ジンを増加させることができる。
電源、温度、トランジスタしきい値が変化してもタイミ
ングの時間的位置がほとんど変動しないので、動作マー
ジンを増加させることができる。
【００２７】
【発明の実施の形態】（本発明の第１の実施の形態）本
発明の第１の実施の形態について図を用いて説明する。
発明の第１の実施の形態について図を用いて説明する。
【００２８】本発明の第１の実施の形態のブロック図を
図１に示す。
図１に示す。
【００２９】本発明の第１の実施の形態は、レイテンシ
計算回路１とタイミング発生回路２、セルＡ３１〜Ｄ３
４、センスアンプＡ４１〜Ｄ４４、ラッチＡ５１〜Ｄ５
４、出力バッファ３、からなっており、レイテンシ計算
回路１にはレイテンシを決定する信号ＣＬ３とＣＬ４、
外部クロックから生成される内部クロック信号ＩＣＬ
Ｋ、ＲＥＡＤコマンド入力時に発生する信号ＲＥＣＭＤ
Ｂが入力されており、タイミング発生回路２に信号ＬＡ
ＴＥ０、ＬＡＴＥ１が出力される。タイミング発生回路
２には、ＲＥＡＤコマンド入力時に発生するパルス信号
ＲＥＡＤと、リセット信号ＲＥＳＥＴが入力されて、セ
ンスアンプ活性化信号ＳＡＥＢ、ラッチ取込信号ＳＡＬ
Ｔが出力される。
計算回路１とタイミング発生回路２、セルＡ３１〜Ｄ３
４、センスアンプＡ４１〜Ｄ４４、ラッチＡ５１〜Ｄ５
４、出力バッファ３、からなっており、レイテンシ計算
回路１にはレイテンシを決定する信号ＣＬ３とＣＬ４、
外部クロックから生成される内部クロック信号ＩＣＬ
Ｋ、ＲＥＡＤコマンド入力時に発生する信号ＲＥＣＭＤ
Ｂが入力されており、タイミング発生回路２に信号ＬＡ
ＴＥ０、ＬＡＴＥ１が出力される。タイミング発生回路
２には、ＲＥＡＤコマンド入力時に発生するパルス信号
ＲＥＡＤと、リセット信号ＲＥＳＥＴが入力されて、セ
ンスアンプ活性化信号ＳＡＥＢ、ラッチ取込信号ＳＡＬ
Ｔが出力される。
【００３０】センスアンプ活性化信号ＳＡＥＢはセンス
アンプＡ４１〜Ｄ４４に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｄ５４に入力される。また、ラッチＡ５１
〜Ｄ５４の出力は出力バッファに入力されるが、セレク
ト信号ＢＵＲＳＴ０〜３により選択導通する仕組みにな
っている。出力バッファ３に入力されたデータは、外部
クロックと同期している内部クロック信号ＩＣＬＫと同
期して出力される。
アンプＡ４１〜Ｄ４４に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｄ５４に入力される。また、ラッチＡ５１
〜Ｄ５４の出力は出力バッファに入力されるが、セレク
ト信号ＢＵＲＳＴ０〜３により選択導通する仕組みにな
っている。出力バッファ３に入力されたデータは、外部
クロックと同期している内部クロック信号ＩＣＬＫと同
期して出力される。
【００３１】図２の本発明の第１の実施の形態のタイミ
ング図は、図１の本発明の第１の実施の形態のブロック
図を説明するタイミング図である。図３に本発明の第１
の実施の形態のレイテンシ計算回路１を、図４に第１の
実施の形態のレイテンシ計算回路１内のレジスタ回路
を、図５に第１の実施の形態のレイテンシ計算回路１の
タイミング図を示す。
ング図は、図１の本発明の第１の実施の形態のブロック
図を説明するタイミング図である。図３に本発明の第１
の実施の形態のレイテンシ計算回路１を、図４に第１の
実施の形態のレイテンシ計算回路１内のレジスタ回路
を、図５に第１の実施の形態のレイテンシ計算回路１の
タイミング図を示す。
【００３２】図６に本発明の第１の実施の形態のタイミ
ング発生回路２を、図７に第１の実施の形態のタイミン
グ発生回路２のタイミング図を示す。
ング発生回路２を、図７に第１の実施の形態のタイミン
グ発生回路２のタイミング図を示す。
【００３３】次に、本発明の第１の実施の形態の動作を
説明する。
説明する。
【００３４】図１は本発明の第１の実施の形態のブロッ
ク図であり、図２は、そのタイミング図である。図１の
動作を説明する。
ク図であり、図２は、そのタイミング図である。図１の
動作を説明する。
【００３５】外部クロックＣＬＫに対して、ＲＥＡＤコ
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、外部クロックか
ら生成される内部クロック信号ＩＣＬＫに同期するレイ
テンシ計算回路１とタイミング発生回路２を介して、セ
ンスアンプ活性化信号ＳＡＥＢと、ラッチ取込信号ＳＡ
ＬＴを生成する。つまり、ＳＡＥＢとＳＡＬＴのタイミ
ングが、複数サイクル後の外部クロックから生成される
内部クロック信号ＩＣＬＫに同期して発生する。（図２
の、）センスアンプ活性化信号ＳＡＥＢはセンスア
ンプＡ４１〜Ｄ４４を活性化して、セルＡ３１〜Ｄ３４
のデータをそれぞれ読み込み、出力する。ラッチ取込信
号ＳＡＬＴはラッチＡ５１〜Ｄ５４を活性し、センスア
ンプＡ４１〜Ｄ４４から出力されるデータをそれぞれラ
ッチする。ここまでは、図２のレイテンシ期間に行われ
る動作である。
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、外部クロックか
ら生成される内部クロック信号ＩＣＬＫに同期するレイ
テンシ計算回路１とタイミング発生回路２を介して、セ
ンスアンプ活性化信号ＳＡＥＢと、ラッチ取込信号ＳＡ
ＬＴを生成する。つまり、ＳＡＥＢとＳＡＬＴのタイミ
ングが、複数サイクル後の外部クロックから生成される
内部クロック信号ＩＣＬＫに同期して発生する。（図２
の、）センスアンプ活性化信号ＳＡＥＢはセンスア
ンプＡ４１〜Ｄ４４を活性化して、セルＡ３１〜Ｄ３４
のデータをそれぞれ読み込み、出力する。ラッチ取込信
号ＳＡＬＴはラッチＡ５１〜Ｄ５４を活性し、センスア
ンプＡ４１〜Ｄ４４から出力されるデータをそれぞれラ
ッチする。ここまでは、図２のレイテンシ期間に行われ
る動作である。
【００３６】レイテンシ期間内にラッチされたデータ
は、バースト出力を決める信号ＢＵＲＳＴ０〜３のどの
信号が選択されているかによって出力バッファに入力さ
れる。図２は、ＢＵＲＳＴ０、１、２、３の順に選択さ
れた場合を示している。従って、レイテンシ期間後にま
ずＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが
出力バッファに入力される。そして内部クロック信号Ｉ
ＣＬＫに同期してＯＡ０と出力される。これがバースト
期間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択さ
れる為、次のサイクルではラッチＡ５１のデータが出力
されて、ＯＡ１と出力される。
は、バースト出力を決める信号ＢＵＲＳＴ０〜３のどの
信号が選択されているかによって出力バッファに入力さ
れる。図２は、ＢＵＲＳＴ０、１、２、３の順に選択さ
れた場合を示している。従って、レイテンシ期間後にま
ずＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが
出力バッファに入力される。そして内部クロック信号Ｉ
ＣＬＫに同期してＯＡ０と出力される。これがバースト
期間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択さ
れる為、次のサイクルではラッチＡ５１のデータが出力
されて、ＯＡ１と出力される。
【００３７】つまり、レイテンシ期間内に、あらかじめ
セルのデータのラッチを完了し、バースト期間に、ラッ
チしたデータをサイクル毎に出力する方式である。従っ
て、レイテンシ期間内に、データのラッチを完了させて
おく必要がある。
セルのデータのラッチを完了し、バースト期間に、ラッ
チしたデータをサイクル毎に出力する方式である。従っ
て、レイテンシ期間内に、データのラッチを完了させて
おく必要がある。
【００３８】これを実現する為の回路動作について説明
する。
する。
【００３９】まず、図１のブロック図のレイテンシ計算
回路１の動作について説明する。レイテンシ計算回路１
は、図３の回路で示され、図５に動作点のタイミングを
示す。ＲＥＡＤコマンドが入力されると、ＲＥＣＭＤＢ
に１サイクル分の信号が発生する。レイテンシが４に設
定されているとすると、ＣＬ４＝Ｈ、ＣＬ３＝Ｌが入力
される。外部クロックから生成される内部クロック信号
ＩＣＬＫによって、１サイクル毎に３つのレジスタにデ
ータが格納されることになる。レジスタの回路は図４で
示され、内部クロック信号ＩＣＬＫに同期してデータを
入出力する仕組みになっている。レイテンシ計算回路１
から出力される、ＬＡＴＥ０、ＬＡＴＥ１のデータは、
図５に示されるタイミング図のように、クロックと同期
したパルスとなる。
回路１の動作について説明する。レイテンシ計算回路１
は、図３の回路で示され、図５に動作点のタイミングを
示す。ＲＥＡＤコマンドが入力されると、ＲＥＣＭＤＢ
に１サイクル分の信号が発生する。レイテンシが４に設
定されているとすると、ＣＬ４＝Ｈ、ＣＬ３＝Ｌが入力
される。外部クロックから生成される内部クロック信号
ＩＣＬＫによって、１サイクル毎に３つのレジスタにデ
ータが格納されることになる。レジスタの回路は図４で
示され、内部クロック信号ＩＣＬＫに同期してデータを
入出力する仕組みになっている。レイテンシ計算回路１
から出力される、ＬＡＴＥ０、ＬＡＴＥ１のデータは、
図５に示されるタイミング図のように、クロックと同期
したパルスとなる。
【００４０】レイテンシ計算回路１から出力される信号
ＬＡＴＥ０、ＬＡＴＥ１がタイミング発生回路２に入力
される。タイミング発生回路２は図６で示される回路で
ある。この回路の動作を、図７のタイミング図を用いて
説明する。ＲＥＡＤコマンドが入力されると、図６のＲ
ＥＡＤ端子に、パルスが入力される。このパルス信号Ｒ
ＥＡＤにより、センスアンプ活性化信号ＳＡＥＢが’
Ｌ’レベルにセットされる。また、レイテンシ計算回路
１からのＬＡＴＥ０のパルス信号により、ラッチ取込信
号ＳＡＬＴが’Ｈ’ レベルにセットされる。そして、
ＬＡＴＥ０の１サイクル後にレイテンシ計算回路１から
出力されるＬＡＴＥ１のパルスにより、センスアンプ活
性化信号ＳＡＥＢは’Ｈ’レベルにリセットされ、ラッ
チ取込信号ＳＡＬＴは’Ｌ’レベルにリセットされる。
ＬＡＴＥ０、ＬＡＴＥ１がタイミング発生回路２に入力
される。タイミング発生回路２は図６で示される回路で
ある。この回路の動作を、図７のタイミング図を用いて
説明する。ＲＥＡＤコマンドが入力されると、図６のＲ
ＥＡＤ端子に、パルスが入力される。このパルス信号Ｒ
ＥＡＤにより、センスアンプ活性化信号ＳＡＥＢが’
Ｌ’レベルにセットされる。また、レイテンシ計算回路
１からのＬＡＴＥ０のパルス信号により、ラッチ取込信
号ＳＡＬＴが’Ｈ’ レベルにセットされる。そして、
ＬＡＴＥ０の１サイクル後にレイテンシ計算回路１から
出力されるＬＡＴＥ１のパルスにより、センスアンプ活
性化信号ＳＡＥＢは’Ｈ’レベルにリセットされ、ラッ
チ取込信号ＳＡＬＴは’Ｌ’レベルにリセットされる。
【００４１】その結果、図７のタイミング図のように、
センスアンプ活性化信号ＳＡＥＢとラッチ取込信号ＳＡ
ＬＴは、外部クロックから生成される内部クロック信号
ＩＣＬＫに同期したパルスとなる。
センスアンプ活性化信号ＳＡＥＢとラッチ取込信号ＳＡ
ＬＴは、外部クロックから生成される内部クロック信号
ＩＣＬＫに同期したパルスとなる。
【００４２】（本発明の第２の実施の形態）本発明の第
２の実施の形態のブロック図を図８に示す。
２の実施の形態のブロック図を図８に示す。
【００４３】本発明の第２の実施の形態は、レイテンシ
計算回路１１とタイミング発生回路１２、セルＡ３１〜
Ｈ３８、センスアンプＡ４１〜Ｈ４８、ラッチＡ５１〜
Ｈ５８、出力バッファ１３、からなっており、レイテン
シ計算回路１１にはレイテンシを決定する信号ＣＬ３と
ＣＬ４とＣＬ５、外部クロックから生成される内部クロ
ック信号ＩＣＬＫ、ＲＥＡＤコマンド入力時に発生する
信号ＲＥＣＭＤＢが入力されており、タイミング発生回
路１２に信号ＬＡＴＥ０、ＬＡＴＥ１が出力される。タ
イミング発生回路１２には、ＲＥＡＤコマンド入力時に
発生するパルス信号ＲＥＡＤと、リセット信号ＲＥＳＥ
Ｔが入力されて、センスアンプ活性化信号ＳＡＥＢ、ラ
ッチ取込信号ＳＡＬＴが出力される。
計算回路１１とタイミング発生回路１２、セルＡ３１〜
Ｈ３８、センスアンプＡ４１〜Ｈ４８、ラッチＡ５１〜
Ｈ５８、出力バッファ１３、からなっており、レイテン
シ計算回路１１にはレイテンシを決定する信号ＣＬ３と
ＣＬ４とＣＬ５、外部クロックから生成される内部クロ
ック信号ＩＣＬＫ、ＲＥＡＤコマンド入力時に発生する
信号ＲＥＣＭＤＢが入力されており、タイミング発生回
路１２に信号ＬＡＴＥ０、ＬＡＴＥ１が出力される。タ
イミング発生回路１２には、ＲＥＡＤコマンド入力時に
発生するパルス信号ＲＥＡＤと、リセット信号ＲＥＳＥ
Ｔが入力されて、センスアンプ活性化信号ＳＡＥＢ、ラ
ッチ取込信号ＳＡＬＴが出力される。
【００４４】センスアンプ活性化信号ＳＡＥＢはセンス
アンプＡ４１〜Ｈ４８に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｈ５８に入力される。また、ラッチＡ５１
〜Ｈ５８の出力は出力バッファ１３に入力されるが、セ
レクト信号ＢＵＲＳＴ０〜７により選択導通する仕組み
になっている。出力バッファ１３に入力されたデータ
は、外部クロックと同期している内部クロック信号ＩＣ
ＬＫと同期して出力される。
アンプＡ４１〜Ｈ４８に、ラッチ取込信号ＳＡＬＴはラ
ッチＡ５１〜Ｈ５８に入力される。また、ラッチＡ５１
〜Ｈ５８の出力は出力バッファ１３に入力されるが、セ
レクト信号ＢＵＲＳＴ０〜７により選択導通する仕組み
になっている。出力バッファ１３に入力されたデータ
は、外部クロックと同期している内部クロック信号ＩＣ
ＬＫと同期して出力される。
【００４５】図９のタイミング図は、図８の第２の実施
の形態のブロック図を説明するタイミング図である。図
１０に第２の実施の形態のレイテンシ計算回路１１を、
図１１に第２の実施の形態のレイテンシ計算回路１１の
タイミング図を示す。
の形態のブロック図を説明するタイミング図である。図
１０に第２の実施の形態のレイテンシ計算回路１１を、
図１１に第２の実施の形態のレイテンシ計算回路１１の
タイミング図を示す。
【００４６】本発明の第２の実施の形態の動作を説明す
る。
る。
【００４７】図８は第２の実施の形態のブロック図であ
り、図９は、そのタイミング図である。図８の動作を説
明する。
り、図９は、そのタイミング図である。図８の動作を説
明する。
【００４８】外部クロックＣＬＫに対して、ＲＥＡＤコ
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、外部クロックか
ら生成される内部クロック信号ＩＣＬＫに同期するレイ
テンシ回路とタイミング発生回路を介して、センスアン
プ活性化信号ＳＡＥＢと、ラッチ取込信号ＳＡＬＴを生
成する。つまり、ＳＡＥＢとＳＡＬＴのタイミングが、
複数サイクル後の外部クロックから生成される内部クロ
ック信号ＩＣＬＫに同期して発生する。（図９の、
）センスアンプ活性化信号ＳＡＥＢはセンスアンプＡ
４１〜Ｈ４８を活性化して、セルＡ３１〜Ｈ３８のデー
タをそれぞれ読み込み、出力する。ラッチ取込信号ＳＡ
ＬＴはラッチＡ５１〜Ｈ５８を活性化し、センスアンプ
Ａ４１〜Ｈ４８から出力されるデータをそれぞれラッチ
する。ここまでは、図９のレイテンシ期間に行われる動
作である。
マンドを入力すると、パルス信号ＲＥＣＭＤＢとＲＥＡ
Ｄが発生する。これらのパルス信号は、外部クロックか
ら生成される内部クロック信号ＩＣＬＫに同期するレイ
テンシ回路とタイミング発生回路を介して、センスアン
プ活性化信号ＳＡＥＢと、ラッチ取込信号ＳＡＬＴを生
成する。つまり、ＳＡＥＢとＳＡＬＴのタイミングが、
複数サイクル後の外部クロックから生成される内部クロ
ック信号ＩＣＬＫに同期して発生する。（図９の、
）センスアンプ活性化信号ＳＡＥＢはセンスアンプＡ
４１〜Ｈ４８を活性化して、セルＡ３１〜Ｈ３８のデー
タをそれぞれ読み込み、出力する。ラッチ取込信号ＳＡ
ＬＴはラッチＡ５１〜Ｈ５８を活性化し、センスアンプ
Ａ４１〜Ｈ４８から出力されるデータをそれぞれラッチ
する。ここまでは、図９のレイテンシ期間に行われる動
作である。
【００４９】レイテンシ期間内にラッチされたデータ
は、バースト出力を決める信号ＢＵＲＳＴ０〜７のどの
信号が選択されているかによって出力バッファに入力さ
れる。図９は、ＢＵＲＳＴ０、１、２、の順に選択され
た場合を示している。従って、レイテンシ期間後にまず
ＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが出
力バッファに入力される。そして内部クロック信号ＩＣ
ＬＫに同期してＯＡ０と出力される。これがバースト期
間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択され
る為、次のサイクルではラッチＡ５１のデータが出力さ
れて、ＯＡ１と出力される。
は、バースト出力を決める信号ＢＵＲＳＴ０〜７のどの
信号が選択されているかによって出力バッファに入力さ
れる。図９は、ＢＵＲＳＴ０、１、２、の順に選択され
た場合を示している。従って、レイテンシ期間後にまず
ＢＵＲＳＴ０が選択されて、ラッチＡ５１のデータが出
力バッファに入力される。そして内部クロック信号ＩＣ
ＬＫに同期してＯＡ０と出力される。これがバースト期
間であり、ＢＵＲＳＴ０の次はＢＵＲＳＴ１が選択され
る為、次のサイクルではラッチＡ５１のデータが出力さ
れて、ＯＡ１と出力される。
【００５０】上記の第１の実施の形態と同様に、レイテ
ンシ期間内に、あらかじめセルのデータのラッチを完了
し、バースト期間に、ラッチしたデータをサイクル毎に
出力する方式である。従って、レイテンシ期間内に、デ
ータのラッチを完了させておく必要がある。
ンシ期間内に、あらかじめセルのデータのラッチを完了
し、バースト期間に、ラッチしたデータをサイクル毎に
出力する方式である。従って、レイテンシ期間内に、デ
ータのラッチを完了させておく必要がある。
【００５１】これを実現する為の回路動作について説明
する。
する。
【００５２】まず、図８のブロック図のレイテンシ計算
回路１１の動作について説明する。レイテンシ計算回路
１１は、図１０の回路で示され、図１１に動作点のタイ
ミングを示す。ＲＥＡＤコマンドが入力されると、ＲＥ
ＣＭＤＢに１サイクル分の信号が発生する。レイテンシ
が５に設定されているとすると、ＣＬ５＝Ｈ、ＣＬ４＝
Ｌ、ＣＬ３＝Ｌが入力される。外部クロックから生成さ
れる内部クロック信号ＩＣＬＫによって、１サイクル毎
に４つのレジスタにデータが格納されることになる。レ
ジスタの回路は図４で示され、内部クロック信号ＩＣＬ
Ｋに同期してデータを入出力する仕組みになっている。
レイテンシ計算回路１１から出力される、ＬＡＴＥ０、
ＬＡＴＥ１のデータは、図１１に示されるタイミング図
のように、クロックと同期したパルスとなる。レイテン
シが５の為、上記の第１の実施の形態よりＬＡＴＥ０、
ＬＡＴＥ１のパルスが１サイクル後ろになっている。
回路１１の動作について説明する。レイテンシ計算回路
１１は、図１０の回路で示され、図１１に動作点のタイ
ミングを示す。ＲＥＡＤコマンドが入力されると、ＲＥ
ＣＭＤＢに１サイクル分の信号が発生する。レイテンシ
が５に設定されているとすると、ＣＬ５＝Ｈ、ＣＬ４＝
Ｌ、ＣＬ３＝Ｌが入力される。外部クロックから生成さ
れる内部クロック信号ＩＣＬＫによって、１サイクル毎
に４つのレジスタにデータが格納されることになる。レ
ジスタの回路は図４で示され、内部クロック信号ＩＣＬ
Ｋに同期してデータを入出力する仕組みになっている。
レイテンシ計算回路１１から出力される、ＬＡＴＥ０、
ＬＡＴＥ１のデータは、図１１に示されるタイミング図
のように、クロックと同期したパルスとなる。レイテン
シが５の為、上記の第１の実施の形態よりＬＡＴＥ０、
ＬＡＴＥ１のパルスが１サイクル後ろになっている。
【００５３】レイテンシ計算回路１１から出力される信
号ＬＡＴＥ０、ＬＡＴＥ１がタイミング発生回路１２に
入力される。タイミング発生回路１２は図６で示される
回路である。この回路の動作は、上記の第１の実施の形
態と同様である。
号ＬＡＴＥ０、ＬＡＴＥ１がタイミング発生回路１２に
入力される。タイミング発生回路１２は図６で示される
回路である。この回路の動作は、上記の第１の実施の形
態と同様である。
【００５４】その結果、図９のタイミング図のように、
センスアンプ活性化信号ＳＡＥＢとラッチ取込信号ＳＡ
ＬＴは、外部クロックから生成される内部クロック信号
ＩＣＬＫに同期したパルスとなる。
センスアンプ活性化信号ＳＡＥＢとラッチ取込信号ＳＡ
ＬＴは、外部クロックから生成される内部クロック信号
ＩＣＬＫに同期したパルスとなる。
【００５５】
【発明の効果】以上説明したように、本発明には以下の
効果がある。
効果がある。
【００５６】同期式マスクＲＯＭのセンスアンプ活性化
信号やラッチの取り込み信号を、ＲＥＡＤコマンド（Ｃ
ＡＳアドレス）入力時の外部クロックを起点として、設
定されたレイテンシのクロック数に応じたサイクル後の
クロック信号の立ち上がり、或いは立ち下がりに同期さ
せてパルス幅を決定しているので、電源、温度依存や、
トランジスタのしきい値電圧依存に関係なくタイミング
を適正化できるという効果がある。
信号やラッチの取り込み信号を、ＲＥＡＤコマンド（Ｃ
ＡＳアドレス）入力時の外部クロックを起点として、設
定されたレイテンシのクロック数に応じたサイクル後の
クロック信号の立ち上がり、或いは立ち下がりに同期さ
せてパルス幅を決定しているので、電源、温度依存や、
トランジスタのしきい値電圧依存に関係なくタイミング
を適正化できるという効果がある。
【００５７】また、この方法でタイミング設定すると、
電源、温度、トランジスタしきい値が変化してもタイミ
ングの時間的位置がほとんど変動しないので、動作マー
ジンを増加させる効果がある。
電源、温度、トランジスタしきい値が変化してもタイミ
ングの時間的位置がほとんど変動しないので、動作マー
ジンを増加させる効果がある。
【図１】本明の第１の実施の形態のブロック図である。
【図２】本発明の第１の実施の形態のタイミング図であ
る。
る。
【図３】本発明の本発明の第１の実施の形態のレイテン
シ計算回路を示す図である。
シ計算回路を示す図である。
【図４】本発明の第１の実施の形態のレイテンシ計算回
路内のレジスタ回路を示す図である。
路内のレジスタ回路を示す図である。
【図５】本発明の第１の実施の形態のレイテンシ計算回
路のタイミング図である。
路のタイミング図である。
【図６】本発明の第１の実施の形態のタイミング発生回
路を示す図である。
路を示す図である。
【図７】本発明の第１の実施の形態のタイミング発生回
路のタイミング図である。
路のタイミング図である。
【図８】本発明の第２の実施の形態のブロック図であ
る。
る。
【図９】本発明の第２の実施の形態のタイミング図であ
る。
る。
【図１０】本発明の第２の実施の形態のレイテンシ計算
回路を示す図である。
回路を示す図である。
【図１１】本発明の第２の実施の形態のレイテンシ計算
回路のタイミング図である。
回路のタイミング図である。
【図１２】従来例のブロック図である。
【図１３】図１２の従来例のブロック図を説明するタイ
ミング図である。
ミング図である。
【図１４】従来例のタイミング発生回路示す図である。
【図１５】従来例のタイミング発生回路のタイミング図
である。
である。
１、１１ レイテンシ計算回路 ２、１２、２２ タイミング発生回路 ３、１３、２３ 出力バッファ ２４〜２５ ディレイＡ〜Ｂ ３１〜３８ セルＡ〜Ｈ ４１〜４８ センスアンプＡ〜Ｈ ５１〜５８ ラッチＡ〜Ｈ ６１〜６４ レジスタＡ〜Ｄ
Claims (6)
- 【請求項１】 同期式マスクＲＯＭのセンスアンプ活性
化信号やラッチ取込信号を、コマンド入力信号を起点と
して、設定されたレイテンシのクロック数に応じたサイ
クル後のクロック信号の立ち上がり、または立ち下がり
に同期させてパルス幅を決定し、タイミングを発生させ
る手段を有する半導体記憶装置。 - 【請求項２】 前記コマンド入力信号は、ＲＥＡＤコマ
ンド入力時の外部クロックである請求項１に記載の半導
体記憶装置。 - 【請求項３】 レイテンシ計算回路とタイミング発生回
路と複数のセルと複数のセンスアンプと複数のラッチと
出力バッファとから構成され、 前記レイテンシ計算回路は、前記レイテンシを決定する
複数の信号と、前記外部クロックから生成される内部ク
ロック信号と、前記ＲＥＡＤコマンド入力時に発生する
信号とが入力され、前記タイミング発生回路に複数の信
号を出力する手段を有し、 前記タイミング発生回路は、前記ＲＥＡＤコマンド入力
時に発生するパルス信号と、リセット信号とが入力さ
れ、前記複数のセンスアンプに前記センスアンプ活性化
信号を出力し、前記複数のラッチに前記ラッチ取込信号
を出力する手段を有し、 前記複数のラッチは、該ラッチの出力をセレクト信号に
より選択導通することにより前記出力バッファに入力す
る手段を有し、 前記出力バッファは、前記ラッチから入力されたデータ
を、前記外部クロックと同期している前記内部クロック
信号と同期して出力する手段を有する請求項２に記載の
半導体記憶装置。 - 【請求項４】 前記外部クロックに対して、ＲＥＡＤコ
マンドを入力すると、パルス信号を発生する段階と、 該パルス信号により、前記外部クロックから生成される
内部クロック信号に同期する前記レイテンシ計算回路と
前記タイミング発生回路を介して、前記センスアンプ活
性化信号と、前記ラッチ取込信号とを生成する段階と、 前記センスアンプ活性化信号により、前記複数のセンス
アンプを活性化して、前記複数のセルのデータをそれぞ
れ読み込み、出力する段階と、 前記ラッチ取込信号により、前記複数のラッチを活性化
して、前記複数のセンスアンプから出力されるデータを
それぞれラッチする段階と、 レイテンシ期間内にラッチされたデータを、バースト出
力を決めるセレクト信号のどの信号が選択されているか
によって前記出力バッファに入力する段階と、 前記内部クロック信号に同期して、前記ラッチから入力
されたデータを、前記出力バッファから出力する段階と
を有する請求項３に記載の半導体記憶装置の内部回路を
活性化する信号のタイミング発生方法。 - 【請求項５】 前記レイテンシ計算回路の動作方法は、 前記ＲＥＡＤコマンドを入力すると、パルス信号を発生
する段階と、 前記レイテンシを所定の数に設定すると、前記レイテン
シを決定する複数の信号を入力する段階と、 前記外部クロックから生成される前記内部クロック信号
によって、１サイクル毎にレジスタにデータを格納する
段階と、 前記タイミング発生回路へ、前記内部クロック信号に同
期して複数の信号を出力する段階とを有する請求項４に
記載の半導体記憶装置の内部回路を活性化する信号のタ
イミング発生方法。 - 【請求項６】 前記タイミング発生回路を介して、前記
センスアンプ活性化信号と、前記ラッチ取込信号とを生
成する段階は、 前記ＲＥＡＤコマンドを入力すると、パルス信号を発生
する段階と、 該パルス信号により、前記センスアンプ活性化信号を
‘Ｌ’レベルにセットする段階と、 前記レイテンシ計算回路からの第１のパルス信号によ
り、前記ラッチ取込信号を’Ｈ’ レベルにセットする
段階と、 前記第１のパルス信号の１サイクル後に前記レイテンシ
計算回路から出力される第２のパルス信号により、前記
センスアンプ活性化信号を’Ｈ’レベルにリセットし、
前記ラッチ取込信号を’Ｌ’レベルにリセットし、前記
センスアンプ活性化信号と前記ラッチ取込信号を、前記
外部クロックから生成される前記内部クロック信号に同
期したパルスとする段階とを有する請求項４に記載の半
導体記憶装置の内部回路を活性化する信号のタイミング
発生方法。
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