KR100319713B1 - 동기형반도체메모리장치의프로그램가능한모드레지스터 - Google Patents

동기형반도체메모리장치의프로그램가능한모드레지스터 Download PDF

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Abstract

여기에 개시된 반도체 메모리 장치의 모드 레지스터는: 전원 전압에 연결된 제 1 전류 전극 및 제 1 제어 신호를 받아들이는 게이트 전극을 갖는 제 1 트랜지스터, 상기 제 1 트랜지스터의 제 2 전류 전극과 노드 사이에 연결된 제 1 프로그램 가능한 소자, 접지된 제 1 전류 전극 및 상기 제 1 제어 신호에 상보적인 제 2 제어 신호를 받아들이는 게이트 전극을 갖는 제 2 트랜지스터, 및 상기 노드 및 상기 제 2 트랜지스터의 제 2 전류 전극 사이의 연결된 제 2 프로그램 가능한 소자를 포함한다.

Description

동기형 반도체 메모리 장치의 프로그램 가능한 모드 레지스터{PROGRAMMABLE MODE REGISTER FOR USE IN SYNCHRONIZED SEMICONDUCTOR MEMORY DEVICE}
본 발명은 동기형 반도체 메모리 장치(synchronized semiconductor memory device)에 관한 것으로서, 더 구체적으로는 유저(user)의 다양한 요구에 맞게 자유로이 디폴트 값을 설정할 수 있는 모드 레지스터(Mode Register)를 갖는 동기형 반도체 메모리 장치에 관한 것이다.
일반적으로 동기형 반도체 메모리 장치는 동작이 수행되기 이전에 모드 값이 미리 설정되어 있어야만 한다. 유저(user)는 클럭에 동기되어 동작하는 동기형 반도체 메모리 장치를 사용하기 이전에 파워-업(power-up)시에 반드시 모드 정보를 갖는 어드레스를 모드 레지스터에 기입(write)하여 이를 셋팅(setting)해야 한다. 통상적으로 모드 레지스터는 칩 인에이블 신호(), 칼럼 어드레스 스트로브 신호 (), 로우 어드레스 스트로브 신호(), 기입 인에이블 신호()들이 활성화될 때 모드 어드레스(MRA)가 제공된다. 이로써, 모드 레지스터의 설정은 완료된다. 모드 레지스터에 의한 기입 동작에 의해 레스 레이턴시(latency), 캐스 레이턴시(latency), 버스트 타입(burst type), 버스트 길이(burst length), 그리고 다양한 제조사 명시 옵션들(vendor-specific options)이 프로그램된다.
모드 레지스터의 디폴트 값은 유저의 사용 목적에 따라 바꾸어 가면서 사용할 수 있으나, 메모리에서 읽어낼 데이터가 정해지면 하나의 모드 레지스터 값만이 필요한 경우가 많다. 다시 말해, 유저의 메모리 사용 편의를 위해 가장 많이 쓰이는 모드 레지스터 값을 디폴트 모드 레지스터 값으로 제공한다. 이는 디폴트 모드레지스터가 세팅되어 있는 경우에, 파워-업 이후에 모드 레지스터를 별도로 세팅할 필요 없이 메모리 사용이 가능하도록 한다.
도 1a 및 도 1b는 모드 레지스터의 구성을 보여주는 회로도이다.
도 1a 및 도 1b에서, 신호 PVCCH는 파워 레벨을 나타낸다. 신호 PVCCH는 전원 전압이 소정의 레벨보다 낮을 때 로직 로우 레벨을 갖고, 소정의 레벨보다 높을 때 로직 하이 레벨을 갖는다. 신호 nPVCCH는 신호 PVCCH의 상보 신호이다.
신호 PVCCH가 로직 로우 레벨일 때, PMOS 및 NMOS 트랜지스터들(M11, M12)은 턴 온되며, 그 결과 노드(N1)가 로직 하이 레벨로 되고, 노드(N2)가 로직 로우 레벨이 된다. 노드들(N1, N2)의 로직 레벨들은 래치들(L11, L12)에 의해서 각각 유지되며, 각 래치는 2 개의 래치된 인버터들로 구성된다. 그러므로, 신호(MDST1)의 디폴트(default) 값은 로우로 설정되고, 신호(MDST2)의 디폴트 값은 하이로 설정된다. 신호들(MDST1, MDST2)의 디폴트 값들은 모드 레지스터 어드레스 신호(MRA)에 따라 변화될 수 있다. 신호(PVCCH)가 로직 하이 레벨로 설정될 때, PMOS 및 NMOS 트랜지스터들(M11, M12)은 턴 오프된다.
도 2a 및 도 2b는 다른 모드 레지스터의 구성을 보여주는 회로도이다.
도 2a 및 도 2b에 도시된 모드 레지스터들은 다이오드 형태로 연결된 NMOS 및 PMOS 트랜지스터들(M22, M24)이 추가되었다는 점에서 도 1a 및 도 1b와 다르다. NMOS 및 PMOS 트랜지스터들(M22, M24)은 메탈 옵션으로 기능한다. 즉, 트랜지스터들(M22, M24)은 선택적으로 형성될 것이다. 그러므로, 노드들(N3, N4)은 트랜지스터들(M22, M24)이 형성되는 지의 여부에 따라 로우 또는 하이로 설정될 수 있다.
그러나, 앞서 설명된 일반적인 모드 레지스터 구조들은 유저의 다양한 요구를 만족시키기에 부적합하다. 다른 디폴트 값으로 설정되는 모드 레지스터 세트 (mode register set)를 포함하는 동기형 반도체 메모리 장치들은 개별적으로 제조 되어야 한다. 결과적으로, 각 메모리 장치의 다양한 모드 레지스터 디폴트 구성들은 추가적인 공정 부담의 원인이 된다.
따라서, 본 발명의 목적은 다양한 유저들의 요구를 만족시킬 수 있는 프로그램 가능한 모드 레지스터를 제공하기 위함이다.
도 1a 및 도 1b는 종래 기술에 따른 모드 레지스터의 구성을 보여주는 회로도:
도 2a 및 도 2b는 종래 기술에 따른 모드 레지스터의 구성을 보여주는 회로도:
도 3은 본 발명의 제 1 실시예에 따른 모드 레지스터의 구성을 보여주는 회로도:
도 4는 본 발명의 제 2 실시예에 따른 모드 레지스터의 구성을 보여주는 회로도:
*도면의 주요부분에 대한 부호 설명
M31, M41 : PMOS 트랜지스터 M32, M42 : NMOS 트랜지스터
D41, D42 : 공핍형 트랜지스터 L31, L41 : 래치
INV11, INV12, INV13, INV14 : 인버터
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 데이터를 저장하는 메모리 셀 어레이를 갖는 반도체 메모리 장치에 사용되며, 상기 메모리 장치의 다양한 동작 모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터는: 전원 전압에 연결된 제 1 전류 전극 및 제 1 제어 신호를 받아들이는 게이트 전극을 갖는 제 1 트랜지스터, 사이 제 1 트랜지스터의 제 2 전류 전극과 노드 사이에 연결된 제 1 프로그램 가능한 소자, 접지된 제 1 전류 전극 및 상기 제 1 제어 신호에 상보적인 제 2 제어 신호를 받아들이는 게이트 전극을 갖는 제 2 트랜지스터, 및 상기 노드 및 상기 제 2 트랜지스터의 제 2 전류 전극 사이에 연결되 제 2 프로그램 가능한 소자를 포함한다.
바람직한 실시예에 있어서, 상기 노드에 연결된 래치를 부가적으로 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 도전 상태의 제 1 프로그램 상태와 비도전 상태의 제 2 프로그램 상태를 갖는다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 클럭 신호에 동기되어 동작 하는 마스크 롬 장치를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 공핍형 트랜지스터로 구성되며, 공핍형 트랜지스터들 중 어느 하나는 상기 마스크 롬 장치의 메모리 셀들에 대한 이온 주입 공정동안 상기 제 1 또는 제 2 상태로 프로그램된다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 퓨즈로 구성된다.
이와 같은 회로에 의해서 다양한 유저들의 요구를 만족시킬 수 있는 디폴트 모드 레지스터 값을 셋팅할 수 있다.
(제 1 실시예)
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3 및 도 4에 의거하여 설명하면 다음과 같다.
이 실시예에 있어서, 불휘발성 반도체 메모리 장치는 클럭 신호에 동기되어 동작한다. 구체적으로, 상기 메모리 장치느 동기형 마스크롬 장치이다. 동기형 마스크 롬 장치의 모드 레지스터는 다양한 동작 모드들을 제어하기 위한 데이터를 저장한다. 예를 들면, RAS 레이턴시, CAS 레이턴시, 버스트 길이, 그리고 버스트타입이 프로그램된다. 유저가 그러한 값들을 바꾸기 원한다면, 파워 다운 모드에서 빠져나와 정상적인 동작 모드로 진입하기 이전에 모드 레지스터를 설정한다.
예를 들어, 상기 모드 레지스터는 7-비트 어드레스(예컨대, A0-A7)를 사용하여 프로그램된다. 어드레스 신호들 A0 및 A1은 버스트 길이(burst length)를 설정하기 위해서, 어드레스 신호 A2는 버스트 타입(burst type)을 설정하기 위해서, 어드레스 신호들(A3, A5)은 CAS 레이턴시(latency)를 설정하기 위해서, 그리고 어드 레스 신호 A6은 RAS 레이턴시를 설정하기 위해서 사용된다.
도 3은 본 발명에 따른 반도체 메모리 장치의 모드 레지스터의 구성을 보여주는 회로도이고, 도 4는 도 3에 도시된 모드 레지스터의 바람직한 실시예이다. 앞서 설명된 조건에 따르면, 모드 레지스터 어드레스 신호(MRA)는 7-비트 어드레스 신호들(A0-A7) 중 하나에 대응한다. 그러므로, 도 3에 도시된 것과 동일한 회로 구성은 다른 6-비트 어드레스 신호들에 각각 대응하도록 도 3의 모드 레지스터에 더 제공될 것이다.
도 3을 참조하면, 모드 레지스터는 PMOS 및 NMOS 트랜지스터들(M31, M32), 제 1 및 제 2 프로그램 가능한 소자들(P31, P32), 그리고 2 개의 인버터들(INV11, IN12)로 구성된 래치(L31)를 포함한다. PMOS 트랜지스터(M31)는 전원 전압(VCC)에연결된 소스와 신호(PVCCH)를 받아들이는 게이트 전극을 갖는다. 제 1 프로그램 가능한 소자(P31)는 트랜지스터(M31)의 드레인과 노드(N11) 사이에 연결되며, 노드 (N11)는 외부로부터 인가되는 모드 레지스터 어드레느 신호(MRA)를 받아들이기 위한 입력 단자로서 사용된다. 제 2 프로그램 가능한 소자(P32)는 노드(N11)와 NMOS트랜지스터(M31)의 드레인 사이에 연결되며, 트랜지스터(M32)는 접지된 소스 및 신호(nPVCCH)를 받아들이는 게이트 전극을 갖는다. 노드(N11)에는 래치(L31)가 연결된다.
이 실시예에 있어서, 신호(PVCCH)는 전원 전압 레벨을 나타낸다. 즉, 신호 (PVCCH)는 전원 전압이 소정의 레벨보다 낮을 때 로직 로우 레벨을 갖고, 소정의 레벨보다 높을 때 로직 하이 레벨을 갖는다. 신호(nPVCCH)는 신호(PVCCH)에 상보적이다.
도 3에 도시된 제 1 및 제 2 프로그램 가능한 소자들(P31, P32)은 도 4에 도시된 바와 같이, 공핍형 트랜지스터(depletion transistor)를 이용하여 각각 구형된다. 즉, 제 1 프로그램 가능한 소자(P31)로서 사용되는 공핍형 트랜지스터(D41)는 접지된 게이트 전극, 트랜지스터(M41)의 드레인에 연결되 제 1 전류 전극, 그리고 노드(N12)에 연결된 제 2 전류 전극을 갖는다. 제 2 프로그램 가능한 소자 (P32)로서 사용되는 공핍형 트랜지스터(D42)는 접지된 게이트 전극 및 노드(N12)와 트랜지스터(M42)의 드레인 사이에 연결된 채널을 갖는다.
도 4에 도시된 모드 레지스터가 동기형 마스크 롬 장치에 집적되는 경우, 공핍형 트랜지스터들(D41, D42)은 마스크 롬 장치의 메모리 셀들과 동일한 공정에 의해서 형성된다. 메모리 셀들이 이온 주입에 의해서 프로그램될 때, 공핍형 트랜지스터들(D41, D42) 역시 프로그램될 수 있다. 결과적으로, 트랜지스터들(D41, D42)은 이온 주입에 의해서 프로그램되는 지의 여부에 따라 온 상태 또는 오프 상태를 갖는다. 트랜지스터(D41) 또는 (D42)가 프로그램될 때, 그것의 문턱 전압은 게이트 전압보다 높다. 프로그램되지 않은 트랜지스터는 게이트 전압보다 낮은 문턱 전압을 갖고 턴 온된다. 게다가 노드(N12)의 디폴트 값은 모드 레지스터 어드레스 신호(MRA)에 따라 다른 값으로 설정될 수 있다.
본 발명의 모드 레지스터에 따르면, 레지스터 출력 신호(MDST)의 전압 레벨은 공핍형 트랜지스터(D41) 또는 (D42)를 프로그램함으로써 설정될 수 있다. 예를 들면, 공핍형 트랜지스터(D41)가 프로그램될 때, 트랜지스터(D41)는 오프 상태로 유지되는 반면에 트랜지스터(D42)는 온 상태를 갖는다. 그리고 공핍형 트랜지스터 (D42)가 프로그램될 때, 그것은 오프 상태로 유지되는 반면에, 트랜지스터(D41)는 온 상태를 갖는다. 전자의 경우, 신호들(PVCCH, nPVCCH)이 각각 로우 및 하이가 될 때 노드(N12)는 접지되며, 신호(MDST)의 디폴트 값은 로직 하이 레벨로 설정된다. 후자의 경우, 신호들(PVCCH) 및 (nPVCCH)가 각각 로우 및 하이가 될 때, 노드 (N12)은 전원 전압(VCC)까지 충전되며, 신호(MDST)의 디폴트 값은 로직 로우 레벨로 설정된다.
마스크 롬의 경우에는 유저가 제공한 롬 코드(ROM code)에 따라 셀 프로그램의 이온 주입이 이루어지므로 본 발명에 따른 모드 레지스터에 의해서 유저가 원하는 바대로 디폴트 모드 레지스터 값을 제공할 수 있다. 이는 롬 코드와 디폴트 모드 레지스터 값을 포함하는 하나의 셀 프로그램 이온 주입 마스크를 사용하여 추가되는 공정상의 부담없이 다양한 디폴트 모드 레지스터를 세팅할 수 있다.
동기형 플래시 메모리 장치의 경우에 있어서, 도 3의 프로그램 가능한 소자들(D41, D42)은 플로팅 게이트를 갖는 트랜지스터, 예를 들면, EEPROM 또는 EEPROM트랜지스터로 각각 대체될 수 있다. 비록 도면에 도시되지는 않았지만, 플로팅 게이트를 갖는 트랜지스터는 동기형 플래시 메모리 장치의 메모리 셀들이 프로그램되는 것과 동일한 방법으로 프로그램될 것이다. 또한, 프로그램 가능한 소자들(D41, D42)은 레이저 퓨즈들과 같은 퓨즈 소자들에 의해서 구현될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 추가적인 공정을 수행하지 않고도 유저들의 다양한 요구에 맞는 디폴트 모드 레지스터 값을 제공할 수 있다.

Claims (6)

  1. 데이터를 저장하는 메모리 셀 어레이를 갖는 반도체 메모리 장치에 사용되며, 상기 메모리 장치의 다양한 동작 모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터에 있어서:
    전원 전압에 연결된 제 1 전류 전극 및 제 1 제어 신호를 받아들이는 게이트 전극을 갖는 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 제 2 전류 전극과 노드 사이에 연결된 제 1 프로그램 가능한 소자와;
    접지된 제 1 전류 전극 및 상기 제 1 제어 신호에 상보적인 제 2 제어 신호를 받아들이는 게이트 전극을 갖는 제 2 트랜지스터 및;
    상기 노드 및 상기 제 2 트랜지스터의 제 2 전류 전극 사이에 연결된 제 2 프로그램 가능한 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드 레지스터.
  2. 제 1 항에 있어서,
    상기 노드에 연결된 래치를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 도전 상태의 제 1 프로그램 상태와 비도전 상태의 제 2 프로그램 상태를 갖는 것을 특징으로 하는 반도체 메모리 장치의 모드 레지스터.
  4. 제 3 항에 있어서,
    상기 반도체 메모리 장치는 클럭 신호에 동기되어 동작하는 마스크 롬 장치를 포함하는 것을 특징으로 반도체 메모리 장치의 모드 레지스터.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 공핍형 트랜지스터로 구성되며, 공핍형 트랜지스터들 중 어느 하나는 상기 마스크 롬 장치의 메모리 셀들에 대한 이온 주입 공정동안 상기 제 1 또는 제 2 상태로 프로그램되는 것을 특징으로 하는 반도체 메모리 장치의 모드 레지스터.
  6. 제 3 항에 있어서,
    상기 제 1 및 제 2 프로그램 가능한 소자들 각각은 퓨즈로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 모드 레지스터.
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