JP2007207417A - マージン読み出しを提供する電気的なヒューズ回路 - Google Patents

Abstract

【課題】マージン読み出しを提供する電気的なヒューズ回路を提供する。
【解決手段】ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。
【選択図】図１

Description

本発明は半導体装置に係り、より具体的には不揮発性メモリセルを利用したヒューズ回路に関する。

半導体装置（またはチップ）において、チップ製造の以後に設計変更を所望するか特定オプションを選択するためのオプション情報を貯蔵するために、最も多く用いられる方法は、ヒューズを利用するのである。ヒューズ回路は任意回路と係わる信号／電源ラインを接続または切る簡単な役目を実行するが、このようなヒューズ回路の接続と非接続を組み合わせて所望する情報を貯蔵するか設計変更を可能にする。

ヒューズを実現する一般的な方法のうちの１つはレーザヒューズを使用する場合である。このような場合は、あらかじめポリシリコンのような物質を利用してバータイプパターンを形成させておいて、後に必要の時にレーザを調査してポリシリコンを溶かして無くす方法である。すなわち、伝導性物質からなるポリシリコンの両端は初期に電気的に接続されており、レーザによって切られた後にはポリシリコンの両端が断絶される（または電気的に分離する）。このような手続きによってヒューズ回路の接続及び非接続が制御されることができる。しかし、このようなレーザヒューズの切断はパッケージの以前にウェーハレベルテストの時、レーザを利用しなければならない制限事項を伴う。またレーザヒューズは電気的特性を評価する装備と他のレーザ装備に移された後に切断され、これはテスト時間の増加を招来することもある。また、いったん切断されれば、レーザヒューズの構造的特性によって再び復旧（接続）する方法がない制限事項があり、レーザヒューズは一定以上の面積を占めるだけでなく、カッティングのためにパッドオプションを要するため、レイアウト面積を広く占める問題を有する。

上述の短所を解決するために、最近、不揮発性メモリセルを利用してヒューズを実現する電気的なヒューズ回路が多く用いられて来ている。電気的なヒューズ回路は、一般的に、一対の不揮発性メモリセルを含み、このセルは電気的な消去またはプログラムを通じて互いに相補的な状態を維持する。電気的なヒューズ回路は二つの不揮発性メモリセルの閾値電圧を相補的に維持させて情報を記憶することであるため、時間が経っても初めに貯蔵した情報を維持するのかが非常に重要である。すなわち、一セルは閾値電圧が時間が経ってもどの基準より低く維持されるべきであり、他のセルはその基準より高く維持されるべきであるため、時間が経っても貯蔵された情報をそのまま維持するかどうかを評価することは非常に重要である。

本発明の目的はマージン読み出しを支援する電気的なヒューズ回路を提供することにある。

上述の目的を達成するための本発明の特徴によれば、電気的なヒューズ回路は第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。

例示的な実施形態において、前記第１及び第２不揮発性メモリセルはワードラインによって共通に制御される。

例示的な実施形態において、前記バイアス電流部は前記テスト動作の間の前記バイアス制御信号の電圧によって可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給する。

例示的な実施形態において、前記バイアス電流部は電源電圧と前記ラッチとの間に接続され、前記バイアス制御信号によって制御される第１ＰＭＯＳトランジスタと、前記電源電圧と前記ラッチとの間に接続されて、前記バイアス制御信号によって制御される第２ＰＭＯＳトランジスタとを含む。

例示的な実施形態において、電気的なヒューズ回路は前記第１不揮発性メモリセルのマージンが測定される前記テスト動作の間、前記第２ビットラインを接地電圧に設定する第１放電部と、前記第２不揮発性メモリセルのマージンが測定される前記テスト動作の間、前記第１ビットラインを接地電圧に設定する第２放電部とをさらに含む。

例示的な実施形態において、電気的なヒューズ回路はプリチャージ制御信号に応答して前記第１及び第２ビットラインをプリチャージするように構成されたプリチャージ部をさらに含む。

例示的な実施形態において、電気的なヒューズ回路は前記第１及び第２ビットラインにそれぞれ接続されたインバータをさらに含む。

例示的な実施形態において、電気的なヒューズ回路はスイッチ制御信号に応答して動作し、前記第１及び第２ビットラインと前記ラッチとの間に接続されたスイッチをさらに含む。

例示的な実施形態において、前記第１及び第２不揮発性メモリセルは対応するワードラインによってそれぞれ制御される。

例示的な実施形態において、前記第１及び第２不揮発性メモリセルはＥＥＰＲＯＭ、フラッシュメモリセル、及び分離ゲートメモリセルのうちのいずれか１つで構成される。

上述のように、不揮発性メモリセルそれぞれの閾値電圧がどこに位置するかを判別することによって、不揮発性メモリセルそれぞれのマージンを測定するのが可能である。また、不揮発性メモリセルの閾値電圧の間の電圧差を判別するのが可能である。

前述の一般的な説明及び次の詳細な説明は全て例示的であると理解しなければならず、請求された発明の付加的な説明が提供されると見なされるべきである。

参照符号が本発明の望ましい実施形態に詳細に表示されており、それの例が添付図面に表示されている。可能な限り、同一の参照番号が同一または類似の部分を参照するために説明及び図面に用いられる。

以下では、不揮発性メモリセルを利用した電気的なヒューズ回路が本発明の特徴及び機能を説明するための例として用いられる。しかし、この技術分野に精通した者はここに記載した内容によって本発明の他の利点及び性能を容易に理解することができるであろう。本発明は他の実施形態を通じてまた、実現されるか適用されることができるであろう。さらに、詳細な説明は本発明の範囲、技術的思想及び他の目的から逸脱せず、観点及び応用によって修正または変更されることができる。

図１は本発明による電気的なヒューズ回路を示す回路図である。図１を参照すると、本発明による電気的なヒューズ回路１００は不揮発性メモリセルＭＣ１、ＭＣ２を含む。不揮発性メモリセルＭＣ１、ＭＣ２それぞれはＥＥＰＲＯＭ、フラッシュメモリセル、分離ゲートメモリセル、などを利用して実現されることができる。しかし、本発明の不揮発性メモリセルがここに記載したことに限定されないことはこの分野の通常的な知識を習得した者に自明である。例えば、不揮発性メモリセルＭＣ１、ＭＣ２は電気的に消去及びプログラム可能なセルで構成されることができる。

引き続き、図１を参照すると、本発明による電気的なヒューズ回路１００はスイッチ１１０、ラッチ１２０、バイアス電流部１３０、第１及び第２放電部１４０、１５０、プリチャージ部１６０、及びインバータＩＮＶ１、ＩＮＶ２を含む。

スイッチ１１０はＮＭＯＳトランジスタＭ１、Ｍ２で構成され、スイッチ制御信号Ｃ１に応答してラッチノードＬＡＴ、ｎＬＡＴと対応するビットラインＢＬ、ｎＢＬを電気的に接続するように構成される。ＮＭＯＳトランジスタＭ１はビットラインＢＬを通じて不揮発性メモリセルＭＣ１に接続されたソース、ラッチノードＬＡＴに接続されたドレイン、そしてスイッチ制御信号C１が入力されるように接続されたゲートを有する。ＮＭＯＳトランジスタＭ２はビットラインｎＢＬを通じて不揮発性メモリセルＭＣ２に接続されたソース、ラッチノードｎＬＡＴに接続されたドレイン、及び制御信号Ｃ１が入力されるように接続されたゲートを有する。ラッチ１２０はＰＭＯＳトランジスタＭ３、Ｍ４で構成され、ラッチノードＬＡＴ、ｎＬＡＴのロジッグレベルをラッチするように構成される。ゲートがラッチノードｎＬＡＴに接続されたＰＭＯＳトランジスタＭ３はバイアス電流部１３０とラッチノードＬＡＴとの間に形成された電流通路を有する。ゲートがラッチノードＬＡＴに接続されたＰＭＯＳトランジスタＭ４はバイアス電流部１３０とラッチノードｎＬＡＴとの間に形成された電流通路を有する。

バイアス電流部１３０はバイアス制御信号Ｃ２に応答してラッチ１２０を構成するＰＭＯＳトランジスタＭ３、Ｍ４のソースで可変可能なバイアス電流を供給するように構成され、ＰＭＯＳトランジスタＭ５、Ｍ６を含む。ＰＭＯＳトランジスタＭ５、Ｍ６それぞれはバイアス制御信号Ｃ２を受け入れるように接続されたゲートを有する。ＰＭＯＳトランジスタＭ５は電源電圧ＶＣＣに接続されたソースとＰＭＯＳトランジスタＭ３のソースに接続されたドレインとを有し、ＰＭＯＳトランジスタＭ６は電源電圧ＶＣＣに接続されたソースとＰＭＯＳトランジスタＭ４のソースに接続されたドレインを有する。バイアス制御信号Ｃ２の電圧レベルはラッチを通じてラッチノードＬＡＴ、ｎＬＡＴに供給される電流の量が可変されるようにテスト動作の間に可変されるであろう。

続いて、図１を参照すると、第１放電部１４０はＮＭＯＳトランジスタＭ７、Ｍ８を含み、制御信号Ｃ３、Ｃ４に応答してラッチノードＬＡＴを放電するように構成される。ＮＭＯＳトランジスタＭ７、Ｍ８はラッチノードＬＡＴと接地電圧の間に直列接続され、制御信号Ｃ３、Ｃ４によってそれぞれ制御される。第２放電部１５０はＮＭＯＳトランジスタＭ９、Ｍ１０を含み、制御信号Ｃ３、ｎＣ４に応答してラッチノードｎＬＡＴを放電するように構成される。ＮＭＯＳトランジスタＭ９、Ｍ１０はラッチノードｎＬＡＴと接地電圧との間に直列接続され、制御信号Ｃ３、ｎＣ４によってそれぞれ制御される。制御信号ｎＣ４は制御信号Ｃ４の相補信号である。プリチャージ部１６０はプリチャージ制御信号ｎＣ５に応答してラッチノードＬＡＴ、ｎＬＡＴをプリチャージするように構成され、ＰＭＯＳトランジスタＭ１１、Ｍ１２を含む。ＰＭＯＳトランジスタＭ１１は電源電圧ＶＣＣとラッチノードＬＡＴとの間に接続され、プリチャージ制御信号ｎＣ５によって制御される。ＰＭＯＳトランジスタＭ１２は電源電圧ＶＣＣとラッチノードｎＬＡＴとの間に接続され、プリチャージ制御信号ｎＣ５によって制御される。インバータＩＮＶ１、ＩＮＶ２はラッチノードＬＡＴ、ｎＬＡＴにそれぞれ接続されている。

本発明の電気的なヒューズ回路１００によれば、テスト動作の時、バイアス電流部１３０を通じて供給される電流の量を制御するによって、不揮発性メモリセルＭＣ１、ＭＣ２それぞれがプログラム／消去される時、そのセルの閾値電圧がどこに位置するか（または分布されているか）を判別するのが可能である。すなわち、不揮発性メモリセルＭＣ１、ＭＣ２それぞれのマージンを測定するのが可能である。

図２は本発明による電気的なヒューズ回路のテスト動作を説明するためのタイミング図である。以下では、本発明による電気的なヒューズ回路のテスト動作を参照図面に基づいて詳細に説明する。

上述のように、不揮発性メモリセルそれぞれが消去された／プログラムされた状態において、消去された／プログラムされたセルの閾値電圧がどこに位置するのかを判別するのが非常に重要である。なぜなら、電気的なヒューズ回路に貯蔵された情報は保証期間の間に変化なしに維持されなければならないためである。このために、消去された不揮発性メモリセルとプログラムされた不揮発性メモリセルそれぞれの読み出しマージンを点検すべきである。不揮発性メモリセルそれぞれの読み出しマージンは次のような手続きを通じて点検されるであろう。

まず、制御信号ｎＣ５をローで活性化させることによって、ラッチノードＬＡＴ、ｎＬＡＴがＰＭＯＳトランジスタＭ１１、Ｍ１２を通じてプリチャージされる。この時、制御信号Ｃ１はハイで活性化される。これはビットラインＢＬ、ｎＢＬがＮＭＯＳトランジスタＭ１、Ｍ２を通じてそれぞれＶＣＣ−Ｖｔｎ（ＶｔｎはNMOSトランジスタの閾値電圧）の電圧でプリチャージされるようにする。プリチャージ動作が完了すれば、制御信号ｎＣ５はハイレベルで非活性化される。これはＰＭＯＳトランジスタＭ１１、Ｍ１２がターンオフされるようにする。その次に、制御信号Ｃ３、ｎＣ４はハイで活性化され、制御信号Ｃ４は非活性化状態で維持される。制御信号Ｃ３、ｎＣ４がハイで活性化されることによって、ラッチノードｎＬＡＴは放電部１５０を通じて接地電圧に接続される。これはインバータＩＮＶ２の出力ｎＯＰがハイレベルに設定されるようにする。これは不揮発性メモリセルＭＣ２の状態（消去またはプログラム状態）にかかわらずラッチノードｎＬＡＴがローレベルに設定されるようにする。

これと同時に、不揮発性メモリセルＭＣ１、ＭＣ２に接続されたワードラインＷＬが活性化される。ビットラインｎＢＬは不揮発性メモリセルＭＣ２の状態にかかわらず放電部１５０を通じて接地電圧で維持される一方、ビットラインＢＬの電圧は不揮発性メモリセルＭＣ１の状態に応じて可変されるであろう。より具体的に説明すれば、次の通りである。

不揮発性メモリセルＭＣ１が消去／プログラムされたと仮定する。このような仮定の下において、ＰＭＯＳトランジスタＭ５を通じて流れる電流の量が可変されるように制御信号Ｃ２の電圧が制御されるであろう。例えば、不揮発性メモリセルＭＣ１を通じて流れる電流（以下、“セル電流”と称する）がＰＭＯＳトランジスタＭ５を通じて流れる電流（以下、“バイアス電流”と称する）より多い場合、ラッチノードＬＡＴの電圧はインバータＩＮＶ１のトリップ電圧より低く設定されるであろう。すなわち、インバータＩＮＶ１の出力ＯＰはハイレベルになる。再び、バイアス電流が増加するように制御信号Ｃ２の電圧が可変されるであろう。この時、インバータＩＮＶ１の出力ＯＰがそのままハイレベルで維持されるかローレベルになる。もし、インバータＩＮＶ１の出力ＯＰがそのままハイレベルで維持されれば、バイアス電流が増加するように制御信号Ｃ２の電圧が可変されるであろう。これと異なり、インバータＩＮＶ１の出力ＯＰがハイレベルからローレベルに遷移する場合、すなわち、バイアス電流がセル電流より多い場合、バイアス電流とワードラインの電圧を通じて不揮発性メモリセルＭＣ１の閾値電圧がどこに位置するかを判別することができる。すなわち、不揮発性メモリセルＭＣ１の読み出しマージンを測定するのが可能である。

前記の説明によれば、不揮発性メモリセルＭＣ１が消去された状態であるかプログラムされた状態であるかが設定されていない。しかし、バイアス電流の量の不揮発性メモリセルの状態によって異なるという点を除外すれば、不揮発性メモリセルの状態にかかわらず前記の説明と同一の方法によって不揮発性メモリセルがどこに位置するか（または不揮発性メモリセルの読み出しマージン）を判別するのが可能である。

不揮発性メモリセルＭＣ２のテスト動作は制御信号ｎＣ４の代りに制御信号Ｃ４が活性化されるという点を除外すれば、前記の説明と実質的に同一であるため、それに対する説明は省略する。

不揮発性メモリセルＭＣ１、ＭＣ２の間の読み出しマージンがどの程度であるかは不揮発性メモリセルＭＣ１を消去／プログラム状態に設定し、不揮発性メモリセルＭＣ２をプログラム／消去状態に設定した後、前記の方式によって不揮発性メモリセルＭＣ１、ＭＣ２それぞれに対する閾値電圧位置を検出するによって判別されることができる。

前記のテスト方法の場合、ワードラインの電圧（例えば、プログラムされたセルの閾値電圧より高い電圧）が固定された状態でバイアス電流を可変させることによって、不揮発性メモリセルのマージンを検出するのが可能である。これと異なり、不揮発性メモリセルそれぞれを消去／プログラムしてバイアス電流（例えば、オンセル電流／オフセル電流に対応する）を固定させた状態で、ワードラインの電圧を可変させることによって不揮発性メモリセルそれぞれのマージンを検出するのが可能である。

図３は本発明の他の実施形態による電気的なヒューズ回路を示す回路図である。図３において、図１に示したことと同一である機能を実行する構成要素は同一の参照番号で表記するため、それに対する説明は省略する。図３に示した電気的なヒューズ回路２００は図１のスイッチ１１０が除去されたという点を除外すれば、図１に示したものと実質的に同一である。

図４は本発明のまた他の実施形態による電気的なヒューズ回路を示す回路図である。

図４において、図１に示したものと同一である機能を実行する構成要素は同一である参照番号で表記するため、それに対する説明は省略する。図４に示した電気的なヒューズ回路３００はバイアス電流部１３０が除去されて２個のワードラインＷＬ＿Ａ、ＷＬ＿Ｂが使用されるという点を除外すれば、図１に示したものと同一である。図１のバイアス電流部１３０が除去されることによって、ラッチ１２０を構成するＰＭＯＳトランジスタＭ３、Ｍ４のソースは電源電圧ＶＣＣに直接接続されている。２個のワードラインＷＬ＿Ａ、ＷＬ＿Ｂが用いられることによって、ワードラインＷＬ＿Ａは不揮発性メモリセルＭＣ１に接続され、ワードラインＷＬ＿Ｂは不揮発性メモリセルＭＣ２に接続される。２個のワードラインＷＬ＿Ａ、ＷＬ＿Ｂが用いられる場合、不揮発性メモリセルＭＣ１、ＭＣ２の閾値電圧の間の電圧差がどの程度であるかを判別するのが可能である。例えば、不揮発性メモリセルＭＣ１が消去されて不揮発性メモリセルＭＣ２がプログラムされた場合、ワードラインＷＬ＿Ａの電圧は減少させてワードラインＷＬ＿Ｂの電圧は増加するであろう。ワードラインＷＬ＿Ａ、ＷＬ＿Ｂの電圧が可変される間に、インバータＩＮＶ１、ＩＮＶ２の出力が変化されるか否かを検出することによって、不揮発性メモリセルＭＣ１、ＭＣ２の閾値電圧の間の電圧差を判別するのが可能である。

たとえ、図面に示さなかったが、図４に示した電気的なヒューズ回路３００が図１のバイアス電流部１３０を含むように構成されることができることはこの分野の通常的な知識を習得した者に自明である。

本発明の範囲または技術的思想を逸脱せず、本発明の構造が多様に修正または変更されることができるのはこの分野に熟練された者に自明である。上述の内容を考慮して見る時、もし、本発明の修正及び変更が請求項及び同等物の範囲内に属すれば、本発明がこの発明の変更及び修正を含むことと見なされる。

本発明の一実施形態による電気的なヒューズ回路を示す回路図である。 本発明による電気的なヒューズ回路のテスト動作を説明するためのタイミング図である。 本発明の他の実施形態による電気的なヒューズ回路を示す回路図である。 本発明の他の実施形態による電気的なヒューズ回路を示す回路図である。

符号の説明

１００、２００、３００ 電気的なヒューズ回路
１１０ スイッチ
１２０ ラッチ
１３０ バイアス電流部
１４０、１５０ 放電部
１６０ プリチャージ部

Claims (10)

1. 第１ビットラインに接続された第１不揮発性メモリセルと、
   第２ビットラインに接続された第２不揮発性メモリセルと、
   前記第１ビットラインと前記第２ビットラインに接続されたラッチと、
   テスト動作の間、バイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含むことを特徴とする電気的なヒューズ回路。
2. 前記第１及び第２不揮発性メモリセルはワードラインによって共通に制御されることを特徴とする請求項１に記載の電気的なヒューズ回路。
3. 前記バイアス電流部は前記テスト動作の間、前記バイアス制御信号の電圧によって可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給することを特徴とする請求項１に記載の電気的なヒューズ回路。
4. 前記バイアス電流部は、
   電源電圧と前記ラッチとの間に接続され、前記バイアス制御信号によって制御される第１ＰＭＯＳトランジスタと、
   前記電源電圧と前記ラッチとの間に接続されて、前記バイアス制御信号によって制御される第２ＰＭＯＳトランジスタとを含むことを特徴とする請求項３に記載の電気的なヒューズ回路。
5. 前記第１不揮発性メモリセルのマージンが測定される前記テスト動作の間、前記第２ビットラインを接地電圧に設定する第１放電部と、
   前記第２不揮発性メモリセルのマージンが測定される前記テスト動作の間、前記第１ビットラインを接地電圧に設定する第２放電部とをさらに含むことを特徴とする請求項１に記載の電気的なヒューズ回路。
6. プリチャージ制御信号に応答して前記第１及び第２ビットラインをプリチャージするように構成されたプリチャージ部をさらに含むことを特徴とする請求項１に記載の電気的なヒューズ回路。
7. 前記第１及び第２ビットラインにそれぞれ接続されたインバータをさらに含むことを特徴とする請求項１に記載の電気的なヒューズ回路。
8. スイッチ制御信号に応答して動作し、前記第１及び第２ビットラインと前記ラッチとの間に接続されたスイッチをさらに含むことを特徴とする請求項１に記載の電気的なヒューズ回路。
9. 前記第１及び第２不揮発性メモリセルは対応するワードラインによってそれぞれ制御されることを特徴とする請求項１に記載の電気的なヒューズ回路。
10. 前記第１及び第２不揮発性メモリセルはＥＥＰＲＯＭ、フラッシュメモリセル、及び分離ゲートメモリセルのうちのいずれか１つで構成されることを特徴とする請求項１に記載の電気的なヒューズ回路。

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