KR101619779B1

KR101619779B1 - 오티피 메모리 장치

Info

Publication number: KR101619779B1
Application number: KR1020140158748A
Authority: KR
Inventors: 김영희
Original assignee: 창원대학교 산학협력단
Priority date: 2014-11-14
Filing date: 2014-11-14
Publication date: 2016-05-11

Abstract

본 발명은 오티피 메모리 장치에서 이퓨즈(efuse)의 프로그램 전류를 공급하는 소스라인(Source Line)을 라우팅할 때 열 방향으로 라우팅하는 대신 행 방향으로 우팅하여 레이아웃 면적을 많이 차지하는 소스라인 구동회로의 수를 줄일 수 있도록 한 것이다.
또한, 수 백 ㎂ 이상의 큰 리드 전류에 의해 블로윙되지 않은 이퓨즈가 일렉트로마이그레이션(EM) 현상에 의해 블로윙되는 현상을 방지하기 위하여 RWL 구동회로와 BL 풀-업 부하회로에 와이드 볼테이지 레인지(wide voltage range)의 VDD를 사용하는 대신 전압 변동이 작은 V2V를 사용함으로써, 블로윙되지 않은 이퓨즈에 흐르는 전류가 89.3㎂ 이내로 줄어들어 이퓨즈 OTP의 신뢰성이 확보되도록 하였다.

Description

오티피 메모리 장치{ONE-TIME PROGRAMMABLE MEMORY APPARATUS}

본 발명은 오티피 메모리 장치에 관한 것으로, 특히 이퓨즈의 프로그램 전류를 공급하는 소스라인(Source Line)을 라우팅할 때 열 방향으로 라우팅하는 대신 행 방향으로 라우팅하여 레이아웃 면적을 많이 차지하는 소스라인 구동회로의 수를 줄일 수 있도록 한 오티피 메모리 장치에 관한 것이다.

오티피 (OTP:One-Time Programmable) 메모리는 한 번의 프로그램 동작으로 더 이상 쓰기가 불가능하고 리드(read) 동작만을 허용하는 메모리를 통칭한 것이다. 리드의 횟수는 제한없이 얼마든지 가능하다.

OTP 메모리는 여러 가지 종류가 존재한다. 이진정보를 플로팅 게이트 메모리 셀에 저장하는 EEPROM(Electrically Erasable Programmable Read Only Memory)이나 플래시(Flash) 메모리 등도 프로그램 기능만 삭제하면 오티피 메모리로 쓰일 수 있고, EPROM(Electrically Programmable ROM)도 외부 창을 제거하면 오티피 메모리로 쓰일 수 있다.

그러나 가장 흔하게 오티피 메모리로 사용하고 있는 것은 퓨즈(fuse) 방식이다. 퓨즈 방식이란 퓨즈가 끊어졌는지 이어졌는지에 따라 이진 정보를 판별하는 방식을 말한다. 더욱이 최근 들어, 엑스레이(X-ray) 라인 스캔센서나 PMIC (Power Management IC) 등에는 비휘발성 메모리를 내장시키고 있는데 이때에는 EEPROM이나 플래시 메모리는 내장할 때 별도의 제조공정이 추가되는 불편한 점이 있다. 그러므로, 엑스레인 라인 스캔센서나 PMIC 등에 내장되는 비휘발성 메모리는 추가 공정이 필요 없는 이퓨즈(electrical fuse, 이하 'efuse'라 칭함) 방식의 오티피 메모리가 많이 사용되고 있다.

이퓨즈 방식이란 퓨즈를 마련한 뒤, 이 퓨즈에 고전압을 가하여 퓨즈를 끊음(blowing)에 의해 프로그램하는 방식을 말하며, "Design and Measurement of a 1-kBit eFuse One-Time Programmable Memory IP Based on a BCD Process", IEICE Trans. Electron., vol. E93-C, no. 8, pp. 1365-1370, Aug. 2010에 그 기술이 공개되어 있다.

이퓨즈의 프로그램은 소스라인(Source Line)을 통해 5 V 정도의 전압을 공급하고 프로그램용 트랜지스터를 턴-온(turn-on)시키면 퓨즈 양단에 수 십 mA의 전류가 흐르고, 이 결과 전류경로가 파괴되도록 하는 것에 의해 구현된다. 이퓨즈의 프로그램 이전의 저항값은 50~100Ω 정도이지만, 프로그램된 이후의 저항값은 대개 수 십 ㏀ 이상이 된다. 예컨대 폭이 0.18 마이크로미터 정도의 폴리실리콘층이 이 같은 목적의 퓨즈에 적합하다. 참고로 프로그램 동작은 퓨징(fusing), 블로윙(blowing), 쓰기(writing) 등의 다양한 명칭으로도 쓰이나 오티피 메모리에서 있어서는 다 같은 동작을 의미한다.

요구된 사이즈의 이퓨즈 OTP 메모리를 구현하는 방법에는 여러 가지가 있을 수 있다. 예를 들어, 32 비트의 이퓨즈 OTP 메모리가 요구된 경우 이퓨즈 OTP 메모리 셀 어레이(efuse memory cell array)를 1행 × 32열로 배열하거나 4행 × 8열로 배열하여 구현할 수 있다.

일반적으로, 이퓨즈 OTP 메모리 장치에서 이퓨즈에 큰 프로그램 전류를 공급해 주기 위해 비교적 사이즈가 큰 구동트랜지스터를 구비한 소스라인 구동회로를 매 열(Column)마다 배치하여 열 방향으로 라우팅하게 된다. 따라서, 상기 구동 트랜지스터의 사이즈가 커질수록 상기 소스라인 구동회로의 레이아웃 면적이 커진다.

상기 소스라인 구동회로가 4행 × 8열의 배열구조를 갖는 이퓨즈 OTP 메모리에서는 8 개의 열(column)마다 배치되는 반면, 1행 × 32열의 배열구조를 갖는 이퓨즈 OTP 메모리에서는 32개 열마다 배치된다. 따라서, 동일하게 32비트의 이퓨즈 OTP 메모리라 할지라도 상기 열 방향으로 배치된 소스라인 구동회로 인하여, 4행 × 8열로 배열된 이퓨즈 OTP 메모리의 면적이 1행 × 32열로 배열된 이퓨즈 OTP 메모리의 면적보다 더 작게 된다.

도 1은 종래기술에 의한 이퓨즈 OTP 메모리 셀의 회로도로서 이에 도시한 바와 같이 프로그램용 트랜지스터(MN1), 리드용 트랜지스터(MN2) 및 이퓨즈(eFuse)를 포함한다.

이퓨즈 OTP 메모리 셀의 워드라인(WL)(Word-Line)을 구동하는 회로는 동작 모드에 따라 행 어드레스(row address)를 디코딩하여 리드워드라인(RWL)(Read Word-Line)과 쓰기워드라인(WWL)(Write Word-Line) 신호를 선택적으로 활성화시켜 준다.

이퓨즈(eFuse)에 대한 프로그램 모드에서, 프로그램하고자 하는 데이터에 따라 소스라인(SL)을 통해 5 V 또는 0 V의 전압을 공급하고 프로그램용 트랜지스터(MN1)를 턴온(turn-on)시킨다. 따라서, 상기 소스라인(SL)을 통해 5 V의 전압이 공급된 경우 이퓨즈(eFuse)의 양단에 급격한 전류가 흘러 이퓨즈(eFuse)가 끊어지게 되지만, 0 V의 전압이 공급된 경우에는 이퓨즈(eFuse)의 양단에 전류가 흐르지 않으므로 이퓨즈(eFuse)가 원래의 연결된 상태를 그대로 유지하게 된다.

프로그램 모드에서 상기 이퓨즈(eFuse)가 끊어졌다면(blown), 리드 모드에서 비트라인(BL)에 5 V의 프리차지(precharge) 전압을 공급하고 리드용 트랜지스터(MN2)의 게이트(리드워드라인(RWL))에 5 V의 전압을 공급하였을 때 비트라인(BL)의 전압은 프리차지된 전압인 5 V 그대로 머물러 있게 된다.

그러나, 프로그램 모드에서 상기 이퓨즈(eFuse)가 연결된 상태로 유지되었다면, 리드 모드에서 비트라인(BL)에 프리차지된 전압은 상기 리드용 트랜지스터(MN2), 이퓨즈(eFuse) 및 소스라인(SL)을 통해 방전된다.

따라서, 비트라인(BL)에 연결된 감지 증폭기는 이퓨즈(eFuse)의 끊어짐 또는 이어짐 상태에 따라 하이(High) 또는 로우(Low) 전압을 읽어낼 수 있게 된다.

이와 같이, 종래 기술에 의한 오티피 메모리 장치에서는 비트라인과 소스라인을 모두 열방향으로 배열하고, 프로그램 전류를 공급해 주는 소스라인 구동회로를 매 열마다 배치하여 소스라인을 열방향으로 라우팅하게 되어 있다.

따라서, 종래 기술에 의한 오티피 메모리 장치에서는 행의 개수가 열의 개수보다 작은 구조를 갖는 이퓨즈 OTP 메모리(예: 4행×8열 구조의 메모리)를 설계하는 경우, 큰 프로그램 전류를 공급해주는 소스라인 구동회로가 행의 개수보다 많은 개수의 열마다 배치되어 레이아웃 면적이 더욱 커지게 되는 문제점이 있다.

본 발명이 해결하고자 하는 과제는 행의 개수가 열의 개수보다 작은 구조를 갖는 이퓨즈 OTP 메모리를 설계할 때 소스라인을 열방향으로 라우팅하는 것이 아니라 행 방향으로 라우팅할 수 있도록 하여 레이아웃 면적을 많이 차지하는 소스라인 구동회로의 개수를 줄일 수 있도록 하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 오티피 메모리 장치는, 행의 개수가 열의 개수보다 작은 구조의 OTP(One-Time Programmable) 셀을 구비하고, 행 방향으로 라우팅되는 OTP 셀 어레이; 리드신호, 프로그램신호 및 테스트모드 인에이블신호에 따라 동작 모드에 적합한 내부 제어신호를 출력하는 제어 로직부; 상기 제어 로직부의 제어를 받아, 행 어드레스를 디코딩하여 상기 OTP 셀 어레이 상에서 선택된 행을 구동하기 위한 로우 드라이버; 상기 제어 로직부의 제어를 받아 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 출력하는 컬럼 디코더; 상기 디코딩된 열 어드레스에 따라 상기 OTP 셀 어레이 상에서 프로그램되는 열 중에서 해당 열을 구동하고, 프로그램되는 프로그램 데이터를 저장하는 데이터구동 및 래치부; 및 상기 OTP 셀 어레이상에서 비트라인의 데이터를 읽어내고, 상기 OTP 셀 어레이에 데이터가 정상적으로 프로그램되었는지의 여부를 확인하기 위해 이전에 상기 데이터구동 및 래치부에 저장된 프로그램 데이터와 현재 상기 OTP 셀 어레이에서 읽어낸 데이터가 일치하는지 비교하여 그에 따른 비교 결과를 출력하는 출력버퍼 및 비교기;를 포함한다.

본 발명은 행의 개수가 열의 개수보다 작은 구조를 갖는 이퓨즈 OTP 메모리를 설계할 때 소스라인을 열방향으로 라우팅하는 것이 아니라 행 방향으로 라우팅할 수 있도록 함으로써, 레이아웃 면적을 많이 차지하는 소스라인 구동회로의 개수가 줄어들고 이에 의해 이퓨즈 OTP IP의 레이아웃 면적이 줄어드는 효과가 있다.

예를 들어, 행의 개수가 열의 개수보다 작은 4행 × 8열의 셀 어레이를 갖는 이퓨즈 OTP IP를 구현할 때, 이퓨즈의 프로그램 전류를 공급하는 소스라인을 열 방향으로 라우팅 하는 대신 행 방향으로 라우팅 함으로써, 레이아웃 면적을 많이 차지하는 소스라인 구동회로 수를 8개에서 4개로 줄일 수 있는 효과가 있다.

그리고, 수 백 ㎂ 이상의 큰 리드 전류에 의해 블로윙되지 않은 이퓨즈가 일렉트로마이그레이션(EM) 현상에 의해 블로윙되는 현상을 방지하기 위하여 RWL 구동회로와 BL 풀-업 부하회로에 와이드 볼테이지 레인지(wide voltage range)의 VDD를 사용하는 대신 전압 변동이 작은 V2V(2V±10%) 전압을 사용함으로써, 블로윙되지 않은 이퓨즈에 흐르는 전류가 89.3㎂ 이내로 줄어들어 이퓨즈 OTP의 신뢰성이 확보되는 효과가 있다.

본 발명의 실시예에 따른 4행 × 8열의 32비트 이퓨즈 OTP IP의 레이아웃 면적은 120.1㎛ × 127.51㎛ 로 종래의 이퓨즈 OTP IP의 면적인 187.065㎛ × 94.525㎛에 비하여 13.4% 더 작은 이점이 있다.

도 1은 종래기술에 의한 이퓨즈 OTP 메모리 셀의 회로도이다.
도 2는 본 발명의 일실시에 따른 오티피 메모리 장치의 블록도이다.
도 3은 본 발명에 따른 전압 레귤레이터의 구현예를 나타낸 상세 회로도이다.
도 4는 본 발명에 따른 이퓨즈 오티피 메모리의 구현예를 보인 상세 블록도이다.
도 5는 본 발명에 따른 OTP 셀 어레이의 회로도이다.
도 6은 본 발명에 따른 OTP 셀 어레이상에서 단위 이퓨즈 메모리 셀의 회로도이다.
도 7은 본 발명에 따른 이퓨즈 메모리 셀의 레이아웃 이미지이다.
도 8은 데이터구동 및 래치부에 구비된 워드라인 구동회로도이다.
도 9는 데이터구동 및 래치부에 구비된 소스라인 구동회로도이다.
도 10은 출력버퍼 및 비교기에 구비된 출력버퍼의 회로도이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 프로그램 모드의 모의실험 결과를 나타낸 파형도이다.
도 12는 본 발명의 실시예에 따라 리드 모드에서 입력데이터가 '0'으로 프로그램된 경우의 모의실험 결과를 나타낸 파형도이다.
도 13은 본 발명에 따른 32비트 이퓨즈 OTP 메모리의 레이아웃 이미지이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명의 일실시에 따른 오티피 메모리 장치의 블록도로서 이에 도시한 바와 같이, 전압 레귤레이터(100) 및 이퓨즈(eFuse) 오티피 메모리(200)를 포함한다.

전압 레귤레이터(100)는 외부로부터 공급되는 기준전압(VREF_1V)을 이용하여 전원전압(VDD)을 레귤레이션한 2V2(2V±10%)(이하,'정전압'이라 칭함) 전압을 생성한다.

도 3은 상기 전압 레귤레이터(100)의 구현예를 나타낸 상세 회로도이다.

도 3을 참조하면, V2V의 기준전압(VREF_1V)으로 1V가 공급된다. 바이어스 기준전압(VBIAS_VREG)은 P 채널 모스트랜지스터(이하, 인용부호를 'MP'로 표기하고 '트랜지스터'라 칭함)(MP31,MP32) 및 N 채널 모스트랜지스터(이하, 인용부호를 'MN'으로 표기하고 '트랜지스터'라 칭함)(MN31, MN32)로 이루어진 전류미러의 바이어스 전류가 흐르는 트랜지스터(MN33)의 VGS(Gate-Source Voltage) 전압이다.

전압 레귤레이터(100)는 구동전압인 V2V와 VSS 사이에 직렬 연결된 다이오드형 트랜지스터(MN35,MN36)를 구비하므로, 정상상태에서 VREF_1V 전압과 VFB 전압은 같아진다.

이와 같이 VREF_1V 전압과 VFB 전압이 같아지면 V2V 전압은 VREF_1V 전압의 2배인 2V를 구동하게 된다.

V2V와 VSS 사이에 연결된 전하 저장 커패시터(charge reservoir capacitor)(CR31)는 V2V의 리플 전압(ripple voltage)을 줄이기 위한 것이다.

이퓨즈 오티피 메모리(200)는 상기 전압 레귤레이터(100)로부터 공급되는 정전압(V2V)을 이용하여 리드워드라인 구동회로와 비트라인 풀업 부하회로를 구동한다. 상기 이퓨즈 오티피 메모리(200)의 주요 특징은 아래의 표 1과 같다.

상기 이퓨즈 오티피 메모리(200)의 제조공정은 매그나칩반도체 0.18㎛ GF-ACL 공정을 이용하였으며, 내부에 구비된 이퓨즈 오티피 셀 어레이는 4행 × 8열로 구성되어 있다. 상기 이퓨즈 오티피 셀 어레이는 차동쌍(differential paired) 이퓨즈 오티피 셀 어레이에 비하여 셀 면적이 작은 듀얼 포트(dual port) 이퓨즈 오티피 셀을 사용하였으며, 이퓨즈 링크는 p 타입 폴리실리콘(p-polysilicon)을 사용하였다. 0.18㎛ GF-ACL 공정에서는 p 타입 폴리실리콘 이퓨즈가 n 타입 폴리실리콘(n-polysilicon) 이퓨즈보다 블로윙(blowing)이 잘 된다.

상기 이퓨즈 오티피 메모리(200)의 동작모드에는 프로그램모드, 리드(read) 모드 및 피브이알(PVR: Program-Verify-Read) 모드가 있다. 그리고, 상기 이퓨즈 오티피 메모리(200)의 프로그램 비트와 리드(read) 비트는 각각 1비트, 8비트이고 프로그램 시간은 200μs이다. 상기 이퓨즈 오티피 메모리(200)에서 사용되는 전원전압(VDD)으로써, 프로그램 모드인 경우 이퓨즈 링크에 충분한 프로그램 파워를 공급하기 위해 5.5V가 사용되며, 리드 모드인 경우 2.3~5.5V가 사용된다. 상기 이퓨즈 오티피 메모리(200)에 사용된 소자는 공정 비용을 줄이기 위해 1.8V의 로직 트랜지스터를 사용하지 않고 5V의 MOS 트랜지스터만 사용하였다.

도 4는 상기 이퓨즈 오티피 메모리(100)의 구현예를 보인 상세 블록도로서 이에 도시한 바와 같이 소정의 사이즈(예: 4행 × 8열)의 OTP 셀이 배열된 OTP 셀 어레이(110); 제어신호(RD, PGM, TM_EN)에 따라 동작 모드에 적합한 내부 제어신호를 출력하는 제어 로직부(120); 행 어드레스 A[4:3]를 디코딩하여 상기 OTP 셀 어레이(110)상에서 4개의 행 중 하나를 구동하는 로우 드라이버(row driver)(130); 상기 제어 로직부(120)의 제어를 받아 열 어드레스 A[2:0]를 디코딩하여 출력하는 컬럼 디코더(140); 디코딩된 열 어드레스에 따라 상기 OTP 셀 어레이(110)상에서 프로그램되는 8개의 열 중 한 열을 선택하고, 프로그램 데이터를 저장하는 데이터구동 및 래치부(150); 및 상기 OTP 셀 어레이(110)상에서 비트라인(BL)의 데이터를 읽어내고, 상기 OTP 셀 어레이에 데이터가 정상적으로 프로그램되었는지의 여부를 확인하기 위해 이전에 상기 데이터구동 및 래치부(150)에 저장된 프로그램 데이터와 상기 OTP 셀 어레이(110)에서 읽어낸 데이터가 일치하는지 비교하는 출력버퍼 및 비교기(160);를 포함한다.

OTP 셀 어레이(110)는 행의 개수가 열의 개수보다 작은 셀 어레이를 구비한다. 도 5는 상기 행의 개수가 열의 개수보다 작은 셀 어레이의 예로써, 4행 × 8열의 셀 어레이를 구비한 OTP 셀 어레이(110)를 나타낸 것이다. 도 5에서와 같이 OTP 셀 어레이(110)는 리드 워드라인 RWL[3:0], 소스라인 SL[3:0] 및 VSS는 행 방향으로 라우팅되고, 프로그램 데이터 PD[7:0]와 비트라인 BL[7:0]은 열 방향으로 라우팅 되어 있다.

이와 같이 OTP 셀 어레이(110)상의 이퓨즈(eFuse)에 프로그램 전류를 공급하는 소스라인(SL)을 열 방향으로 라우팅하는 것이 아니라 행 방향으로 라우팅 할 수 있게 함으로써, 레이아웃 면적을 많이 차지하는 SL 구동회로 수를 줄일 수 있고, 이에 의해 OTP 셀 어레이(110)의 레이아웃 면적을 줄일 수 있다.

도 6은 상기 도 5의 OTP 셀 어레이(110)상에서 단위 이퓨즈 메모리 셀의 회로도로서 이에 도시한 바와 같이, 프로그램용 트랜지스터(MN11), 리드용 트랜지스터(MN12) 및 이퓨즈(eFuse)를 포함한다. 상기 설명에서와 같이 비트라인(BL)은 열 방향으로 배열되고, 소스라인(SL)은 리드워드라인(RWL)과 같은 행 방향으로 배열된다.

도 7은 본 발명에 따른 이퓨즈 메모리 셀의 레이아웃 이미지를 나타낸 것으로 셀 사이즈는 8.51㎛ × 11.26㎛ (=95.8226㎛²)이다. 테스트모드 인에이블신호(TM_EN)는 피브이알 모드와 리드 모드를 구분해 주는 신호이다.

로우 드라이버(130)는 상기 제어로직부(120)의 제어하에 행 어드레스 A[4:3]를 디코딩하여 상기 OTP 셀 어레이(110)상에서 4개의 행 중 하나를 구동한다.

컬럼 디코더(140)는 소스라인 구동을 위하여, 상기 제어로직부(120)의 제어하에 열 어드레스 A[2:0]를 디코딩하여 디코딩된 열 어드레스를 데이터구동 및 래치부(150)에 출력한다.

데이터구동 및 래치부(150)는 상기 OTP 셀 어레이(110)에 배열된 다수의 이퓨즈 메모리 셀 중에서 임의의 이퓨즈 메모리 셀을 프로그램하기 위해 프로그램 모드를 수행하고자 하는 경우, 먼저 어드레스 A[4:0]와 입력데이터(DIN)을 인가한 상태에서 프로그램신호(PGM)를 0V에서 VDD로 활성화시킨다. 이에 의해 상기 도 6에서와 같은 일련의 프로그램 과정을 통해 해당 이퓨즈 메모리 셀이 프로그램된다. 상기 프로그램 모드에서 사용된 입력데이터(DIN)는 데이터구동 및 래치부(150)의 래치에 래치된다.

이후, 상기 데이터구동 및 래치부(150)가 상기 OTP 셀 어레이(110)에 대하여 리드모드를 수행하기 위해 리드신호(RD)를 VDD로 활성화시키면 액세스 시간이 경과된 후 8비트의 출력 데이터 DOUT[7:0]이 출력버퍼 및 비교기(160)를 통해 출력된다.

데이터구동 및 래치부(150)에 의한 이퓨즈 메모리 셀의 동작 모드별 셀 바이어스 조건은 아래의 [표 2]와 같으며, 이를 참조하여 듀얼포트 이퓨즈 셀 회로에서의 프로그램 모드와 리드 모드의 동작을 아래의 [표 2]를 참조하여 설명하면 다음과 같다.

프로그램 모드에서 이퓨즈(eFuse)를 '1'로 프로그램하는 경우 상기 데이터구동 및 래치부(150)에 의하여, 소스라인(SL)과 프로그램 데이터(PD)는 모두 VDD(=5.5V)로 구동된다. 이에 의해 상기 이퓨즈(eFuse)에 과전류가 흘러 상기 이퓨즈(eFuse)가 더멀 럽춰(thermal rupture)에 의해 블로윙(blowing) 된다.

그러나, 상기 이퓨즈(eFuse)가 '1'로 프로그램되는 것에서 제외된 경우 즉, 상기 이퓨즈(eFuse)가 배열된 행이 선택되지 않은 경우 상기 소스라인(SL)은 0V로 유지된다.

그리고, 입력데이터(DIN)가 '1'인 경우 상기 데이터구동 및 래치부(150)에 의하여 상기 프로그램 데이터(PD)가 VDD로 구동되지만, 입력데이터(DIN)가 '0'인 경우에는 상기 프로그램 데이터(PD)는 0V로 구동된다. 따라서, 상기 소스라인(SL)과 프로그램 데이터(PD) 중에서 어느 하나라도 0V로 공급되는 단위 이퓨즈 셀의 이퓨즈(eFuse)에는 프로그램 전류가 흐르지 않으므로 블로윙되지 않는다.

리드 모드에서 상기 데이터구동 및 래치부(150)에 의하여, 리드워드라인(RWL)은 V2V로 구동되고 행 어드레스(row address)에 상관없이 모든 소스라인(SL)은 0V로 구동된다. 따라서, 상기 프로그램 모드에서 '0'으로 프로그램된 셀은 이퓨즈(eFuse)가 전도 상태이므로 비트라인(BL)에 0V가 출력되는 반면, '1'로 프로그램된 셀은 고저항 상태이므로 비트라인(BL)에 V2V가 출력된다.

상기 데이터구동 및 래치부(150)는 상기와 같은 프로그램모드, 리드 모드 및 피브이알 모드를 수행하기 위하여 워드라인 구동회로 및 센스라인 구동회로를 구비한다.

도 8은 상기 데이터구동 및 래치부(150)에 구비된 워드라인 구동회로도로서 이에 도시한 바와 같이, 행어드레스 A[4:3]를 반전시켜 출력하는 인버터(I11), 워드라인인에이블바 프로그램신호(WLENb_PGM)와 상기 인버터(I11)의 출력신호를 노아연산하는 노아게이트(NOR11), 상기 노아게이트(NOR11)의 출력신호를 반전시켜 출력하는 인버터(I12), 상기 인버터(I12)의 출력신호를 반전시켜 소스라인(SL)에 출력하는 인버터(I13) 및 상기 인버터(I11)의 출력신호와 워드라인인에이블바 리드신호(WLENb_RD)를 노아연산하여 그에 따른 리드워드라인신호(RWL)를 출력하는 노아게이트(NOR2)를 구비한다.

도 8을 참조하면, 프로그램 모드로 진입하면 워드라인인에이블바 프로그램신호(WLENb_PGM)가 0V로 공급되고, 행 어드레스 A[4:3] 중에서 선택된 소스라인(SL)에 공급되는 행 어드레스만 '1'로 공급된다. 따라서, 소스라인(SL)이 선택된 경우 인버터(I11)에 공급되는 행 어드레스가 '1'로 공급되므로 이 때 상기 인버터(I11)의 출력단자에 '0'이 출력된다. 이에 따라 노아게이트(NOR11)의 출력단자에 '1'이 출력되고, 이는 인버터(I12),(I13)를 통해 소스라인(SL)에 공급된다. 이에 따라, 소스라인(SL)이 선택된 경우 상기 소스라인(SL)가 로직 '1'즉, 5V로 구동된다. 그러나, 선택되지 않은 소스라인(SL)은 상기와 같은 경로를 통해 0V로 유지된다. 이때, 워드라인인에이블바 리드신호(WLENb_RD)는 VDD 레벨로 유지되므로 프로그램 모드에서 노아게이트(NOR12)의 출력단자에 출력되는 리드워드라인신호(RWL)가 '0'으로 유지된다.

그리고, 리드 모드와 피브이알 모드에서 선택된 리드워드라인(RWL)은 V2V(=2Vㅁ10%)로 구동되고 선택되지 않은 리드워드라인(RWL)은 0V로 유지된다.

상기 OTP 셀 어레이(110)가 2.3V~5.5V의 넓은 동작 전압 범위를 갖도록 설계할 경우, 2.3V의 낮은 전압(low VDD) 조건에서 포스트 프로그램(post-program) 저항이 수 십 ㏀ 정도인 이퓨즈를 데이터 '1'로 센싱하도록 비트라인 풀-업 부하를 사용하게 되면 5.5V의 VDD에서 프로그램되지 않은 이퓨즈 셀을 리드할 때 리드워드라인(RWL)이 0V에서 VDD로 활성화(activation) 되면서 블로윙되지 않은 이퓨즈를 통해 비교적 큰 전류가 흐른다.

이와 같은 경우 블로윙되지 않은 이퓨즈가 일렉트로마이그레이션(EM: Electro-M igration) 현상에 의해 블로윙되는 현상이 일어날 수 있다.

이를 감안하여 상기 데이터구동 및 래치부(150)에 구비된 리드워드라인(RWL) 구동회로와 비트라인 풀업 부하회로가 와이드 볼테이지 레인지(wide voltage range)의 VDD를 사용하는 대신 도 3과 같은 전압 레귤레이터(100)로부터 출력되는 전압변동이 작은 V2V를 사용하도록 하였다. 이렇게 함으로써 블로윙 되지 않은 이퓨즈에 흐르는 전류가 줄어들고 이에 의해 OTP 셀 어레이(110)의 신뢰성을 확보할 수 있다. 도 9는 상기 데이터구동 및 래치부(150)에 구비된 소스라인 구동회로도로서 이에 도시한 바와 같이, 내부 프로그램신호(IPGM)와 행 어드레스신호 A[2:0]를 낸드연산하여 그에 따른 데이터래치바 신호(DLb)를 출력하는 낸드게이트(ND21), 상기 낸드게이트(ND21)의 출력신호를 반전시켜 데이터래치 신호(DL)를 출력하는 인버터(I21), 상기 데이터래치 신호(DL)와 입력데이터(DIN)를 낸드연산하는 낸드게이트(ND22) 및 상기 낸드게이트(ND22)의 출력신호를 반전시켜 프로그램데이터(PD)로 출력하는 인버터(I22)를 구비한다.

도 9를 참조하면, SL 구동 회로는 프로그램 모드에서 행 어드레스신호 A[2:0]를 디코딩하여 프로그램 되는 열의 데이터래치신호(DL)만 VDD 전압으로 공급한다. 선택되는 열의 프로그램데이터(PD)는 입력데이터(DIN)가 VDD인 경우 VDD로 공급하고, 입력데이터(DIN)가 0V인 경우에는 0V로 공급한다. 프로그램되지 않는 소스라인신호(SL)는 0V를 유지하도록 하고, 리드 모드에서는 상기 내부 프로그램신호(IPGM)가 0V이므로 프로그램데이터(PD)는 0V를 유지하도록 한다.

출력버퍼 및 비교기(160)는 프로그램 모드에서 상기 OTP 셀 어레이(110)에 데이터가 정상적으로 프로그램되었는지 확인하는 피브이알 모드를 수행한다. 출력버퍼 및 비교기(160)에서 비교기는 프로그램 모드가 수행된 후 피브이알 모드가 수행될 때, 동적 의사 엔모스(dynamic pseudo NMOS) 로직회로를 이용하여 프로그램 모드에서 내부의 래치에 래치된 프로그램 데이터와 리드모드에서 선택된 이퓨즈 메모리 셀의 리드 데이터를 비교하여 그 비교 결과를 패스페일바(Pass Fail bar)신호(PFb)로 출력한다.

예를 들어, 상기 비교기는 PD[7:0]와 DOUT[7:0]를 해당 비트끼리 비교하였을 때 모든 비트가 일치하는 경우 이는 정상적으로 프로그램된 것을 의미하므로 패스페일바 신호(PFb)를 '1'로 출력하고, 8비트 중 한 비트 이상이 불일치하면 '0'를 출력한다.

도 10은 상기 출력버퍼 및 비교기(160)에 구비된 출력버퍼의 회로도이다. 도 10을 참조하면, 출력버퍼에서, 리드 모드와 피브이알 모드에서 비트라인 프리차지 신호(BL_PCG)에 의해 비트라인(BL)은 0V로 프리차징 된다.

이퓨즈 메모리 셀의 리드워드라인(RWL) 전압이 V2V로 활성화되면 비트라인 풀-업 부하 트랜지스터(MP91 또는 MP92)에 의해 비트라인(BL)은 V2V로 풀-업 된다. 이퓨즈 메모리 셀의 데이터가 비트라인(BL)에 충분히 전달되면 출력버퍼는 센스증폭기인에이블바신호(Sense Amplifier ENable bar)(SAENb)가 0V로 활성화된 뒤 V2V 또는 0V인 비트라인(BL) 전압을 센싱하여 센싱된 데이터를 출력포트(DOUT)에 출력한다.

그런데, 상기 이퓨즈 메모리 셀은 데이터 리텐션(retention) 시간동안 프로그램된 이퓨즈 링크의 저항이 줄어드는 경우를 고려한 가변 풀-업 부하 회로를 사용하였다. 이퓨즈를 프로그램한 후 피브이알 모드에서는 가변 풀-업 부하 트랜지스터 중 트랜지스터(MP91)만 턴온시켜 이퓨즈 저항이 정상적으로 프로그램 되었는지 테스트한다. 그리고 리드 모드에서는 상기 트랜지스터(MP91)보다 풀-업 저항이 작은 트랜지스터(MP92)만 턴온시켜 프로그램된 이퓨즈 저항값이 조금만 변동되더라도 비트라인(BL)이 풀-업되어 정상적인'1' 데이터로 센싱할 수 있게 된다. 이에 따라, 피브이알 모드와 리드 모드에서 센싱 가능한 이퓨즈 저항의 차이 값이 데이터 리텐션 시간동안 출력버퍼에서의 비트라인 센싱 마진 저항값이 된다.

PMIC용 OTP 설계에서 VDD_PD 신호는 파워-업(power-up) 시 전압 레귤레이터(100)에서 V2V가 만들어지기 이전에 V2V를 VDD로 레벨을 변환하는 레벨 변환 회로의 레벨 변환기에서 단락 회로 전류(short-circuit current)가 흐르는 것을 방지하기 위하여 필요하다. 그러나, 라인스캔센서에서는 VDD가 파워-업(power-up)되면서 V2V는 동시에 만들어지므로 상기 레벨 변환 회로에서 VDD_PD 신호를 이용한 단락 회로 전류를 차단할 필요는 없다.

본 발명에서는 매그나칩반도체 0.18㎛ GF-ACL 공정 기반의 32비트 이퓨즈 OTP 메모리를 설계하였다. 아래의 [표 3]은 공급전압인 VDD, 기준전압인 VREF_1V, 바이어스 전류인 IREF_2㎂, 온도, 모델 파라미터별 전압 레귤레이터(100)의 출력전압 V2V에 대한 모의 실험 결과이다. 여기서, VDD는 2.3V와 5.5V, VREF_1V는 0.9V, 1V, 1.1V이며, 온도는 -5℃, 25℃, 60℃이다. 모델 파라미터는 SS, SF, TT, FS, FF이다. 모의 실험 결과 V2V 전압은 각각 1.795V~2.208V로 목표 전압인 1.8V~2.2V에 근접한 것을 볼 수 있다.

[표 3]에서와 같이 2.3V~5.5V의 넓은 동작전압 영역을 갖는 이퓨즈 OTP를 설계하는 경우 2.3V의 로우 VDD 조건에서 포스트 프로그램(post-program) 저항이 수 십 ㏀ 정도인 프로그램된 이퓨즈를 데이터 '1'로 센싱하도록 BL 풀-업 부하를 사용하게 되면 5.5V의 VDD에서 프로그램되지 않은 이퓨즈 셀을 읽을 때 RWL 전압이 VDD로 활성화되면서 블로윙되지 않은 이퓨즈를 통해 큰 전류가 흐르게 된다. 이 때 큰 전류에 의해 블로윙되지 않은 eFuse는 EM 현상에 의해 블로윙되는 현상이 일어날 수 있다.

아래의 [표 4]는 프로그램되지 않은 이퓨즈 링크의 리드(read) 전류에 대한 종래 회로의 모의실험 결과를 보여주고 있으며, FF 모델 파라미터, -5℃에서의 read 전류는 586㎂로 크게 흐르는 것을 볼 수 있다. 이를 감안하여 본 발명의 실시예에서는 도 8과 도 10의 회로를 이용하여, RWL과 BL 풀-업 부하는 와이드 볼테지 레인지(wide voltage range)의 VDD를 사용하는 대신 전압 변동이 작은 V2V를 사용함으로써, 블로윙되지 않은 이퓨즈에 흐르는 전류를 89.3㎂ 이내로 줄일 수 있게 하고, 이에 의해 이퓨즈 OTP의 신뢰성이 확보되도록 하였다.

아래의 [표 5]는 프로그램된 이퓨즈 링크의 센싱 저항에 대한 모의실험 결과이다. 가변 풀-업 부하 회로를 사용하므로 VDD=5.5V, VREF=0.9V, FS(Fast NMOS, Slow PMOS) 모델 파라미터, -5℃의 PVR 모드와 리드 모드에서의 이퓨즈 센싱 저항은 각각 59kΩ, 21kΩ으로 모의실험 되었다. 이 경우 프로그램된 이퓨즈 저항이 10년 동안 38kΩ 정도 떨어지지 않는 이상 정상적으로 센싱이 가능하다. 그리고 PVR 모드의 VDD 전압은 이퓨즈 OTP의 한 바이트를 프로그램한 뒤 바로 PVR 모드를 수행해야 하므로 프로그램 모드의 VDD 전압인 5.5V를 사용하였다.

아래의 [표 6]은 프로그램된 이퓨즈 링크의 센싱 저항에 대한 모의실험 결과를 나타낸 것이다.

도 11a 및 도 11b는 본 발명의 실시예에 따른 프로그램 모드의 모의실험 결과를 나타낸 파형도이다. 먼저, 어드레스신호 A[4:0]를 인가한 상태에서 프로그램신호(PGM)가 '하이'로 활성화 되면 입력데이터(DIN)가 '1'인 경우 도 11a에서와 같이 선택된 이퓨즈 셀의 소스라인(SL)과 프로그램데이터(PD)는 모두 '하이'가 되어 도 6의 트랜지스터(MN3)를 통해 프로그램 전류가 흐르게 되고, 이에 의해 이퓨즈(eFuse)가 블로윙된다. 반면 입력데이터(DIN)가 '0'인 경우에는 도 11b에서와 같이 소스라인(SL)은 '하이'이지만 프로그램데이터(PD)는 '로우'가 되어 상기 트랜지스터(MN3)가 오프되고, 이에 의해 이퓨즈(eFuse)에 프로그램 전류가 흐르지 않게 된다. 이와 같이 이퓨즈(eFuse)에 프로그램 전류가 흐르지 않으면 블로윙되지 않는다.

도 12는 본 발명의 실시예에 따라, 리드 모드에서 입력데이터(DIN)가 '0'으로 프로그램된 경우의 모의실험 결과를 나타낸 것이다.

본 발명의 실시예에 따른 4행 × 8열의 32비트 이퓨즈 OTP IP의 레이아웃 면적은 도 13에서 보는바와 같이 120.1㎛ × 127.51㎛(=0.01531㎜²)로 종래의 이퓨즈 OTP IP의 면적인 187.065㎛ × 94.525㎛(=0.01768㎜²)보다 13.4% 더 작은 것을 확인하였다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

100 : 전압 레귤레이터 110 : OTP 셀 어레이
120 : 제어 로직부 130 : 로우 드라이버
140 : 컬럼 디코더 150 : 데이터구동 및 래치부
160 : 출력버퍼 및 비교기 200 : 이퓨즈 OTP 메모리

Claims

행의 개수가 열의 개수보다 작은 구조의 OTP(One-Time Programmable) 셀을 구비하고, 행 방향으로 라우팅되는 OTP 셀 어레이;
리드신호, 프로그램신호 및 테스트모드 인에이블신호에 따라 동작 모드에 상응되는 내부 제어신호를 출력하는 제어 로직부;
상기 제어 로직부의 제어를 받아, 행 어드레스를 디코딩하여 상기 OTP 셀 어레이 상에서 선택된 행을 구동하기 위한 로우 드라이버;
상기 제어 로직부의 제어를 받아 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 출력하는 컬럼 디코더;
상기 디코딩된 열 어드레스에 따라 상기 OTP 셀 어레이 상에서 프로그램되는 열 중에서 해당 열을 구동하고, 프로그램되는 프로그램 데이터를 저장하는 데이터구동 및 래치부; 및
상기 OTP 셀 어레이상에서 비트라인의 데이터를 읽어내고, 상기 OTP 셀 어레이에 데이터가 정상적으로 프로그램되었는지의 여부를 확인하기 위해 이전에 상기 데이터구동 및 래치부에 저장된 프로그램 데이터와 현재 상기 OTP 셀 어레이에서 읽어낸 데이터가 일치하는지 비교하여 그에 따른 비교 결과를 출력하는 출력버퍼 및 비교기;를 포함하되,
상기 OTP 셀 어레이는 전압 레귤레이터로부터 공급되는 V2V(2V±10%) 전압을 이용하여 내부의 리드워드라인 구동회로 및 비트라인 풀업 부하회로를 구동하는 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 OTP 셀 어레이는 4행×8열의 셀 어레이를 포함하는 것을 특징으로 하는 오티피 메모리 장치.
삭제
제1항에 있어서, 상기 OTP 셀 어레이는
리드 워드라인과 소스라인이 행 방향으로 라우팅되고, 프로그램 데이터와 비트라인은 열 방향으로 라우팅되는 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 OTP 셀 어레이는
프로그램용 트랜지스터, 리드용 트랜지스터 및 이퓨즈를 구비하는 단위 이퓨즈 메모리 셀들을 포함하되, 비트라인은 열 방향으로 배열되고, 소스라인은 리드워드라인과 같은 행 방향으로 배열된 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 OTP 셀 어레이는
데이터 리텐션(retention) 시간동안 프로그램된 이퓨즈 링크의 저항이 줄어드는 것에 대응하기 위한 가변 풀-업 부하 회로를 구비한 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 데이터구동 및 래치부는
행어드레스를 반전시켜 출력하는 제1인버터;
워드라인인에이블바 프로그램신호와 상기 제1인버터의 출력신호를 노아연산하는 제1노아게이트;
상기 제1노아게이트의 출력신호를 반전시켜 출력하는 제2인버터;
상기 제2인버터의 출력신호를 반전시켜 소스라인에 출력하는 제3인버터; 및
상기 제1인버터의 출력신호와 워드라인인에이블바 리드신호를 노아연산하여 그에 따른 리드워드라인신호를 출력하는 제2노아게이트;를 포함하는 워드라인 구동회로를 구비한 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 데이터구동 및 래치부는
내부 프로그램신호와 행 어드레스신호를 낸드연산하여 그에 따른 데이터래치바 신호를 출력하는 제1낸드게이트;
상기 제1낸드게이트의 출력신호를 반전시켜 데이터래치 신호로 출력하는 제1인버터;
상기 데이터래치 신호와 입력데이터를 낸드연산하는 제2낸드게이트; 및
상기 제2낸드게이트의 출력신호를 반전시켜 프로그램데이터로 출력하는 제2인버터;를 포함하는 소스라인 구동회로를 구비한 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 출력버퍼 및 비교기는
상기 OTP 셀 어레이에 배열된 이퓨즈 메모리 셀(electrical fuse memory cell)의 리드워드라인 전압이 V2V(2V±10%) 전압으로 활성화될 때 비트라인을 V2V 전압으로 풀-업시키는 풀-업 부하 트랜지스터를 구비한 것을 특징으로 하는 오티피 메모리 장치.
제1항에 있어서, 상기 출력버퍼 및 비교기는
비트라인이 V2V(2V±10%) 전압으로 풀-업되어 이퓨즈 메모리 셀(electrical fuse memory cell)의 데이터가 비트라인에 전달되고,
센스증폭기인에이블바신호가 0V로 활성화된 후 상기 비트라인의 전압을 센싱하여 센싱된 데이터를 출력포트에 출력하는 것을 특징으로 하는 오티피 메모리 장치.