KR102508312B1 - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 제 1 메모리 셀 어레이, 제 2 메모리 셀 어레이 및 데이터 센싱 회로를 포함할 수 있다. 상기 제 1 메모리 셀 어레이는 제 1 복수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀을 포함할 수 있다. 상기 제 2 메모리 셀 어레이는 제 2 복수의 워드라인 및 상기 비트라인 사이에 연결된 복수의 메모리 셀을 포함할 수 있다. 상기 데이터 센싱 회로는 파워 업 신호에 기초하여 센싱 구간 및 래치 구간을 정의하고, 상기 센싱 구간에서 상기 비트라인과 연결되는 센싱 노드를 프리차지시키고 상기 센싱 노드의 전압 레벨을 감지 증폭하며, 상기 래치 구간에서 상기 감지 증폭된 신호를 래치하여 출력 신호를 생성할 수 있다.

Description

비휘발성 메모리 장치 및 이의 동작 방법 {NONVOLATILE MEMORY APPRATUS, AND OPERATING METHOD THEREOF}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 비휘발성 메모리 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 상기 반도체 장치들은 내부에 비휘발성 메모리 장치를 구비하여 상기 반도체 장치들의 동작과 관련된 정보를 저장할 수 있다. 상기 비휘발성 메모리 장치는 ROM (Read Only Memory)일 수 있고, PROM (Progrmmable Read Only Memory), EPROM (Erasable Programmable Read Only Memory), EEPROM (Electrically Erase and Programmable Read Only Memory), OTP (One Time Programmable) 메모리 등을 포함할 수 있다.
위와 같은 비휘발성 메모리 장치 중에서 OTP 메모리는 메모리 셀 어레이로서 퓨즈 어레이를 구비하고 있다. 상기 퓨즈 어레이는 복수의 퓨즈를 구비하고, 퓨즈의 프로그램 상태에 따라 다양한 데이터를 저장할 수 있다. 상기 퓨즈는 물리적 퓨즈와 전기적 퓨즈를 포함할 수 있다. 이 중 전기적 퓨즈는 반도체 장치 기술분야에서 널리 사용되고 있다. 안티 퓨즈는 상기 전기적 퓨즈의 대표적인 예이다. 상기 안티 퓨즈는 전기적 신호에 의해 프로그래밍될 수 있다. MOS 트랜지스터를 사용하는 안티 퓨즈는 MOS 트랜지스터의 게이트 옥사이드를 브레이크 다운(breakdown) 시킴으로써 프로그래밍될 수 있다. 상기 안티 퓨즈에 저장된 데이터는 상기 안티 퓨즈의 브레이크 다운 상태가 감지되어 리드될 수 있다.
본 발명의 실시예는 적어도 2가지 서로 다른 특성의 정보를 저장하는 비휘발성 메모리 셀 어레이를 제공할 수 있고, 상기 비휘발성 메모리 셀 어레이에 저장된 데이터를 정확하게 리드할 수 있는 데이터 센싱 회로 및 방법을 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 제 1 복수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀을 포함하는 제 1 메모리 셀 어레이; 제 2 복수의 워드라인 및 상기 비트라인 사이에 연결된 복수의 메모리 셀을 포함하는 제 2 메모리 셀 어레이; 파워 업 신호에 기초하여 센싱 구간 및 래치 구간을 정의하고, 상기 센싱 구간에서 상기 비트라인과 연결되는 센싱 노드를 프리차지시키고 상기 센싱 노드의 전압 레벨을 감지 증폭하며, 상기 래치 구간에서 상기 감지 증폭된 신호를 래치하여 출력 신호를 생성하는 데이터 센싱 회로를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 비트라인을 통해 센싱 노드와 연결되는 제 1 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 파워 업 신호에 기초하여 센싱 인에이블 신호를 생성하는 단계; 상기 센싱 인에이블 신호에 기초하여 상기 센싱 노드와 기준전압의 레벨을 비교하여 증폭 신호를 생성하는 단계; 상기 센싱 인에이블 신호의 인에이블 구간 중에 인에이블되는 래치 인에이블 신호를 생성하는 단계; 및 상기 래치 인에이블 신호에 기초하여 상기 증폭 신호를 래치하여 출력 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예는 비휘발성 메모리 셀 어레이에 저장된 데이터를 정확하게 리드하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 제 1 센스앰프의 구성을 보여주는 도면,
도 3은 도 1에 도시된 센싱 제어 신호 생성 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 펄스 생성기의 구성을 보여주는 도면,
도 5는 도 3에 도시된 센싱 인에이블 신호 생성기의 구성을 보여주는 도면,
도 6은 도 3에 도시된 래치 인에이블 신호 생성기의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110)를 포함할 수 있다. 상기 메모리 셀 어레이(110)는 복수의 워드라인 및 복수의 비트라인을 포함할 수 있고, 상기 복수의 워드라인 및 복수의 비트라인이 교차하는 지점에 각각 연결되는 복수의 메모리 셀을 포함할 수 있다. 상기 메모리 셀은 비휘발성 메모리 셀을 포함할 수 있다. 예를 들어, 상기 메모리 셀은 퓨즈일 수 있고, 상기 퓨즈는 전기적 퓨즈 및/또는 안티 퓨즈를 포함할 수 있다. 하지만, 메모리 셀의 종류를 한정하려는 것은 아니며, 상기 메모리 셀은 공지된 어떠한 비휘발성 메모리 셀도 포함할 수 있다. 상기 메모리 셀 어레이(110)는 제 1 메모리 셀 어레이(111) 및 제 2 메모리 셀 어레이(112)를 포함할 수 있다. 상기 제 1 메모리 셀 어레이(111)는 복수의 워드라인(SWL<0:7>) 및 비트라인(BLn, n은 0이상의 정수)을 포함할 수 있다. 상기 제 2 메모리 셀 어레이(112)는 복수의 워드라인(AWL) 및 상기 비트라인(BLn)을 포함할 수 있다.
상기 제 1 및 제 2 메모리 셀 어레이(111, 112)는 비트라인을 공유할 수 있다. 즉, 상기 제 1 메모리 셀 어레이(111)의 워드라인(SWL<0:7>) 및 상기 제 2 메모리 셀 어레이(112)의 워드라인(AWL)은 상기 비트라인(BLn)과 공통 연결될 수 있다. 상기 제 1 메모리 셀 어레이(111)는 제 1 정보를 저장할 수 있고, 상기 제 2 메모리 셀 어레이(112)는 제 2 정보를 저장할 수 있다. 상기 제 1 정보는 상기 제 2 정보와 동일한 종류의 데이터일 수 있고, 서로 상이한 데이터일 수도 있다. 예를 들어, 상기 제 1 정보는 상기 비휘발성 메모리 장치(100)를 포함하는 반도체 장치의 동작 설정 정보일 수 있다. 상기 제 2 정보는 상기 반도체 장치의 결함 및/또는 리페어 정보를 저장할 수 있다. 예를 들어, 상기 제 1 정보는 상기 제 2 정보에 따라 상기 제 2 메모리 셀 어레이(112)에 데이터를 프로그래밍하거나 상기 제 2 메모리 셀 어레이(112)에 저장된 데이터를 리드할 때 사용되는 전압의 레벨을 설정하는 정보를 포함할 수 있다.
제 1 메모리 셀 어레이(111)는 제 1 내지 제 8 메모리 셀(S0-S7)을 포함할 수 있다. 상기 제 1 메모리 셀 어레이(111)에 포함되는 메모리 셀은 예시적으로 설명된 것이며, 메모리 셀의 개수를 한정하려는 의도는 아니다. 상기 제 1 내지 제 8 메모리 셀(S0-S7)은 하나의 그룹을 형성할 수 있다. 예를 들어, 상기 제 1 내지 제 8 메모리 셀(S0-S7)의 임피던스 및/또는 저항 값이 조합되어 하나의 데이터를 구성할 수 있다. 도시되지는 않았지만, 상기 제 1 메모리 셀 어레이(111)는 복수의 그룹을 형성하는 메모리 셀을 더 포함할 수 있다. 상기 제 1 메모리 셀 어레이(111)의 메모리 셀들은 각각 할당된 프로그램 신호(SPG<0:7>)를 수신하고, 워드라인 선택신호를 수신하거나 워드라인(SWL<0:7>)과 연결될 수 있다. 상기 프로그램 신호(SPG<0:7>)는 상기 메모리 셀(S0-S7)을 프로그래밍하거나 리드하기 위해 인가될 수 있는 신호일 수 있다. 상기 프로그램 신호(SPG<0:7>)는 상기 메모리 셀(S0-S7)을 프로그래밍하기 위해 제 1 소정 전압 레벨을 가질 수 있고, 상기 메모리 셀(S0-S7)의 상태를 리드하기 위해 상기 메모리 셀(S0-S7)을 통해 전류가 흐를 수 있도록 제 2 소정 전압 레벨을 가질 수 있다. 상기 제 1 소정 전압 레벨은 상기 제 2 소정 전압 레벨과 동일하거나 높을 수 있다. 상기 워드라인(SWL<0:7>)이 인에이블되면, 상기 메모리 셀(S0-S7)을 비트라인(BLn)과 각각 연결할 수 있다. 상기 제 1 메모리 셀(S0)은 제 1 프로그램 신호(SPG<0>)를 수신하고, 제 1 워드라인(SWL<0>)과 연결될 수 있다. 상기 제 8 메모리 셀(S7)은 제 8 프로그램 신호(SPG7)를 수신하고, 제 8 워드라인(SWL<7>)과 연결될 수 있다.
상기 제 2 메모리 셀 어레이(112)는 메모리 셀(Am, m은 0 이상의 정수)을 포함할 수 있다. 상기 메모리 셀(Am)은 또 다른 프로그램 신호(APG)를 수신하고, 상기 워드라인(AWL)과 연결될 수 있다. 상기 제 1 및 제 8 프로그램 신호(SPG<0:7>)와 상기 또 다른 프로그램 신호(APG)는 서로 다른 어드레스 신호에 기초하여 생성될 수 있다. 또한, 상기 제 1 및 제 8 워드라인(SWL<0:7>)과 상기 워드라인(AWL)은 서로 다른 어드레스 신호에 기초하여 인에이블될 수 있다. 상기 비휘발성 메모리 장치(100)는 제 1 로우 선택 회로(121) 및 제 2 로우 선택 회로(122)를 포함할 수 있다. 상기 제 1 로우 선택 회로(121)는 상기 제 1 및 제 8 프로그램 신호(SPG<0:7>)를 생성하고, 상기 제 1 및 제 8 워드라인(SWL<0:7>)을 인에이블시킬 수 있다. 상기 제 2 로우 선택 회로(122)는 상기 또 다른 프로그램 신호(APG)를 생성하고 상기 워드라인(AWL)을 인에이블시킬 수 있다. 상기 메모리 셀들(S0-S7, Am)은 상기 프로그램 신호(SPG<0:7>, APG)에 기초하여 프로그래밍될 수 있다. 예를 들어, 상기 메모리 셀들(S0-S7, Am)은 서로 다른 저항 값으로 설정되어 데이터를 저장할 수 있다. 예를 들어, 상기 메모리 셀들(S0-S7, Am)이 전기적 퓨즈 및/또는 안티 퓨즈일 때, 상기 메모리 셀들(S0-S7, Am)이 럽쳐되면 저저항 상태가 될 수 있고, 럽쳐되지 않으면 고저항 상태가 될 수 있다. 따라서, 상기 메모리 셀들(S0-S7, Am)에 저장된 데이터를 리드할 때, 상기 메모리 셀들(S0-S7, Am)의 저항 상태에 따라 상기 비트라인(BLn)을 통해 흐르는 전류 및/또는 전압이 변화될 수 있다. 상기 비휘발성 메모리 장치(100)는 컬럼 선택 회로(123)를 포함할 수 있다. 상기 컬럼 선택 회로(123)는 상기 메모리 셀 어레이(110)에 포함된 복수의 비트라인 중 하나를 선택하고, 선택된 비트라인을 센싱 노드(SN)와 연결시킬 수 있다. 예를 들어, 상기 컬럼 선택 회로(123)는 어드레스 신호에 기초하여 상기 비트라인(BLn)을 선택하고, 상기 비트라인(BLn)을 상기 센싱 노드(SN)와 연결할 수 있다. 상기 비트라인(BLn)이 선택되면, 상기 센싱 노드(SN)의 전압 레벨은 상기 비트라인(BLn)의 전압 레벨에 따라 변화될 수 있다.
도 1에서, 상기 비휘발성 메모리 장치(100)는 데이터 센싱 회로(130)를 포함할 수 있다. 상기 데이터 센싱 회로(130)는 상기 비트라인(BLn)을 통해 상기 제 1 메모리 셀 어레이(111)의 메모리 셀(S0-S7)에 저장된 데이터를 리드하여 출력 신호(SOUT)를 생성할 수 있다. 상기 데이터 센싱 회로(130)는 상기 비휘발성 메모리 장치(100)가 파워 업 된 후, 복수의 동작 구간을 정의하여 상기 메모리 셀 어레이(110)에 저장된 데이터를 리드할 수 있다. 예를 들어, 상기 데이터 센싱 회로(130)는 파워 업 신호(PWRUP)에 기초하여 센싱 구간 및 래치 구간을 정의할 수 있다. 상기 래치 구간은 상기 센싱 구간 이내일 수 있다. 상기 래치 구간은 상기 센싱 구간 중에 발생될 수 있다. 상기 데이터 센싱 회로(130)는 상기 센싱 구간에서 상기 제 1 메모리 셀 어레이(111)의 메모리 셀(S0-S7)에 저장된 데이터를 감지 증폭할 수 있다. 이 때, 상기 데이터 센싱 회로(130)는 상기 센싱 노드(SN)를 프리차지시킬 수 있다. 상기 센싱 노드(SN)를 프리차지시키는 구동력은 상기 메모리 셀(S0-S7)에 저장된 데이터에 따라 비트라인(BLn) 및 센싱 노드(SN)의 전압 레벨이 변화되는 구동력보다 충분히 작을 수 있다. 상기 데이터 센싱 회로(130)는 상기 메모리 셀(S0-S7)에서 게이트 리키지(gate leakage)에 의해 비트라인(BLn)의 전압 레벨이 비정상적으로 변화되는 것을 방지하기 위해 상기 프리차지 동작을 수행할 수 있다. 상기 데이터 센싱 회로(130)는 상기 게이트 리키지를 보상할 수 있을 정도의 구동력으로 프리차지 동작을 수행하여, 상기 메모리 셀(S0-S7)의 저항 값에 의한 상기 비트라인(BLn) 및 상기 센싱 노드(SN)의 전압 레벨 변화를 감지 증폭할 수 있다. 상기 데이터 센싱 회로(130)는 래치 구간에서 상기 감지 증폭된 신호를 래치하여 출력 신호(SOUT)를 생성할 수 있다.
도 1에서, 상기 데이터 센싱 회로(130)는 부트업 제어 회로(131), 센싱 제어신호 생성 회로(132) 및 제 1 센스앰프(133)를 포함할 수 있다. 상기 부트업 제어 회로(131)는 제 1 전원전압(VDD1)을 수신하여 상기 파워 업 신호(PWRUP)를 생성할 수 있다. 상기 제 1 전원전압(VDD1)은 상기 비휘발성 메모리 장치(100) 및 상기 비휘발성 메모리 장치(100)를 포함하는 반도체 장치의 전원전압으로서, 외부 전원으로부터 인가될 수 있다. 상기 부트업 제어 회로(131)는 상기 제 1 전원전압(VDD1)이 인가될 때, 상기 제 1 전원전압(VDD1)의 레벨이 타겟 레벨에 도달했는지 여부를 감지하여 상기 파워 업 신호(PWRUP)를 인에이블시킬 수 있다. 예를 들어, 상기 파워 업 신호(PWRUP)는 상기 제 1 전원전압(VDD1)의 레벨을 따라 상승하다가 상기 제 1 전원전압(VDD1)이 타겟 레벨에 도달하면 로우 레벨로 인에이블되는 신호일 수 있다. 상기 파워 업 신호(PWRUP)는 상기 비휘발성 메모리 장치(100)의 부트업 동작 구간의 시작을 지시하는 신호일 수 있다. 일 실시예에서, 상기 부트업 제어 회로(131)는 제 1 전원전압(VDD1)과 함께 제 2 전원전압(VDD2)을 수신할 수 있다. 상기 제 2 전원전압(VDD2)은 외부 전원으로부터 인가될 수도 있고, 상기 반도체 장치의 내부에서 생성될 수도 있는 전원전압일 수 있다. 상기 제 2 전원전압(VDD2)은 상기 제 1 전원전압(VDD1)보다 높은 레벨을 갖는 전압일 수 있다. 상기 부트업 제어 회로(131)는 상기 제 2 전원전압(VDD2)이 또 다른 타겟 레벨에 도달했는지 여부를 감지할 수 있다. 일 실시예에서, 상기 부트업 제어 회로(131)는 상기 제 1 및 제 2 전원전압(VDD1, VDD2)이 모두 각각의 타겟 레벨에 도달했을 때 상기 파워 업 신호(PWRUP)를 인에이블시킬 수 있다. 상기 부트업 제어 회로(131)는 상기 파워 업 신호(PWRUP)가 인에이블되고, 소정 시간이 경과한 후에 부트업 종료 신호(MRSD)를 생성할 수 있다. 상기 부트업 종료 신호(MRSD)는 상기 비휘발성 메모리 장치(100)의 부트업 동작 구간의 종료를 지시하는 신호일 수 있다. 상기 소정 시간은 임의로 설정될 수 있는 시간일 수 있다.
상기 센싱 제어신호 생성 회로(132)는 상기 파워 업 신호(PWRUP) 및 상기 부트업 종료 신호(MRSD)를 수신할 수 있다. 상기 센싱 제어신호 생성 회로(132)는 상기 비휘발성 메모리 장치(100)의 리드 동작을 수행하기 위해 상기 파워 업 신호(PWRUP)에 기초하여 다양한 센싱 제어신호를 생성할 수 있다. 상기 센싱 제어신호 생성 회로(132)는 상기 부트업 종료 신호(MRSD)에 기초하여 인에이블된 상태인 어떠한 센싱 제어신호라도 디스에이블시킬 수 있다. 상기 센싱 제어신호 생성 회로(132)는 상기 파워 업 신호(PWRUP)에 기초하여 센싱 인에이블 신호(SEN) 및 래치 인에이블 신호(LATEN)를 생성할 수 있다. 상기 센싱 인에이블 신호(SEN)는 상기 센싱 구간을 정의할 수 있는 신호이고, 상기 래치 인에이블 신호(LATEN)는 상기 래치 구간을 정의할 수 있는 신호일 수 있다. 상기 센싱 제어신호 생성 회로(132)는 상기 파워 업 신호(PWRUP)에 기초하여 리키지 신호(VLEAK)를 더 생성할 수 있다. 상기 센싱 제어신호 생성 회로(132)는 부트업 신호(BOOTEN)를 더 생성할 수 있다. 상기 센싱 제어신호 생성 회로(132)는 제 1 메모리 셀 어레이(111)에 대한 리드 동작이 종료되면, 상기 제 2 메모리 셀 어레이(112)에 대한 리드 동작을 수행하기 위해 상기 부트업 신호(BOOTEN)를 생성할 수 있다.
상기 제 1 센스앰프(133)는 상기 센싱 구간에서 상기 제 1 메모리 셀 어레이(111)의 메모리 셀(S0-S7)에 저장된 데이터를 리드할 수 있다. 상기 제 1 센스앰프(133)는 상기 센싱 구간에서 프리차지 동작을 수행하면서 상기 메모리 셀(S0-S7)에 저장된 데이터를 리드할 수 있다. 상기 메모리 셀(S0-S7)에 저장된 데이터를 리드하기 위해 상기 프로그램 신호(SPG<0:7>)가 인가되고 워드라인(SWL<0:7>)이 인에이블되면, 상기 메모리 셀(S0-S7)을 구성하는 트랜지스터에서 게이트 리키지가 발생될 수 있다. 상기 제 1 센스앰프(133)는 상기 프리차지 동작을 수행하여 상기 비트라인(BLn) 유입되는 게이트 리키지의 영향을 최소화시키고, 정확한 센싱 동작을 수행할 수 있다. 상기 제 1 센스앰프(133)는 상기 센싱 노드(SN)를 통해 비트라인(BLn) 및 상기 제 1 메모리 셀 어레이(111)와 연결될 수 있다. 상기 제 1 센스앰프(133)는 상기 센싱 인에이블 신호(SEN) 및 상기 래치 인에이블 신호(LATEN)를 수신할 수 있다. 상기 제 1 센스앰프(133)는 상기 센싱 인에이블 신호(SEN)에 기초하여 상기 센싱 노드(SN)를 프리차지시키면서, 상기 비트라인(BLn)의 전압 레벨에 따라 변화되는 전압 레벨을 갖는 상기 센싱 노드(SN)의 전압 레벨을 감지 증폭할 수 있다.
도 1에서, 상기 데이터 센싱 회로(130)는 제 2 센스앰프(134)를 더 포함할 수 있다. 상기 제 2 센스앰프(134)는 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)에 저장된 데이터를 리드할 수 있다. 상기 제 2 센스앰프(134)는 상기 센싱 노드(SN) 및 상기 비트라인(BLn)을 통해 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)에 저장된 데이터를 리드할 수 있다. 상기 제 2 센스앰프(134)는 상기 부트업 신호(BOOTEN)를 수신할 수 있다. 상기 제 2 센스앰프(134)는 상기 부트업 신호(BOOTEN)에 기초하여 상기 메모리 셀 어레이(112)에 대한 리드 동작을 수행할 수 있다.
도 2는 도 1에 도시된 제 1 센스앰프(133)의 구성을 보여주는 도면이다. 도 2에서, 상기 제 1 센스앰프는 증폭부(210), 리커(leaker)부(220) 및 래치부(230)를 포함할 수 있다. 상기 증폭부(210)는 상기 센싱 인에이블 신호(SEN)에 기초하여 상기 센싱 노드(SN)의 전압 레벨을 감지 증폭하여 증폭 신호(AOUT)를 생성할 수 있다. 상기 증폭부(210)는 상기 센싱 노드(SN)와 연결되고, 기준전압(VREF)을 수신할 수 있다. 상기 기준전압(VREF)은 상기 메모리 셀(S0-S7)에 저장된 데이터를 판별할 수 있는 소정의 전압 레벨을 가질 수 있다. 상기 증폭부(210)는 상기 센싱 인에이블 신호(SEN)에 기초하여 활성화되었을 때, 상기 센싱 노드(SN)의 전압 레벨을 상기 기준전압(VREF)과 비교하여 증폭 신호(AOUT)를 생성할 수 있다.
상기 리커부(220)는 상기 센싱 인에이블 신호(SEN)에 기초하여 상기 센싱 노드(SN)를 프리차지시킬 수 있다. 상기 리커부(220)는 상기 센싱 인에이블 신호(SEN)가 인에이블되면 상기 센싱 노드(SN)를 저전압 레벨로 구동하여 상기 센싱 노드(SN)의 전압 레벨을 프리차지시킬 수 있다. 상기 저전압(VL)은 상기 제 1 전원전압(VDD1)보다 낮은 레벨을 갖는 전압일 수 있고, 예를 들어, 접지전압일 수 있다. 상기 리커부(220)는 상기 리키지 신호(VLEAK)를 더 수신할 수 있고, 상기 센싱 인에이블 신호(SEN) 및 상기 리키지 신호(VLEAK)에 기초하여 상기 센싱 노드(SN)를 프리차지시킬 수 있다. 상기 리커부(220)는 제 1 트랜지스터(221) 및 제 2 트랜지스터(222)를 포함할 수 있다. 예를 들어, 상기 제 1 및 제 2 트랜지스터(221, 222)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(221)는 게이트로 상기 센싱 인에이블 신호(SEN)를 수신하고, 드레인이 상기 센싱 노드(SN)와 연결될 수 있다. 상기 제 2 트랜지스터(222)는 게이트로 상기 리키지 신호(VLEAK)를 수신하고, 드레인이 상기 제 1 트랜지스터(221)의 소스와 연결되며, 소스가 상기 저전압(VL) 단자와 연결될 수 있다.
상기 래치부(230)는 상기 래치 인에이블 신호(LATEN) 및 상기 증폭 신호(AOUT)를 수신하여 상기 출력 신호(SOUT)를 생성할 수 있다. 상기 래치부(230)는 상기 래치 인에이블 신호(LATEN)에 기초하여 상기 증폭 신호(AOUT)를 래치하고, 래치된 신호를 상기 출력 신호(SOUT)로 출력할 수 있다. 상기 래치부(230)는 상기 파워 업 신호(PWRUP)를 더 수신할 수 있다. 상기 래치부(230)는 상기 파워 업 신호(PWRUP)가 인에이블되었을 때 초기화되고, 상기 출력 신호(SOUT)의 레벨을 초기화시킬 수 있다. 상기 래치부(230)는 상기 래치 인에이블 신호(LATEN)가 인에이블되었을 때 상기 증폭 신호(AOUT)의 전압 레벨을 래치하여 상기 출력 신호(SOUT)를 생성할 수 있다.
도 3은 도 1에 도시된 센싱 제어 신호 생성 회로(132)의 구성을 보여주는 도면이다. 도 3에서, 상기 센싱 제어 신호 생성 회로(132)는 펄스 생성기(310), 타이밍 제어 신호 생성기(320), 센싱 인에이블 신호 생성기(330) 및 래치 인에이블 신호 생성기(340)를 포함할 수 있다. 상기 펄스 생성기(310)는 상기 파워 업 신호(PWRUP)를 수신할 수 있다. 상기 펄스 생성기(310)는 상기 파워 업 신호(PWRUP)에 기초하여 제어 펄스 신호(PWRBOS)를 생성할 수 있다. 상기 펄스 생성기(310)는 카운팅 종료 신호(CNTED)를 더 수신할 수 있다. 상기 펄스 생성기(310)는 상기 파워 업 신호(PWRUP)가 인에이블되면 상기 제어 펄스 신호(PWRBOS)를 인에이블시킬 수 있고, 상기 카운팅 종료 신호(CNTED)가 인에이블되면 상기 제어 펄스 신호(PWRBOS)를 디스에이블시킬 수 있다.
상기 타이밍 제어신호 생성기(320)는 상기 제어 펄스 신호(PWRBOS)를 수신하여 타이밍 제어 신호(CNT<4:5>)를 생성할 수 있다. 상기 타이밍 제어 신호(CNT<4:5>)는 상기 래치 구간을 정의할 수 있는 신호이며, 상기 래치 인에이블 신호(LATEN)의 인에이블 시점과 디스에이블 시점을 결정할 수 있다. 상기 타이밍 제어 신호(CNT<4:5>)는 제 1 타이밍 제어신호(CNT<4>) 및 제 2 타이밍 제어신호(CNT<5>)를 포함할 수 있다. 상기 타이밍 제어신호 생성기(320)는 상기 제어 펄스 신호(PWRBOS)가 인에이블되면 카운팅 동작을 수행하고, 카운팅 결과에 따라 상기 타이밍 제어 신호(CNT<4:5>)를 생성할 수 있다. 상기 타이밍 제어신호 생성기(320)는 부트업 오실레이터(321) 및 부트업 카운터(322)를 포함할 수 있다. 상기 부트업 오실레이터(321)는 상기 제어 펄스 신호(PWRBOS)를 수신하여 오실레이팅 신호(OSC)를 생성할 수 있다. 상기 부트업 오실레이터(321)는 상기 제어 펄스 신호(PWRBOS)가 인에이블된 상태일 때 클럭 신호와 같이 주기적으로 토글링하는 상기 오실레이팅 신호(OSC)를 생성할 수 있다. 상기 부트업 카운터(322)는 상기 오실레이팅 신호(OSC)를 수신하여 상기 제 1 타이밍 제어신호(CNT<4>), 제 2 타이밍 제어신호(CNT<5>) 및 상기 카운팅 종료 신호(CNTED)를 생성할 수 있다. 상기 부트업 카운터(322)는 상기 오실레이팅 신호(OSC)를 카운팅하여 상기 제 1 및 제 2 타이밍 제어신호(CNT<4>, CNT<5>)를 생성할 수 있다. 상기 부트업 카운터(322)는 예를 들어, 상기 오실레이팅 신호(OSC)의 토글 개수를 카운팅하여 상기 제 1 및 제 2 타이밍 제어신호(CNT<4>, CNT<5>)를 생성할 수 있다. 예를 들어, 상기 부트업 카운터(322)는 상기 오실레이팅 신호(OSC)가 4번 토글했을 때 상기 제 1 타이밍 제어신호(CNT<4>)를 생성하고, 상기 오실레이팅 신호(OSC)가 5번 토글했을 때 상기 제 2 타이밍 제어신호(CNT<5>)를 생성할 수 있다. 상기 부트업 카운터(322)는 상기 오실레이팅 신호(OSC)의 토글 개수를 소정 개수만큼, 예를 들어, 6번 이상 카운팅했을 때 상기 카운팅 종료 신호(CNTED)를 인에이블시킬 수 있다.
상기 센싱 인에이블 신호 생성기(330)는 상기 파워 업 신호(PWRUP) 및 상기 제어 펄스 신호(PWRBOS)를 수신하여 상기 센싱 인에이블 신호(SEN)를 생성할 수 있다. 상기 센싱 인에이블 신호 생성기(330)는 상기 파워 업 신호(PWRUP) 및 상기 제어 펄스 신호(PWRBOS)에 기초하여가 상기 센싱 인에이블 신호(SEN)를 인에이블시킬 수 있다. 예를 들어, 상기 센싱 인에이블 신호 생성기(330)는 상기 파워 업 신호(PWRUP)가 인에이블되었을 때, 상기 제어 펄스 신호(PWRBOS)를 상기 센싱 인에이블 신호(SEN)로 출력할 수 있다. 상기 센싱 인에이블 신호(SEN)의 인에이블 구간은 상기 제어 펄스 신호(PWRBOS)의 인에이블 구간과 실질적으로 동일할 수 있다. 상기 센싱 인에이블 신호 생성기(330)는 상기 부트업 종료 신호(MRSD)를 더 수신하고, 상기 리키지 신호(VLEAK)를 더 생성할 수 있다. 예를 들어, 상기 센싱 인에이블 신호 생성기(330)는 상기 파워 업 신호(PWRUP)가 인에이블되면 상기 리키지 신호(VLEAK)를 인에이블시킬 수 있고, 상기 부트업 종료 신호(MRSD)가 인에이블되면 상기 리키지 신호(VLEAK)를 디스에이블시킬 수 있다.
상기 래치 인에이블 신호 생성기(340)는 상기 제어 펄스 신호(PWRBOS), 상기 센싱 인에이블 신호(SEN) 및 상기 타이밍 제어 신호(CNT<4:5>)를 수신하고, 상기 래치 인에이블 신호(LATEN)를 생성할 수 있다. 상기 래치 인에이블 신호 생성기(340)는 상기 제어 펄스 신호(PWRBOS), 상기 센싱 인에이블 신호(SEN) 및 상기 타이밍 제어 신호(CNT<4:5>)에 기초하여 상기 래치 인에이블 신호(LATEN)를 인에이블시킬 수 있다. 예를 들어, 상기 래치 인에이블 신호 생성기(340)는 상기 제어 펄스 신호(PWRBOS) 및 상기 센싱 인에이블 신호(SEN)가 인에이블되었을 때, 상기 타이밍 제어 신호(CNT<4:5>)에 의해 결정된 구간 동안 상기 래치 인에이블 신호(LATEN)를 인에이블시킬 수 있다. 상기 래치 인에이블 신호 생성기(340)는 상기 제 1 타이밍 제어 신호(CNT<4>)에 기초하여 상기 래치 인에이블 신호(LATEN)를 인에이블시키고, 상기 제 2 타이밍 제어 신호(CNT<5>)에 기초하여 상기 래치 인에이블 신호(LATEN)를 디스에이블시킬 수 있다.
도 4는 도 3에 도시된 펄스 생성기(310)의 구성을 보여주는 도면이다. 도 4에서, 상기 펄스 생성기(310)는 인에이블 드라이버(410), 반전 래치(420) 및 인버터(430)를 포함할 수 있다. 상기 인에이블 드라이버(410)는 제 1 트랜지스터(411) 및 제 2 트랜지스터(412)를 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(411)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(412)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(411)는 게이트로 상기 파워 업 신호(PWRUP)를 수신하고, 소스로 상기 제 1 전원전압(VDD1)을 수신할 수 있다. 상기 제 2 트랜지스터(412)는 게이트로 상기 카운팅 종료 신호(CNTED)를 수신하고, 드레인이 상기 제 1 트랜지스터(411)의 드레인과 연결되며, 소스가 상기 저전압(VL) 단자와 연결될 수 있다. 상기 반전 래치(420)는 상기 제 1 및 제 2 트랜지스터(411, 412)의 드레인과 연결될 수 있다. 상기 반전 래치(420)는 상기 제 1 및 제 2 트랜지스터(411, 412)의 드레인으로부터 출력되는 신호를 반전시켜 반전된 신호의 레벨을 유지시킬 수 있다. 상기 인버터(430)는 상기 반전 래치(420)로부터 출력되는 신호를 반전시켜 상기 제어 펄스 신호(PWRBOS)를 생성할 수 있다. 상기 파워 업 신호(PWRUP)가 로우 레벨로 인에이블되면, 상기 인에이블 드라이버(410)의 제 1 트랜지스터(411)는 드레인으로 상기 제 1 전원전압(VDD1)을 인가하고, 상기 반전 래치(420) 및 인버터(430)는 상기 제어 펄스 신호(PWRBOS)를 하이 레벨로 인에이블시킬 수 있다. 상기 카운팅 종료 신호(CNTED)가 하이 레벨로 인에이블되면, 상기 인에이블 드라이버(410)의 제 2 트랜지스터(412)는 드레인을 상기 저전압(VL)으로 구동하고, 상기 반전 래치(420) 및 인버터(430)는 상기 제어 펄스 신호(PWRBOS)를 로우 레벨로 디스에이블시킬 수 있다.
도 5는 도 3에 도시된 센싱 인에이블 신호 생성기(330)의 구성을 보여주는 도면이다. 도 5에서, 상기 센싱 인에이블 신호 생성기(330)는 SR 래치(510), 앤드 게이트(520) 및 레벨 쉬프터(530)를 포함할 수 있다. 상기 SR 래치(510)는 셋 단자로 상기 파워 업 신호(PWRUP)를 수신하고, 리셋 단자로 상기 부트업 종료 신호(MRSD)를 수신할 수 있다. 상기 SR 래치(510)는 상기 파워 업 신호(PWRUP)가 인에이블되었을 때 하이 레벨을 갖는 출력 신호를 출력하고, 상기 부트업 종료 신호(MRSD)가 인에이블되었을 때 상기 출력 신호를 로우 레벨로 변화시킬 수 있다. 상기 앤드 게이트(520)는 상기 SR 래치(510)의 출력 신호 및 상기 제어 펄스 신호(PWRBOS)를 수신할 수 있다. 상기 앤드 게이트(520)는 상기 SR 래치(510)의 출력 신호가 하이 레벨이고 상기 제어 펄스 신호(PWRBOS)가 하이 레벨로 인에이블되었을 때, 상기 센싱 인에이블 신호(SEN)를 하이 레벨로 인에이블시킬 수 있다. 상기 레벨 쉬프터(530)는 상기 SR 래치(510)의 출력 신호를 수신하여 상기 리키지 신호(VLEAK)를 생성할 수 있다. 상기 레벨 쉬프터(530)는 고전압(VH)을 전원전압으로서 사용할 수 있다. 예를 들어, 상기 고전압(VH)은 상기 제 1 전원전압(VDD1)보다 낮은 레벨을 갖고 상기 저전압(VL)보다 높은 레벨을 가질 수 있다. 상기 레벨 쉬프터(530)는 상기 SR 래치(510)의 출력 신호를 상기 고전압(VH)의 레벨로 쉬프팅시켜 상기 리키지 신호(VLEAK)를 생성할 수 있다. 상기 레벨 쉬프터(530)는 상기 제 1 전원전압(VDD1)보다 낮은 레벨을 갖는 고전압(VH)의 레벨을 갖는 상기 리키지 신호(VLEAK)를 생성하여 도 2에 도시된 상기 리커부(220)의 상기 센싱 노드(SN)에 대한 프리차지 구동력을 조절할 수 있다.
도 6은 도 3에 도시된 래치 인에이블 신호 생성기(340)의 구성을 보여주는 도면이다. 상기 래치 인에이블 신호 생성기(340)는 인에이블 제어기(610), 디스에이블 제어기(620), 제 1 앤드 게이트(630) 및 제 2 앤드 게이트(640)를 포함할 수 있다. 상기 인에이블 제어기(610)는 상기 제어 펄스 신호(PWRBOS) 및 상기 제 1 타이밍 제어 신호(CNT<4>)를 수신할 수 있다. 상기 인에이블 제어기(610)는 상기 제어 펄스 신호(PWRBOS)에 의해 초기화되고, 상기 제 1 타이밍 제어 신호(CNT<4>)에 기초하여 인에이블 제어 신호(EN)를 출력할 수 있다. 상기 인에이블 제어기(610)는 제 1 플립플롭(611)을 포함할 수 있다. 상기 제 1 플립플롭(611)은 입력 단자로 상기 제 1 전원전압(VDD1)을 수신하고, 리셋 단자로 상기 제어 펄스 신호(PWRBOS)를 수신하며, 클럭 단자로 상기 제 1 타이밍 제어 신호(CNT<4>)를 수신할 수 있다. 상기 제 1 플립플롭(611)은 상기 제어 펄스 신호(PWRBOS)가 인에이블되면 상기 인에이블 제어 신호(EN)의 레벨을 로우 레벨로 초기화시킬 수 있다. 상기 제 1 플립플롭(611)은 상기 제 1 타이밍 제어 신호(CNT<4>)가 인에이블되면 상기 제 1 전원전압(VDD1)을 상기 인에이블 제어 신호(EN)로 출력하여, 상기 인에이블 제어 신호(EN)가 하이 레벨로 인에이블되도록 한다.
상기 디스에이블 제어기(620)는 상기 제어 펄스 신호(PWRBOS) 및 상기 제 2 타이밍 제어 신호(CNT<5>)를 수신할 수 있다. 상기 디스에이블 제어기(620)는 상기 제어 펄스 신호(PWRBOS)에 의해 초기화되고, 상기 제 2 타이밍 제어 신호(CNT<5>)에 기초하여 디스에이블 제어 신호(DIS)를 출력할 수 있다. 상기 디스에이블 제어기(620)는 제 2 플립플롭(621) 및 인버터(622)를 포함할 수 있다. 상기 제 2 플립플롭(621)은 입력 단자로 상기 제 1 전원전압(VDD1)을 수신하고, 리셋 단자로 상기 제어 펄스 신호(PWRBOS)를 수신하며, 클럭 단자로 상기 제 2 타이밍 제어 신호(CNT<5>)를 수신할 수 있다. 상기 제 2 플립플롭(621)은 상기 제어 펄스 신호(PWRBOS)가 인에이블되면 출력 단자로부터 출력되는 신호를 로우 레벨로 초기화시킬 수 있다. 상기 제 2 플립플롭(621)은 상기 제 2 타이밍 제어 신호(CNT<5>)가 인에이블되면 상기 제 1 전원전압(VDD1)을 상기 디스에이블 제어 신호(DIS)로 출력하여 상기 출력 단자로부터 하이 레벨의 신호가 출력되도록 한다. 상기 인버터(622)는 상기 제 2 플립플롭(621)의 출력을 반전시켜 상기 디스에이블 제어 신호(DIS)를 생성할 수 있다. 상기 디스에이블 제어기(620)는 상기 제 2 플립플롭(621)의 출력이 로우 레벨일 때 상기 디스에이블 제어 신호(DIS)를 하이 레벨로 디스에이블시킬 수 있고, 상기 제 2 플립플롭(621)의 출력이 하이 레벨일 때 상기 디스에이블 제어 신호(DIS)를 로우 레벨로 인에이블시킬 수 있다.
상기 제 1 앤드 게이트(630)는 상기 인에이블 제어 신호(EN) 및 상기 디스에이블 제어 신호(DIS)를 수신할 수 있다. 상기 제 1 앤드 게이트(630)는 상기 인에이블 제어 신호(EN)가 하이 레벨로 인에이블되면 하이 레벨을 갖는 출력 신호를 출력하고, 상기 디스에이블 제어 신호(DIS)가 로우 레벨로 디스에이블되면 로우 레벨을 갖는 출력 신호를 출력할 수 있다. 상기 제 2 앤드 게이트(640)는 상기 제 1 앤드 게이트(630)의 출력과 상기 센싱 인에이블 신호(SEN)를 생성할 수 있다. 상기 제 2 앤드 게이트(640)는 상기 센싱 인에이블 신호(SEN)가 하이 레벨로 인에이블되었을 때, 상기 제 1 앤드 게이트(630)의 출력을 상기 래치 인에이블 신호(LATEN)로 출력할 수 있다. 따라서, 상기 래치 인에이블 신호(LATEN)는 상기 인에이블 제어 신호(EN)가 인에이블되는 시점부터 상기 디스에이블 제어 신호(DIS)가 인에이블되는 시점까지 하이 레벨로 인에이블될 수 있다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 동작을 설명하면 다음과 같다. 상기 비휘발성 메모리 장치(100)로 전원이 인가되어 파워 업 신호(PWRUP)가 인에이블되고, 상기 비휘발성 메모리 장치(100)는 부트 업 동작을 수행할 수 있다. 상기 부트업 제어 회로(131)는 상기 제 1 전원전압(VDD1)의 레벨을 감지하여 상기 파워 업 신호(PWRUP)를 인에이블시킬 수 있다. 상기 파워 업 신호(PWRUP)가 인에이블되면, 상기 센싱 인에이블 신호 생성기(330)는 상기 리키지 신호(VLEAK)를 인에이블시킬 수 있다. 상기 펄스 생성기(310)는 상기 파워 업 신호(PWRUP)에 기초하여 상기 제어 펄스 신호(PWRBOS)를 인에이블시킬 수 있다. 상기 제어 펄스 신호(PWRBOS)가 인에이블되면 상기 부트업 오실레이터(321)는 오실레이팅 신호(OSC)를 생성하고, 상기 부트업 카운터(322)는 상기 오실레이팅 신호(OSC)를 카운팅하여 상기 제 1 타이밍 제어신호(CNT<4>) 및 제 2 타이밍 제어신호(CNT<5>)를 생성할 수 있다.
상기 센싱 인에이블 신호 생성기(330)는 상기 제어 펄스 신호(PWRBOS)에 기초하여 상기 센싱 인에이블 신호(SEN)를 인에이블시킬 수 있다. 상기 리커부(220)는 상기 센싱 인에이블 신호(SEN) 및 상기 리키지 신호(VLEAK)에 기초하여 상기 센싱 노드(SN)를 상기 저전압(VL)으로 프리차지시킬 수 있다. 상기 제 1 로우 선택 회로(121)는 상기 센싱 인에이블 신호(SEN)를 더 수신할 수 있고, 상기 제 1 로우 선택 회로(121)는 상기 센싱 인에이블 신호(SEN)에 기초하여 상기 프로그래밍 신호(SPG<0:7>)와 상기 워드라인(SWL<0:7>)을 모두 인에이블시킬 수 있다. 따라서, 상기 제 1 메모리 셀 어레이(111)의 상기 메모리 셀(S0-S7)의 저항 값에 따라 상기 비트라인(BLn)을 통해 전류가 흐를 수 있고, 상기 비트라인(BLn)의 통해 흐르는 전류에 기초하여 상기 센싱 노드(SN)의 전압 레벨이 변화될 수 있다. 예를 들어, 상기 메모리 셀(S0-S7)의 저항 값이 낮은 저항 값으로 설정 및/또는 프로그램되었을 때, 상기 센싱 노드(SN)의 전압 레벨은 상승될 수 있다. 상기 증폭부(210)는 상기 센싱 노드(SN)의 전압 레벨을 기준전압(VREF)과 비교하여 상기 증폭 신호(AOUT)를 생성할 수 있다. 예를 들어, 상기 메모리 셀(S0-S7)의 저항 값이 낮은 저항 값으로 설정된 경우, 상기 비트라인(BLn)의 전압 레벨 변화는 상기 리커부(220)의 프리차지 구동력을 상회할 수 있고, 상기 센싱 노드(SN)의 전압 레벨은 상승될 수 있다. 상기 증폭부(210)는 상기 센싱 노드(SN)의 전압 레벨이 상기 기준전압(VREF)의 레벨보다 높을 때 하이 레벨을 갖는 상기 증폭 신호(AOUT)를 생성할 수 있다.
상기 래치 인에이블 신호 생성기(340)는 상기 제어 펄스 신호(PWRBOS)가 인에이블되면 상기 래치 인에이블 신호(LATEN)를 로우 레벨로 초기화시킬 수 있다. 상기 래치 인에이블 신호 생성기(340)는 상기 제 1 타이밍 제어 신호(CNT<4>)가 인에이블되면 상기 래치 인에이블 신호(LATEN)를 인에이블시킬 수 있다. 상기 래치 인에이블 신호 생성기(340)는 상기 제 2 타이밍 제어 신호(CNT<5>)가 인에이블되면 상기 래치 인에이블 신호(LATEN)를 디스에이블시킬 수 있다. 상기 센싱 인에이블 신호(SEN)는 상기 제어 펄스 신호(PWRBOS)가 인에이블되었을 때 인에이블되고 상기 제어 펄스 신호(PWRBOS)가 디스에이블되었을 때 디스에이블될 수 있다. 반면, 상기 래치 인에이블 신호(LATEN)는 상기 제어 펄스 신호(PWRBOS)가 인에이블된 후, 상기 제 1 타이밍 제어 신호(CNT<4>)가 인에이블되면 인에이블되고, 상기 제 2 타이밍 제어 신호(CNT<5>)가 인에이블되면 디스에이블될 수 있다. 즉, 상기 래치 인에이블 신호(LATEN)는 상기 센싱 인에이블 신호(SEN)가 인에이블된 구간 내에서 생성되며, 상기 센싱 인에이블 신호(SEN)가 인에이블된 후 소정 시간이 경과하여 인에이블될 수 있다. 상기 센싱 인에이블 신호(SEN)가 인에이블되면, 상기 리커부(220)는 상기 센싱 노드(SN)를 프리차지시키고, 상기 센싱 노드(SN)의 전압 레벨은 상기 메모리 셀(S0-S7)의 저항 상태에 따라 변화될 수 있다. 따라서, 상기 래치 인에이블 신호(LATEN)가 인에이블되기 전에, 상기 증폭부(210)는 상기 메모리 셀의 저항 상태를 정확하게 판별하여 증폭 신호(AOUT)를 생성할 수 있다. 따라서, 상기 래치부(230)는 상기 메모리 셀(S0-S7)의 저항 상태가 정확하게 판별된 이후에 상기 래치 인에이블 신호(LATEN)에 기초하여 상기 증폭 신호(AOUT)를 래치하고, 상기 출력 신호(SOUT)를 생성할 수 있다. 일 실시예에서, 상기 래치부(230)는 상기 센싱 인에이블 신호(SEN)와 분리된 상기 래치 인에이블 신호(LATEN)에 기초하여 상기 출력 신호(SOUT)를 생성하므로, 상기 비휘발성 메모리 장치(100)의 메모리 셀 어레이(110)와 인접하여 배치되지 않아도 무방할 수 있다. 또한, 상기 래치부(230)는 적은 개수의 제어 신호만을 사용하기 때문에, 래치부(230)의 회로 설계가 용이해지고, 래치부(230)의 회로 면적이 크게 감소될 수 있다.
상기 출력 신호(SOUT)가 생성되면, 상기 출력 신호(SOUT)에 기초하여 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)을 프로그램하거나 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)에 저장된 데이터를 리드하는데 사용되는 전압 레벨을 설정할 수 있다. 상기 부트업 카운터(322)로부터 상기 카운팅 종료 신호(CNTED)가 생성되면, 상기 제어 펄스 신호(PWRBOS)가 디스에이블되고, 상기 부트업 신호(BOOTEN)가 인에이블될 수 있다. 상기 부트업 신호(BOOTEN)가 인에이블되면, 상기 제 2 센스앰프(134)는 상기 출력 신호(SOUT)에 기초하여 설정된 전압 레벨에 기초하여 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)에 저장된 데이터를 리드할 수 있다. 이후, 상기 부트업 종료 신호(MRSD)가 인에이블되면, 상기 비휘발성 메모리 장치(100)의 부트 업 동작은 종료될 수 있다. 상기 부트 업 동작이 종료된 이후, 필요한 경우 상기 제 2 메모리 셀 어레이(112)의 메모리 셀(Am)에 대한 럽쳐 및/또는 프로그램 동작이 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 제 1 복수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀을 포함하는 제 1 메모리 셀 어레이;
    제 2 복수의 워드라인 및 상기 비트라인 사이에 연결된 복수의 메모리 셀을 포함하는 제 2 메모리 셀 어레이;
    파워 업 신호에 기초하여 센싱 구간 및 래치 구간을 정의하고, 상기 센싱 구간에서 상기 비트라인과 연결되는 센싱 노드를 계속해서 프리차지시키고 상기 센싱 구간에서 상기 센싱 노드의 전압 레벨을 감지 증폭하며, 상기 래치 구간에서 상기 감지 증폭된 신호를 래치하여 출력 신호를 생성하는 데이터 센싱 회로를 포함하는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 메모리 셀 어레이는 상기 제 2 메모리 셀 어레이의 메모리 셀을 프로그래밍하거나 상기 제 2 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 리드하기 위한 전압 설정 정보를 저장하는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 래치 구간은 상기 센싱 구간 이내인 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 센싱 회로는 상기 파워 업 신호에 기초하여 상기 센싱 구간을 정의하는 센싱 인에이블 신호 및 상기 래치 구간을 정의하는 래치 인에이블 신호를 생성하는 센싱 제어 신호 생성 회로; 및
    상기 센싱 인에이블 신호 및 상기 래치 인에이블 신호에 기초하여 상기 출력 신호를 생성하는 제 1 센스앰프를 포함하는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 센싱 제어 신호 생성 회로는 상기 파워 업 신호에 기초하여 제어 펄스 신호를 생성하는 펄스 생성기;
    상기 제어 펄스 신호에 기초하여 타이밍 제어신호를 생성하는 타이밍 제어신호 생성기;
    상기 파워 업 신호 및 상기 제어 펄스 신호에 기초하여 상기 센싱 인에이블 신호를 생성하는 센싱 인에이블 신호 생성기; 및
    상기 제어 펄스 신호, 상기 센싱 인에이블 신호 및 상기 타이밍 제어신호에 기초하여 상기 래치 인에이블 신호를 생성하는 래치 인에이블 신호 생성기를 포함하는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 타이밍 제어 신호 생성기는 상기 제어 펄스 신호에 기초하여 오실레이팅 신호를 생성하는 부트업 오실레이터; 및
    상기 오실레이팅 신호를 카운팅하여 상기 타이밍 제어신호를 생성하는 부트업 카운터를 포함하는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 타이밍 제어 신호 생성기는 상기 오실레이팅 신호를 카운팅하여 카운팅 종료 신호를 더 생성하고,
    상기 센싱 제어 신호 생성 회로는 상기 카운팅 종료 신호에 기초하여 부트 업 신호를 더 생성하는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 부트업 신호에 기초하여 상기 비트라인과 연결되어 상기 제 2 메모리 셀 어레이의 복수의 메모리 셀에 저장된 데이터를 리드하는 제 2 센스앰프를 더 포함하는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 타이밍 제어 신호는 제 1 타이밍 제어 신호 및 제 2 타이밍 제어 신호를 포함하고,
    상기 래치 인에이블 신호 생성기는 상기 제 1 타이밍 제어 신호에 기초하여 상기 래치 인에이블 신호를 인에이블시키고, 상기 제 2 타이밍 제어 신호에 기초하여 상기 래치 인에이블 신호를 디스에이블시키는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 센스앰프는 상기 센싱 인에이블 신호에 기초하여 상기 센싱 노드의 전압 레벨을 프리차지시키는 리커(leaker)부;
    상기 센싱 인에이블 신호에 기초하여 상기 센싱 노드의 전압 레벨과 기준전압의 레벨을 비교하여 증폭 신호를 생성하는 증폭기; 및
    상기 래치 인에이블 신호에 기초하여 상기 증폭 신호를 래치하여 상기 출력 신호를 생성하는 래치부를 포함하는 비휘발성 메모리 장치.
  11. 삭제
  12. 비트라인을 통해 센싱 노드와 연결되는 제 1 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    파워 업 신호에 기초하여 센싱 인에이블 신호를 생성하는 단계;
    상기 센싱 인에이블 신호에 기초하여 상기 센싱 노드와 기준전압의 레벨을 비교하여 증폭 신호를 생성하고, 상기 증폭 신호를 생성하는 것과 함께 상기 센싱 노드를 프리차지시키는 단계;
    상기 센싱 인에이블 신호의 인에이블 구간 중에 인에이블되는 래치 인에이블 신호를 생성하는 단계; 및
    상기 래치 인에이블 신호에 기초하여 상기 증폭 신호를 래치하여 출력 신호를 생성하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  13. 삭제
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 래치 인에이블 신호를 생성하는 단계는 상기 파워 업 신호에 기초하여 오실레이팅 신호를 생성하고, 상기 오실레이팅 신호를 카운팅하여 제 1 타이밍 제어 신호 및 제 2 타이밍 제어 신호를 생성하는 단계; 및
    상기 제 1 타이밍 제어 신호에 기초하여 상기 래치 인에이블 신호를 인에이블시키고, 상기 제 2 타이밍 제어 신호에 기초하여 상기 래치 인에이블 신호를 디스에이블시키는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 비트라인을 통해 상기 센싱 노드와 연결되는 제 2 메모리 셀 어레이를 더 포함하고,
    상기 출력 신호를 생성하는 단계 이후에 상기 제 2 메모리 셀에 저장된 데이터를 리드하는 단계를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 1 메모리 셀 어레이는 상기 제 2 메모리 셀 어레이의 메모리 셀을 프로그래밍하거나 상기 제 2 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 리드하기 위한 전압 설정 정보를 저장하는 비휘발성 메모리 장치의 동작 방법.
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