KR102133356B1 - 반도체 장치 및 그 동작방법 - Google Patents

반도체 장치 및 그 동작방법 Download PDF

Info

Publication number
KR102133356B1
KR102133356B1 KR1020140021066A KR20140021066A KR102133356B1 KR 102133356 B1 KR102133356 B1 KR 102133356B1 KR 1020140021066 A KR1020140021066 A KR 1020140021066A KR 20140021066 A KR20140021066 A KR 20140021066A KR 102133356 B1 KR102133356 B1 KR 102133356B1
Authority
KR
South Korea
Prior art keywords
voltage
measurement
operation mode
fuse
state
Prior art date
Application number
KR1020140021066A
Other languages
English (en)
Other versions
KR20150099918A (ko
Inventor
이강설
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140021066A priority Critical patent/KR102133356B1/ko
Priority to US14/460,911 priority patent/US9589603B2/en
Publication of KR20150099918A publication Critical patent/KR20150099918A/ko
Application granted granted Critical
Publication of KR102133356B1 publication Critical patent/KR102133356B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

본 기술은 퓨즈 어레이를 구비하는 반도체 장치에 관한 것으로서, 다수의 퓨즈를 포함하는 퓨즈 어레이와, 측정 동작모드 진입상태에서 인에이블되어 설정된 레벨을 갖는 제1 측정전압을 생성하는 전압생성부, 및 측정 동작모드 진입상태에서 퓨즈 어레이의 소싱 노드에 제1 측정전압을 공급하고, 싱킹 노드에 제2 측정 전압이 공급되는 설정된 제1 패드를 연결하여 다수의 퓨즈 각각의 저항값을 측정하는 측정부를 포함한다.

Description

반도체 장치 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 퓨즈 어레이를 구비하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 수율을 높이거나 테스트 동작의 효율적 운영을 위하여 내부에 퓨즈(fuse)를 사용한다. 이때, 퓨즈의 사용하는 방식은, 퓨즈에 과전류를 흘려서 퓨즈를 끊어버리는 방식, 레이저 빔으로 퓨즈를 태워 끊는 방식, 레이저 빔으로 접합부위를 서로 연결시키는 방식 및 EPROM으로 프로그램하는 방식 등을 사용한다. 여기서, 레이저 빔으로 퓨즈를 끊는 방식은 단순하면서도 잘못 프로그램될 확률이 적어 널리 사용되고 있다. 그러나 반도체 장치에서 퓨즈를 사용하는 방식은 웨이퍼 상태에서 이루어지기 때문에, 패키지까지 완료된 상태에서는 적용할 수 없는 한계가 존재한다. 따라서 이러한 한계를 극복할 필요가 있는데, 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈(Anti-fuse) 방식이다.
안티퓨즈는 패키지 단계에서도 간단하게 퓨즈의 값을 프로그램을 할 수 있다. 일반적으로 안티퓨즈는 앞서 설명한 퓨즈와 반대되는 전기적 특성을 가진다. 즉, 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램되지 않은 상태에서는 높은 저항(예:100MΩ)을 가지며 프로그램 동작 이후에는 낮은 저항(예:100KΩ 이하)을 가지게 된다. 다시 말해, 안티퓨즈가 소오스와 드레인이 전기적으로 접속된 트랜지스터로 구현된 경우, 프로그램되지 않은 상태에서는 캐패시터(capacitor) 성분을 가지며 프로그램 동작 이후에는 저항(resister) 성분을 가진다. 안티퓨즈는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성된다. 이와 같은 안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전원전압(예:6V)을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서, 안티퓨즈가 프로그램되면, 안티퓨즈의 양 단의 도전체가 단락되어 작은 저항값을 가지게 된다.
한편, 최근에는 안티퓨즈를 통해 설정되어야 하는 데이터의 크기가 커지는 추세이기 때문에 다수의 안티퓨즈를 어레이 형태로 배치하는 방식이 보편화되었다. 그런데, 어레이 형태로 배치된 다수의 안티퓨즈를 모두 동일한 조건에서 프로그램하는 경우에도 다수의 안티퓨즈들이 모두 동일한 형태로 프로그램되지 못하는 경우가 발생한다. 이는 다수의 안티퓨즈들이 이상적으로 동일하게 제조되지 않아, 안티퓨즈의 특성이 조금씩 다르기 때문이다. 이와 같은 이유로 인하여 다수의 안티퓨즈가 동일한 조건에서 프로그램되더라도 안티퓨즈의 특성상 각각의 안티퓨즈마다 럽쳐(rupture)되는 정도가 차이가 날 수 있다. 즉, 어레이 형태로 배치된 다수의 안티퓨즈가 각각 서로 다른 저항값을 갖는 상태가 될 수 있다.
따라서, 어레이 형태로 배치된 다수의 안티퓨즈 각각을 럽쳐시키는 동작에는 다수의 퓨즈 각각에 대한 럽쳐 정도를 판단하는 동작이 포함되는 것은 매우 중요한 이슈이다. 즉, 다수의 퓨즈가 의도한 대로 정상적으로 럽쳐되었는지 여부를 판단하는 동작이 포함되는 것은 매우 중요한 이슈이다.
본 발명의 실시예는 다수의 퓨즈가 어레이 형태로 배치된 퓨즈 어레이를 구비하는 반도체 장치에 있어서, 다수의 퓨즈 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 판단할 수 있는 회로 및 그 동작방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 퓨즈를 포함하는 퓨즈 어레이; 측정 동작모드 진입상태에서 인에이블되어 설정된 레벨을 갖는 제1 측정전압을 생성하는 전압생성부; 및 상기 측정 동작모드 진입상태에서 상기 퓨즈 어레이의 소싱 노드에 제1 측정전압을 공급하고, 싱킹 노드에 제2 측정 전압이 공급되는 설정된 제1 패드를 연결하여 상기 다수의 퓨즈 각각의 저항값을 측정하는 측정부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 동작방법은, 다수의 퓨즈를 포함하는 퓨즈 어레이가 구비된 반도체 장치의 동작방법에 있어서, 측정 동작모드 진입상태에서 설정된 레벨을 갖는 제1 측정전압을 생성하는 단계; 상기 측정 동작모드 진입상태에서 상기 퓨즈 어레이의 소싱 노드에 상기 제1 측정전압을 공급하고, 싱킹 노드에 제2 측정전압이 공급되는 제1 패드를 연결하는 단계; 및 상기 측정 동작모드 진입상태에서 어드레스 신호에 응답하여 상기 다수의 퓨즈 중 어느 하나의 퓨즈를 선택함으로써 그 저항값을 측정하는 단계를 포함할 수 있다.
본 기술은 다수의 퓨즈가 어레이 형태로 배치된 퓨즈 어레이를 구비하는 반도체 장치에 있어서, 내부에서 생성된 측정전압을 퓨즈 어레이에 소싱하고 설정된 패드를 통해 전달되는 접지전압을 퓨즈 어레이에서 싱킹한 뒤, 퓨즈 어레이에서 다수의 퓨즈를 각각 선택함으로써, 다수의 퓨즈 각각의 저항값을 설정된 패드를 통해 측정할 수 있는 효과가 있다.
이로 인해, 퓨즈 어레이에 포함된 다수의 퓨즈 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 측정할 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 퓨즈 어레이(100)와, 측정부(120), 및 전압공급부(140)를 구비한다. 여기서, 퓨즈 어레이(100)는, 워드라인 선택부(102)와, 비트라인 선택부(104), 및 비트라인 바이어스 제어부(106)를 포함한다.
퓨즈 어레이(100)는, 다수의 퓨즈(F1, F2, F3, F4)를 포함한다. 이때, 퓨즈 어레이(100)는, 어드레스 신호(미도시)에 응답하여 워드라인(WL1, WL2)과 비트라인(BL1, BL2)의 선택을 통해 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택한다.
따라서, 퓨즈 어레이(100)에 포함된 워드라인 선택부(102)는 어드레스 신호(미도시)에 응답하여 다수의 워드라인(WL1, WL2) 중 어느 하나의 워드라인을 선택한다. 또한, 퓨즈 어레이(100)에 포함된 비트라인 선택부(104)는 어드레스 신호(미도시)에 응답하여 다수의 비트라인(BL1, BL2) 중 어느 하나의 비트라인을 선택한다. 또한, 퓨즈 어레이(100)에 포함된 비트라인 바이어스 제어부(106)는 비트라인 선택부(104)의 동작에 필요한 프리차지 전압(미도시) 및 레퍼런스 전압(미도시)을 제공한다.
전압공급부(140)는, 프로그램 동작모드 진입상태에서 프로그램 전압(VPGM_WL, VPGM_PG)을 퓨즈 어레이(100)에 공급하여 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각에 대해 럽쳐(rupture) 동작이 수행될 수 있도록 한다. 또한, 전압공급부(140)는, 리드 동작모드 진입상태에서 리드 전압(VRD_WL, VRD_PG)을 퓨즈 어레이(100)에 공급하여 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각에 저장된 데이터가 출력될 수 있도록 한다.
측정부(120)는, 측정 동작모드 진입상태에서 설정된 패드(DQ)를 통해 퓨즈 어레이(100)에 측정전압(VDA_PG)을 공급하여 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각의 저항값을 측정한다. 이때, 측정부(220)가 정상적으로 동작하기 위해서는 설정된 패드(DQ)를 통해 공급되는 측정전압(VDA_PG)이 충분히 높은 레벨을 가져야 한다.
프로그램 동작모드 진입/탈출 상태 여부는 프로그램 동작신호(PGM)에 따라 결정된다. 즉, 프로그램 동작신호(PGM)가 로직'로우'(low)로 활성화되는 구간이 프로그램 동작모드 진입상태이고, 로직'하이'(high)로 비활성화되는 구간이 프로그램 동작모드 탈출상태이다.
프로그램 동작모드의 진입상태에서는 리드 동작모드 및 측정 동작모드에 진입할 수 없다. 즉, 프로그램 동작모드에 진입하는 구간은 다른 어떠한 동작모드의 구간과도 겹쳐질 수 없다.
리드 동작모드 진입/탈출 상태 여부와 측정 동작모드 진입/탈출 상태 여부는 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)에 따라 결정된다. 즉, 리드 동작신호(RD)가 로직'로우'(low)로 활성화되고 측정 동작신호(DA_MODE)가 로직'로우'(low)로 비활성화되는 것에 응답하여 리드 동작모드 진입상태 및 측정 동작모드 탈출상태로 설정된다. 또한, 리드 동작신호(RD)가 로직'로우'(low)로 활성화되고 측정 동작신호(DA_MODE)가 로직'하이'(high)로 활성화되는 것에 응답하여 측정 동작모드 진입상태 및 리드 동작모드 탈출상태로 설정된다. 그리고, 리드 동작신호(RD)가 로직'하이'(high)로 비활성화되는 구간에서는 측정 동작신호(DA_MODE)의 활성화여부와 상관없이 리드 동작모드 탈출상태 및 측정 동작모드 탈출상태로 설정된다.
구체적으로, 전압공급부(140)는, 프로그램 동작신호(PGM)에 응답하여 프로그램 선택전압(VPGM_WL)을 퓨즈 어레이(100)의 제1 소싱노드(VA)로 공급하기 위한 PMOS 트랜지스터(PA1)과, 프로그램 동작신호(PGM)에 응답하여 프로그램 구동전압(VPGM_PG)을 퓨즈 어레이(100)의 제2 소싱노드(VB)로 공급하기 위한 PMOS 트랜지스터(PB1)를 구비한다. 또한, 전압공급부(140)는, 리드 동작신호(RD)에 응답하여 리드 선택전압(VRD_WL)을 퓨즈 어레이(100)의 제1 소싱노드(VA)로 공급하기 위한 PMOS 트랜지스터(PA2)와, 리드-측정 동작신호(RD_DA)에 응답하여 리드 구동전압(VRD_PG)을 퓨즈 어레이(100)의 제2 소싱노드(VB)로 공급하기 위하 PMOS 트랜지스터(PB2)를 구비한다. 이때, 리드-측정 동작신호(RD_DA)는, 측정 동작신호(DA_MODE)의 반전신호(DA_MODEB)와 리드 동작신호(RD)의 반전신호(RDB)를 부정논리곱 연산하여 생성되는 신호이다.
그리고, 측정부(120)는, 측정 동작신호(DA_MODE)에 응답하여 측정전압(VDA_PG)을 퓨즈 어레이(100)의 제2 소싱노드(VB)로 공급하기 위한 PMOS 트랜지스터(PM)와, 측정 동작신호(DA_MODE)에 응답하여 퓨즈 어레이(100)의 싱킹노드(VC)를 접지전압(VSS)단에 연결시키기 위한 NMOS 트랜지스터(NM)를 구비한다.
퓨즈 어레이(100)에서 다수의 퓨즈 중 어느 하나의 퓨즈를 선택하는 동작을 예를 들어 설명하면 다음과 같다.
먼저, 퓨즈 어레이(100)의 워드라인 선택부(102)에 의해 다수의 워드라인(WL1, WL2) 중 첫 번째 워드라인(WL1)이 선택된다. 그에 따라, 퓨즈 어레이(100)의 제1 소싱노드(VA)와 제2 소싱노드(VB)를 통해 공급되는 전압들은 첫 번째 워드라인(WL1)으로만 공급되고, 나머지 워드라인으로는 공급되지 않는다.
그리고, 퓨즈 어레이(100)의 비트라인 선택부(104)에 의해 다수의 비트라인(BL1, BL2) 중 첫 번째 비트라인(BL1, BL2)이 선택된다. 그에 따라. 퓨즈 어레이(100)의 제1 소싱노드(VA) 및 제2 소싱노드(VB)을 통해 공급된 전압들은 첫 번째 워드라인(WL1) 및 첫 번째 비트라인(BL1)에 대응하는 퓨즈영역(108)에서만 사용된다.
퓨즈 어레이(100)의 선택 퓨즈영역(108)을 럽쳐(rupture)시키는 동작은 다음과 같다.
먼저, 프로그램 동작신호(PGM)만 활성화되고, 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)는 모두 비활성화된다. 그에 따라, 퓨즈 어레이(100)의 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)의 게이트로는 프로그램 구동전압(VPGM_PG)이 공급되고, 선택 퓨즈영역(108) 중 선택 트랜지스터(W1)의 게이트로는 프로그램 선택전압(VPGM_WL)이 공급된다.
이때, 선택 트랜지스터(W1)는 프로그램 선택전압(VPGM_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(104)로 연결되도록 한다. 이와 같은 상태에서, 프로그램 구동전압(VPGM_PG)이 충분히 높은 전압레벨을 갖게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 일정크기 이상의 전압차이를 갖게 되는 경우 럽쳐(rupture)가 이루어지게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결된다. 반면, 프로그램 구동전압(VPGM_PG)이 높지 않은 전압레벨을 갖게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 일정크기 이하의 전압차이를 갖게되는 경우 럽쳐(rupture)가 이루어지지 않게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결되지 않는다. 즉, 선택 퓨즈영역(108) 내부에서 럽쳐(rupture)가 이루어질지 아니면 이루어지지 않을지 여부는 프로그램 구동전압(VPGM_PG)에 따라 결정되며, 이는, 선택 퓨즈영역(108)에 어떠한 데이터를 저장시킬지에 따라 결정되는 사항이다.
퓨즈 어레이(100)에서 선택된 퓨즈(108)의 데이터를 읽어내는 리드 동작은 다음과 같다.
먼저, 리드 동작신호(RD)가 활성화되고, 프로그램 동작신호(PGM) 및 측정 동작신호(DA_MODE)는 모두 비활성화되며, 리드-측정 동작신호(RD_DA)가 활성화된다. 그에 따라, 퓨즈 어레이(100)의 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)의 게이트로는 리드 구동전압(VRD_PG)이 공급되고, 선택 퓨즈영역(108) 중 선택 트랜지스터(W1)의 게이트로는 리드 선택전압(VRD_WL)이 공급된다.
이때, 선택 트랜지스터(W1)는 리드 선택전압(VRD_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(104)로 연결되도록 한다. 이와 같은 상태에서, 퓨즈 트랜지스터(F1)에 저장된 데이터가 '1'일 경우, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결된 상태가 된다. 따라서, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 리드 구동전압(VRD_PG)이 퓨즈 트랜지스터(F1)의 게이트에서 퓨즈 노드(S1)로 전달된다. 반면, 퓨즈 트랜지스터(F1)에 저장된 데이터가 '0'일 경우, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결되지 않은 상태가 된다. 따라서, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 리드 구동전압(VRD_PG)이 퓨즈 트랜지스터(F1)의 게이트에서 퓨즈 노드(S1)로 전달되지 못한다. 이와 같이 리드 구동전압(VRD_PG)이 퓨즈 노드(S1)로 전달되는지 아니면 전달되지 않는지의 여부를 비트라인 선택부(104)에서 감지하여 외부로 출력하게 된다.
퓨즈 어레이(100)에서 선택된 퓨즈(108)의 저항값을 측정하는 동작은 다음과 같다.
참고로, 본 발명의 실시예에서 개시되는 측정부(120)는, 선택 퓨즈영역(108)에 럽쳐(rupture)가 이루어진 것으로 가정된 상태에서 얼마나 제대로 럽쳐(rupture)가 이루어졌는지를 판단하는 구성요소이다. 따라서, 측정부(120)에 관한 설명에서는 선택 퓨즈영역(108)에 럽쳐(rupture)가 이루어진 상태라고 가정하도록 하겠다. 즉, 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 연결되어 있는 것으로 가정하도록 하겠다.
먼저, 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)가 활성화되고, 리드-측정 동작신호(RD_DA) 및 프로그램 동작신호(PGM)는 비활성화된다. 그에 따라, 퓨즈 어레이(100)의 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)의 게이트로는 설정된 패드(DQ)로부터 인가되는 측정전압(VDA_PG)이 공급되고, 선택 퓨즈영역(108) 중 선택 트랜지스터(W1)의 게이트로는 리드 선택전압(VRD_WL)이 공급된다. 또한, 비트라인 선택부(104)에서 선택된 비트라인(BL1)이 접지전압(VSS)단과 직접적으로 연결된다.
이때, 선택 트랜지스터(W1)는 리드 선택전압(VRD_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(104)를 통해 접지전압(VSS)단과 연결되도록 한다. 이와 같은 상태에서, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 잘 연결되어 있는 상태이면, 즉, 럽쳐가 잘 이루어진 상태라서 저항 성분이 거의 없으면, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 측정전압(VDA_PG)이 상대적으로 빠르게 퓨즈 노드(S1)로 전달될 수 있다. 반면, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 잘 연결되어 있지 않은 상태이면, 즉, 럽쳐가 잘 이루어지지 않은 상태라서 저항 성분이 상당부분 남아 있으면, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 측정전압(VDA_PG)이 상대적으로 느리게 퓨즈 노드(S1)로 전달될 수 있다. 이와 같이, 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)의 럽쳐 상태에 따라 측정전압(VDA_PG)이 공급되는 속도, 즉, 측정전압(VDA_PG)의 공급 전류량이 달라진다. 따라서, 설정된 패드(DQ)에서 측정전압(VDA_PG)의 빠져나가는 전류량을 측정하는 방식을 통해 선택 퓨즈영역(108) 중 퓨즈 트랜지스터(F1)에 대해 럽쳐가 정상적으로 이루어졌는지를 판단할 수 있다.
참고로, 전술한 제1 실시예에서 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택(108)한 뒤, 선택된 퓨즈(108)에 대해서만 럽쳐하고, 리드하고, 측정하는 동작이 이루어지는 것으로 설명되었는데, 이는 어디까지나 하나의 실시예일 뿐이다.
따라서, 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택(108)하는 것을 반복하는 과정을 통해 다수의 퓨즈(F1, F2, F3, F4) 각각을 하나씩 선택하여 럽쳐하고, 리드하고, 측정할 수 것도 본 발명의 범주에 속한다. 물론, 다수의 퓨즈(F1, F2, F3, F4) 중 설정된 개수의 원하는 퓨즈만을 선택하여 럽쳐하고, 리드하고, 측정할 수 있는 것도 본 발명의 범주에 속한다.
그리고, 전술한 제1 실시예에서 사용되는 설정된 패드(DQ)는, 측정동작모드 진입상태에서 측정전압(VDA_PG)을 입력받기 위해 사용된다. 하지만, 측정동작모드 탈출 상태에서는 반도체 장치의 다른 설정된 동작을 위한 내부신호(미도시)를 입/출력하기 위해 사용될 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 제1 실시예에 따른 반도체 장치에서는 설정된 패드(DQ)를 통해 퓨즈 어레이(100)에 측정전압(VDA_PG)을 공급한 뒤, 설정된 패드(DQ)에서 빠져나가는 전류량을 측정함으로써, 퓨즈 어레이(100)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 알 수 있다.
<제2 실시예>
도 2는 본 발명의 제2 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치는, 퓨즈 어레이(200)와, 전압생성부(210)와, 측정부(220), 및 전압공급부(240)를 구비한다. 여기서, 퓨즈 어레이(200)는, 워드라인 선택부(202)와, 비트라인 선택부(204), 및 비트라인 바이어스 제어부(206)를 포함한다.
퓨즈 어레이(200)는, 다수의 퓨즈(F1, F2, F3, F4)를 포함한다. 이때, 퓨즈 어레이(200)는, 어드레스 신호(미도시)에 응답하여 워드라인(WL1, WL2)과 비트라인(BL1, BL2)의 선택을 통해 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택한다.
따라서, 퓨즈 어레이(200)에 포함된 워드라인 선택부(202)는 어드레스 신호(미도시)에 응답하여 다수의 워드라인(WL1, WL2) 중 어느 하나의 워드라인을 선택한다. 또한, 퓨즈 어레이(200)에 포함된 비트라인 선택부(204)는 어드레스 신호(미도시)에 응답하여 다수의 비트라인(BL1, BL2) 중 어느 하나의 비트라인을 선택한다. 또한, 퓨즈 어레이(200)에 포함된 비트라인 바이어스 제어부(206)는 비트라인 선택부(204)의 동작에 필요한 프리차지 전압(미도시) 및 레퍼런스 전압(미도시)을 제공한다.
전압공급부(240)는, 프로그램 동작모드 진입상태에서 프로그램 전압(VPGM_WL, VPGM_PG)을 퓨즈 어레이(200)에 공급하여 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각에 대해 럽쳐(rupture) 동작이 수행될 수 있도록 한다. 또한, 전압공급부(240)는, 리드 동작모드 진입상태에서 리드 전압(VRD_WL, VRD_PG)을 퓨즈 어레이(200)에 공급하여 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각에 저장된 데이터가 출력될 수 있도록 한다.
측정부(220)는, 측정 동작모드 진입상태에서 퓨즈 어레이(200)의 소싱노드(VB)에 제1 측정전압(VDA_PG)을 공급하고, 싱킹노드(VC)에 제2 측정전압(VDA_GN)이 공급되는 설정된 패드(DQ)를 연결하여 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각의 저항값을 측정한다. 이때, 측정부(220)가 정상적으로 동작할 수 있기 위해서 제1 측정전압(VDA_PG)의 레벨은 제2 측정전압(VDA_GN)의 레벨보다 충분히 높은 레벨을 갖는 상태가 되어야 한다.
전압생성부(210)는, 측정 동작모드 진입상태에서 인에이블되어 설정된 레벨을 갖는 제1 측정전압(VDA_PG)을 생성한다.
프로그램 동작모드 진입/탈출 상태 여부는 프로그램 동작신호(PGM)에 따라 결정된다. 즉, 프로그램 동작신호(PGM)가 로직'로우'(low)로 활성화되는 구간이 프로그램 동작모드 진입상태이고, 로직'하이'(high)로 비활성화되는 구간이 프로그램 동작모드 탈출상태이다.
프로그램 동작모드의 진입상태에서는 리드 동작모드 및 측정 동작모드에 진입할 수 없다. 즉, 프로그램 동작모드에 진입하는 구간은 다른 어떠한 동작모드의 구간과도 겹쳐질 수 없다.
리드 동작모드 진입/탈출 상태 여부와 측정 동작모드 진입/탈출 상태 여부는 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)에 따라 결정된다. 즉, 리드 동작신호(RD)가 로직'로우'(low)로 활성화되고 측정 동작신호(DA_MODE)가 로직'로우'(low)로 비활성화되는 것에 응답하여 리드 동작모드 진입상태 및 측정 동작모드 탈출상태로 설정된다. 또한, 리드 동작신호(RD)가 로직'로우'(low)로 활성화되고 측정 동작신호(DA_MODE)가 로직'하이'(high)로 활성화되는 것에 응답하여 측정 동작모드 진입상태 및 리드 동작모드 탈출상태로 설정된다. 그리고, 리드 동작신호(RD)가 로직'하이'(high)로 비활성화되는 구간에서는 측정 동작신호(DA_MODE)의 활성화여부와 상관없이 리드 동작모드 탈출상태 및 측정 동작모드 탈출상태로 설정된다.
구체적으로, 전압공급부(240)는, 프로그램 동작신호(PGM)에 응답하여 프로그램 선택전압(VPGM_WL)을 퓨즈 어레이(200)의 제1 소싱노드(VA)로 공급하기 위한 PMOS 트랜지스터(PA1)과, 프로그램 동작신호(PGM)에 응답하여 프로그램 구동전압(VPGM_PG)을 퓨즈 어레이(200)의 제2 소싱노드(VB)로 공급하기 위한 PMOS 트랜지스터(PB1)를 구비한다. 또한, 전압공급부(240)는, 리드 동작신호(RD)에 응답하여 리드 선택전압(VRD_WL)을 퓨즈 어레이(200)의 제1 소싱노드(VA)로 공급하기 위한 PMOS 트랜지스터(PA2)와, 리드-측정 동작신호(RD_DA)에 응답하여 리드 구동전압(VRD_PG)을 퓨즈 어레이(200)의 제2 소싱노드(VB)로 공급하기 위하 PMOS 트랜지스터(PB2)를 구비한다. 이때, 리드-측정 동작신호(RD_DA)는, 측정 동작신호(DA_MODE)의 반전신호(DA_MODEB)와 리드 동작신호(RD)의 반전신호(RDB)를 부정논리곱 연산하여 생성되는 신호이다.
그리고, 측정부(220)는, 전압생성부(210)에서 생성된 제1 측정전압(VDA_PG)을 측정 동작신호(DA_MODE)에 응답하여 퓨즈 어레이(200)의 제2 소싱노드(VB)로 공급하기 위한 PMOS 트랜지스터(PM)와, 측정 동작신호(DA_MODE) 및 그 반전신호(DA_MODEB)에 응답하여 퓨즈 어레이(200)의 싱킹노드(VC)를 제2 측정전압(VDA_GN)이 공급되는 설정된 패드(DQ)에 연결시키기 위한 전송 트랜지스터(SW)를 구비한다.
퓨즈 어레이(200)에서 다수의 퓨즈 중 어느 하나의 퓨즈를 선택하는 동작을 예를 들어 설명하면 다음과 같다.
먼저, 퓨즈 어레이(200)의 워드라인 선택부(202)에 의해 다수의 워드라인(WL1, WL2) 중 첫 번째 워드라인(WL1)이 선택된다. 그에 따라, 퓨즈 어레이(200)의 제1 소싱노드(VA)와 제2 소싱노드(VB)를 통해 공급되는 전압들은 첫 번째 워드라인(WL1)으로만 공급되고, 나머지 워드라인으로는 공급되지 않는다.
그리고, 퓨즈 어레이(200)의 비트라인 선택부(204)에 의해 다수의 비트라인(BL1, BL2) 중 첫 번째 비트라인(BL1, BL2)이 선택된다. 그에 따라. 퓨즈 어레이(200)의 제1 소싱노드(VA) 및 제2 소싱노드(VB)을 통해 공급된 전압들은 첫 번째 워드라인(WL1) 및 첫 번째 비트라인(BL1)에 대응하는 퓨즈영역(208)에서만 사용된다.
퓨즈 어레이(200)의 선택 퓨즈영역(208)을 럽쳐(rupture)시키는 동작은 다음과 같다.
먼저, 프로그램 동작신호(PGM)만 활성화되고, 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)는 모두 비활성화된다. 그에 따라, 퓨즈 어레이(200)의 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)의 게이트로는 프로그램 구동전압(VPGM_PG)이 공급되고, 선택 퓨즈영역(208) 중 선택 트랜지스터(W1)의 게이트로는 프로그램 선택전압(VPGM_WL)이 공급된다.
이때, 선택 트랜지스터(W1)는 프로그램 선택전압(VPGM_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(204)로 연결되도록 한다. 이와 같은 상태에서, 프로그램 구동전압(VPGM_PG)이 충분히 높은 전압레벨을 갖게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 일정크기 이상의 전압차이를 갖게 되는 경우 럽쳐(rupture)가 이루어지게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결된다. 반면, 프로그램 구동전압(VPGM_PG)이 높지 않은 전압레벨을 갖게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 일정크기 이하의 전압차이를 갖게되는 경우 럽쳐(rupture)가 이루어지지 않게 되어 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결되지 않는다. 즉, 선택 퓨즈영역(208) 내부에서 럽쳐(rupture)가 이루어질지 아니면 이루어지지 않을지 여부는 프로그램 구동전압(VPGM_PG)에 따라 결정되며, 이는, 선택 퓨즈영역(208)에 어떠한 데이터를 저장시킬지에 따라 결정되는 사항이다.
퓨즈 어레이(200)에서 선택된 퓨즈(208)의 데이터를 읽어내는 리드 동작은 다음과 같다.
먼저, 리드 동작신호(RD)가 활성화되고, 프로그램 동작신호(PGM) 및 측정 동작신호(DA_MODE)는 모두 비활성화되며, 리드-측정 동작신호(RD_DA)가 활성화된다. 그에 따라, 퓨즈 어레이(200)의 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)의 게이트로는 리드 구동전압(VRD_PG)이 공급되고, 선택 퓨즈영역(208) 중 선택 트랜지스터(W1)의 게이트로는 리드 선택전압(VRD_WL)이 공급된다.
이때, 선택 트랜지스터(W1)는 리드 선택전압(VRD_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(204)로 연결되도록 한다. 이와 같은 상태에서, 퓨즈 트랜지스터(F1)에 저장된 데이터가 '1'일 경우, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결된 상태가 된다. 따라서, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 리드 구동전압(VRD_PG)이 퓨즈 트랜지스터(F1)의 게이트에서 퓨즈 노드(S1)로 전달된다. 반면, 퓨즈 트랜지스터(F1)에 저장된 데이터가 '0'일 경우, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 연결되지 않은 상태가 된다. 따라서, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 리드 구동전압(VRD_PG)이 퓨즈 트랜지스터(F1)의 게이트에서 퓨즈 노드(S1)로 전달되지 못한다. 이와 같이 리드 구동전압(VRD_PG)이 퓨즈 노드(S1)로 전달되는지 아니면 전달되지 않는지의 여부를 비트라인 선택부(204)에서 감지하여 외부로 출력하게 된다.
퓨즈 어레이(200)에서 선택된 퓨즈(208)의 저항값을 측정하는 동작은 다음과 같다.
참고로, 본 발명의 실시예에서 개시되는 측정부(220)는, 선택 퓨즈영역(208)에 럽쳐(rupture)가 이루어진 것으로 가정된 상태에서 얼마나 제대로 럽쳐(rupture)가 이루어졌는지를 판단하는 구성요소이다. 따라서, 측정부(220)에 관한 설명에서는 선택 퓨즈영역(208)에 럽쳐(rupture)가 이루어진 상태라고 가정하도록 하겠다. 즉, 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 연결되어 있는 것으로 가정하도록 하겠다.
먼저, 리드 동작신호(RD) 및 측정 동작신호(DA_MODE)가 활성화되고, 리드-측정 동작신호(RD_DA) 및 프로그램 동작신호(PGM)는 비활성화된다. 그에 따라, 퓨즈 어레이(200)의 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)의 게이트로는 전압생성부(210)에서 생성된 제1 측정전압(VDA_PG)이 공급되고, 선택 퓨즈영역(208) 중 선택 트랜지스터(W1)의 게이트로는 리드 선택전압(VRD_WL)이 공급된다. 또한, 비트라인 선택부(204)에서 선택된 비트라인(BL1)이 설정된 패드(DQ)와 연결되어 제2 측정전압(VDA_GN)을 공급받게 된다.
이때, 선택 트랜지스터(W1)는 리드 선택전압(VRD_WL)에 응답하여 턴 온(turn on)되어 퓨즈 노드(S1)가 비트라인 선택부(204)를 통해 설정된 패드(DQ)와 연결되도록 한다. 따라서, 퓨즈 노드(S1)에는 제2 측정전압(VDA_GN)이 공급된다. 이와 같은 상태에서, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 잘 연결되어 있는 상태이면, 즉, 럽쳐가 잘 이루어진 상태라서 저항 성분이 거의 없으면, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 제1 측정전압(VDA_PG)의 레벨과 퓨즈 노드(S1)로 공급되는 제2 측정전압(VDA_GN)의 레벨 차이에 따른 전류량 흐름이 상대적으로 빠르게 이루어질 수 있다. 반면, 퓨즈 트랜지스터(F1)의 게이트와 퓨즈 노드(S1)가 서로 잘 연결되어 있지 않은 상태이면, 즉, 럽쳐가 잘 이루어지지 않은 상태라서 저항 성분이 상당부분 남아 있으면, 퓨즈 트랜지스터(F1)의 게이트로 인가되는 제1 측정전압(VDA_PG)의 레벨과 퓨즈 노드(S1)로 공급되는 제2 측정전압(VDA_GN)의 레벨 차이에 따른 전류량 흐름이 상대적으로 느리게 이루어질 수 있다.이와 같이, 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)의 럽쳐 상태에 따라 제1 측정전압(VDA_PG)의 레벨과 제2 측정전압(VDA_GN)의 레벨 차이로 인해 발생하는 전류량 흐름이 달라진다.
예컨대, 전원전압(VDD)의 레벨을 몇 배로 전하펌핑하여 제1 측정전압(VDA_PG)의 레벨을 설정하고, 접지전압(VSS)의 레벨을 제2 측정전압(VDA_GN)의 레벨로 설정하게 되면, 퓨즈 트랜지스터(F1)의 럽쳐 상태에 따라 그 속도의 차이가 있을 뿐 퓨즈 트랜지스터(F1)의 게이트에서 퓨즈 노드(S1) 방향으로 전류의 흐름이 발생한다. 따라서, 설정된 패드(DQ)를 통해 흘러나오는 전류량을 측정하는 방식을 통해 선택 퓨즈영역(208) 중 퓨즈 트랜지스터(F1)에 대해 럽쳐가 정상적으로 이루어졌는지를 판단할 수 있다.
참고로, 전술한 제2 실시예에서 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택(208)한 뒤, 선택된 퓨즈(208)에 대해서만 럽쳐하고, 리드하고, 측정하는 동작이 이루어지는 것으로 설명되었는데, 이는 어디까지나 하나의 실시예일 뿐이다.
따라서, 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 중 어느 하나의 퓨즈를 선택(208)하는 것을 반복하는 과정을 통해 다수의 퓨즈(F1, F2, F3, F4) 각각을 하나씩 선택하여 럽쳐하고, 리드하고, 측정할 수 것도 본 발명의 범주에 속한다. 물론, 다수의 퓨즈(F1, F2, F3, F4) 중 설정된 개수의 원하는 퓨즈만을 선택하여 럽쳐하고, 리드하고, 측정할 수 있는 것도 본 발명의 범주에 속한다.
그리고, 전술한 제2 실시예에서 제1 측정전압(VDA_PG)은 전원전압(VDD) 레벨을 설정된 배수만큼 전하펌핑한 레벨로 설정되고, 제2 측정전압(VDA_GN)은 접지전압(VSS) 레벨로 설정되는 것으로 설명되었는데, 이는 어디까지나 하나의 실시예일 뿐이다. 즉, 제1 측정전압(VDA_PG)의 레벨이 제2 측정전압(VDA_GN)의 레벨보다 충분히 높은 레벨을 갖는 상태이기만 하면, 그 레벨이 어떠한 레벨로 설정되든 모두 본 발명의 범주에 속한다.
그리고, 전술한 제2 실시예에서 사용되는 설정된 패드(DQ)는, 측정동작모드 진입상태에서 제2 측정전압(VDA_GN)을 공급받기 위해 사용된다. 하지만, 측정동작모드 탈출 상태에서는 반도체 장치의 다른 설정된 동작을 위한 내부신호(미도시)를 입/출력하기 위해 사용될 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 제2 실시예에 따른 반도체 장치에서는 내부에서 생성되어 상대적으로 높은 레벨을 갖는 제1 측정전압(VDA_PG)을 퓨즈 어레이(200)에 소싱하고, 설정된 패드(DQ)를 통해 전달되어 상대적으로 낮은 레벨을 갖는 제2 측정전압(VDA_GN)을 퓨즈 어레이(200)에 싱킹한 뒤, 설정된 패드(DQ)를 통해 흘러나오는 전류량을 측정함으로써, 퓨즈 어레이(200)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 알 수 있다.
전술한 본 발명의 제1 실시예에 따른 반도체 장치와 제2 실시예에 따른 반도체 장치의 차이점을 설명하면 다음과 같다.
먼저, 본 발명의 제1 실시예에 따른 반도체 장치에서는 설정된 패드(DQ)를 통해 공급되는 측정전압(VDA_PG)이 충분히 높은 레벨을 갖고 있는 상태가 되어야 한다. 이를 바탕으로 설정된 패드(DQ)에서 빠져나가는 전류량을 측정하는 방식이다.
그리고, 본 발명의 제2 실시예에 따른 반도체 장치에서는 내부에서 생성되는 제1 측정전압(VDA_PG)의 레벨과 설정된 패드(DQ)를 통해 공급되는 제2 측정전압(VDA_GN)의 레벨이 충분한 차이를 가져야 하고, 제1 측정전압(VDA_PG)의 레벨이 제2 측정전압(VDA_GN)의 레벨보다 더 높은 상태를 유지하여야 한다. 이를 바탕으로 설정된 패드(DQ)를 통해 흘러나오는 전류량을 측정하는 방식이다.
<제3 실시예>
도 3은 본 발명의 제3 실시예에 따른 반도체 장치에서 퓨즈 어레이에 포함된 다수의 퓨즈 각각에 대한 저항값을 측정하는 회로의 구성을 도시한 블록다이어그램이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는, 퓨즈 어레이(300)와, 전압생성부(310)와, 측정부(320), 및 전압공급부(340)를 구비한다. 여기서, 퓨즈 어레이(300)는, 워드라인 선택부(302)와, 비트라인 선택부(304), 및 비트라인 바이어스 제어부(306)를 포함한다.
도 3에 도시된 본 발명의 제3 실시예에 따른 반도체 장치는, 도 2에 도시된 본 발명의 제2 실시예에 따른 반도체 장치와 거의 유사하다. 때문에 이후 설명에서는 두 실시예 간의 차이점만을 기준으로 설명하도록 하겠다.
도 3에 도시된 퓨즈 어레이(300) 및 전압공급부(340)는 도 2에 도시된 퓨즈 어레이(200) 및 전압공급부(240)와 완전히 동일한 구성이고, 그 동작 또한 동일하다. 하지만, 도 3에 도시된 측정부(320) 및 전압생성부(310)는, 도 2에 도시된 측정부(220) 및 전압생성부(210)와는 다른 구성이 되는 것을 알 수 있다. 또한, 도 3에서는 제1 설정된 패드(DQ1)와 제2 설정된 패드(DQ2)가 사용되고, 도 2에서는 설정된 패드(DQ)만 사용된다.
구체적으로, 도 2에서 사용되는 설정된 패드(DQ)는, 도 3에 도시된 제1 설정된 패드(DQ1)와 완전히 동일한 구성이며, 그 동작 또한 동일하다. 반면, 도 3에 도시된 제2 설정된 패드(DQ2)는 도 2에서는 존재하지 않던 구성이다. 이와 같은 제2 설정된 패드(DQ2)는 측정동작모드 진입상태에서 제어신호(VCON)를 입력받기 위해 사용된다.
그리고, 도 3에 도시된 측정부(320)는, 전압생성부(310)에서 생성된 제1 측정전압(VDA_PG)을 측정 동작신호(DA_MODE)에 응답하여 퓨즈 어레이(300)의 제2 소싱노드(VB)로 공급하기 위한 PMOS 트랜지스터(PM)와, 측정 동작신호(DA_MODE) 및 그 반전신호(DA_MODEB)에 응답하여 퓨즈 어레이(300)의 싱킹노드(VC)를 제2 측정전압(VDA_GN)이 공급되는 제1 설정된 패드(DQ1)에 연결시키기 위한 전송 트랜지스터(SW1), 및 측정 동작신호(DA_MODE) 및 그 반전신호(DA_MODEB)에 응답하여 선택적으로 전압생성부(310)에 제어신호(VCON)가 공급되는 제2 설정된 패드(DQ2)를 연결시키기 위한 전송 트랜지스터(SW2)를 구비한다.
그리고, 도 3에 도시된 전압생성부(310)는, 측정동작모드 진입상태에서 제2 설정된 패드(DQ2)를 통해 인가되는 제어신호(VCON)에 응답하여 제1 측정전압(VDA_PG)의 레벨을 조절할 수 있다. 예컨대, 도 3에 도시된 전압생성부(310)는, 제어신호(VCON)에 따라 전원전압(VDD)의 레벨을 2배로 전하펌핑하여 제1 측정전압(VDA_PG)을 생성할 수도 있고, 2.5배나 3배로 전하펌핑하여 제1 측정전압(VDA_PG)을 생성할 수도 있다. 이렇게, 제1 측정전압(VDA_PG)의 레벨을 조절하는 과정을 통해 다수의 퓨즈(F1, F2, F3, F4) 각각에 대한 저항값을 보다 정확하게 측정할 수 있다. 즉, 반도체 장치 외부에서 제1 측정전압(VDA_PG)의 레벨과 제2 측정전압(VDA_GN)의 레벨을 자유롭게 조절할 수 있으므로, 측정 환경에 따라 그 레벨 차이를 조절하는 것이 가능하다. 따라서, 측정 환경의 영향을 최소화한 상태에서 다수의 퓨즈(F1, F2, F3, F4) 각각에 대한 저항값을 측정하는 것이 가능하다.
그리고, 전술한 제3 실시예에서 사용되는 제1 설정된 패드(DQ)는, 측정동작모드 진입상태에서 제2 측정전압(VDA_GN)을 공급받기 위해 사용된다. 하지만, 측정동작모드 탈출 상태에서는 반도체 장치의 다른 설정된 동작을 위한 내부신호(미도시)를 입/출력하기 위해 사용될 수 있다. 마찬가지로, 제2 설정된 패드(DQ2)는, 측정동작 진입상태에서 제어신호(VCON)를 입력받기 위해 사용된다. 하지만, 측정동작모드 탈출 상태에서는 반도체 장치의 다른 설정된 동작을 위한 내부신호(미도시)를 입/출력하기 위해 사용될 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 제3 실시예에 따른 반도체 장치에서는 내부에서 생성되어 상대적으로 높은 레벨을 갖는 제1 측정전압(VDA_PG)을 퓨즈 어레이(300)에 소싱하고, 설정된 패드(DQ)를 통해 전달되어 상대적으로 낮은 레벨을 갖는 제2 측정전압(VDA_GN)을 퓨즈 어레이(300)에 싱킹한 뒤, 설정된 패드(DQ)를 통해 흘러나오는 전류량을 측정함으로써, 퓨즈 어레이(300)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 알 수 있다.
특히, 내부에서 생성되는 제1 측정전압(VDA_PG)의 레벨을 반도체 장치 외부에서 자유롭게 조절할 수 있으므로, 측정 환경의 영향을 최소하는 상태에서 퓨즈 어레이(300)에 포함된 다수의 퓨즈(F1, F2, F3, F4) 각각이 의도한 대로 정상적으로 럽쳐되었는지 여부를 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 200, 300 : 퓨즈 어레이 120, 220, 320 : 측정부
140, 240, 340 : 전압공급부
102, 202, 302 : 워드라인 선택부
104, 204, 304 : 비트라인 선택부
106, 206, 306 : 비트라인 바이어스 제어부
260, 360 : 전압생성부

Claims (18)

  1. 다수의 퓨즈를 포함하는 퓨즈 어레이;
    측정 동작모드 진입상태에서 인에이블되며, 전원전압레벨을 설정된 배수만큼 전하펌핑하여 결정된 레벨을 갖는 제1 측정전압을 생성하는 전압생성부; 및
    상기 측정 동작모드 진입상태에서 상기 퓨즈 어레이의 소싱 노드에 제1 측정전압을 공급하고, 싱킹 노드에 제2 측정 전압이 공급되는 설정된 제1 패드를 연결하여 상기 다수의 퓨즈 각각의 저항값을 측정하는 측정부를 구비하며,
    상기 전압생성부는,
    상기 측정 동작모드 진입상태에서 설정된 제2 패드를 통해 입력되는 제어신호에 응답하여 상기 설정된 배수의 값을 조절할 수 있으며, 그에 따라 상기 제1 측정전압의 레벨을 조절하여 생성하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 퓨즈 어레이는,
    상기 측정 동작모드 진입상태에서 어드레스 신호에 응답하여 상기 다수의 퓨즈 중 어느 하나의 퓨즈를 선택하되, 선택 동작을 적어도 한 번 이상의 설정된 횟수만큼 수행하는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 측정부는,
    상기 측정 동작모드 진입상태에서 상기 퓨즈 어레이가 상기 선택 동작을 수행하는 것에 응답하여 상기 제1 패드를 통해 검출되는 상기 제1 측정전압과 상기 제2 측정전압의 레벨 차이에 따른 전류량을 통해 선택된 퓨즈에 대한 저항값을 측정하되, 측정 동작을 상기 설정된 횟수만큼 수행하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 패드는,
    상기 측정 동작모드 탈출상태에서 설정된 내부신호를 입/출력하기 위해 사용되고,
    상기 측정 동작모드 진입상태에서 상기 제어신호를 입력받기 위해 사용되는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 측정전압은 접지전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패드는,
    상기 측정 동작모드 탈출상태에서 설정된 내부신호를 입/출력하기 위해 사용되고,
    상기 측정 동작모드 진입상태에서 상기 제2 측정전압을 공급받기 위해 사용되는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    프로그램 동작모드 진입상태에서 상기 퓨즈 어레이에 프로그램 전압을 공급하고, 리드 동작모드 진입상태에서 상기 퓨즈 어레이에 리드 전압을 공급하기 위한 전압공급부를 더 구비하는 반도체 장치.
  10. 다수의 퓨즈를 포함하는 퓨즈 어레이가 구비된 반도체 장치의 동작방법에 있어서,
    측정 동작모드 진입상태에서 전원전압레벨을 설정된 배수만큼 전하펌핑하여 결정된 레벨을 갖는 제1 측정전압을 생성하는 단계;
    상기 측정 동작모드 진입상태에서 상기 퓨즈 어레이의 소싱 노드에 상기 제1 측정전압을 공급하고, 싱킹 노드에 제2 측정전압이 공급되는 제1 패드를 연결하는 단계; 및
    상기 측정 동작모드 진입상태에서 어드레스 신호에 응답하여 상기 다수의 퓨즈 중 어느 하나의 퓨즈를 선택함으로써 그 저항값을 측정하는 단계를 포함하며,
    상기 제1 측정전압을 생성하는 단계는,
    상기 측정 동작모드 진입상태에서 설정된 제2 패드를 통해 입력되는 제어신호에 응답하여 상기 설정된 배수의 값을 조절하는 단계; 및
    상기 조절하는 단계의 결과에 따라 상기 제1 측정전압의 레벨을 조절하여 생성하는 단계를 포함하는 반도체 장치의 동작방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 측정하는 단계는,
    상기 측정 동작모드 진입상태에서 상기 다수의 퓨즈 중 어느 하나의 퓨즈를 선택하는 동작을 적어도 한 번 이상의 설정된 횟수만큼 수행함으로써, 상기 다수의 퓨즈 중 상기 설정된 횟수만큼의 퓨즈에 대한 저항값을 각각 측정하는 것을 특징으로 하는 반도체 장치의 동작방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 측정하는 단계는,
    상기 측정 동작모드 진입상태에서 상기 다수의 퓨즈 중 어느 하나의 퓨즈가 선택될 때마다 상기 제1 패드를 통해 검출되는 상기 제1 측정전압과 상기 제2 측정전압의 레벨 차이에 따른 전류량을 통해 선택된 퓨즈에 대한 저항값을 측정하는 것을 특징으로 하는 반도체 장치의 동작방법.
  13. 삭제
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 패드는,
    상기 측정 동작모드 탈출상태에서 설정된 내부신호를 입/출력하는 단계; 및
    상기 측정 동작모드 진입상태에서 상기 제어신호를 입력받는 단계를 포함하는 반도체 장치의 동작방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 측정전압은 접지전압레벨을 갖는 것을 특징으로 하는 반도체 장치의 동작방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 패드는,
    상기 측정 동작모드 탈출상태에서 설정된 내부신호를 입/출력하는 단계; 및
    상기 측정 동작모드 진입상태에서 상기 제2 측정전압을 공급받는 단계를 포함하는 반도체 장치의 동작방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    프로그램 동작모드 진입상태에서 상기 퓨즈 어레이에 프로그램 전압을 공급하는 단계; 및
    리드 동작모드 진입상태에서 상기 퓨즈 어레이에 리드 전압을 공급하는 단계를 더 포함하는 반도체 장치의 동작방법.
KR1020140021066A 2014-02-24 2014-02-24 반도체 장치 및 그 동작방법 KR102133356B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140021066A KR102133356B1 (ko) 2014-02-24 2014-02-24 반도체 장치 및 그 동작방법
US14/460,911 US9589603B2 (en) 2014-02-24 2014-08-15 Semiconductor device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140021066A KR102133356B1 (ko) 2014-02-24 2014-02-24 반도체 장치 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20150099918A KR20150099918A (ko) 2015-09-02
KR102133356B1 true KR102133356B1 (ko) 2020-07-13

Family

ID=53881985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140021066A KR102133356B1 (ko) 2014-02-24 2014-02-24 반도체 장치 및 그 동작방법

Country Status (2)

Country Link
US (1) US9589603B2 (ko)
KR (1) KR102133356B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116343847A (zh) * 2021-12-24 2023-06-27 长鑫存储技术有限公司 反熔丝读出电路、反熔丝存储器以及测试方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4730273A (en) * 1986-04-03 1988-03-08 Motorola, Inc. On-chip programmability verification circuit for programmable read only memory having lateral fuses
US5453696A (en) * 1994-02-01 1995-09-26 Crosspoint Solutions, Inc. Embedded fuse resistance measuring circuit
US5694047A (en) * 1995-08-09 1997-12-02 Xilinx, Inc. Method and system for measuring antifuse resistance
US5952833A (en) * 1997-03-07 1999-09-14 Micron Technology, Inc. Programmable voltage divider and method for testing the impedance of a programmable element
US6185705B1 (en) * 1997-03-07 2001-02-06 Micron Technology, Inc. Method and apparatus for checking the resistance of programmable elements
US5982656A (en) * 1997-03-07 1999-11-09 Micron Technology, Inc. Method and apparatus for checking the resistance of programmable elements
KR100247937B1 (ko) * 1997-11-12 2000-03-15 윤종용 퓨징 장치
JP3179394B2 (ja) * 1997-11-28 2001-06-25 富山日本電気株式会社 印刷配線板の電気検査装置及び電気検査方法
JPH11260924A (ja) * 1998-03-10 1999-09-24 Mitsubishi Electric Corp 半導体集積回路装置のテスト方法
US6424161B2 (en) * 1998-09-03 2002-07-23 Micron Technology, Inc. Apparatus and method for testing fuses
KR100539219B1 (ko) * 1999-05-19 2005-12-27 삼성전자주식회사 기존 패드들을 이용하여 내부 소자의 특성을 측정하는 집적 회로 장치
US6541983B2 (en) * 2001-05-10 2003-04-01 Koninklijke Philips Electronics N.V. Method for measuring fuse resistance in a fuse array
KR100576492B1 (ko) 2002-12-30 2006-05-10 주식회사 하이닉스반도체 패키지 레벨에서 반도체 소자의 내부 ｄｃ 바이어스 측정장치
US20050254189A1 (en) * 2004-05-07 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit with low parasitic capacitance
US7012827B2 (en) * 2004-05-07 2006-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple electrical fuses shared with one program device
KR100618863B1 (ko) * 2004-09-18 2006-08-31 삼성전자주식회사 저 전력 전압기준회로
US7333383B2 (en) * 2005-08-23 2008-02-19 Infineon Technologies Ag Fuse resistance read-out circuit
US7200064B1 (en) * 2005-10-07 2007-04-03 International Business Machines Corporation Apparatus and method for providing a reprogrammable electrically programmable fuse
JP5014609B2 (ja) * 2005-10-12 2012-08-29 フリースケール セミコンダクター インコーポレイテッド トリミング回路、電子回路及びトリミング制御システム
US7733096B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of testing fuse elements for memory devices
KR100904827B1 (ko) 2007-05-02 2009-06-25 동부일렉트로닉스 주식회사 퓨즈 테스트 장치
JP5571303B2 (ja) * 2008-10-31 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8427857B2 (en) * 2010-05-06 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse programming time control scheme
US8760170B2 (en) * 2011-01-28 2014-06-24 Schneider Electric Solar Inverters Usa, Inc. Fuse continuity detection
KR101878972B1 (ko) * 2012-04-26 2018-07-16 삼성전자주식회사 안티퓨즈 선택 방법 및 안티퓨즈 모니터링 방법
US9117534B2 (en) * 2014-01-23 2015-08-25 Freescale Semiconductor, Inc. Fuse circuit with test mode
US9564243B2 (en) * 2014-04-23 2017-02-07 Globalfoundries Singapore Pte. Ltd. Equivalent fuse circuit for a one-time programmable read-only memory array

Also Published As

Publication number Publication date
US9589603B2 (en) 2017-03-07
US20150241509A1 (en) 2015-08-27
KR20150099918A (ko) 2015-09-02

Similar Documents

Publication Publication Date Title
US6181605B1 (en) Global erase/program verification apparatus and method
KR101847541B1 (ko) 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법
US7215177B2 (en) Semiconductor integrated circuit with electrically programmable fuse
US6424211B1 (en) Digital trimming of OP AMP offset voltage and quiescent current using non-volatile memory
US8208336B2 (en) Fuse circuit and semiconductor device having the same
US20060028894A1 (en) Programmable semi-fusible link read only memory and method of margin testing same
KR102508312B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR102047958B1 (ko) 저항성 메모리 장치 및 이의 프로그램 방법
JP5571303B2 (ja) 半導体装置
JP2007299926A (ja) 抵抗変化型ヒューズ回路
KR100426909B1 (ko) 반도체 장치
US9159453B2 (en) Memory device and method for measuring resistance of memory cell
US7482854B2 (en) E-fuse circuit using leakage current path of transistor
KR102133356B1 (ko) 반도체 장치 및 그 동작방법
US9508398B1 (en) Voltage generation circuit, semiconductor memory device including the same, and method for driving the same
US9431128B2 (en) Semiconductor device including fuse circuit
KR102034008B1 (ko) 반도체 집적회로 및 그의 구동방법
US11101011B2 (en) Circuit for generating bias current for reading OTP cell and control method thereof
US9589662B2 (en) Resistive memory device with variable cell current amplification
KR101619779B1 (ko) 오티피 메모리 장치
US8598943B2 (en) Semiconductor integrated circuit with stable rupture voltage fuse
KR102482147B1 (ko) 이퓨즈 otp 메모리
KR101762920B1 (ko) 오티피 메모리 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant