KR102319710B1

KR102319710B1 - 센스 앰프 구동 장치

Info

Publication number: KR102319710B1
Application number: KR1020210026657A
Authority: KR
Inventors: 정덕주
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2016-11-21
Filing date: 2021-02-26
Publication date: 2021-10-29
Also published as: KR20210025036A

Abstract

발명의 실시예에 따른 센스 앰프 구동 장치는 반도체 메모리 장치에 있어서, 메모리 셀; 및 상기 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인의 신호를 검출하여 증폭시키는 센스 앰프를 포함하고, 상기 센스 앰프는 제1 제어 신호를 입력받으며, 읽기 컨트롤 전압에 따라 턴-온 또는 턴-오프되는 프리차지 소자; 및 상기 프리차지 소자가 턴-오프일때 상기 비트라인의 신호에 따라 출력 전압을 출력하는 트랜지스터 출력부를 포함한다.

Description

센스 앰프 구동 장치{Sense Amplifier Driving Device}

본 발명은 센스 앰프 구동 장치에 관한 것으로, 보다 자세하게는 외부 전원전압(VDD)의 레벨이 낮은 경우에도 센싱이 가능한 인버터 타입의 센스 앰프 구동 장치에 관한 것이다.

반도체 장치, 특히 메모리는 메모리 셀 및 다수의 데이터 입출력 라인을 구비하여 데이터의 입출력 동작을 수행한다. 데이터가 이동하는 상기 데이터 입출력 라인에는 비트 라인, 로컬 입출력 라인 및 글로벌 입출력 라인 등이 존재한다. 상기 데이터 입출력 라인을 통해 데이터가 입출력되는 경로는 상당히 길고 전기적으로 연결되는 상기 데이터 입출력 라인 간의 로드(laod)가 서로 다르므로, 반도체 메모리 장치는 원활한 데이터 전송을 위해 데이터의 증폭을 위한 센스 앰프를 구비한다.

최근, 반도체 제조 기술의 미세화가 진행하고, 거기에 따른 집적회로의 소형화에 의해 동작 전압인 VDD도 계속 낮아지게 된다. 즉, ㎛공정에서는 VDD 전압 레벨이 약 1.2V 이상이지만, ㎚공정에서는 VDD 전압이 1.0V 또는 0.8V 이하 등으로 낮다. OTP(One Time Program)의 경우 프로그램된 셀을 읽기 위해서 인버터 형의 센스 앰프를 사용하는데 전원전압이 계속 낮아짐에 따라서 프로그램된 셀(Cell)의 저항값도 계속 낮게 제어해야만 인버터 형의 센스 앰프를 사용해서 읽기 동작을 수행할 수 있다.

도 1은 일반적으로 사용되는 인버터 형의 센스 앰프를 나타낸 것이다. OTP 셀이 프로그램되면 OTP 셀은 비트 라인(Bit Line)과 접지전압(VSS) 사이에 저항처럼 동작하게 된다. 프로그램된 셀의 읽기 동작은 PCG_ENB 신호에 의해서 비트 라인이 전원전압 레벨(VDD)로 프리차지된 후에 OTP 셀의 저항을 통해서 천천히 디스차지된다. 이때, READ_EN이 하이로 인에이블되어 MP1 및 MN1이 턴온(turn-on) 상태가 된다. 그리고 비트 라인 레벨이 최소한 VDD - Vth(pmos MP2 threshold voltage)보다 낮을 때 MP2가 턴온 상태가 되어 Dout 출력은 하이 상태로 센싱하게 된다.

반도체 공정 기술이 소형화됨에 따라 전원전압(VDD)레벨도 계속 낮아지므로, 인버터형을 이용해서 센스하기 위해서는 비트 라인의 전압 레벨도 VDD - Vth(pmos MP2)보다 낮아야만 가능하다. 예를 들어, VDD=1.5V, Vth=0.5V일 경우에는 비트 라인의 전압이 1.0V 이하만 되어도 센스 가능했지만, VDD=1.0V, Vth=0.5V일 경우에는 비트 라인의 전압이 0.5V 이하가 되어야만 센스 가능하다.

결국, 프로그램된 셀의 저항값이 계속 작아져야 되는데, OTP 셀의 프로그램 특성은 공정이 소형화됨에 따라서 같이 낮아지는 요소는 아니다. 따라서 기존 방식의 인버터형 센스 앰프만으로는 공정이 소형화됨에 따라서 계속하여 사용하는 데에는 한계가 있다. 다시말해, 센스 앰프가 읽기 동작을 수행하기 위해서는 OTP 메모리 셀에서 프로그래밍 된 셀의 저항이 낮아야 하지만, 저항을 낮추도록 메모리 셀을 구성하는 것이 어렵고, 따라서 동작 전압이 계속 낮아짐에 따라 안정적으로 센싱동작을 수행하는 것이 쉽지 않았다.

미국 등록특허 6480037호 한국 공개특허 2012-0131470호

본 발명의 목적은 상기의 문제점을 감안하여 이루어진 것으로, 센스 앰프의 동작 전압이 낮아져도 센스 가능한 인버터형 센스 앰프 구동 장치를 제공함에 있다.

본 발명의 특징에 따르면, 메모리 셀; 상기 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인의 신호를 검출하여 증폭시키는 센스 앰프; 및 제1 공급전압을 입력받아 더 큰 레벨의 제1 동작전압을 생성하여 프리차지 소자 및 트랜지스터 출력부로 공급하는 전압생성부를 포함하고, 상기 센스 앰프는, 읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 상기 프리차지 소자; 상기 프리차지 소자가 턴-오프일때 상기 비트라인의 신호에 따라 출력 전압을 출력하는 상기 트랜지스터 출력부를 포함하고, 상기 읽기 컨트롤 신호는 제1 레벨시프터를 통해 제1 공급전압을 읽기 컨트롤 전압으로 변환하고, 상기 읽기 컨트롤 전압은 상기 프리차지 소자의 게이트로 공급되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

상기 제1 동작 전압은 상기 프리차지 소자의 소스 및 상기 트랜지스터 출력부의 풀업 소자의 소스와 연결된다.

상기 트랜지스터 출력부는 풀업 소자 및 풀 다운 소자를 포함하며, 상기 풀업 소자 및 상기 풀다운 소자는 직렬 연결되어 상기 제1 동작 전압 및 그라운드 전압과 연결된다.

상기 트랜지스터 출력부는 상기 비트라인의 신호에 따라 상기 제1 동작 전압 또는 그라운드 전압을 제2 레벨시프터로 출력한다.

상기 제2 레벨시프터는 상기 트랜지스터 출력부의 출력 전압에 따라 제1 공급전압 또는 그라운드 전압을 출력한다.

상기 읽기 컨트롤 전압이 상기 제1 공급전압보다 더 큰 전압 레벨이다.

상기 읽기 컨트롤 전압과 상기 제1 동작전압은 동일한 전압 레벨이다.

상기 메모리 셀이 프로그램되면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 그라운드 레벨로 디스차지된다.

상기 메모리 셀이 프로그램되지 않았으면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 제1 동작 전압으로 차지된다.

상기 센스 앰프 및 상기 제2 레벨시프터는 제1 동작전압으로 동작 가능한 트랜지스터로 구성된다.

상기 제1 동작 전압은 2V 전압이고, 상기 제1 공급전압은 1.5V 이하이다.

본 발명의 다른 특징에 따르면, 비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법에 있어서, 전압 생성부로부터 제1 공급전압보다 높은 제1 동작 전압을 센스앰프가 공급받아 상기 비트 라인을 프리차지(pre-charge)시키는 단계; 읽기 컨트롤 신호를 기초로 제1 레벨시프터에서 변환 공급되는 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작 전압의 공급을 중지시키는 단계; 상기 센스 앰프가 상기 비트라인의 신호를 검출하는 단계; 및 상기 비트라인의 신호에 기초하여 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 감지방법을 제공한다.

상기 센스 앰프가, 상기 제1 동작전압을 공급받는 프리차지 소자; 및 상기 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 트랜지스터 출력부를 포함하여 수행한다.

상기 트랜지스터 출력부가, 직렬 연결된 풀 업 소자 및 풀다운 소자를 포함하며, 상기 풀 업 소자와 풀 다운 소자는, 상기 제1 동작전압 라인과 그라운드 전압라인 사이에 연결되어 수행한다.

상기 제1 동작전압 또는 그라운드 전압에 따라 상기 제2 레벨시프트가 상기 제1 공급전압 또는 그라운드 전압을 출력하는 단계를 더 포함한다.

상기 프라차지 소자의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자를 턴 온 또는 턴 오프 하는 단계; 및 상기 프리차지 소자가 턴 오프일 때 상기 비트라인 신호에 따라 출력전압을 출력하는 단계를 더 포함한다.

상기 메모리 셀이 프로그램 된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압을 그라운드 레벨로 디스차징한다.

상기 메모리 셀이 미프로그램된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압이 상기 제1 동작전압으로 유지된다.

상기 제1 공급전압은 1.5V 이하이고, 상기 제1 동작전압은 2V 이다.

상기 읽기 컨트롤 전압과 상기 제1 동작 전압은 서로 동일한 레벨이다.

본 발명은 낮은 동작 전압을 센싱하는 센스 앰프 구동 장치를 통해 센스 앰프의 센스 마진을 보장할 수 있는 이점이 있다.

도 1은 종래 기술에 따른 센스 앰프를 나타내는 회로도이다.
도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 회로도이다.
도 3은 발명의 실시예에 따른 바이어스 전류 생성부의 회로도이다.
도 4는 발명의 실시예에 따른 셀 어레이의 회로도이다.
도 5는 발명의 실시예에 따른 센스 앰프의 회로도이다.
도 6은 발명의 실시예에 따른 래치 회로의 회로도이다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.

도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 회로도이다. 발명의 실시예에 따른 센스 앰프 구동 장치는 제어부(50), 제1 레벨 시프터(70), 바이어스 전류 회로(100), 셀 어레이(200), 센스 앰프(300), 제2 레벨 시프터(400) 및 래치 회로(500)를 포함한다.

제어부(50)는 읽기 컨트롤 신호를 수신하여 그 출력을 제1 레벨시프터(70)로 전달한다. 읽기 컨트롤 신호는 제1 레벨시프터(70)를 통해 읽기 컨트롤 전압으로 변환되고, 읽기 컨트롤 전압은 센스 앰프(300) 내에 포함되는 프리차지 소자로 공급된다.

제1 레벨시프터(70)는 특정 전압 레벨의 신호를 필요한 전압의 레벨로 바꾸어 주는 것으로, 제1 레벨시프터(70)의 출력은 센스 앰프(300)에서 프리차지 소자인 피모스 트랜지스터(MP2; 도 5 참조)의 게이트와 연결된다. 제1 레벨 시프터(70)는 읽기 컨트롤 전압을 센스 앰프(300)로 공급한다.

제1 제어 신호 및 읽기 컨트롤 전압은 모두 프리차지 소자의 게이트로 입력되며, 읽기 컨트롤 전압이 제1 제어 신호보다 더 큰 전압 레벨이다.

바이어스 전류 회로(100)는 바이어스 전류를 생성하여 셀 어레이(200)에 공급하는 것으로 수십 nA의 전류를 생성하여 셀 어레이(200)에 공급할 수 있다. 셀 어레이(200)는 일반적으로 그물 모양으로 연결되어 있는 워드라인과 비트 라인에 많은 셀들이 각각 접속되어 있는 구조이다.

이러한 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드(read)하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로 및 다수의 센스 앰프 등의 주변 회로 등을 포함한다.

셀 어레이(200)의 단위 셀은 하나의 스위칭 소자와 하나의 커패시터를 포함할 수 있다. 여기서, 스위칭 소자는 비트 라인과 커패시터 사이에 연결되어 워드라인에 따라 선택적으로 스위칭 동작한다.

단위 셀인 메모리 셀이 프로그램되면, 제1 제어 신호에 의해 메모리 셀과 연결된 비트 라인의 전압은 그라운드 레벨로 디스차지되고, 메모리 셀이 프로그램되지 않았으면, 제1 제어 신호에 의해 메모리 셀과 연결된 비트 라인의 전압은 제1 동작 전압으로 차지된다.

센스 앰프는 제1 제어 신호 PCG_ENB를 입력받으며, 읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 프리차지 소자 MP2 및 프리차지 소자가 턴-오프일 때 비트라인의 신호에 따라 출력 전압을 출력하는 트랜지스터 출력부(MP3, MN3)를 포함한다. 이에 대해서는 도 5를 참조하여 후술한다.

제2 레벨 시프터(400)는 센스 앰프(300)를 이용해서 센싱 동작이 이루어지면 더 이상 2.0V 전압으로 트랜지스터를 제어하지 않아도 되므로, 센스 앰프와 연결되는 트랜지스터는 2.0V 전압보다 낮은 동작 전압인 VDD 전압을 사용한다.

센스 앰프(300) 및 제2 레벨시프터(400)는 2.0V, 즉 제1 동작 전압으로 동작 가능한 트랜지스터로 구성될 수 있다.

센스 앰프(300) 다음 단부터 제1 공급 전압 VDD를 사용하기 위해서 제1 동작전압인 2.0V를 제1 공급전압 VDD로 변환시켜주는 제2 레 시프터(400)가 필요한데 본 발명에서는 일반적인 레벨 시프터보다 적은 면적을 차지하는 2개의 트랜지스터를 사용함으로써 레이아웃(layout) 면적을 감소시킬 수 있다.

센스 앰프(300)는 셀 어레이와 비트라인을 통해 연결되고, 신호 라인 상의 신호를 검출하여 증폭시킨다. 센스 앰프(300)는 프리차지 소자 및 트랜지스터 출력부로 이뤄진다. 상기 프리차지 소자는 제1 도전형의 MP2 트랜지스터, 상기 트랜지스터 출력부는 제1 도전형의 MP3 트랜지스터 및 제2 도전형의 MN3 트랜지스터로 구성된다. 자세하게는 상기 MP3 트랜지스터는 P형 트랜지스터이고, MP3의 드레인은 MN3의 드레인과 연결되며 MP3의 소스는 동작 전압과 연결되고, MP3의 게이트는 비트라인과 연결된다.

또한, MN3는 N형 트랜지스터이고, MN3의 드레인은 MP3의 드레인과 연결되며 MN3의 소스는 접지되며, MN3의 게이트는 비트라인과 연결된다.

또한, MP2는 P형 트랜지스터이고, MP2의 드레인은 비트 라인과 연결되고, MP2의 소스는 동작 전압과 연결되며, MP2의 게이트는 제1 레벨 시프터 및 제1 제어신호 PCG_ENB와 연결된다.

센스 앰프(300)에 포함되는 MP2, MP3, 및 MN3 트랜지스터는 중간전압(Medium voltage) 트랜지스터로 구성되며, 센스 앰프(300)에 인가되는 동작 전압은 2V일 수 있다.

제2 레벨 시프터(400)는 제1 도전형의 MP4 트랜지스터 및 제2 도전형의 MN4 트랜지스터를 포함하고, MN4 트랜지스터의 드레인은 MP5 트랜지스터의 드레인과 연결되고, MN4 트랜지스터의 소스는 접지와 연결된다. 또한, MP5 트랜지스터 및 MN4 트랜지스터의 게이트는 센스 앰프(300)의 출력단자와 연결된다.

래치 회로(500)는 반도체 회로 중 데이터를 일정구간 동안 유지하는 회로를 의미한다. 래치 회로(500)는 입력된 데이터가 로우 레벨의 데이터이면 새로운 데이터가 입력되기 전까지는 로우 레벨의 데이터를 유지 및 출력하고, 입력된 데이터가 하이 레벨의 데이터이면 새로운 데이터가 입력되기 전까지 하이 레벨의 데이터를 유지 및 출력한다.

도 3은 발명의 실시예에 따른 바이어스 전류 생성부의 회로도이다. 바이어스 전류 생성부는 동작 전압 VDD와 연결되는 트랜지스터 및 접지전압(VSS)과 연결되는 트랜지스터를 포함할 수 있다.

도 4는 발명의 실시예에 따른 셀 어레이의 회로도이다. 셀 어레이는 비트 라인과 연결되어 읽기 및 쓰기 동작에 필요한 신호를 수신할 수 있으며, OTP에 필요한 비트(bit)수만큼 어레이하여 구성할 수 있다.

도 5는 발명의 실시예에 따른 센스 앰프의 회로도이다. 본 발명에서는 센싱과 관련된 영역의 소자들을 MV 트랜지스터(공급전압 VDD보다 높은 Medium Voltage에서 사용 가능한 트랜지스터)로 구성하여 센싱하고, 센싱이 완료된 이후의 영역에서는 다시 LV 트랜지스터(low voltage에서 사용 가능한 트랜지스터)를 사용하도록 하였다.

본 발명의 실시예에서 언급하는 MV 및 LV는 어플리케이션 및 산업 등에 따라 다르게 정의되는 범위이며, 특정 값으로 한정되는 것은 아니다. 마찬가지로 본 발명의 실시예에서 사용되는 2.0V 전압은 공급전압 VDD 보다 높은 전압의 일 예일 뿐이고, 센싱 부분에 보다 높은 전압을 사용하여 OTP 셀을 리드하는 경우를 포함한다.

도 5에 도시된 바와 같이, 프리차지 소자(MP2) 및 트랜지스터 출력부(MP3, MN3)는 전압 생성부로부터 제1 동작전압(V2V)을 공급받으며, 제1 동작 전압은 프리차지 소자 MP2 및 트랜지스터 출력부(MP3, MN3)의 소스와 연결된다. 전압 생성부는 제1 공급전압 VDD을 입력받아 제1 동작전압(V2V)을 생성하여 센스 앰프(300)로 공급한다. 제1 동작전압(V2V)은 제1 공급전압(VDD)보다 높은 전압 레벨인 것이 바람직하다. 예를 들어, 제1 동작전압(V2V)은 2V이고, 제1 공급전압(VDD)은 1.5V 이하이다.

또한, 트랜지스터 출력부(MP3, MN3)는 풀업 소자 MP3 및 풀 다운 소자 MN3를 포함하며, 풀업 소자 MP3 및 풀다운 소자 MN3는 직렬 연결되어 제1 동작전압 및 그라운드 전압과 연결된다. 여기서 풀업 소자 MP3는 P형 트랜지스터로 구성되고, 풀다운 소자 MN3는 N형 트랜지스터로 구성된다.

또한, 트랜지스터 출력부(MP3, MN3)는 비트라인의 신호에 따라 제1 동작전압 또는 그라운드 전압을 제2 레벨시프터(400)로 출력하고, 제2 레벨시프터(400)는 트랜지스터 출력부(MP3, MN3)의 출력 전압에 따라 제1 공급전압(VDD) 또는 그라운드 전압을 출력한다.

본 발명의 센싱 동작은 동작전압 2.0V를 사용하기 때문에, 도 5의 전압 생성부(Voltage Generator)에서 공급전압 VDD 전압을 2.0V로 승압시키거나, 혹은 2.0V보다 높은 전압을 드랍(drop)시켜 결과적으로 2.0V의 전압을 센스 앰프(300)의 트랜지스터에 공급한다.

센스 앰프(300)와 관련된 제어 신호들도 공급전압 VDD 전압으로, 도 2의 제어부(CONTROL BLOCK)에서 공급전압 VDD로 신호들을 생성한 후에 제1 레벨시프터(70)를 통해서 2.0V로 변환시켜서 센스 앰프의 동작 신호로 사용한다.

도 5에서, 프로그램되지 않은 셀의 경우에는 제1 제어신호 PCG_ENB 신호에 의해서 2.0V로 비트 라인(Bit Line)이 프리차지(pre-charge)되어 있으므로 P형인 MP3 트랜지스터는 오프(off), N형인 MN3 트랜지스터는 온(on)되어서 트랜지스터 출력부는 VSS 가 출력되고 제2 레벨시프터 400 및 래치를 통해 출력 Dout은 로우(low) 상태가 된다.

프로그램된 셀의 경우에는 제1 제어신호 PCG_ENB에 의해 프리차지된 비트 라인의 전압이 프로그램된 셀을 통해서 천천히 VSS 레벨로 디스차지된다. 이때 비트 라인의 전압이 2.0V - MP3 트랜지스터의 Vth(=약 0.5V)정도까지 디스차지되면, MP3 트랜지스터가 턴온(turn on)되어서 Dout은 하이 상태가 된다. 위와 같이 공급전압 VDD 전압이 0.5V까지 낮아지더라도 본 고안의 센스 앰프는 2.0V를 사용해서 센싱 동작이 가능하므로 공급전압 레벨이 낮아지더라도 정확한 읽기 동작을 수행할 수 있다.

트랜지스터 출력부인 MP3 및 MN3 트랜지스터를 이용해서 센싱 동작이 이루어지면 다음 단의 트랜지스터는 2.0V 전압보다 낮은 전압으로 동작 가능하므로 2.0V 전압으로 트랜지스터를 제어하지 않아도 된다. 즉, MP3 및 MN3 트랜지스터 다음 단의 트랜지스터는 동작전압 2.0V 전압보다 낮은 공급전압 VDD 전압을 사용할 수 있다.

MP3 및 MN3 트랜지스터 다음 단부터 공급전압 VDD를 사용하기 위해서 2.0V를 VDD로 변환시켜주는 레벨 시프터가 필요한데 본 발명에서는 MP4와 MN4 트랜지스터를 사용함으로써 레이아웃 면적을 줄일 수 있도록 하였다.

즉, MP4 및 MN4 트랜지스터를 MV 트랜지스터로 구성하여 MP4와 MN4 트랜지스터의 게이트에 2.0V 전압이 인가되어도 트랜지스터가 파괴되지 않도록 하였고, MP4 트랜지스터의 소스에는 공급전압 VDD 전압을 인가해서 2.0V 전압이 2.0V보다 낮은 VDD 전압으로 레벨 시프트될 수 있다.

2.0V 전압을 이용하여 센싱 완료된 결과는 래치회로(500)의 READ_EN 신호가 하이인 구간에서 래치되어 Dout 신호를 출력하게 된다.

제2 레벨시프트(400)는 센스 앰프(300)의 출력 단자와 연결되며, MP4 트랜지스터의 드레인은 MN4 트랜지스터의 드레인과 연결되며, MP4 및 MN4 트랜지스터의 게이트는 센스 앰프(300)와 연결된다. 또한, MP4 트랜지스터의 소스에는 공급 전압 VDD 이 인가되고, MN4 트랜지스터의 소스는 접지전압이 연결된다.

MP4 및 MN4 트랜지스터는 MV 트랜지스터로 구성될 수 있으며, MP4 트랜지스터가 턴온되면 출력전압이 VDD이고, MN4 트랜지스터가 턴온되면 접지와 연결되므로 출력전압이 0V이다.

본 발명은 도 5의 구성에 의하여 비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법을 제공할 수도 있다. 도 5를 참조하며 살펴보면, 먼저 센스 앰프(300)는 전압 생성부로부터 제1 공급전압(VDD)보다 높은 제1 동작전압(V2V)을 공급받게 되면 비트 라인을 프리차지(pre-charge)시키게 된다.

이 상태에서 제1 레벨시프터(70)가 읽기 컨트롤 신호를 읽기 컨트롤 전압으로 변환하여 센스 앰프(300)로 공급하게 되고, 그러면 상기 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작전압(V2V)은 공급이 중지된다. 즉 상기 프라차지 소자(MP2)의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자(MP2)는 턴 온 또는 턴 오프되며, 턴 오프 동작시 제1 동작전압(V2V)의 공급이 중지되는 것이다.

이후, 상기 센스 앰프(300)는 상기 비트라인의 비트라인 신호를 검출하며, 상기한 상기 비트라인 신호에 기초하여 제2 레벨시프터(400)로 상기 제1 동작전압(V2V) 또는 그라운드 전압을 출력하게 된다. 그리고 제2 레벨시프트(400)는 상기 제1 동작전압 또는 그라운드 전압에 따라 상기 제1 공급전압(VDD) 또는 그라운드 전압을 출력한다. 여기서 상기 메모리 셀이 프로그램 된 경우라면, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압은 그라운드 레벨로 디스차징된다. 반면 상기 메모리 셀이 미프로그램된 경우에는, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압은 상기 제1 동작전압(V2V)으로 유지된다. 즉 메모리 셀의 프로그램 여부에 따라 비트라인 전압은 그라운드 레벨 또는 제1 동작전압 상태를 가지는 것이며, 따라서 비트라인의 전압 레벨에 기초하여 메모리 셀 상태를 감지할 수 있는 것이다.

도 6은 발명의 실시예에 따른 래치 회로의 회로도이다. 발명의 실시예에 따른 래치 회로는 저전압 트랜지스터(LV transister)를 사용하여 VDD 전압으로 제어하고, 센싱 결과인 Dout 신호를 래치한다.

상기와 같은 센스 앰프 구동 회로를 사용함으로써, 프로그램된 셀의 저항값이 크더라도, 비트 라인 전압이 2.0V - Pmos Vth(MP3) 이하만 되면 센싱 가능하도록 하여 센싱 마진(sensing margin)을 크게 확보할 수 있다.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다.

따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

50: 제어부
70: 제1 레벨 시프터
100: 바이어스 전류 회로
200: 셀 어레이
300: 센스 앰프
400: 제2 레벨 시프터
500: 래치 회로

Claims

반도체 메모리 장치에 있어서,
메모리 셀;
상기 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인의 신호를 검출하여 증폭시키는 센스 앰프; 및
제1 공급전압을 입력받아 더 큰 레벨의 제1 동작전압을 생성하여 프리차지 소자 및 트랜지스터 출력부로 공급하는 전압생성부를 포함하고,
상기 센스 앰프는,
읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 상기 프리차지 소자;
상기 프리차지 소자가 턴-오프일때 상기 비트라인의 신호에 따라 출력 전압을 출력하는 상기 트랜지스터 출력부를 포함하고,
상기 읽기 컨트롤 신호는 제1 레벨시프터를 통해 제1 공급전압을 읽기 컨트롤 전압으로 변환하고, 상기 읽기 컨트롤 전압은 상기 프리차지 소자의 게이트로 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 동작 전압은 상기 프리차지 소자의 소스 및 상기 트랜지스터 출력부의 풀업 소자의 소스와 연결된 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,
상기 트랜지스터 출력부는 풀업 소자 및 풀 다운 소자를 포함하며,
상기 풀업 소자 및 상기 풀다운 소자는 직렬 연결되어 상기 제1 동작 전압 및 그라운드 전압과 연결된 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,
상기 트랜지스터 출력부는 상기 비트라인의 신호에 따라 상기 제1 동작 전압 또는 그라운드 전압을 제2 레벨시프터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 제2 레벨시프터는 상기 트랜지스터 출력부의 출력 전압에 따라 제1 공급전압 또는 그라운드 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 읽기 컨트롤 전압이 상기 제1 공급전압보다 더 큰 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 읽기 컨트롤 전압과 상기 제1 동작전압은 동일한 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀이 프로그램되면, 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 그라운드 레벨로 디스차지되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀이 프로그램되지 않았으면, 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 제1 동작 전압으로 차지되는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,
상기 센스 앰프 및 상기 제2 레벨시프터는 제1 동작전압으로 동작 가능한 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 동작 전압은 2V 전압이고, 상기 제1 공급전압은 1.5V 이하인 것을 특징으로 하는 반도체 메모리 장치.
비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법에 있어서,
전압 생성부로부터 제1 공급전압보다 높은 제1 동작 전압을 센스앰프가 공급받아 상기 비트 라인을 프리차지(pre-charge)시키는 단계;
읽기 컨트롤 신호를 기초로 제1 레벨시프터에서 변환 공급되는 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작 전압의 공급을 중지시키는 단계;
상기 센스 앰프가 상기 비트라인의 신호를 검출하는 단계; 및
상기 비트라인의 신호에 기초하여 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 감지방법.
제12항에 있어서,
상기 센스 앰프가,
상기 제1 동작전압을 공급받는 프리차지 소자; 및
상기 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 트랜지스터 출력부를 포함하여 수행하는 메모리 셀 감지방법.
제13항에 있어서,
상기 트랜지스터 출력부가,
직렬 연결된 풀 업 소자 및 풀다운 소자를 포함하며,
상기 풀 업 소자와 풀 다운 소자는, 제1 동작전압 라인과 그라운드 전압라인 사이에 연결되어 수행하는 메모리 셀 감지방법.
제12항에 있어서,
상기 제2 레벨시프터는 상기 센스 앰프가 출력하는 제1 동작전압 또는 그라운드 전압에 따라 상기 제1 동작전압보다 낮은 상기 제1 공급전압(VDD) 또는 그라운드 전압을 출력하는 단계를 더 포함하는 메모리 셀 감지방법.
제13항에 있어서,
상기 프리차지 소자의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자를 턴 온 또는 턴 오프 하는 단계; 및
상기 프리차지 소자가 턴 오프일 때 상기 비트라인 신호에 따라 출력전압을 출력하는 단계를 더 포함하는 메모리 셀 감지방법.
제12항에 있어서,
상기 메모리 셀이 프로그램 된 경우, 상기 비트라인의 전압을 그라운드 레벨로 디스차징하는 메모리 셀 감지방법.
제12항에 있어서,
상기 메모리 셀이 미프로그램된 경우, 상기 비트라인의 전압이 상기 제1 동작전압으로 유지되는 메모리 셀 감지방법.
제12항에 있어서
상기 제1 공급전압은 1.5V 이하이고, 상기 제1 동작전압은 2V 인 메모리 셀 감지방법.
제12항에 있어서,
상기 읽기 컨트롤 전압과 상기 제1 동작 전압은 서로 동일한 레벨인 메모리 셀 감지방법.