KR102408572B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, SRAM(Static Random Access Memory) 셀, 제1 비트라인과 상기 제1 비트라인과 다른 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 상기 제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 제1 비트라인을 공급전압보다 낮은 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 공급전압보다 낮고 상기 제1 전압과 다른 제2 전압으로 프리차지하는 비트라인 전압 조절 회로를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체를 이용한 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
본 발명이 해결하고자 하는 기술적 과제는, 리드 동작 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 리드 동작 시, 비트라인에서 소모되는 전력을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 리드 동작 시, 셀간 간섭 현상을 최소화시켜 동작 안정성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치의 몇몇 실시예는, SRAM(Static Random Access Memory) 셀, 제1 비트라인과 상기 제1 비트라인과 다른 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 상기 제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 제1 비트라인을 공급전압보다 낮은 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 공급전압보다 낮고 상기 제1 전압과 다른 제2 전압으로 프리차지하는 비트라인 전압 조절 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제1 전압은 상기 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고, 상기 제2 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 비트라인 전압 조절 회로는, 상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제3 트랜지스터와, 상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 트랜지스터는 각각 P형 MOSFET일 수 있다.
본 발명의 몇몇 실시예에서, 상기 비트라인 전압 조절 회로는, 프리차지 동작 시, 상기 제1 비트라인을 상기 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 제2 전압으로 프리차지하고, 상기 프리차지 동작 후의 리드 동작 시, 상기 제1 전압과 상기 제2 전압의 차이 값을 증폭시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 비트라인 전압 조절 회로는, 상기 센싱 회로의 센싱 동작 종료 후, 상기 제1 비트라인과 상기 제2 비트라인의 전압을 동일하게(equalize) 할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치의 몇몇 실시예는, 제1 및 제2 비트라인 사이에 접속된 메모리 셀, 및 상기 제1 및 제2 비트라인 사이에 접속되고, 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하는 비트라인 전압 조절 회로를 포함하고, 상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터와 제1 스위치와 제2 스위치를 포함하고, 상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제1 트랜지스터의 게이트 노드와 드레인 노드는 상기 제1 스위치에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드와 드레인 노드는 상기 제2 스위치에 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고, 상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 비트라인에 대해 프리차지 동작 시, 상기 제1 및 제2 스위치는 스위칭 온(switching on)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀에 대해 센싱 동작 시, 상기 제1 및 제2 스위치는 스위칭 오프(switching off)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스위치는 각각 P형 MOSFET을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와, 상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀에 대해 센싱 동작 시, 상기 제3 및 제4 스위치는 스위치 온될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 및 제4 스위치는 각각 P형 MOSFET을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 메모리 장치의 몇몇 실시예는, SRAM(Static Random Access Memory) 셀, 상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되는 비트라인 전압 조절 회로를 포함하고, 프리차지 구간에, 상기 비트라인 전압 조절 회르는 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하고, 상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 다르고, 센싱 구간에, 상기 제1 비트라인의 전압은 하강하고, 상기 제2 비트라인의 전압은 상승한다.
본 발명의 몇몇 실시예에서, 상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고, 상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제1 스위치와, 상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제2 스위치를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 프리차지 구간에, 상기 제1 및 제2 스위치는 스위칭 온될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와, 상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 센싱 구간에, 상기 제3 및 제4 스위치는 스위칭 온될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 회로도이다.
도 3 및 도 4는 도 1에 도시된 제1 메모리 셀의 예시적인 구성을 도시한 도면이다.
도 5는 도 1의 센싱 회로의 예시적인 구성을 도시한 도면이다.
도 6 내지 도 9는 센싱 회로의 센싱 동작을 구체적으로 설명하기 위한 도면들이다.
도 10은 트랜지스터간 미스매치가 발생한 센싱 회로의 예시적인 구성을 도시한 도면이다.
도 11 내지 도 14는 도 10의 센싱 회로의 센싱 동작을 구체적으로 설명하기 위한 도면들이다.
도 15는 도 2의 비트라인 전압 조절 회로를 스위치를 이용한 등가 회로로 도시한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
도 17 내지 도 19는 본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로의 스위치 등가 회로의 동작을 설명하기 위한 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 적용할 수 있는 예시적인 반도체 시스템을 도시한 도면들이다.
본 발명의 기술적 사상의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 몇몇 실시예를 참조하면 명확해질 것이다. 그러나 본 발명의 기술적 사상은 이하에서 개시되는 몇몇 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 메모리 장치의 일 예로, SRAM(Static RAM)을 예로 들어 설명할 것이나, 본 발명의 기술적 사상에 따른 메모리 장치가 후술할 SRAM(Static RAM)으로 제한되는 것은 아니다.
본 발명에 따른 기술적 사상은 차등 비트라인(differential bitline)을 포함하는 SRAM 셀의 리드 속도 개선, 셀간 간섭(disturbance) 안정성 확보, 비트라인 소모 전력 감소를 위한 비트라인 전압 조절 회로에 관한 것이다. 일반적으로, 리드 동작 이전에, SRAM의 두 비트라인은 비트라인 전압 조절 회로에 의해 공급전압(VDD)으로 프리차지(precharge)된다. 그리고, 리드 동작 시, SRAM의 두 비트라인은 플로팅(floating) 상태에 놓이게 된다. 선택된 SRAM 셀이 두 비트라인과 연결되면, SRAM 셀 내에 저장된 데이터에 따라 두 비트라인 사이의 전압 차가 커지게 된다.
고집적도를 위해 SRAM 셀은 크기가 작은 트랜지스터를 포함하므로, 리드 동작 시 두 비트라인 사이의 전압 차를 확보하는 셀 전류(cell current)의 전류량은 작다. 반면에, 비트라인은 다수의 SRAM 셀이 공유하고 있기 때문에, 비트라인의 커패시턴스(capacitance)가 크다. 따라서, 두 비트라인의 전압 차이를 센싱 회로의 오프셋 전압 이상으로 크게하기 위해서 시간이 많이 소요되고, 이는 리드 동작 속도에 나쁜 영향을 주게된다.
본 발명의 기술적 사상에 따르면, 이러한 문제점을 해결하기 위해 리드 동작 시 SRAM 셀의 동작에 의해 두 비트라인의 전압 차이를 확보할 뿐만 아니라 교차결합(cross-coupled) 연결된 트랜지스터를 포함하는 비트라인 전압 조절 회로를 이용하여 두 비트라인의 전압 차이를 확보하여 리드 동작 속도를 개선시킬 수 있다.
본 발명의 기술적 사상에 따르면, 프리차지 구간에서 비트라인 전압 조절 회로는 두 비트라인과 다이오드 연결(diode connection)되어 각 비트라인을 공급전압(VDD)보다 트랜지스터의 문턱전압(Vth)만큼 낮은 전압으로 프리차지하고, 센싱 구간에서 비트라인 전압 조절 회로는 두 비트라인과 교차결합 연결(cross-coupled connection)되어 리드 동작을 수행할 수 있다. 이에 따라, SRAM 셀에 의해 한쪽 비트라인 전압이 낮아지면 동시에 다른 쪽 비트라인은 교차결합 연결된 트랜지스터에 의해 전압이 높아지므로 두 비트라인 사이의 전압 차이를 센싱 회로의 오프셋 전압 이상으로 확보하는 속도가 향상될 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 각 비트라인을 공급전압(VDD)보다 각각에 연결된 트랜지스터의 문턱전압(Vth)만큼 낮은 전압으로 프리차지하고, 리드 동작 속도 개선으로 SRAM 셀과 비트라인 사이의 연결 시간을 감소시켜 비트라인 전압이 스윙하는 폭이 줄어들어 비트라인에서 소모되는 전력이 감소할 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 프리차지 구간에서 각 비트라인을 공급전압(VDD)보다 각각에 연결된 트랜지스터의 문턱전압(Vth)만큼 낮은 전압으로 프리차지함으로써, 선택된 워드라인이 턴온(turn on)되는 경우에 워드라인으로 유입되는 간섭 노이즈(disturb noise)를 감소시킬 수 있다. 이에 따라, 하프 선택(half selected)된 SRAM 셀에 의한 간섭 현상(disturbance)을 줄일 수 있고, 메모리 동작 안정성을 향상시킬 수 있다.
이하, 도 1 및 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치에 대해 설명하도록 한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 2는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 회로도이다. 도 3 및 도 4는 도 1에 도시된 제1 메모리 셀의 예시적인 구성을 도시한 도면이다. 도 5는 도 1의 센싱 회로의 예시적인 구성을 도시한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(1)는 워드라인(wordline) 드라이버(10), 메모리 셀 그룹(20), 비트라인 전압 조절 회로(30), 센싱 회로(40)를 포함할 수 있다.
워드라인 드라이버(10)는 메모리 셀 그룹(20)에 포함된 각 메모리 셀(20-1~20-n)과 접속될 수 있다. 메모리 셀 그룹(20)은 복수의 메모리 셀(20-1~20-n)을 포함한다. 본 발명의 몇몇 실시예에서, 각 메모리 셀(20-1~20-n)은 예를 들어, SRAM(Static RAM) 셀일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 다른 형태로 변형될 수 있다.
비트라인 전압 조절 회로(30)는 제1 비트라인(BL)과 제2 비트라인(BLB)을 통해 각 메모리 셀(20-1~20-n)에 접속되고, 제1 비트라인(BL)을 공급전압(VDD)보다 낮은 제1 프리차지 전압(V1)으로 프리차지하고, 제2 비트라인(BLB)을 공급전압(VDD)보다 낮은 제2 프리차지 전압(V2)으로 프리차지할 수 있다. 여기에서, 제1 프리차지 전압(V1)과 제2 프리차지 전압(V2)는 다른 전압 값을 갖는다. 비트라인 전압 조절 회로(30)의 더 구체적인 동작은 후술하기로 한다.
센싱 회로(40)는 제1 비트라인(BL)과 제2 비트라인(BLB)을 통해 각 메모리 셀(20-1~20-n)에 접속되고, 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱할 수 있다. 이러한 센싱 회로(40)는 도 1에 도시된 것과 같이 예를 들어, 센스 앰프(sense amplifier)로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 센싱 회로(40)의 더 구체적인 동작은 후술하기로 한다.
이하에서, 반도체 메모리 장치(1)의 구조 및 동작에 대해 구체적으로 설명한다.
워드라인 드라이버(10)는 각 메모리 셀(20-1~20-n)에 대응되는 워드라인 신호(WL1~WLn)를 인가할 수 있다. 구체적으로, 워드라인 드라이버(10)는 반도체 메모리 장치(1)의 리드 동작 시, 각 메모리 셀(20-1~20-n)에 워드라인 신호(WL1~WLn)를 인가함으로써, 각 메모리 셀(20-1~20-n)이 선택되도록 할 수 있다.
메모리 셀 그룹(20)은 복수의 메모리 셀(20-1~20-n)을 포함할 수 있다. 이러한 복수의 메모리 셀(20-1~20-n)은 복수의 블록 내에 배치될 수 있다. 즉, 각 블록은 복수의 메모리 셀(20-1~20-n) 중 일부를 포함하도록 구성될 수 있다.
각 메모리 셀(20-1~20-n)에는 본 기술분야의 통상의 지식을 가진 자에 알려진 소정의 라이트 방식에 따라 데이터가 저장될 수 있다. 이렇게 각 메모리 셀(20-1~20-n)에 데이터를 저장하는 동작에 대해서는 그 상세한 설명을 생략하도록 한다.
먼저, 본 발명의 몇몇 실시예에 따른 각 메모리 셀(20-1~20-n)은 도 2에 도시된 것과 같이 한 쌍의 인버터(INV1, INV2), 제1 및 제2 패스 트랜지스터(MN1, MN2)를 포함할 수 있다. 제1 및 제2 패스 트랜지스터(MN1, MN2)의 각각의 게이트 노드는 제1 워드라인 신호(WL1)와 연결될 수 있다.
도 3 및 도 4는 복수의 메모리 셀(20-1~20-n) 중 제1 메모리 셀(20-1)의 예시적인 구성을 도시한 도면이다.
도 3 및 도 4를 참조하면, 한 쌍의 인버터(INV1, INV2)는 데이터를 저장하는 역할을 할 수 있다. 본 명세서에서는 설명의 편의를 위하여, 각 메모리 셀(20-1~20-n)에 저장된 데이터를 아래 표1과 같이 정의하도록 한다.
데이터 제1 노드(SN1) 제2 노드(SN2)
0 L H
1 H L
즉, 제1 노드(SN1)의 전압 레벨이 제1 레벨(예를 들어, 로우(Low) 레벨)이고, 제2 노드(SN2)의 전압 레벨이 제2 레벨(예를 들어, 하이(High) 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 0이 저장된다고 정의하고, 제1 노드(SN1)의 전압 레벨이 제2 레벨(예를 들어, 하이 레벨)이고, 제2 노드(SN2)의 전압 레벨이 제1 레벨(예를 들어, 로우 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 1이 저장된다고 정의한다.
도 3 및 도 4에서, 제1 및 제2 패스 트랜지스터(MN1, MN2)는 각각 제2 레벨(예를 들어, 하이 레벨)의 제1 워드라인 신호(WL1)에 턴온(turn on)되는 NMOS 트랜지스터로 구성되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 및 제2 패스 트랜지스터(MN1, MN2)는 각각 제1 레벨(예를 들어, 로우 레벨)의 제1 워드라인 신호(WL1)에 턴온되는 PMOS 트랜지스터로 구성될 수도 있다.
각 메모리 셀(20-1~20-n)에 대한 리드 동작 시, 각 메모리 셀(20-1~20-n)이 저장하고 있는 데이터가 ‘0’ 또는 ‘1’인지를 출력단에 전달한다. 제1 메모리 셀(20-1)에 대한 리드 동작은 제1 비트라인(BL)과 제2 비트라인(BLB)을 특정 전압으로 프리차지한 후, 제1 워드라인 신호(WL1)가 ‘1’이되어 제1 메모리 셀(20-1)의 제1 노드(SN1)와 제2 노드(SN2)가 각각 제1 비트라인(BL)과 제2 비트라인(BLB)에 접속되면 제1 메모리 셀(20-1)이 저장하고 있는 데이터에 따라 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압이 변화하고, 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압을 센싱 회로(40)에서 감지하여 출력단에 전달함으로써 수행된다.
각 메모리 셀(20-1~20-n)에 대한 리드 동작이 시작되면, 복수 의 메모리 셀(20-1~20-n) 중 하나의 선택된 셀의 워드라인 신호가 ‘1’이된다. 예를 들어, 제1 워드라인 신호(WL1)가 ‘1’이되어, 제1 메모리 셀(20-1)에 대해 리드 동작을 수행하는 경우, 제1 메모리 셀(20-1)에 저장된 데이터가 ‘0’이라고 가정하면(즉, 제1 노드(SN1)의 전압 레벨이 제1 레벨(예를 들어, 로우 레벨)이고, 제2 노드(SN2)의 전압 레벨이 제2 레벨(예를 들어, 하이 레벨)인 경우), 제1 비트라인(BL)으로부터 제1 메모리 셀(20-1) 내부로 셀 전류가 흘러 제1 비트라인(BL)의 전압은 하강하고 제2 비트라인(BLB)의 전압은 상승한다. 이에 따라, 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차가 확보되고, 이러한 전압 차이가 센싱 회로(40)에 전달되어 센싱 회로(40)는 센싱 동작을 수행한다. 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차에 의해 센싱 회로(40)의 센싱 동작이 수행되고, 어느 쪽 비트라인의 전압이 하강했는지를 감지하여, 감지 결과에 따라 센싱 회로(40)는 ‘0’ 또는 ‘1’의 디지털 출력을 최종 출력단에 전달한다.
도 5는 도 1의 센싱 회로의 예시적인 구성을 도시한 도면이다. 도 6 내지 도 9는 센싱 회로의 센싱 동작을 구체적으로 설명하기 위한 도면들이다.
도 5를 참조하면, 센싱 회로(40)는 제1 비트라인(BL)과 제2 비트라인(BLB)을 통해 각 메모리 셀(20-1~20-n)에 접속될 수 있다. 센싱 회로(40)는 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 변화를 감지하여 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱할 수 있다. 센싱 회로(40)는 제11 내지 제14 PMOS 트랜지스터(MP11, MP12, MP13, MP14)와 제11 내지 제13 NMOS 트랜지스터(MN11, MN12, MN13)를 포함할 수 있다. 그리고, 제13 및 제14 PMOS 트랜지스터(MP13, MP14)의 드레인 노드에는 센싱 회로(40)의 출력단(Out1, Out2)을 형성하는 인버터(INV)가 연결될 수 있다.
센싱 회로(40)는 제11 PMOS 트랜지스터(MP11)와 제11 NMOS 트랜지스터(MN11)의 공통 게이트 노드가 제12 PMOS 트랜지스터(MP12)의 드레인 노드와 제12 NMOS 트랜지스터(MN12)의 드레인 노드에 연결될 수 있다. 그리고, 제12 PMOS 트랜지스터(MP12)와 제12 NMOS 트랜지스터(MN12)의 공통 게이트 노드는 제11 PMOS 트랜지스터(MP11)의 드레인 노드와 제11 NMOS 트랜지스터(MN11)의 드레인 노드에 연결될 수 있다. 그리고, 제3 PMOS 트랜지스터(MP12)와 제14 PMOS 트랜지스터(MP14)의 공통 게이트 노드는 센싱 회로(40)를 활성화하기 위한 인에이블 신호 라인에 연결될 수 있다. 제11 NMOS 트랜지스터(MN11)와 제12 NMOS 트랜지스터(MN12)의 공통 소오스는 선택 트랜지스터인 제13 NMOS 트랜지스터(MN13)에 의해서 접지될 수 있다. 감지 증폭 인에이블 신호가 활성화되면, 제1 및 제2 NMOS 트랜지스터들(MN11, MN12)의 공통 소오스가 접지될 수 있다. 이에 따라, 센싱 회로(40)의 센싱 동작이 가능하다.
도 6 내지 도 9를 참조하면, 제1 비트라인(BL)에 인가된 전압이 0.85V라고 가정하고, 제2 비트라인(BLB)에 인가된 전압이 1V라고 가정한다. 이 때, 제11 NMOS 트랜지스터(MN11)의 게이트 노드에 인가된 전압이 1V가 되고, 제12 NMOS 트랜지스터(MN12)의 게이트 노드에 인가된 전압이 0.85V가 된다. 따라서, 감지 증폭 인에이블 신호가 인가되면, 제11 NMOS 트랜지스터(MN11)의 풀다운 전류량이 제12 NMOS 트랜지스터(MN12)의 풀다운 전류량보다 크게되고, 양성 피드백에 따라 제1 비트라인(BL) 전압과 제2 비트라인(BLB) 전압의 차이가 확대되고, 풀업 전류가 형성된다. 이에 따라, 제1 비트라인(BL) 전압은 0V가 되고, 제2 비트라인(BLB)은 1V가 되어 전압 신호가 디지털화 될 수 있다. 이러한 동작에 따라, 센싱 회로(40)의 센싱 동작이 수행될 수 있다.
다만, 센싱 회로(40)의 제조 공정 중에, 공정 편차(process variation)에 의해 트랜지스터간 미스매치(mismatch)가 발생할 수 있어서 문제가 된다. 도 10 내지 도 14를 참조하여, 미스매치가 발생한 트랜지스터를 포함하는 센싱 회로(40)의 동작에 대해 설명한다.
도 10은 트랜지스터간 미스매치가 발생한 센싱 회로의 예시적인 구성을 도시한 도면이다. 도 11 내지 도 14는 도 10의 센싱 회로의 센싱 동작을 구체적으로 설명하기 위한 도면들이다.
도 10을 참조하면, 풀다운 트랜지스터인 제11 NMOS 트랜지스터(MN11)와 제12 NMOS 트랜지스터(MN12)간 미스매치가 존재하는 경우를 예시적으로 나타내고 있다. 즉, 제11 NMOS 트랜지스터(MN11)의 문턱전압이 제12 NMOS 트랜지스터(MN12)의 문턱전압보다 0.2V 큰 경우를 예시적으로 나타내고 있다. 이러한 대칭 구조에서 트랜지스터간 미스매치가 발생한 경우, 센싱 회로(40)가 정상적으로 센싱 동작을 수행하지 못하고, 오동작을 발생시키게 된다.
도 11 내지 도 14를 참조하면, 제1 비트라인(BL)에 인가된 전압이 0.85V라고 가정하고, 제2 비트라인(BLB)에 인가된 전압이 1V라고 가정한다. 이 때, 제11 NMOS 트랜지스터(MN11)의 게이트 노드에 인가된 전압이 1V가 되고, 제12 NMOS 트랜지스터(MN12)의 게이트 노드에 인가된 전압이 0.85V가 된다. 다만, 제11 NMOS 트랜지스터(MN11)의 문턱전압이 제12 NMOS 트랜지스터(MN12)의 문턱전압보다 0.2V 크기 때문에, 제12 NMOS 트랜지스터(MN12)의 풀다운 전류량이 제11 NMOS 트랜지스터(MN11)의 풀다운 전류량보다 크게되고, 양성 피드백에 따라 제1 비트라인(BL) 전압보다 제2 비트라인(BLB) 전압이 더 낮아지게 된다. 이에 따라, 제1 비트라인(BL) 전압은 1V가 되고, 제2 비트라인(BLB)은 0V가 되어 전압 신호가 디지털화 될 때 잘못된 디지털 신호가 생성될 수 있다. 이에 따라, 센싱 회로(40)의 센싱 동작에 오동작이 발생하게 된다.
이러한 트랜지스터간 미스매치가 발생한 경우에도, 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 차이가 더 크게 확보될 때까지 센싱 동작을 수행하지 않고, 센싱 회로(40)의 오프셋 전압이상으로 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 차이가 발생하고 나서 센싱 동작을 수행한다면 센싱 회로(40)의 오동작이 발생하지 않게 된다.
반도체 메모리 장치(1)의 제조 공정이 점점 미세공정화되고, 공정 편차가 커지게됨으로써 센싱 회로(40) 내의 대칭 구조로 형성된 트랜지스터간 미스매치가 발생하는 확률이 증가하게 된다. 따라서, 센싱 회로(40)의 오프셋 전압이 커지게 되어, 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 차이가 센싱 회로(40)의 오프셋 전압이상으로 확보될 때까지 대기 시간이 증가하게 된다. 이는 전체적으로 리드 동작 속도의 감소를 유발하며, 필요한 정도로 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차를 발생시키기 위한 전력 소모의 증가를 유발하게 된다.
공정 편차의 증가는 리드 동작 시 메모리 셀(20-1~20-n) 내부로 흐르는 셀 전류에도 나쁜 영향을 주게 된다. 일반적으로, 메모리 셀(20-1~20-n)은 고집적도 구현을 위해 작은 트랜지스터로 설계된다. 이에 따라, 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 차이를 확보하는데 중요한 영향을 미치는 셀 전류의 크기가 상대적으로 작아지게 된다. 만약, 공정 편차가 큰 경우, 메모리 셀(20-1~20-n) 내부 트랜지스터의 문턱전압이 커져 셀 전류의 크기가 더 작아질 수 있다. 반면에, 제1 비트라인(BL) 또는 제2 비트라인(BLB)은 복수 개의 메모리 셀(20-1~20-n)에 의해 공유되어, 제1 비트라인(BL) 또는 제2 비트라인(BLB)의 커패시턴스가 커지게 되고, 상대적으로 작은 셀 전류에 의해 상대적으로 큰 커패시턴스를 갖는 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차이를 확보하는데 오랜 시간이 걸리게 된다.
본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로(30)를 이용하면, 제1 비트라인(BL)과 제2 비트라인(BLB)을 공급전압(VDD)보다 낮은 전압으로 프리차지한 후, 리드 동작이 시작되면 셀 전류에 의해 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차이 확보를 수행할 뿐만 아니라, 비트라인 전압 조절 회로(30) 내의 교차결합된 PMOS 트랜지스터를 이용하여 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차이 확보를 수행하여, 리드 동작 속도를 개선하고, 전력 소모를 감소시킬 수 있다.
특히, 본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로(30)를 이용하면, 비트라인 전압 조절 회로(30) 내의 교차결합된 PMOS 트랜지스터의 다이오드 연결을 통해 제1 비트라인(BL)과 제2 비트라인(BLB)을 프리차지함으로써, 추가 전압원을 사용하지 않고도 공급전압(VDD)보다 낮은 전압으로 제1 비트라인(BL)과 제2 비트라인(BLB)을 프리차지 시킬 수 있다. 리드 동작이 시작한 후 비트라인 전압 조절 회로(30) 내의 교차결합된 PMOS 트랜지스터가 바로 동작할 수 있도록, 교차결합된 PMOS 트랜지스터간 미스매치도 고려하여 프리차지를 수행할 수 있다.
이하에서, 도 2, 도 15 및 도 16을 참조하여, 본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로(30)에 대해 설명한다.
도 15는 도 2의 비트라인 전압 조절 회로를 스위치를 이용한 등가 회로로 도시한 도면이다. 도 16은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
우선, 도 2를 참조하면, 반도체 메모리 장치(1)에 포함된 비트라인 전압 조절 회로(30)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제5 PMOS 트랜지스터(MP5), 제6 PMOS 트랜지스터(MP6)를 포함한다.
비트라인 전압 조절 회로(30)는 제1 PMOS 트랜지스터(MP1)의 소오스 노드와 제2 PMOS 트랜지스터(MP2)의 소오스 노드는 각각 공급전압원에 연결되어 공급전압(VDD)을 제공받을 수 있다. 그리고, 제1 PMOS 트랜지스터(MP1)의 게이트 노드는 제2 비트라인(BLB)에 연결되고, 제2 PMOS 트랜지스터(MP2)의 게이트 노드는 제1 비트라인(BL)에 연결되어 교차결합 연결(cross-coupled connection)을 포함한다. 그리고, 제1 PMOS 트랜지스터(MP1)의 게이트 노드와 드레인 노드는 각각 제3 PMOS 트랜지스터(MP3)의 소오스 노드와 드레인 노드에 연결될 수 있고, 제2 PMOS 트랜지스터(MP2)의 게이트 노드와 드레인 노드는 각각 제4 PMOS 트랜지스터(MP4)의 소오스 노드와 드레인 노드에 연결될 수 있다. 제3 PMOS 트랜지스터(MP3)의 게이트 노드와 제4 PMOS 트랜지스터(MP4)의 게이트 노드는 프리차지 인에이블 신호 라인에 연결될 수 있다.
비트라인 전압 조절 회로(30)는 제5 PMOS 트랜지스터(MP5)의 게이트 노드와 제6 PMOS 트랜지스터(MP6)의 게이트 노드가 각각 리드 인에이블 신호 라인에 연결될 수 있다. 제5 PMOS 트랜지스터(MP5)의 소오스 노드는 제1 PMOS 트랜지스터(MP1)의 드레인 노드와 제3 PMOS 트랜지스터(MP3)의 드레인 노드에 연결될 수 있다. 제6 PMOS 트랜지스터(MP6)의 소오스 노드는 제2 PMOS 트랜지스터(MP2)의 드레인 노드와 제4 PMOS 트랜지스터(MP4)의 드레인 노드에 연결될 수 있다.
도 15를 참조하면, 본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로(30)의 스위치를 이용한 등가 회로에 대해 나타나 있다. 비트라인 전압 조절 회로(30)는 제1 PMOS 트랜지스터(MP1)의 게이트 노드와 드레인 노드 사이에 연결된 제1 스위치(S1)와, 제2 PMOS 트랜지스터(MP2)의 게이트 노드와 드레인 노드 사이에 연결된 제2 스위치(S2)를 포함할 수 있다. 또한, 제1 PMOS 트랜지스터(MP1)의 드레인 노드와 제1 비트라인(BL) 사이에 연결된 제3 스위치(S3)와, 제2 PMOS 트랜지스터(MP2)의 드레인 노드와 제2 비트라인(BLB) 사이에 연결된 제4 스위치(S4)를 포함할 수 있다. 또한, 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 연결된 제5 스위치(S5)를 포함할 수 있다. 제1 내지 제5 스위치(S1~S5)의 동작에 대해서는 후술하기로 한다.
도 16을 참조하면, 반도체 메모리 장치(1)는 프리차지 인에이블 신호(P_CH_EN)가 인가되면, 비트라인 전압 조절 회로(30)를 통해, 프리차지 구간(P)에 제1 비트라인(BL)을 제1 프리차지 전압(V1)으로 프리차지하고, 제2 비트라인(BLB)을 제2 프리차지 전압(V2)으로 프리차지한다. 이 때, 제1 프리차지 전압(V1)은 공급전압(VDD)보다 제2 PMOS 트랜지스터(MP2)의 제2 문턱전압(Vth2)만큼 낮은 값이고, 제2 프리차지 전압(V2)은 공급전압(VDD)보다 제1 PMOS 트랜지스터(MP1)의 제1 문턱전압(Vth1)만큼 낮은 값이다. 도 16을 참조하면, 프리차지 구간(P)에서 제1 프리차지 전압(V1)이 제2 프리차지 전압(V2)보다 낮은 전압 값을 나타내고 있다.
다시, 반도체 메모리 장치(1)는 프리차지 구간(P) 종료 후, 리드 인에이블 신호(READ_EN)가 인가되면, 워드라인 인에이블 신호(WL_EN)가 인가되고, 특정 메모리 셀이 선택된다. 그리고, 센싱 구간(S)에 감지 증폭 인에이블 신호(SEN_EN)가 인가되면, 선택된 특정 메모리 셀에 대해 센싱 회로(40)의 센싱 동작이 수행된다. 센싱 구간(S)에서 제1 비트라인(BL) 전압은 하강하고, 제2 비트라인(BLB) 전압은 상승하며, 센싱 회로(40)는 이러한 제1 비트라인(BL)과 제2 비트라인(BLB) 사이의 전압 차를 전달받아 센싱 동작을 수행한다. 센싱 동작 시, 제1 비트라인(BL) 전압과 제2 비트라인(BLB) 전압은 초기 값으로 돌아가며, 후속 프리차지 동작을 준비한다.
도 17 내지 도 19는 본 발명의 기술적 사상에 따른 비트라인 전압 조절 회로의 스위치 등가 회로의 동작을 설명하기 위한 도면들이다.
우선, 도 17을 참조하면, 비트라인 전압 조절 회로(30)는, 프리차지 구간(P)에서 제1 스위치(S1)와 제2 스위치(S2)가 스위칭 온(switching on)된다. 이에 따라, 제1 비트라인(BL)에는 공급전압(VDD)보다 제2 PMOS 트랜지스터(MP2)의 제2 문턱전압(Vth2)만큼 낮은 제1 프리차지 전압(V1)이 프리차지된다. 그리고, 제2 비트라인(BLB)에는 공급전압(VDD)보다 제1 PMOS 트랜지스터(MP1)의 제1 문턱전압(Vth1)만큼 낮은 제2 프리차지 전압(V2)이 프리차지된다.
이어서, 도 18을 참조하면, 비트라인 전압 조절 회로(30)는 센싱 구간(S)에서, 감지 증폭 인에이블 신호(SEN_EN)가 상승하기 전, 제1 스위치(S1)와 제2 스위치(S2)는 스위칭 오프(switching off)되고, 제3 스위치(S3)와 제4 스위치(S4)가 스위칭 온되어, 교차결합 연결된 제1 PMOS 트랜지스터(MP1)와 제2 PMOS 트랜지스터(MP2)에 의한 풀다운 양성 피드백으로 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 차이를 증폭시킨다.
이어서, 도 19를 참조하면, 비트라인 전압 조절 회로(30)는 센싱 구간(S)에서, 감지 증폭 인에이블 신호(SEN_EN)가 상승한 후, 제1 내지 제4 스위치(S1~S4)는 모두 스위칭 오프되고, 제5 스위치(S5)가 스위칭 온되어 제1 비트라인(BL)과 제2 비트라인(BLB) 전압을 동일하게(equalize) 하는 등화(equalization) 과정을 수행한다. 이는 후속의 프리차지 동작을 위해 제1 비트라인(BL) 전압과 제2 비트라인(BLB) 전압을 동일하게 하는 것이다.
본 발명의 기술적 사상에 따른 반도체 메모리 장치(1)는 프리차지 구간(P)에서 제1 PMOS 트랜지스터(MP1)와 제2 PMOS 트랜지스터(MP2)를 엇갈려서 다이오드 연결하여 제1 비트라인(BL)과 제2 비트라인(BLB)을 서로 다른 프리차지 전압으로 프리차지한다. 이에 따라, 제1 PMOS 트랜지스터(MP1)와 제2 PMOS 트랜지스터(MP2)간 미스매치가 존재하여도, 센싱 구간(S)에서 메모리 셀에 흐르는 셀 전류에 의해 전압이 낮아지는 쪽의 비트라인 전압이 하강하면서 동시에 반대쪽의 비트라인에 연결된 트랜지스터가 턴온되어 바로 양성 피드백을 활성화 할 수 있다. 이러한 동작에 따라, 반도체 메모리 장치(1)의 리드 속도를 향상시킬 수 있다. 또한, 별도의 전압원없이 트랜지스터간 다이오드 연결을 통해 제1 비트라인(BL)과 제2 비트라인(BLB)을 공급전압(VDD)보다 낮은 전압으로 프리차지 할 수 있다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(3)는 메모리 소자로서 SRAM(Static Random Access Memory)이 형성된 메모리 영역(MEMORY AREA)과 로직 소자가 형성된 로직 영역(LOGIC AREA)을 포함할 수 있다.
메모리 영역(MEMORY AREA)에 형성된 SRAM은 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
한편, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
로직 영역(LOGIC AREA)에 형성된 로직 소자는 PMOS 트랜지스터(PT)와 NMOS 트랜지스터(NT)를 포함할 수 있다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
여기서, 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 경로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수 있으며, 앞서 설명한 본 발명의 실시예들에 따른 반도체 메모리 장치가 컨트롤러(1110)에 채용될 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기억 장치(1130) 내에 제공되거나, 입출력 장치(1120, I/O) 등의 일부로 제공될 수도 있다.
이러한 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 전자 제품, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 적용할 수 있는 예시적인 반도체 시스템을 도시한 도면들이다.
도 22는 태블릿 PC이고, 도 23은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 태블릿 PC, 노트북, 스마트폰 등에 사용될 수 있다. 그러나, 본 발명의 몇몇 실시예에 따른 반도에 메모리 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 워드라인 드라이버
20: 메모리 셀 그룹
20-1~20-n: 메모리 셀
30: 비트라인 전압 조절 회로
40: 센싱 회로

Claims (20)

  1. SRAM(Static Random Access Memory) 셀;
    제1 비트라인과 상기 제1 비트라인과 다른 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로; 및
    상기 제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되고, 상기 제1 비트라인을 공급전압보다 낮은 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 공급전압보다 낮고 상기 제1 전압과 다른 제2 전압으로 프리차지하는 비트라인 전압 조절 회로를 포함하되,
    상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 전압은 상기 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,
    상기 제2 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값이며,
    상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결되는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 비트라인 전압 조절 회로는,
    상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제3 트랜지스터와,
    상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제4 트랜지스터를 더 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 내지 제4 트랜지스터는 각각 P형 MOSFET인 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 비트라인 전압 조절 회로는,
    프리차지 동작 시, 상기 제1 비트라인을 상기 제1 전압으로 프리차지하고, 상기 제2 비트라인을 상기 제2 전압으로 프리차지하고,
    상기 프리차지 동작 후의 리드 동작 시, 상기 제1 전압과 상기 제2 전압의 차이 값을 증폭시키는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 비트라인 전압 조절 회로는,
    상기 센싱 회로의 센싱 동작 종료 후, 상기 제1 비트라인과 상기 제2 비트라인의 전압을 동일하게 하는(equalize) 반도체 메모리 장치.
  8. 제1 및 제2 비트라인 사이에 접속된 메모리 셀; 및
    상기 제1 및 제2 비트라인 사이에 접속되고, 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하는 비트라인 전압 조절 회로를 포함하고,
    상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터와 제1 스위치와 제2 스위치를 포함하고,
    상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고,
    상기 제1 트랜지스터의 게이트 노드와 드레인 노드는 상기 제1 스위치에 연결되고,
    상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결되고,
    상기 제2 트랜지스터의 게이트 노드와 드레인 노드는 상기 제2 스위치에 연결되는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 서로 다른 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,
    상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값인 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 제1 및 제2 비트라인에 대해 프리차지 동작 시, 상기 제1 및 제2 스위치는 스위칭 온(switching on)되는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 메모리 셀에 대해 센싱 동작 시, 상기 제1 및 제2 스위치는 스위칭 오프(switching off)되는 반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 제1 및 제2 스위치는 각각 P형 MOSFET을 포함하는 반도체 메모리 장치.
  14. 제 8항에 있어서,
    상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와,
    상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 메모리 셀에 대해 센싱 동작 시, 상기 제3 및 제4 스위치는 스위치 온되는 반도체 메모리 장치.
  16. SRAM(Static Random Access Memory) 셀;
    상기 SRAM 셀에 저장된 데이터를 센싱하는 센싱 회로; 및
    제1 및 제2 비트라인을 통해 상기 SRAM 셀에 접속되는 비트라인 전압 조절 회로를 포함하고,
    프리차지 구간에, 상기 비트라인 전압 조절 회르는 상기 제1 비트라인에 제1 프리차지 전압을 제공하고, 상기 제2 비트라인에 제2 프리차지 전압을 제공하고, 상기 제1 프리차지 전압과 상기 제2 프리차지 전압은 다르고,
    센싱 구간에, 상기 제1 비트라인의 전압은 하강하고, 상기 제2 비트라인의 전압은 상승하되,
    상기 비트라인 전압 조절 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트 노드는 상기 제2 비트라인에 연결되고, 상기 제2 트랜지스터의 게이트 노드는 상기 제1 비트라인에 연결되는 반도체 메모리 장치.
  17. 삭제
  18. 제 16항에 있어서,
    상기 제1 프리차지 전압은 공급전압보다 상기 제2 트랜지스터의 문턱전압만큼 낮은 값이고,
    상기 제2 프리차지 전압은 상기 공급전압보다 상기 제1 트랜지스터의 문턱전압만큼 낮은 값인 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 제1 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제1 스위치와,
    상기 제2 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제2 스위치를 더 포함하는 반도체 메모리 장치.
  20. 제 18항에 있어서,
    상기 제1 트랜지스터의 드레인 노드와 상기 제1 비트라인 사이에 접속된 제3 스위치와,
    상기 제2 트랜지스터의 드레인 노드와 상기 제2 비트라인 사이에 접속된 제4 스위치를 더 포함하는 반도체 메모리 장치.
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