TWI381380B - 靜態隨機存取記憶體及其形成與控制方法 - Google Patents

Description

靜態隨機存取記憶體及其形成與控制方法

本發明是有關於靜態隨機存取記憶體，且特別是有關於靜態隨機存取記憶體的寫操作。

自從CMOS製程進入65奈米(nanometer)後，靜態隨機存取記憶體(SRAM：static random access memory)記憶單元(cell)的穩定性就受到了挑戰。由於電晶體的最小尺寸很難精確控制，隨機摻雜波動的影響也隨著製程精度的提高而加大，這些因素很容易使電晶體的門檻值(threshold)改變，對靜態隨機存取記憶體的記憶單元寫裕度(write margin)有很不利的影響。

請參照圖1和圖2。圖1是習知的靜態隨機存取記憶體的記憶單元電路圖，記憶單元是由兩個反相器(inverter)組成的栓鎖器(latch)，寫入資料時必須讓反相器翻轉。記憶單元進行寫操作時，電晶體PU、TG和位元線(bit line)BL構成一個分壓迴路，其等效電路如圖2所示。如果因為電晶體的寬度和長度變化，或因為隨機摻雜波動，使得PU的門檻值降低和(或)TG的門檻值升高，就會使節點nv1的電壓升高，不利於反相器翻轉，寫裕度減小。

請參照圖3和圖4。圖3是圖1的記憶單元的寫操作成功時的字組線(word line)WL電壓以及節點nv0和nv1電壓的時序圖，從nv0和nv1的電壓可看出記憶單元的兩 個反相器在字組線電壓的有效期間成功翻轉，資料寫入成功。圖4則是圖1的記憶單元的寫操作失敗的時序圖，由於上述的寫裕度減小，反相器沒有在字組線電壓的有效期間翻轉，資料寫入失敗。一旦寫入失敗，表示這個靜態隨機存取記憶體不可靠，這是不能允許的。

目前有幾種方法能提高記憶單元的寫裕度，其共同點是在進行寫操作時降低記憶單元電壓，以提高寫裕度。請參照圖2的分壓迴路，在寫操作時將單元電壓VDD降到比字組線WL的開啟電壓更低，可提高電晶體PU導通時的等效電阻，進而降低節點nv1的電壓，更有利於兩個反相器的翻轉。以下逐一說明提高寫裕度的傳統方案。

圖5是K.Zhang等人在美國專利公開案編號2006/0067134提出的電路。此電路採用雙電源概念，在讀操作時選擇電源電路501的高電源電壓VDD_HI作為記憶單元電壓，在寫操作時選擇電源電路502的低電源電壓VDD_LOW作為記憶單元電壓。這個電路的缺點是電路設計和時序控制複雜，因為讀寫時必須切換VDD_HI和VDD_LOW，電壓不易穩定控制。而且VDD_HI和VDD_LOW都是固定的，不會跟隨工作電壓VDD的波動而改變，如果工作電壓VDD的波動範圍較大就不適用。

圖6是RENESAS公司在美國專利公開案編號2006/0262628提出的電路。此電路採用懸空(floating)行電壓的概念。在寫操作時，位元線BL和BLB的不同值會透過反及閘(NAND gate)602關閉控制單元電壓VDD的 PMOS場效電晶體(p-channel metal oxide semiconductor field effect transistor)603，使單元電源線601懸空。寫操作時NMOS場效電晶體(n-channel metal oxide semiconductor field effect transistor)604會開啟，單元電源線601上的電荷會沿虛線方向流入位元線BL，使單元電壓降低。這個電路的缺點是不適用於太長的記憶單元行(cell column)。因為位元線長度會影響其電容，如果位元線太長，電容太大，單元電壓降低幅度就會減小，對寫裕度的幫助有限。

圖7是RENESAS公司在論文"A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability with Read and Write Operation Stabilizing Circuits"中提出的電路。此電路採用電荷共用(charge sharing)以降低單元電壓的概念，除了一般記憶單元行包括的單元電源線701以外，還增加了一條附加金屬線702。在寫操作時，控制單元電壓VDD的PMOS場效電晶體703關閉，NMOS場效電晶體704開啟，使單元電源線701上的電荷沿虛線方向流入附加金屬線702，使單元電壓降低。此電路的缺點是單元電壓降幅不容易精確控制，因為單元電壓降幅取決於單元電源線701和附加金屬線702的電容比值，而且導線電容不容易精準匹配，所以會影響單元電壓降幅精度。

本發明提供一種靜態隨機存取記憶體以及形成與控 制隨機存取記憶體的方法，可在寫操作時降低記憶單元電壓以提高寫裕度，而且不具備以上習知技術的各項缺點。

本發明提出一種靜態隨機存取記憶體，包括跟蹤行、正常行、單元電壓控制電路、以及單元電壓下拉電路。跟蹤行包括多個第一記憶單元。正常行包括多個第二記憶單元。單元電壓控制電路耦接於跟蹤行與正常行，用以在靜態隨機存取記憶體的寫操作開始之前導通工作電壓、跟蹤行、以及正常行，並且在寫操作開始之後隔斷工作電壓、跟蹤行、以及正常行。單元電壓下拉電路耦接於跟蹤行與正常行，用以在寫操作開始之後使跟蹤行和正常行的單元電壓下降，並且在跟蹤行的單元電壓下降到一預設電壓時停止正常行的單元電壓下降。

在本發明一實施例中，上述的跟蹤行包括第一單元電源線，上述多個第一記憶單元自第一單元電源線接收單元電壓。正常行包括第二單元電源線，上述多個第二記憶單元自第二單元電源線接收單元電壓。單元電壓控制電路耦接於第一單元電源線以及第二單元電源線，單元電壓下拉電路亦耦接於第一單元電源線以及第二單元電源線。

在本發明一實施例中，上述的跟蹤行以及正常行的結構完全相同。

在本發明一實施例中，上述的單元電壓控制電路包括第一開關和第二開關。第一開關耦接於工作電壓與跟蹤行之間，根據一全局寫致能信號而開啟或關閉。第二開關耦接於工作電壓與正常行之間，根據全局寫致能信號而開啟 或關閉。

在本發明另一實施例中，上述的單元電壓控制電路包括第一開關和第二開關。第一開關耦接於工作電壓與跟蹤行之間，根據全局寫致能信號而開啟或關閉。第二開關耦接於工作電壓與正常行之間，根據一列寫致能信號而開啟或關閉。

在本發明一實施例中，上述的第一開關和第二開關皆為PMOS場效電晶體，全局寫致能信號和列寫致能信號在寫操作開始時從邏輯低電位上升到邏輯高電位，在寫操作完成後從邏輯高電位下降到邏輯低電位。

在本發明一實施例中，上述的單元電壓下拉電路包括第三開關、第四開關、以及探測器。第三開關耦接於跟蹤行與地電壓之間，根據全局寫致能信號而開啟或關閉。第四開關耦接於正常行與地電壓之間。探測器則耦接於跟蹤行與第四開關之間，根據跟蹤行的單元電壓控制第四開關的開啟與關閉。

在本發明一實施例中，上述的預設電壓是工作電壓的一個預設比例，而且第三開關和第四開關的電流驅動能力呈另一預設比例。

在本發明一實施例中，上述的第三開關和第四開關皆為NMOS場效電晶體。

在本發明一實施例中，上述的探測器在跟蹤行的單元電壓下降到預設電壓之前使第四開關開啟，而且在跟蹤行的單元電壓下降到預設電壓之後使第四開關關閉。

在本發明一實施例中，上述的探測器為及閘(AND gate)。上述及閘的第一輸入端耦接於跟蹤行，用以接收跟蹤行的單元電壓。及閘的第二輸入端接收列寫致能信號。及閘的輸出端耦接於第四開關，用以控制第四開關的開啟與關閉。上述的預設電壓為及閘的輸出翻轉電壓。

在本發明一實施例中，上述的單元電壓下拉電路更包括一緩衝器。此緩衝器耦接於跟蹤行與探測器之間，用以提高跟蹤行的單元電壓驅動探測器的能力。

延續以上說明，本發明另提供一種形成(譬如說是設計或生產)隨機存取記憶體的方法，包括：提供一跟蹤行，其包括多個第一記憶單元；提供一正常行，其包括多個第二記憶單元；提供一單元電壓控制電路，使其耦接於該跟蹤行與該正常行，用以在該靜態隨機存取記憶體的一寫操作開始之前導通一工作電壓、該跟蹤行、以及該正常行，並且在該寫操作開始之後隔斷該工作電壓、該跟蹤行、以及該正常行；並提供一單元電壓下拉電路，使其耦接於該跟蹤行與該正常行，用以在該寫操作開始之後使該跟蹤行和該正常行的單元電壓下降，並且在該跟蹤行的單元電壓下降到一預設電壓時停止該正常行的單元電壓下降。此方法可運用於電子設計輔助(CAD：computer-aided design)軟體這一類的記憶體設計工具或所謂的記憶體編譯器(memory compiler)。

延續前述說明，本發明另提供一種控制隨機存取記憶體的方法。此隨機存取記憶體中設有至少一第一行(如前 述之跟蹤行)與一第二行(如前述之正常行)；該第一行與該第二行中分別設有至少一記憶單元，各記憶單元分別根據一對應之單元電壓而運作；而該方法包含了下列步驟：在寫操作開始時，使第一行中的各記憶單元之單元電壓與一定值工作電壓隔斷而使該第一行中各記憶單元之單元電壓開始改變，同時使第二行中的各記憶單元與該定值工作電壓隔斷而使該第二行中各記憶單元之單元電壓開始改變。其中，在使該第二行中各記憶單元之單元電壓開始改變時，本發明就可根據該第一行中各單元電壓之改變量控制該第二行中各單元電壓之改變量。

本發明可以在先進CMOS製程下提高靜態隨機存取記憶體的寫裕度，避免失敗寫操作。本發明利用結構相同的跟蹤行和正常行，以及兩個開關的電流驅動能力比例，來控制寫操作時的單元電壓下降。因此本發明適用於較寬的工作電壓範圍，適用於各種位元線長度的靜態隨機存取記憶體架構，而且可精確調節記憶單元電壓的下降幅度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖8是依照本發明一實施例的一種靜態隨機存取記憶體的部分電路圖。圖8的靜態隨機存取記憶體包括跟蹤行810、正常行820、PMOS場效電晶體PTK、P0、NMOS場效電晶體NTK、N0、以及及閘830。跟蹤行810是本實 施例的特殊設計，用途在後面說明。跟蹤行810包括單元電源線811以及多個記憶單元(圖8僅繪示兩個記憶單元，但本發明並不以此為限)。跟蹤行810的記憶單元自單元電源線811接收單元電壓。正常行820用以存儲位元資料(bit data)，包括單元電源線821以及多個第二記憶單元(圖8僅繪示兩個記憶單元，但本發明並不以此為限)。正常行820的記憶單元自單元電源線821接收單元電壓。

PMOS場效電晶體PTK耦接於工作電壓VDD與單元電源線811之間，PMOS場效電晶體P0耦接於工作電壓VDD與單元電源線821之間，NMOS場效電晶體NTK耦接於單元電源線811和地電壓VSS之間。PTK、P0和NTK都是根據全局寫致能信號GWEN而開啟或關閉。NMOS場效電晶體N0則耦接於單元電源線821和地電壓VSS之間，根據及閘830的輸出而開啟或關閉。在本發明的其他實施例中，PTK、P0、NTK以及N0可以置換成其他種開關裝置，只要能跟隨各自的控制信號而開啟或關閉即可。

及閘830有兩個輸入端和一個輸出端，其中第一個輸入端耦接於單元電源線811以接收跟蹤行810的單元電壓，第二個輸入端接收列寫致能信號CWEN，輸出端則耦接於NMOS場效電晶體N0，以控制N0的開啟與關閉。

圖8電路的設計目的是降低正常行820的單元電壓。跟蹤行810是正常行820的完全複製，這兩個記憶單元行的結構完全相同，正常行820的單元電壓會跟隨跟蹤行810的單元電壓，同步降低。

圖9繪示本實施例的靜態隨機存取記憶體進行寫操作時，全局寫致能信號GWEN和列寫致能信號CWEN的時序，以及圖8電路中A、B、C這三個節點的電壓時序。A點電壓是跟蹤行810的單元電壓。B點電壓是及閘830的輸出電壓，也就是NMOS場效電晶體N0的控制電壓。C點電壓是正常行820的單元電壓。以下配合圖8和圖9說明本實施例的寫操作過程。

首先，在時間點T1之前，全局寫致能信號GWEN和列寫致能信號CWEN處於邏輯低電位(VSS)，場效電晶體PTK和P0開啟，NTK和N0關閉。在工作電壓VDD的作用下，跟蹤行810和正常行820的單元電壓都上升到VDD。

接下來，寫操作在時間點T1開始。全局寫致能信號GWEN和列寫致能信號CWEN在時間點T1從邏輯低電位(VSS)上升到邏輯高電位(VDD)，使場效電晶體PTK和P0關閉，NTK開啟。因為A點電壓還保持在高電位，而且列寫致能信號CWEN升上高電位，所以及閘830的輸出端B點的電壓也升上高電位，使場效電晶體N0開啟。在NMOS場效電晶體NTK和N0接地的作用下，跟蹤行810和正常行820的單元電壓開始下降。

假設及閘830的輸出翻轉電壓為VDD/2，在時間點T2，跟蹤行810的單元電壓下降到及閘830的輸出翻轉電壓VDD/2，使及閘830的輸出電壓翻轉為低電位，關閉場效電晶體N0，正常行820的單元電壓因此停止下降。正常行820的單元電壓在T2到達最低點，此時寫裕度最高， 寫操作就在此時完成。然後在時間點T3，全局寫致能信號GWEN和列寫致能信號CWEN從邏輯高電位下降到邏輯低電位，使場效電晶體PTK、P0開啟，NTK關閉，使圖8電路回復到T1之前的初始狀態。

以下分析時間點T1和T2之間正常行820的單元電壓下降幅度。圖10繪示T1到T2之間跟蹤行810和正常行820的單元電壓下降的等效電路，其中C1和C2分別是單元電源線811和821的等效電容，I1和I2分別是單元電源線811和821的電流。假設Q1和Q2分別是電容C1和C2儲存的電荷，U1和U2分別是跟蹤行810和正常行820的單元電壓，可得到下列等式。

Q1=C1 * U1 Q2=C2 * U2

假設T2-T1=△T，△U1和△U2分別是U1和U2在時間點T1和T2之間的降幅，可得到下列等式。

I1 *△T=C1 *△U1 I1 *△T=C1 *(VDD-VDD/2) I2 *△T=C2 *△U2 △U2=(VDD-VDD/2)* I2/I1 * C1/C2

因為跟蹤行810和正常行820的結構完全相同，所以C1=C2。在本實施例中，NMOS場效電晶體NTK的電流驅動能力是N0的N倍，N為預設正整數，這可以透過NTK和N0的閘極(gate)寬度比例或長寬比(aspect ratio)比例來達成。因此I1=N * I2。將上述等式繼續推導可得以下結 果。

△U2=VDD/2 * 1/N=VDD/2N

△U2就是本實施例的靜態隨機存取記憶體在寫操作時的正常行單元電壓下降幅度。從上面的等式可知△U2與工作電壓VDD成正比，所以能跟蹤工作電壓在真實應用環境的波動變化，適用於各種工作電壓範圍。因為跟蹤行和正常行的結構完全相同，等效電容相同，在△U2的推導過程互相抵消，所以△U2與等效電容無關，適用於各種位元線長度的架構。而且△U2和工作電壓VDD呈一預設比例(1：2N)，只要調整NMOS場效電晶體NTK和N0的電流驅動能力比例，就可以對△U2進行精細調整。

在本發明其他實施例中，可以將NTK和N0的電流驅動能力設定為N1：N2，其中N1和N2都是預設正整數。如此△U2和VDD的比例就成為N2：2*N1，這樣可以對△U2作更精細的調整。

在本發明其他實施例中，及閘830可以用其他探測器來替代。此探測器可以耦接在單元電源線811與場效電晶體N0之間，在跟蹤行810的單元電壓下降到一個預設電壓之前使N0開啟，並且在跟蹤行810的單元電壓下降到上述預設電壓之後使N0關閉。為了跟蹤工作電壓VDD的波動變化，這個預設電壓可以是工作電壓VDD的一個預設比例，例如前面實施例的VDD/2。

圖11為本發明另一實施例的靜態隨機存取記憶體的部分電路圖。如圖11所示，這個靜態隨機存取記憶體包括 多個記憶單元，上述記憶單元組成多個行，最左邊的是跟蹤行1130，其餘是儲存位元資料的正常行。無論是跟蹤行或正常行，每一行的結構完全相同。

圖11電路和圖8電路的主要差別是每個正常行上方的PMOS場效電晶體P0-Pn的閘極是接收各自對應的正常行的列寫致能信號CWEN0-CWENn，不像圖8的PMOS場效電晶體P0的閘極是接收全局寫致能信號GWEN。這是因為在包括多個正常行的電路中不可能同時致能每一個正常行，圖11電路的上述改變並不影響圖9所示的任一信號時序。

圖11電路和圖8電路的另一差別是包括緩衝器(buffer)1120。緩衝器1120耦接於跟蹤行1130的單元電源線1131和每一正常行下方的及閘1111-111n之間，作用是提高跟蹤行1130的單元電壓驅動及閘1111-111n的能力。

圖12是本發明另一實施例的靜態隨機存取記憶體的完整電路示意圖。此電路包括列解碼電路和字組線驅動電路1201、單元電壓控制電路1202、跟蹤行1203、多個正常行的記憶單元、單元電壓下拉電路1204、位址預解碼電路和時序控制電路1205、行解碼電路和位元線預充電電路1206、讀放大電路1207、以及寫驅動電路1208。

單元電壓控制電路1202相當於圖8的PMOS場效電晶體PTK和P0，或圖11的PMOS場效電晶體PTK和P0-Pn。單元電壓控制電路1202的作用是在靜態隨機存取記憶體的寫操作開始之前導通工作電壓VDD、跟蹤行 1203、以及進行寫操作的正常行，並且在寫操作開始之後隔斷工作電壓VDD、跟蹤行1203、以及進行寫操作的正常行。

單元電壓下拉電路1204相當於圖8的NMOS場效電晶體NTK、N0、以及及閘830，或圖11的NMOS場效電晶體NTK、N0-Nn、及閘1110-111n、以及緩衝器1120。單元電壓下拉電路1204的作用是在寫操作開始之後使跟蹤行1203和進行寫操作的正常行的單元電壓下降，並且在跟蹤行1203的單元電壓下降到上述的預設電壓時停止進行寫操作的正常行的單元電壓下降。

至於其他電路，位址預解碼電路和時序控制電路1205接收位址ADDR、時脈信號CLK、以及晶片選擇信號(chip select)CS，將位址ADDR解碼為列位址RADDR和行位址CADDR，並控制靜態隨機存取記憶體的信號時序。列解碼電路和字組線驅動電路1201接收列位址RADDR和字組線控制信號WLCTRL，根據列位址RADDR選擇靜態隨機存取記憶體其中一列，以進行讀寫操作。行解碼電路和位元線預充電電路1206接收行位址CADDR和讀寫控制信號R/W，根據行位址CADDR選擇靜態隨機存取記憶體其中一行，以進行讀寫操作。若目前進行的是讀操作，行解碼電路和位元線預充電電路1206會先將受選擇的一對位元線預充電(pre-charge)到VDD。讀放大電路(sense amplifier)1207用來放大讀操作時的位元線電壓，輸出自記憶單元讀取的資料RDATA。寫驅動電路1208用以接收寫操作的輸 入資料WDATA，將WDATA寫入受選擇的記憶單元。

綜上所述，本發明引入結構和正常行相同的跟蹤行，藉以降低寫操作時的記憶單元電壓。本發明可提高靜態隨機存取記憶體的寫裕度，適用於各種行長度的記憶體架構，適合各種工作電壓範圍，而且單元電壓的下降幅度可以精確控制。此外，因為跟蹤行是正常行的完全複製，本發明可消除全局製程參數變化的負面影響，佈局(layout)和電路設計簡單。本發明使用原有的靜態隨機存取記憶體控制信號(全局寫致能和列寫致能)，不需增加額外時序，也不需變動現有的操作時序，不影響靜態隨機存取記憶體的讀寫速度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

501、502‧‧‧電源電路

601‧‧‧單元電源線

602‧‧‧反及閘

603‧‧‧PMOS場效電晶體

604‧‧‧NMOS場效電晶體

701‧‧‧單元電源線

702‧‧‧附加金屬線

703‧‧‧PMOS場效電晶體

704‧‧‧NMOS場效電晶體

810‧‧‧跟蹤行

811‧‧‧單元電源線

820‧‧‧正常行

821‧‧‧單元電源線

830、1110-111n‧‧‧及閘

1120‧‧‧緩衝器

1130‧‧‧跟蹤行

1131‧‧‧單元電源線

1201‧‧‧列解碼電路和字組線驅動電路

1202‧‧‧單元電壓控制電路

1203‧‧‧跟蹤行

1204‧‧‧單元電壓下拉電路

1205‧‧‧位址預解碼電路和時序控制電路

1206‧‧‧行解碼電路和位元線預充電電路

1207‧‧‧讀放大電路

1208‧‧‧寫驅動電路

A、B、C‧‧‧電路節點

ADDR‧‧‧位址信號

BL、BL0-BLn、BL_tk、BLB、BLB0-BLBn、BLB_tk‧‧‧位元線

C1、C2‧‧‧等效電容

CADDR‧‧‧行位址

CLK‧‧‧時脈信號

CS‧‧‧晶片選擇信號

CWEN、CWEN0-CWENn‧‧‧列寫致能信號

GWEN‧‧‧全局寫致能信號

I1、I2‧‧‧電流

N0-Nn、NTK‧‧‧NMOS場效電晶體

nv0、nv1‧‧‧電路節點

PD‧‧‧NMOS場效電晶體

P0-Pn、PTK、PU‧‧‧PMOS場效電晶體

R/W‧‧‧讀寫控制信號

RADDR‧‧‧列位址

RDATA‧‧‧讀取資料

T1-T3‧‧‧時間點

TG‧‧‧NMOS場效電晶體

VDD、VDD_HI、VDD_LOW、VDD_tk、VDD0-VDDn‧‧‧工作電壓或單元電壓

VSS‧‧‧地電壓

WDATA‧‧‧寫入資料

WL、WL0-WLn‧‧‧字組線

WLCTRL‧‧‧字組線控制信號

圖1是習知的靜態隨機存取記憶體的記憶單元電路圖。

圖2是圖1的記憶單元進行寫操作時的分壓迴路示意圖。

圖3和圖4是圖1的記憶單元進行寫操作的信號時序圖。

圖5至圖7是習知的可降低記憶單元電壓的靜態隨機存取記憶體電路示意圖。

圖8是依照本發明一實施例的一種靜態隨機存取記憶體的部分電路圖。

圖9是圖8電路進行寫操作時的信號時序圖。

圖10是圖8電路的單元電壓降低時的等效電路圖。

圖11是依照本發明另一實施例的一種靜態隨機存取記憶體的部分電路圖。

圖12是依照本發明一實施例的靜態隨機存取記憶體的電路示意圖。

1201‧‧‧列解碼電路和字組線驅動電路

1202‧‧‧單元電壓控制電路

1203‧‧‧跟蹤行

1204‧‧‧單元電壓下拉電路

1205‧‧‧位址預解碼電路和時序控制電路

1206‧‧‧行解碼電路和位元線預充電電路

1207‧‧‧讀放大電路

1208‧‧‧寫驅動電路

ADDR‧‧‧位址信號

BL0-BLn、BLB0-BLBn‧‧‧位元線

CADDR‧‧‧行位址

CLK‧‧‧時脈信號

CS‧‧‧晶片選擇信號

R/W‧‧‧讀寫控制信號

RADDR‧‧‧列位址

RDATA‧‧‧讀取資料

VDD0-VDDn‧‧‧工作電壓或單元電壓

WDATA‧‧‧寫入資料

WL0-WLn‧‧‧字組線

WLCTRL‧‧‧字組線控制信號

Claims (17)

1. 一種靜態隨機存取記憶體，包括：一跟蹤行，包括多個第一記憶單元；一正常行，包括多個第二記憶單元；一單元電壓控制電路，耦接於該跟蹤行與該正常行，用以在該靜態隨機存取記憶體的一寫操作開始之前，將該跟蹤行以及該正常行連接到一工作電壓，並且在該寫操作開始之後，隔斷該跟蹤行與該工作電壓的連接，以及隔斷該正常行與該工作電壓的連接；以及一單元電壓下拉電路，耦接於該跟蹤行與該正常行，用以在該寫操作開始之後使該跟蹤行和該正常行的單元電壓下降，並且在該跟蹤行的單元電壓下降到一預設電壓時停止該正常行的單元電壓下降。
2. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該跟蹤行包括一第一單元電源線，上述多個第一記憶單元自該第一單元電源線接收單元電壓，該正常行包括一第二單元電源線，上述多個第二記憶單元自該第二單元電源線接收單元電壓，該單元電壓控制電路耦接於該第一單元電源線以及該第二單元電源線，該單元電壓下拉電路亦耦接於該第一單元電源線以及該第二單元電源線；其中該第一單元電源線的電容負載等於該第二單元電源線的電容負載。
3. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該跟蹤行以及該正常行的結構完全相同。
4. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該單元電壓控制電路包括：一第一開關，耦接於該工作電壓與該跟蹤行之間，根據一全局寫致能信號而開啟或關閉；以及一第二開關，耦接於該工作電壓與該正常行之間，根據該全局寫致能信號而開啟或關閉。
5. 如申請專利範圍第4項所述的靜態隨機存取記憶體，其中該第一開關以及該第二開關皆為PMOS場效電晶體，該全局寫致能信號在該寫操作開始時從邏輯低電位上升到邏輯高電位。
6. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該單元電壓控制電路包括：一第一開關，耦接於該工作電壓與該跟蹤行之間，根據一全局寫致能信號而開啟或關閉；以及一第二開關，耦接於該工作電壓與該正常行之間，根據一列寫致能信號而開啟或關閉。
7. 如申請專利範圍第6項所述的靜態隨機存取記憶體，其中該第一開關以及該第二開關皆為PMOS場效電晶體，該全局寫致能信號和該列寫致能信號在該寫操作開始時從邏輯低電位上升到邏輯高電位。
8. 如申請專利範圍第1項所述的靜態隨機存取記憶體，其中該單元電壓下拉電路包括：一第三開關，耦接於該跟蹤行與一地電壓之間，根據一全局寫致能信號而開啟或關閉；一第四開關，耦接於該正常行與該地電壓之間；以及 一探測器，耦接於該跟蹤行與該第四開關之間，根據該跟蹤行的單元電壓控制該第四開關的開啟與關閉。
9. 如申請專利範圍第8項所述的靜態隨機存取記憶體，其中該預設電壓是該工作電壓的一個預設比例。
10. 如申請專利範圍第8項所述的靜態隨機存取記憶體，其中該第三開關和該第四開關的電流驅動能力在該單元電壓下降過程中保持一固定比例不變。
11. 如申請專利範圍第8項所述的靜態隨機存取記憶體，其中該第三開關和該第四開關皆為NMOS場效電晶體，該全局寫致能信號在該寫操作開始時從邏輯低電位上升到邏輯高電位。
12. 如申請專利範圍第8項所述的靜態隨機存取記憶體，其中該探測器在該跟蹤行的單元電壓下降到該預設電壓之前使該第四開關開啟，而且在該跟蹤行的單元電壓下降到該預設電壓之後使該第四開關關閉。
13. 如申請專利範圍第8項所述的靜態隨機存取記憶體，其中該探測器為及閘，包括：一第一輸入端，耦接於該跟蹤行，用以接收該跟蹤行的單元電壓；一第二輸入端，用以接收一列寫致能信號；以及一輸出端，耦接於該第四開關，用以控制該第四開關的開啟與關閉。
14. 如申請專利範圍第13項所述的靜態隨機存取記憶體，其中該預設電壓為該及閘的輸出翻轉電壓。
15. 如申請專利範圍第8項所述的靜態隨機存取記憶 體，其中該單元電壓下拉電路更包括：一緩衝器，耦接於該跟蹤行與該探測器之間，用以提高該跟蹤行的單元電壓的驅動能力。
16. 一種形成一隨機存取記憶體的方法，包括：提供一跟蹤行，其包括多個第一記憶單元；提供一正常行，其包括多個第二記憶單元；提供一單元電壓控制電路，使其耦接於該跟蹤行與該正常行，用以在該靜態隨機存取記憶體的一寫操作開始之前導通一工作電壓、該跟蹤行、以及該正常行，並且在該寫操作開始之後隔斷該工作電壓、該跟蹤行、以及該正常行；以及提供一單元電壓下拉電路，使其耦接於該跟蹤行與該正常行，用以在該寫操作開始之後使該跟蹤行和該正常行的單元電壓下降，並且在該跟蹤行的單元電壓下降到一預設電壓時停止該正常行的單元電壓下降。
17. 一種控制一隨機存取記憶體的方法，其中該隨機存取記憶體中設有至少一第一行與一第二行，該第一行與該第二行中分別設有至少一記憶單元，各記憶單元分別根據一對應之單元電壓而運作；而該方法包含有：使該第一行中的各記憶單元之單元電壓與一工作電壓隔斷而使該第一行中各記憶單元之單元電壓開始改變；同時使該第二行中的各記憶單元與該工作電壓隔斷而使該第二行中各記憶單元之單元電壓開始改變；以及在使該第二行中各記憶單元之單元電壓開始改變時，根據該第一行中各單元電壓之改變量控制該第二行中各單元電壓之改變量。