TWI616882B - 控制字元線上之電壓位準以維持效能並減少存取干擾 - Google Patents

控制字元線上之電壓位準以維持效能並減少存取干擾 Download PDF

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Abstract

一種用於儲存資料之半導體記憶體儲存裝置,包含:複數個儲存單元,每一儲存單元包含存取控制裝置,該存取控制裝置經配置以回應於存取控制訊號向該儲存單元提供對資料存取埠之存取或自資料存取埠之隔絕;存取控制電路系統,該存取控制電路系統經配置以沿複數個存取控制線路之一者發送存取控制訊號,以控制連接至複數個存取控制線路之一者的複數個存取控制裝置。存取控制電路系統包含:存取切換電路系統,該存取切換電路系統經配置以將選定之存取控制線路連接至用於供應預定存取電壓位準的電壓源;反饋電路系統,該反饋電路系統經配置以反饋存取控制線路上之電壓變化至存取切換電路系統。存取控制電路系統經配置以回應資料存取請求訊號而存取連接至對應選定存取控制線路的選定儲存單元,此係藉由:控制存取切換電路系統以在電 壓源與存取控制線路之間提供低阻抗連接,使得存取控制線路上之電壓位準以第一速率向預定存取電壓位準變化;及回應於反饋電路系統提供反饋訊號,該反饋訊號指示存取控制線路電壓已達成預定值以控制存取控制切換電路系統,從而在電壓源與存取控制線路之間提供較高阻抗連接,使得存取控制線路上之電壓位準以第二速率向預定存取電壓位準變化,該第二速率慢於該第一速率。

Description

控制字元線上之電壓位準以維持效能並減少存取干擾
本發明之領域係關於資料儲存領域,且特定言之,本發明係關於半導體記憶體中資料之儲存及存取。
隨著減小裝置尺寸及裝置功率消耗的需求日益增加,設計諸如SRAM之穩健的半導體記憶體變得愈加具有挑戰性。由於技術按比例縮小SRAM,位元格正因位元格內使用的微小裝置之閾值電壓的變化而失去讀取操作與寫入操作之邊限。
SRAM內的每一儲存單元包含用於保持資料值之反饋迴路。為了寫入反饋迴路及儲存新值,若有需要,輸入資料值必須具有足夠高的電壓位準以能夠切換反饋迴路儲存之狀態,同時應在不干擾儲存於任意反饋迴路內之值的情況下執行讀取反饋迴路。當讀取單元時,兩條位元線皆為預充電且儲存0的單元側將下拉該單元連接的位元線且可偵測到電壓位準的此變化以決定0儲存於何處。然而,在預充電 位元線與0之間的電壓位準差異可導致儲存0之節點經上拉接近1,從而導致位元格的不穩定性及位元格轉換值。此情況稱為讀取干擾,且可在讀取單元期間或在相同字元線上寫入另一單元期間發生於單元上。在後一種情況中,啟動字元線以存取正經寫入之單元,此舉影響了連接至該字元線的其他單元。
一種改良讀取與寫入效能之方式係藉由字元線訊號、位元線訊號或行電源之有效變化來實現的。若儲存0,則回應於資料存取請求緩慢地增加字元線上之電壓,使得非驅動位元線上之電壓位準因位元線洩漏及行效應而衰減及因位元線上之位元格下拉而放電,因此至少在某種程度上阻擋電荷自預充電位元線經由緩慢開啟的通道閘注入。該理論為位元格下拉應強於弱通道閘,該弱通道閘剛藉由字元線上之訊號開啟閘就注入電荷。此舉減少了位元線上之電荷足以轉換未被寫入的單元之機會,但是亦延遲了資料存取及因此降低了效能。
理想情況將為能夠減小半導體記憶體之讀取與寫入故障而不過度影響效能。
本發明之第一態樣提供一種用於儲存資料的半導體記憶體儲存裝置,該半導體記憶體儲存裝置包含:用於儲存該資料的複數個儲存單元,每一儲存單元包含存取控制裝置,該存取控制裝置經配置以回應於存取控制訊號向該儲存單元提供對資料存取埠之存取或自資料存取埠之 隔絕;存取控制電路系統,該存取控制電路系統經配置以沿複數個存取控制線路之一者發送該存取控制訊號,以控制連接至該等複數個存取控制線路之該一者的複數個該等存取控制裝置;該存取控制電路系統包含:存取切換電路系統,該存取切換電路系統經配置以將選定存取控制線路連接至用於供應預定存取電壓位準的電壓源;反饋電路系統,該反饋電路系統經配置以反饋該存取控制線路上之電壓變化至該存取切換電路系統;其中該存取控制電路系統經配置以回應資料存取請求訊號而存取連接至對應選定存取控制線路的選定儲存單元,以便:控制該存取切換電路系統以在該電壓源與該存取控制線路之間提供低阻抗連接,使得該存取控制線路上之電壓位準以第一速率向該預定存取電壓位準變化;以及回應於該反饋電路系統提供反饋訊號,該反饋訊號指示該存取控制線路電壓已達成預定值以控制該存取控制切換電路系統,從而在該電壓源與該存取控制線路之間提供較高阻抗連接,使得該存取控制線路上之電壓位準以第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率。
本技術認識到,控制字元線上之電壓位準可控制存取儲存單元之速度及亦可控制半選定單元上發生存取干擾之可能性。本技術亦認識到,可迅速安全地執行字元線電壓 至儲存單元之存取裝置之閾值電壓的初始升高,而與此同時存取裝置仍為關閉狀態,然而字元線電壓的進一步升高將開始接通存取裝置,且若此接通距離存取週期之開始過於接近,則半選定儲存單元之資料存取埠上之電荷可大到足以干擾單元。因此,在此點處減小存取控制線路上電壓之增長速率以便延遲對單元的存取可能係有利的。然而,提供額外控制訊號以如此處理或使用延遲元件以提供控制訊號增加了單元之成本及引入了可能的誤差源。
本技術認識到,存取控制線路上之電壓位準係決定應在何時減緩電壓位準之變化速率的決定性因素,以及因此,若使用電壓位準作為反饋訊號,則可提供便利且有用的訊號用於控制此變化而無需外部控制訊號或延遲電路系統。本發明藉由控制存取控制線路至電壓源之連接之阻抗及從而控制存取控制線路上之電壓位準之變化速率來處理此問題,該變化速率取決於存取控制線路上之電壓位準之變化的反饋訊號。
在一些實施例中,該存取切換電路系統包含較高阻抗切換電路系統及較低阻抗切換電路系統,該存取控制電路系統經配置以回應於該資料存取請求訊號接通該較高阻抗切換電路系統及該較低阻抗切換電路系統兩者,及回應於指示該存取控制線路上之該電壓位準已達成該預定值之該反饋訊號斷開該較低阻抗切換電路系統。
一種實施此控制之便利方式為提供兩個切換電路,一者具有較高阻抗且另一者具有較低阻抗。在資料存取 週期開始時,兩個切換電路均為接通狀態,且隨後回應於指示存取控制線路上之電壓位準已達成應減緩速率的預定位準之反饋訊號,斷開較低阻抗切換電路系統。藉由提供兩組阻抗電路系統且在開始時接通兩者及隨後斷開較低阻抗電路系統,避免了存取控制線路上電壓位準的突降。若不是開始時接通兩個電路系統,而是先僅接通低阻抗電路系統及隨後當接通高阻抗電路系統時斷開該低阻抗電路,則將發生此突降。
在一些實施例中,該預定值實質上等於該等存取控制裝置之閾值電壓位準,在該閾值電壓位準處該等存取控制裝置接通及開始向該儲存單元提供對該資料存取埠之存取。
如先前所說明,在存取控制裝置接通之前,資料存取埠並未連接至資料儲存單元及因此不會發生存取干擾。因此,升高至此電壓位準係快速的。然而,在此點處,存取控制裝置開始接通且資料存取埠可開始放電及因此減緩切換過程。若預定值實質上等於存取控制裝置之閾值電壓位準,則此為切換電壓位準之變化速率的便利點,使得電壓位準之變化速率在此點處減緩。應注意,隨後在資料存取週期中,當資料存取為寫入狀態,若有要求,則可應用對存取控制線路的電壓升高來改良寫入之產出。
在一些實施例中,該反饋電路系統包含用於產生該反饋訊號的切換裝置,該切換裝置具有與該等存取控制裝置相同的類型及實質上具有相同的閾值電壓,該切換裝置回應於該存取控制線路上超過該切換裝置之該閾值電壓的該電 壓位準而切換輸出值,輸出值之該切換指示該存取控制切換電路系統以在該電壓源與該存取控制線路之間提供較高阻抗連接。
反饋電路系統可有多種形式,但是在一些實施例中,反饋電路系統包含實質上具有與存取控制裝置相同的閾值電壓之反饋切換裝置,及因此將在存取控制線路上之電壓位準達到存取控制裝置之閾值電壓時切換。可使用此切換作為控制訊號以在電壓源與存取控制線路之間提供較高阻抗連接。以此方式提供簡單反饋電路,該反饋電路在適當點處提供存取控制線路上電壓位準之變化速率的變化。此外,因為該反饋切換裝置形成在與存取裝置相同的晶片上,所以晶片上之整體變化不會影響反饋切換裝置進行切換之位準之精確度,但是局部變化將對精確度具有影響。在一些實施例中,反饋切換裝置具有類似但略低於存取控制裝置之閾值電壓的閾值電壓。此情況意謂著反饋切換裝置將略早於存取控制裝置進行切換。若仔細選擇該等值,則可使用此早切換補償反饋訊號的延遲。
在一些實施例中,該切換裝置具有與該存取控制裝置相同之類型,且比該存取控制裝置寬1.5倍至5倍。
切換裝置應具有與存取控制裝置相同之類型及具有與存取控制裝置類似之閾值電壓,然而儘管切換裝置可能具有與存取控制裝置相同之尺寸,但是在一些實施例中,若切換裝置較寬則為有利的。此係因為重要的是迅速發生反饋,及因此具有低阻抗的寬裝置將更快地發送反饋訊號及提 供對偵測到存取控制線路上之電壓位準已達成預定值具有快速回應的裝置。
在一些實施例中,該等存取控制裝置包含NMOS電晶體;以及該反饋電路系統之該切換裝置包含反向器,該反向器包含串聯排列於高電壓源與低電壓源之間的NMOS電晶體及PMOS電晶體,將該NMOS電晶體連接至該低電壓源及將該PMOS電晶體連接至該高電壓源,該切換裝置回應於輸入值達成該NMOS電晶體之閾值電壓而切換以輸出輸入訊號之反向值。
儘管可以多種方式形成資料儲存單元之存取控制裝置,但是在一些實施例中該等存取控制裝置包含NMOS電晶體。在此情況下,一種實施反饋切換裝置之便利方式為反向器,該反向器包含經串聯排列之NMOS電晶體及PMOS電晶體,該NMOS電晶體具有與存取控制裝置之NMOS電晶體相同的閾值電壓。
在一些實施例中,該存取控制電路系統包含:第一邏輯閘,用於組合時脈訊號及該資料存取請求以產生第一控制訊號;及第二邏輯閘,用於組合該控制訊號及該反饋訊號以產生第二控制訊號,藉由該第一控制訊號控制該較高阻抗切換電路系統及藉由該第二控制訊號控制該較低阻抗切換電路系統。
可使用邏輯閘以產生用於控制較高阻抗切換電路系統及較低阻抗切換電路系統的控制訊號。藉由組合時脈 訊號及資料存取請求產生控制較高阻抗切換電路系統的第一控制訊號,而自此第一控制訊號及反饋訊號之組合產生控制較低阻抗切換電路系統的第二控制訊號。邏輯閘經排列使得第一控制訊號切換引起較高阻抗電路系統接通及第二控制訊號切換值,此舉又引起較低阻抗電路系統接通。反饋訊號切換值引起第二控制訊號再次切換,此舉引起較低阻抗訊號斷開。
儘管半導體記憶體儲存裝置可由多種不同裝置構成,例如多個平面電晶體,但是在一些實施例中半導體記憶體儲存裝置由多個finFET電晶體形成。finFET電晶體相比平面裝置具有較小的閾值電壓變化,及因此本發明之實施例對於由此方式形成的半導體記憶體儲存裝置工作尤為良好,因為容易以精確的方式複製存取裝置之閾值電壓及因此提供對此等存取控制裝置之精確控制。
在一些實施例中,該反饋電路系統由低閾值電壓裝置形成。
儘管存在不以低閾值裝置形成半導體記憶體儲存裝置的技術成見,因為該等低閾值裝置將傾向於消耗較高的功率及具有較高的洩漏,但是在本發明之實施例中較佳的係反饋訊號移動非常迅速,及因此若反饋電路系統由低閾值電壓裝置形成則為有利的,因為此舉製造出具有較高效能的半導體記憶體儲存裝置及在該等裝置內具有針對變化的保護,從而有效地否定反饋電路系統之任何開銷延遲(overhead delay)。
儘管可以多種方式形成半導體記憶體儲存裝置,但是在一些實施例中,以至少一個陣列排列該等複數個儲存單元,該陣列包含複數個列的對應的複數個存取控制線路、複數個行及對應的複數個資料線及互補資料線,該等儲存單元中之每一者包含兩個用於控制對該資料線及該互補資料線之存取的存取控制裝置。
一種形成半導體記憶體儲存裝置之便利方式為以陣列形式排列,在陣列中藉由存取控制線路來控制對儲存單元之存取,該存取控制線路將控制對一列儲存單元之存取。
此外,儘管此技術可用於其他半導體記憶體儲存裝置,此技術尤其適用於SRAM記憶體。
在一些實施例中,該較高阻抗切換電路系統包含窄電晶體且該較低阻抗電路系統包含寬電晶體,該寬電晶體比該窄電晶體寬3倍至7倍。
一種形成切換電路系統之便利方式為使用電晶體。為了提供阻抗的差異,使用較寬電晶體及較窄電晶體。應注意,較高阻抗切換電路系統可具有阻抗為較低阻抗電路之阻抗的三倍至七倍。
窄電晶體之實例寬度介於1微米與3微米之間且寬電晶體之實例寬度介於6微米與9微米之間,在一些實施例中,較低電晶體可為1.5微米,寬電晶體可為例如6微米。
本發明之第二態樣提供一種在半導體記憶體儲存裝置內儲存資料之方法,該半導體記憶體儲存裝置包含:用於儲存該資料的複數個儲存單元,每一儲存單元包含 存取控制裝置,該存取控制裝置用於回應於存取控制訊號向該儲存單元提供對資料存取埠之存取或自資料存取埠之隔絕,其中該方法包含以下步驟:接收資料存取請求;回應於該資料存取請求:使用存取切換電路系統以在選定存取控制線路與用於供應預定存取電壓位準的電壓源之間提供低阻抗連接,使得該存取控制線路上之電壓位準以第一速率向該預定存取電壓位準變化;反饋該存取控制線路上之電壓變化至該存取切換電路系統;回應於電壓的該反饋變化指示該存取控制線路電壓已達成控制該存取控制切換電路系統的預定值,從而在該電壓源與該存取控制線路之間提供較高阻抗連接,使得該存取控制線路上之電壓位準以第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率。
本發明之第三態樣提供一種用於儲存資料之半導體記憶體儲存構件,該儲存構件包含:用於儲存該資料的複數個儲存單元,每一儲存單元包含存取控制裝置構件,該存取控制裝置構件用於回應於存取控制訊號向該儲存單元提供對資料存取埠之存取或自資料存取埠之隔絕;存取控制構件,該存取控制構件用於沿複數個存取控制線路之一者發送該存取控制訊號,以控制連接至該等複數個 存取控制線路之該一者的複數個該等存取控制裝置;該存取控制構件包含:存取切換構件,該存取切換構件用於將選定存取控制線路連接至用於供應預定存取電壓位準的電壓源;反饋構件,該反饋構件用於反饋該存取控制線路上之電壓變化至該存取切換電路系統;其中該存取控制構件回應於資料存取請求訊號,以存取連接至對應選定存取控制線路的選定儲存單元,以便:控制該存取切換構件以在該電壓源與該存取控制線路之間提供低阻抗連接,使得該存取控制線路上之電壓位準以第一速率向該預定存取電壓位準變化;以及回應於該反饋構件提供反饋訊號,該反饋訊號指示該存取控制線路電壓已達成預定值以控制該存取控制切換電路系統,以在該電壓源與該存取控制線路之間提供較高阻抗連接,使得該存取控制線路上之電壓位準以第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率。
本發明之以上及其他目標、特徵及優點將自說明性實施例之以下詳細描述顯而易見,將結合隨附圖式來閱讀說明性實施例之以下詳細描述。
12‧‧‧儲存單元陣列
14‧‧‧字元線
16‧‧‧位元線
20‧‧‧選擇電路系統
30‧‧‧存取控制電路系統
32‧‧‧控制電路系統
40‧‧‧切換裝置/閘極/電晶體
45‧‧‧切換裝置/阻抗裝置/電晶體
50‧‧‧反向器
52‧‧‧NAND閘極
54‧‧‧NMOS電晶體
56‧‧‧PMOS電晶體
60‧‧‧NMOS電晶體/通道閘
65‧‧‧儲存單元
70‧‧‧NOR閘極
72‧‧‧NAND閘極
74‧‧‧反向器
75‧‧‧反向器
80‧‧‧驅動器電路
82‧‧‧NMOS裝置
84‧‧‧NMOS裝置
90‧‧‧反向器
91‧‧‧PMOS電晶體
92‧‧‧NMOS
93‧‧‧PMOS電晶體
95‧‧‧電路
98‧‧‧PMOS電晶體
99‧‧‧NMOS電晶體
100‧‧‧裝置
110‧‧‧PMOS電晶體/堆疊裝置
115‧‧‧電晶體/堆疊裝置
120‧‧‧PMOS電晶體
122‧‧‧NMOS電晶體
125‧‧‧通道閘
第1a圖至第1c圖圖示SRAM記憶體內單元之字元線上針對時間的電壓變化及指示該值是否已切換的彼記憶體之內部節點上之電壓變化;第2圖示意地圖示根據本發明之一實施例的半導 體記憶體儲存裝置;第3圖圖示根據本發明之一實施例的半導體記憶體控制裝置之存取控制電路系統;第4圖圖示根據本發明之一實施例的存取控制裝置之替代實施例;第5圖圖示根據本發明之一實施例的存取控制電路系統之另一實施例;第6圖圖示根據本發明之一實施例的存取控制電路系統之另一實施例;第7圖圖示用於控制字元線之電壓位準之替代實施例;第8圖圖示替代字元線控制及反饋電路;以及第9圖圖示說明根據本發明之一實施例的方法中之步驟之流程圖。
第1a圖在圖表1中圖示字元線上之電壓位準如何可以堅固的矩形非常迅速或較緩慢地增加。若該電壓位準非常迅速地增加,則未寫入的單元之干擾可能如圖表2中所示,在圖表2中儲存單元之內部節點上的值轉換值。圖表2圖示接近於字元線驅動器之單元及因此可見電壓陡增。圖表3圖示遠離該驅動器之單元及因此可見較少陡曲線及具有較少干擾。
圖表3圖示當字元線電壓升高較緩慢時非寫入單元發生何種情況。在此情況下,不存在讀取干擾,節點處電 壓被拉離該等節點的原始值但返回至該等節點。然而,如圖可見,在內部節點處電壓位準的變化隨後在週期內發生,反映出字元線上電壓的較緩慢變化,因此字元線上電壓的此變化將具有與電壓變化相關聯的延遲。因此,存在與電壓位準的較緩慢升高相關聯的產出增長,但亦存在效能成本。
圖表4圖示經寫入之選定單元。兩個波形均將寫入單元,但是寫入將因較緩慢的上升字元線訊號而較為緩慢。
第1b圖圖示位於第1a圖中給出的兩個實例之間的進一步字元線變化。此中間實例之字元線電壓變化在兩個階段內增長,使得直至某一值接近於記憶體內位元格之通道閘之閾值電壓時,該變化相當迅速地增長而超出該某一值時電壓位準升高減緩。升高至通道閘之電壓閾值,斷開該等通道閘及因此單元與位元線之間的任何電荷分享係低的。一旦通道閘開始接通,在位元格與位元線之間存在一些電荷分享及為了避免對半選定位元格發生存取干擾,不應過於迅速地接通通道閘。因此,若字元線上電壓之增長之斜率在此點處減慢,則係便利的。以此方式增加了產出而減小了效能的下降。一旦通道閘完全接通,若正在寫入則可提供升壓以使得電壓位準上存在隨後增長(此處未圖示),此舉改良寫入之產出。此舉並未干擾讀取,因為在此點處位元線針對半選定單元顯著放電,且並未驅動該位元線,使得位元格將不會因字元線上電壓的此增長而受到干擾。以此方式,相較於較緩慢上升的字元線電壓,可減小存取單元的延遲,同時可避免或至少減小對單元的干擾。
應注意,遠離字元線驅動器的位元格隨後將接收電壓位準之增長且電壓位準之增長速率低於較接近於字元線驅動器之增長速率。因此,較接近於字元線驅動器的位元格更可能受到干擾。因此,應設計針對電壓之變化速率超過通道閘之閾值電壓的此等位元格。
亦應注意,記憶體內具有多個列及因此具有長位元線,該等位元線上之電容為高的及因此半選定單元內的存取干擾之機會較高。因此,當在存取週期之後半期內設計電壓之變化速率時,需要考慮到種種因數,諸如記憶體之尺寸且尤其是位元線之長度。
第1C圖之圖表1圖示針對快速增長的電壓及較緩慢增長的電壓兩者在沿字元線的不同位元格處字元線上之電壓變化。位元格距離驅動器愈遠,電壓位準之升高的延遲就愈大。圖表2圖示位元格之電壓位準的變化及圖示對於一些位元格的干擾而並未干擾其他位元格。圖表3圖示位元格之內部節點處電壓位準的變化,在此處字元線上之電壓升高較緩慢。在此情況下,存在電壓之變化的延遲但又存在一些(儘管較少)單元受到干擾。圖表4圖示成功寫入。總而言之,有效字元線驅動器之設計取決於遇到具有反饋的良好閾值電壓,同時根據設計者的效能要求平衡RC負載。
第2圖示意地圖示根據本發明之一實施例的半導體記憶體儲存裝置。儲存單元之陣列示意地圖示為12及在複數個字元線14之控制下存取該等儲存單元。經由位元線16自儲存單元讀取資料。
根據資料存取請求XP之位址,使用選擇電路系統20選擇特定字元線14。隨後使用包含控制電路系統32及切換電路系統34的存取控制電路系統30控制此選定字元線上之電壓位準。將資料存取請求輸入至控制電路系統32且此舉控制切換電路系統34以在高電壓線VDDB及VDDS與選定字元線WL之間提供連接。提供反饋字元線WL上之電壓位準的變化至控制電路系統32之反饋訊號且控制電路系統決定此反饋訊號何時達到預定電壓位準,且回應於此,該反饋訊號向切換電路系統指示將在電壓源與字元線WL之間提供較高阻抗連接,以使得字元線WL上之電壓位準之增長速率減緩。此舉提供第1圖中所示的兩步斜坡形成。
第3圖中示意地圖示針對簡單實施例之存取控制電路系統30。存在字元線WL且藉由兩個切換裝置40及45控制此字元線上之電壓。切換裝置40係具有低阻抗的大PMOS電晶體,而切換裝置45係具有較高阻抗的較小PMOS電晶體。在此實施例中,較大切換裝置40提供連接至電壓線VDDB而較小切換裝置45提供連接至電壓線VDDS。在其他實施例中,切換裝置可提供連接至相同電壓線。藉由不同電源供電兩個電壓線VDDB及VDDS。兩個電壓線可提供相同的最高電壓位準VDD或在一些狀況下提供不同的最高電壓位準,以及兩個電壓線可具有不同的容量。隨著作用於切換裝置之阻抗,電源之容量影響電壓位準之升高速率。因此,使用不同的電源提供了針對電壓位準升高的額外控制位準。
最初回應於資料存取請求,兩個切換裝置40及 45均接通且字元線升高至VDDB。經由反向器50反饋此訊號至NAND閘極52,該NAND閘極52亦接收資料存取請求訊號XP及控制較大電晶體40。反向器50由PMOS電晶體56及NMOS電晶體54形成。NMOS電晶體54具有與NMOS電晶體60相同的類型,NMOS電晶體60形成陣列中之儲存單元之通道閘。單個儲存單元示意地圖示為65。因此,當達到NMOS電晶體54之閾值電壓時,該電晶體將接通且PMOS電晶體56將斷開且將藉由反饋迴路輸出0。此舉將引起藉由NAND閘極52輸出1及此舉將斷開較大電晶體40及因此,僅較小的較高阻抗裝置45將在VDDS與字元線之間提供連接。此舉將減小字元線上電壓之增長速率。
應注意,在較佳實施例中,反向器50由低電壓閾值裝置形成,以使得反饋訊號迅速地發送至NAND閘極52。此外,儘管NMOS電晶體54設計為與通道閘60具有相同的閾值電壓,但是可增大NMOS電晶體54之尺寸以再次提高將反饋訊號發送回NAND閘極52的速度。
第4圖圖示根據本發明之一實施例之邏輯閘形式的存取控制電路系統之實例。在此實施例中,記憶體係同步系統的一部分及因此,存在與反向資料存取控制訊號XP一起輸入的時脈訊號。回應於均為低的時脈訊號及反向資料存取控制訊號XP,NOR閘極70將輸出1,儘管字元線低,此舉將引起NAND閘極72輸出0且反向器74輸出0及因此接通切換電路40及45之兩者。40為較大的較低阻抗裝置而45為較小的較高阻抗裝置。在此點處,字元線上之電壓開始升 高。
經由反向器75將此訊號發送回NAND閘極72及當達到反向器75之閾值電壓時,此訊號將切換至0,在該點處NAND閘極72將輸出1且將斷開較大電晶體40。隨後將僅存在較小電晶體45將字元線連接至高電壓源及因此,字元線上電壓位準之變化速率將減慢。
第5圖圖示以電晶體形式的存取控制電路系統之實施例。再次,存在上面具有電壓位準之字元線WL,藉由大PMOS電晶體40及小PMOS電晶體45控制該電壓位準。最初回應於資料存取訊號XP及時脈訊號,藉由驅動器電路80之輸出接通兩者。隨著字元線上之電壓位準升高,由反向器90及PMOS電晶體93形成的反饋電路系統將引起PMOS電晶體93接通,此舉將提高大電晶體40上之電壓位準及斷開大電晶體40,在此點處小電晶體45將控制字元線WL上之電壓位準升高,該升高將因此緩慢。反饋亦斷開NMOS 92,此舉從80之啟動電路斷開大PMOS閘極40。
在此實施例中,存在NMOS裝置82以下拉字元線WL且當沒有存取時不允許該字元線浮動,及在此情況下進一步斷開NMOS裝置84,但若有要求,NMOS裝置84可具有連接至反饋迴路的閘極以提供額外選擇來減慢字元線上之升高。
藉由時脈訊號控制PMOS電晶體91且PMOS電晶體91在字元線第一次升高之前的加電處提供針對系統的已知狀態。一般而言,字元線應低加電,因為該字元線很大及 上面具有大電容,但是在小記憶體中字元線可與功率耦接及拉高,應避免此舉及使用此小電晶體91加電。
第6圖圖示根據本發明之一實施例的存取控制電路系統之替代實施例,在該替代實施例中再次存在小PMOS電晶體45及大PMOS電晶體40,兩者控制高電壓線與字元線之間的連接。亦存在電路95在時脈週期之非存取部分上下拉字元線。
反向器90提供反饋訊號至控制大電晶體40之控制電路系統。此控制電路系統由PMOS電晶體98及NMOS電晶體99構成。回應於字元線上升超過反向器90之閾值電壓,接通PMOS電晶體98,同時斷開電晶體99。此舉在輸入處提供1至大電晶體40及斷開大電晶體40。在此點處,小電晶體45正控制字元線電壓。第6圖左邊之裝置100為接收時脈訊號與資料存取訊號及提供初始訊號以接通大電晶體40與小電晶體45兩者之裝置。將操作該等裝置在資料存取週期之末期斷開該等電晶體。
第7圖示意地圖示字元線控制及反饋電路之進一步實施例之一部分,在該部分中當斷開PMOS電晶體110時,經由電晶體110及電晶體115之低阻抗路徑係閉合的。此情況發生在字元線電壓升高至此裝置之閾值電壓的時候。若選擇PMOS電晶體110之閾值電壓以接近於位元格之存取裝置之閾值電壓,則隨著存取裝置開始接通,字元線上之電壓位準的升高將減緩,因為經由電晶體110及電晶體115之低阻抗路徑係閉合的,且字元線上之電壓升高係藉由經由電晶體 120之路徑控制。應注意,此情況依PMOS裝置之閾值電壓而定,該PMOS裝置可能不匹配或追蹤NMOS裝置之閾值電壓。位元格之存取裝置通常由NMOS裝置形成。
此裝置之缺點在於該裝置使用堆疊裝置110及堆疊裝置115,此舉意謂著將需要更多面積來實施所需之字元線驅動器。
第8圖圖示類似於第5圖及第6圖之實施例之替代實施例,但是在該替代實施例中,將連接至時脈訊號的PMOS(第5圖之91)移動至觸發器訊號及字元線。因此,藉由觸發器訊號控制PMOS電晶體120及NMOS電晶體122及連接字元線至VDD或至接地,使得字元線不浮動。回應於觸發器訊號趨低,通道閘125傳送低訊號至接通的大PMOS電晶體40,同時觸發器訊號接通電晶體120及斷開電晶體122。因此,字元線上的電壓開始升高。反向器90提供反饋訊號,當字元線電壓升高至反向器90之閾值電壓時,該反饋訊號發送閉合通道閘125及接通PMOS 98且斷開PMOS 40之低訊號。因此,當達到反向器之閾值電壓時,字元線電壓之增長速率減緩。
此排列之優點在於極低的電晶體計數。此外,若將反向器90轉變為NAND閘極,可添加在不理想的狀況下能防止反饋之去能插針,以減緩字元線上之電壓位準之升高速率。然而,通道閘125可對電荷分享具有一些消極影響及在字元線訊號上具有額外負載。
第9圖圖示指示根據本發明之一實施例的方法中 步驟之流程圖。
最初,接收資料存取請求及此舉觸發對記憶體之資料存取。接通低阻抗切換及高阻抗切換以在藉由資料存取請求之位址指示的選定字元線與高電壓軌道之間提供連接。
反饋電路系統隨後決定字元線上之電壓是否已達到預定值。一旦電壓已達到預定值,則斷開低阻抗裝置以使得字元線與高電壓軌道中之一者之間僅存在高阻抗連接,此舉減慢字元線上之電壓位準之增長速率。在一些實施例中,可結合結合用於連接至字元線之電壓軌道的電源選擇用於高阻抗裝置的適宜阻抗,結合較高位凖之電壓軌道選擇較高阻抗裝置。
圖示之實施例適用於具有NMOS通道閘的記憶體,該記憶體回應於字元線上之高訊號。技術者將清楚,逆向邏輯可用於具有PMOS通道閘及字元線上之低電壓位準的記憶體,以觸發存取。
在諸圖之電路中使用的電晶體可係平面電晶體,或者可係finFET電晶體。finFET電晶體具有極低的閾值電壓變化,此狀態使得該等電晶體尤其適合於本發明之實施例。就此而言,設計反饋電路系統以模擬儲存單元之通道閘上之閾值電壓。若通道閘全部具有非常類似的閾值電壓位準及若可精確模擬此狀態,則可設計記憶體以具有較高效能,因為可使用該設計中的較低邊限來達成正確性能。
儘管本文參閱隨附圖式已詳細描述說明性實施例,但應理解,申請專利範圍不局限於彼等精確實施例,且 在不脫離附加申請專利範圍之範疇及精神的情況下,可由熟習此項技術者在彼等精確實施例中實現各種變化及修改。舉例而言,可由獨立請求項之特徵產生以下附屬請求項之特徵之各種組合。
12‧‧‧儲存單元陣列
14‧‧‧字元線
16‧‧‧位元線
20‧‧‧選擇電路系統
30‧‧‧存取控制電路系統
32‧‧‧控制電路系統

Claims (18)

  1. 一種用於儲存資料之半導體記憶體儲存裝置,包含:複數個儲存單元,該等複數個儲存單元用於儲存該等資料,每一儲存單元包含一存取控制裝置,該存取控制裝置經配置以回應於一存取控制訊號而向該儲存單元提供對一資料存取埠之存取或自一資料存取埠之隔絕;存取控制電路系統,該存取控制電路系統經配置以沿複數個存取控制線路之一者發送該存取控制訊號,以控制連接至該等複數個存取控制線路之該一者的複數個該等存取控制裝置;該存取控制電路系統包含:存取切換電路系統,該存取切換電路系統經配置以將一選定存取控制線路連接至一用於供應一預定存取電壓位準的電壓源;反饋電路系統,該反饋電路系統經配置以反饋該存取控制線路上電壓的一變化至該存取切換電路系統;其中該存取控制電路系統經配置以回應一資料存取請求訊號,以存取連接至一對應選定存取控制線路的一選定儲存單元,以便:控制該存取切換電路系統以在該電壓源與該存取控制線路之間提供一低阻抗連接,使得該存取控制線路上之一電壓位準以一第一速率向該預定存取電壓位準變化;以及回應於該反饋電路系統提供一反饋訊號,該反饋訊號指示該存取控制線路電壓已獲得一預定值以控制該存取切換電 路系統,以在該電壓源與該存取控制線路之間提供一較高阻抗連接,使得該存取控制線路上之一電壓位準以一第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率,其中該反饋電路系統包含一用於產生該反饋訊號的切換裝置,該切換裝置具有一與該等存取控制裝置相同的類型及實質上具有一相同的閾值電壓,該切換裝置回應於該存取控制線路上超過該切換裝置之該閾值電壓的該電壓位準切換輸出值,輸出值之該切換對該存取切換電路系統指示以在該電壓源與該存取控制線路之間提供該較高阻抗連接。
  2. 如請求項1所述之半導體記憶體儲存裝置,其中該存取切換電路系統包含較高阻抗切換電路系統及較低阻抗切換電路系統,該存取控制電路系統經配置以回應於該資料存取請求訊號接通該較高阻抗切換電路系統及該較低阻抗切換電路系統兩者,及回應於指示該存取控制線路上之該電壓位準已獲得該預定值之該反饋訊號斷開該較低阻抗切換電路系統。
  3. 如請求項1所述之半導體記憶體儲存裝置,其中該預定值實質上等於該等存取控制裝置之一閾值電壓位準,在該閾值電壓位準處該等存取控制裝置接通及開始向該儲存單元提供對該資料存取埠之存取。
  4. 如請求項1所述之半導體記憶體儲存裝置,其中該切換裝置具有一相同類型及寬於該等存取控制裝置1.5倍至5倍。
  5. 如請求項1所述之半導體記憶體儲存裝置,其中該存取切換電路系統包含較高阻抗切換電路系統及較低阻抗切換電路系統,該存取控制電路系統經配置以回應於該資料存取請求訊號接通該較高阻抗切換電路系統及該較低阻抗切換電路系統兩者,及回應於該反饋訊號切換值斷開該較低阻抗切換電路系統。
  6. 如請求項1所述之半導體記憶體儲存裝置,其中該等存取控制裝置包含NMOS電晶體;以及該反饋電路系統之該切換裝置包含一反向器,該反向器包含一串聯排列於一高電壓源與一低電壓源之間的一NMOS及PMOS電晶體,將該NMOS電晶體連接至該低電壓源及將該PMOS電晶體連接至該高電壓源,該切換裝置回應於一輸入值達成該NMOS電晶體之一閾值電壓而切換以輸出一輸入訊號之一反向值。
  7. 如請求項1所述之半導體記憶體儲存裝置,其中該半導體記憶體儲存裝置由finFET電晶體形成。
  8. 如請求項1所述之半導體記憶體儲存裝置,其中該反饋電路系統由低閾值電壓裝置形成。
  9. 如請求項1所述之半導體記憶體儲存裝置,其中以至少一個陣列排列該等複數個儲存單元,該陣列包含複數個列的對應的複數個存取控制線路、複數個行及對應的複數個資料線及互補資料線,該等儲存單元中之每一者包含兩個用於控制對該資料線及該互補資料線之存取的存取控制裝置。
  10. 如請求項9所述之半導體記憶體儲存裝置,其中該儲存單元陣列包含一SRAM記憶體。
  11. 如請求項1所述之半導體記憶體儲存裝置,其中該較高阻抗切換電路系統包含一窄電晶體且該較低阻抗電路系統包含一寬電晶體,該寬電晶體寬於該窄電晶體3倍至7倍。
  12. 如請求項11所述之半導體記憶體裝置,其中該窄電晶體介於1微米與3微米之間且該寬電晶體介於6微米與9微米之間。
  13. 一種用於儲存資料之半導體記憶體儲存裝置,包含: 複數個儲存單元,該等複數個儲存單元用於儲存該等資料,每一儲存單元包含一存取控制裝置,該存取控制裝置經配置以回應於一存取控制訊號而向該儲存單元提供對一資料存取埠之存取或自一資料存取埠之隔絕;存取控制電路系統,該存取控制電路系統經配置以沿複數個存取控制線路之一者發送該存取控制訊號,以控制連接至該等複數個存取控制線路之該一者的複數個該等存取控制裝置;該存取控制電路系統包含:存取切換電路系統,該存取切換電路系統經配置以將一選定存取控制線路連接至一用於供應一預定存取電壓位準的電壓源;反饋電路系統,該反饋電路系統經配置以反饋該存取控制線路上電壓的一變化至該存取切換電路系統;其中該存取控制電路系統經配置以回應一資料存取請求訊號,以存取連接至一對應選定存取控制線路的一選定儲存單元,以便:控制該存取切換電路系統以在該電壓源與該存取控制線路之間提供一低阻抗連接,使得該存取控制線路上之一電壓位準以一第一速率向該預定存取電壓位準變化;以及回應於該反饋電路系統提供一反饋訊號,該反饋訊號指示該存取控制線路電壓已獲得一預定值以控制該存取切換電路系統,以在該電壓源與該存取控制線路之間提 供一較高阻抗連接,使得該存取控制線路上之一電壓位準以一第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率;該存取切換電路系統包含較高阻抗切換電路系統及較低阻抗切換電路系統,該存取控制電路系統經配置以回應於該資料存取請求訊號接通該較高阻抗切換電路系統及該較低阻抗切換電路系統兩者,及回應於指示該存取控制線路上之該電壓位準已獲得該預定值之該反饋訊號斷開該較低阻抗切換電路系統,其中該存取控制電路系統包含:一第一邏輯閘,用於組合一時脈訊號及該資料存取請求以產生一第一控制訊號;及一第二邏輯閘,用於組合該控制訊號及該反饋訊號以產生一第二控制訊號;藉由該第一控制訊號控制該較高阻抗切換電路系統及藉由該第二控制訊號控制該較低阻抗切換電路系統。
  14. 一種在一半導體記憶體儲存裝置中儲存資料之方法,該半導體記憶體儲存裝置包含:用於儲存該資料的複數個儲存單元,每一儲存單元包含一存取控制裝置,該存取控制裝置用於回應於一存取控制訊號向該儲存單元提供對一資料存取埠之存取或自一資料存取埠之隔絕,其中該方法包含以下步驟:接收一資料存取請求;回應於該資料存取請求: 使用存取切換電路系統以在一選定存取控制線路與一用於供應一預定存取電壓位準的電壓源之間提供一低阻抗連接,使得該存取控制線路上之一電壓位準以一第一速率向該預定存取電壓位準變化;反饋該存取控制線路上電壓的一變化至該存取切換電路系統;回應於電壓的該反饋變化指示該存取控制線路電壓已獲得控制該存取切換電路系統的一預定值以在該電壓源與該存取控制線路之間提供一較高阻抗連接,使得該存取控制線路上之一電壓位準以一第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率;其中電壓的該變化被反饋至該存取切換電路系統,該存取切換電路系統係使用與該存取控制裝置相同類型的一切換裝置且實質上具有一相同的閾值電壓,該切換裝置回應於該存取控制線路上超過該切換裝置之該閾值電壓的該電壓位準切換輸出值,輸出值之該切換對該存取切換電路系統指示以在該電壓源與該存取控制線路之間提供該較高阻抗連接。
  15. 如請求項14所述之方法,其中該存取切換電路系統包含較高阻抗切換電路系統及較低阻抗切換電路系統,提供該低阻抗連接之該步驟包含以下步驟:接通該較高阻抗切換電路系統及該較低阻抗切換電路系統兩者以使得該兩個電路均提供該連接,且提供該較高阻抗連接之該步 驟包含斷開該較低阻抗切換電路系統以使得該電路系統不再提供該連接。
  16. 如請求項14所述之方法,其中該預定值實質上等於該等存取控制裝置之一閾值電壓位準,在該閾值電壓位準處該等存取控制裝置接通及開始向該儲存單元提供對該資料存取埠之存取。
  17. 如請求項14所述之方法,其中反饋該存取控制線路上電壓的一變化至該存取切換電路系統之該步驟係使用反饋電路系統執行,該反饋電路系統包含一與該等存取控制裝置相同類型之切換裝置及實質上具有一相同的閾值電壓,該切換裝置回應於該存取控制線路上超過該切換裝置之該閾值電壓的該電壓位準切換輸出值,該輸出值切換觸發在該電壓源與該存取控制線路之間提供一較高阻抗連接之該步驟。
  18. 一種用於儲存資料之半導體記憶體儲存構件,包含:用於儲存該資料的複數個儲存單元,每一儲存單元包含一存取控制裝置構件,該存取控制裝置構件用於回應於一存取控制訊號向該儲存單元提供對一資料存取埠之存取或自一資料存取埠之隔絕; 存取控制構件,該存取控制構件用於沿複數個存取控制線路之一者發送該存取控制訊號,以控制連接至該等複數個存取控制線路之該一者的複數個該等存取控制裝置;該存取控制構件包含:存取切換構件,該存取切換構件用於將一選定存取控制線路連接至一用於供應一預定存取電壓位準的電壓源;反饋構件,該反饋構件用於反饋該存取控制線路上電壓的一變化至該存取切換電路系統;其中該存取控制構件回應於一資料存取請求訊號,以存取連接至一對應選定存取控制線路的一選定儲存單元,以便:控制該存取切換構件以在該電壓源與該存取控制線路之間提供一低阻抗連接,使得該存取控制線路上之一電壓位準以一第一速率向該預定存取電壓位準變化;以及回應於該反饋構件提供一反饋訊號,該反饋訊號指示該存取控制線路電壓已獲得一預定值以控制該存取切換構件,以在該電壓源與該存取控制線路之間提供一較高阻抗連接,使得該存取控制線路上之一電壓位準以一第二速率向該預定存取電壓位準變化,該第二速率慢於該第一速率;其中該反饋構件包含:用於產生該反饋訊號的切換裝置構件,該切換裝置構件具有與該存取控制裝置構件相同的類型且實質上具有一相同的閾值電壓,該切換裝置構件回應於該存取控制線路上超過該切換裝置之該閾值電壓的該電壓位準而切換輸出值,輸出值之該切換指示該存取切換構件以在該電壓源與該存取控制線路之間提供該較高阻抗連接。
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