TWI523010B - 記憶體電路及其操作方法 - Google Patents

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TWI523010B
TWI523010B TW103145043A TW103145043A TWI523010B TW I523010 B TWI523010 B TW I523010B TW 103145043 A TW103145043 A TW 103145043A TW 103145043 A TW103145043 A TW 103145043A TW I523010 B TWI523010 B TW I523010B
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許國原
林松傑
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台灣積體電路製造股份有限公司
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Description

記憶體電路及其操作方法 【優先權聲明與交叉參照】
本申請案主張西元2013年12月31日申請之美國申請案第14/145,152號，名稱「追蹤機制(TRACKING MECHANISM)」之優先權，在此併入此申請案以供參考。
本發明是有關於一種記憶體電路及其操作方法。
讀取追蹤係指基於對應追蹤讀取訊號來提供記憶體單元之讀取訊號，此些追蹤讀取訊號被設計以確保讀取訊號具有足夠邊界(margin)，以在各種情形下成功進行讀取操作。最弱記憶體單元係指在多個記憶體單元中，例如在一記憶體巨集中的多個記憶體單元中，具有最差讀取邊界的一記憶體單元，。在不同的方法中，最弱單元之訊號值係基於此些記憶體單元之對應訊號之統計值來預估，例如-3σ、-4σ、-5σ或-6σ...等等。追蹤訊號接著被產生以提供此些單元之最弱單元之訊號。除了寫入訊號以外，寫入追蹤以和讀取相似的方式來操作。
在一些方法中，在基於對應統計值來識別最弱單元的訊號值之後，在邏輯裝置上建立之延遲電路被提供以 基於最弱單元之被識別的訊號值來產生記憶體單元之訊號。然而，邏輯裝置不與橫跨不同的生產製程、電壓與溫度(process,voltage,and temperature；PVT)條件或邊界之記憶體單元有足夠的關連。因此，附加的延遲邊界被增加，使得延遲電路包含各種生產製程、操作電壓與溫度邊界(PVT corners)之最差情形，其導致記憶體巨集之較長操作循環時間。附加的延遲邊界之邏輯電路亦佔據額外的佈局空間，其導致將記憶體巨集具體化之晶片的區域增加。
本揭露提出一種記憶體電路操作方法。在此記憶體電路操作方法中，決定被追蹤電路(tracked circuit)之記憶體單元之電流值。此記憶體單元係與一資料線耦接。決定追蹤電路之追蹤記憶體單元之追蹤電流值。此追蹤記憶體單元係與一追蹤資料線耦接。基於該被追蹤電路之電晶體之電流值、記憶體單元之電流值及追蹤記憶體單元之追蹤電流值來決定追蹤電路之電晶體之電流值。被追蹤電路之訊號係基於該追蹤電路之訊號而產生。。
依據本揭露之一些實施例，N=TK_Icell/Icell=TK_Crb1/Crb1=TK_Ikp/Ikp。TK_Icell代表追蹤記憶體單元之追蹤電流值，Icell代表記憶體單元之電流值，TK_Crb1代表追蹤資料線之負載，Crb1代表資料線之負載，TK_Ikp代表追蹤電路之電晶體之電流值，以及Ikp代表被追蹤電路之電晶體之電流值。
依據本揭露之又一些實施例，上述記憶體單元之電流值代表多個對應記憶體單元之多個值之第一統計值，且上述追蹤記憶體單元之追蹤電流值代表此些對應記憶體單元之此些值之第二統計值。
依據本揭露之又一些實施例，上述記憶體單元之電流值代表多個對應記憶體單元之多個值之最差狀態值。
依據本揭露之又一些實施例，下列情形中之至少一者被滿足：上述記憶體單元之電流值代表多個對應記憶體單元之多個值之-6σ值；以及上述追蹤記憶體單元之追蹤電流值代表此些對應記憶體單元之此些值之+1σ值。
依據本揭露之又一些實施例，上述追蹤資料線之電容負載係與上述資料線之電容負載成一比值。
本揭露另提出一種記憶體電路，此記憶體電路包含被追蹤電路和追蹤電路。被追蹤電路具有電性與第一電晶體電性耦接之第一資料線及第一記憶體單元。追蹤電路具有與第一追蹤電晶體電性耦接之追蹤資料線及第二記憶體單元。該第一記憶體單元被配置以汲取(draw)第一記憶體單元電流。第二記憶體單元被配置以汲取第二記憶體單元電流。第二記憶體單元電流之一值與第一記憶體單元電流之一值成一比值。第一電晶體被配置以汲取第一電晶體電流。第一追蹤電晶體被配置以汲取第一追蹤電晶體電流。第一追蹤電晶體電流之一值與第一電晶體電流之一值成此比值。
依據本揭露之一些實施例，上述被追蹤電路包含第二P型金屬氧化半導體電晶體和第三P型金屬氧化半導 體電晶體。第二P型金屬氧化半導體電晶體與第一P型金屬氧化半導體電晶體耦接。第三P型金屬氧化半導體電晶體與第二P型金屬氧化半導體電晶體和第一資料線耦接。上述被追蹤電路包含第二追蹤P型金屬氧化半導體電晶體和第三追蹤P型金屬氧化半導體電晶體。第二追蹤P型金屬氧化半導體電晶體與第一追蹤P型金屬氧化半導體電晶體耦接。第三追蹤P型金屬氧化半導體電晶體與第二追蹤P型金屬氧化半導體電晶體和第一追蹤資料線耦接。
依據本揭露之又一些實施例，上述追蹤電路包含與第一追蹤電晶體和第三記憶體單元電性耦接之第二追蹤資料線。
依據本揭露之又一些實施例，上述追蹤電路包含第四追蹤P型金屬氧化半導體電晶體和第五追蹤P型金屬氧化半導體電晶體。第四追蹤P型金屬氧化半導體電晶體與第一追蹤P型金屬氧化半導體電晶體耦接。第五P型金屬氧化半導體電晶體與第四追蹤P型金屬氧化半導體電晶體和第二追蹤資料線耦接。
依據本揭露之又一些實施例，上述被追蹤電路包含與第一資料線耦接之邏輯電路，且上述追蹤電路包含與第一追蹤資料線耦接之追蹤邏輯電路。
依據本揭露之又一些實施例，上述被追蹤電路係配置以滿足下列情形中之至少一者：上述邏輯電路包含第一反及閘；以及上述追蹤邏輯電路包含第二反及閘。
依據本揭露之又一些實施例，上述第一電晶體單元係由控制線所控制。上述追蹤記憶體單元係配置以造成追蹤資料線之轉換。基於追蹤記憶體單元之轉換之追蹤邏輯電路係配置以造成控制線之轉換。
依據本揭露之又一些實施例，上述資料線具有負載。上述追蹤資料線具有追蹤負載。追蹤負載為負載之倍數。
本揭露另提出一種記憶體電路，此記憶體電路包含第一資料線和追蹤資料線。第一資料線與邏輯電路、由一控制線所控制之第一記憶體單元、第一充電電路和第一P型金屬氧化半導體電晶體之第一終端耦接。第一P型金屬氧化半導體電晶體之第二終端與第二P型金屬氧化半導體電晶體耦接。第一P型金屬氧化半導體電晶體之第三終端與邏輯電路耦接。第二P型金屬氧化半導體電晶體與第三P型金屬氧化半導體電晶體耦接。第一追蹤資料線與追蹤邏輯電路、由一追蹤控制線所控制之第二記憶體單元和第一追蹤P型金屬氧化半導體電晶體之第一終端耦接。第一追蹤P型金屬氧化半導體電晶體之第二終端與第二追蹤P型金屬氧化半導體電晶體耦接。第一追蹤P型金屬氧化半導體電晶體之第三終端與追蹤邏輯電路耦接。第二追蹤P型金屬氧化半導體電晶體與第三追蹤P型金屬氧化半導體電晶體耦接。追蹤邏輯電路之輸出訊號係配置以造成控制線之轉換。
依據本揭露之一些實施例，上述記憶體電路更包含第二追蹤資料線，此第二追蹤資料線與第一追蹤資料 線、追蹤邏輯電路、由追蹤控制線所控制之第三記憶體單元和第四追蹤P型金屬氧化半導體電晶體之第一終端耦接。第四追蹤P型金屬氧化半導體電晶體之第二終端係與第五追蹤P型金屬氧化半導體電晶體耦接。第四追蹤P型金屬氧化半導體電晶體之第三終端係與追蹤邏輯電路耦接。第五追蹤P型金屬氧化半導體電晶體係與第三追蹤P型金屬氧化半導體電晶體耦接。
依據本揭露之又一些實施例，上述第三P型金屬氧化半導體電晶體係配置以汲取第三P型金屬氧化半導體電晶體電流。上述第三追蹤P型金屬氧化半導體電晶體係配置以汲取第三追蹤P型金屬氧化半導體電晶體電流。第三P型金屬氧化半導體電晶體電流之一值係與第三追蹤P型金屬氧化半導體電晶體電流之一值成一比值。
依據本揭露之又一些實施例，上述第一記憶體單元係配置以汲取第一記憶體單元電流。上述第二記憶體單元係配置以汲取第二記憶體單元電流。第一記憶體單元電流之一值係與第二記憶體單元電流之一值成一比值。
依據本揭露之又一些實施例，儲存在上述追蹤記憶體單元之資料係配置以使追蹤邏輯電路產生輸出訊號。
依據本揭露之又一些實施例，上述記憶體電路係配置以滿足下列情形中之至少一者：上述第一充電電路包含P型金屬氧化半導體電晶體；上述邏輯電路包含反及閘；上述第一追蹤充電電路包含P型金屬氧化半導體電晶體；以及上述追蹤邏輯電路包含反及閘。
100‧‧‧記憶體巨集
138‧‧‧記憶體陣列
200‧‧‧電路
300‧‧‧記憶體陣列區
400‧‧‧電路
500‧‧‧追蹤電路
605、610、615、620、625‧‧‧操作
700‧‧‧時序圖
ADRS‧‧‧位址
C1~CM‧‧‧行
CLK‧‧‧時脈訊號
CSL‧‧‧選擇訊號
CTRL1~CTRLM‧‧‧控制電路
D1‧‧‧資料線
FB、TK_FB‧‧‧訊號
GCTRL‧‧‧全局控制電路
GIOs‧‧‧全局輸入輸出電路
GRBL1~GRBLM、TK_GRBL1‧‧‧全局讀取位元線
ICell、Idis、Ikp、TK_ICell、TK_Idis、TK_Ikp‧‧‧電流
KP、TK_KP‧‧‧訊號
LCTRL‧‧‧區域控制電路
LIO、LIO1、LIOs‧‧‧區域輸入輸出電路
LRBL、LRBL_L1、LRBL_U1、TK_LRBL_L1、TK_LRBL_U1‧‧‧讀取位元線
LRPRCHD、LRPRCHU、TK_LRPRCH、TK_LRPRCHD、TK_LRPRCHU‧‧‧訊號
MEMBK1~MEMBK8‧‧‧記憶庫
MEMCELL、MEMCELL_L1、MEMCELL_U1、TK_MEMCELL_L1、TK_MEMCELL_U1‧‧‧記憶體單元
N10、N21、N21L、N21U、N22、N22L、N22U、P10L、P10U、P20L、P20U、P30L、P30U、P50、TK_N10、TK_N21L、TK_N21U、TK_N22L、TK_N22U、TK_P10L、TK_P10U、TK_P20L、TK_P20U、TK_P30L、TK_P30U、TK_P50‧‧‧電晶體
ND、TK_ND‧‧‧反及閘
Q1~QM‧‧‧輸出端
RWL、RWLL、RWLU、TK_RWLD、TK_RWLU‧‧‧讀取字元線
SEG1、SEG2‧‧‧記憶體區段
STRG、TK_STRG‧‧‧儲存單元
t705、t710、t715‧‧‧時間點
VDD‧‧‧電壓
X-Decode‧‧‧位址解碼器
結合圖式來閱讀下面的詳細描述以最完整理解本揭露。需要強調的是，依據在工業上的標準實施，各種特徵未按照比例繪製。事實上，為了清楚討論，各種特徵的尺寸可任意增加或減少。
［圖1〕係依據一些實施例之記憶體巨集之示意圖。
〔圖2〕係依據一些實施例之［圖1〕中的記憶體巨集之記憶體單元之示意圖。
〔圖3〕係依據一些實施例之〔圖1〕中的記憶體巨集之記憶體陣列之示意圖。
〔圖4〕係依據一些實施例之具有〔圖2〕中的記憶體單元的電路之示意圖。
〔圖5〕係依據一些實施例之用於追蹤〔圖4〕中的電路之追蹤電路之示意圖。
〔圖6〕係繪示〔圖5〕中的電路之元件如何產生之流程圖。
〔圖7〕係繪示〔圖4〕和〔圖5〕中的電路之各種訊號的關係之波形圖。
繪示於圖式中的實施例或其它例子係使用特定的語言而揭露如下。然而可理解的是，這些實施例和其它例子並不意圖成為限制。在這些揭露的實施例中所做的任何更動、替代與潤飾，和任何此文件中所揭露的原則之進一步應用是被認為是在所屬技藝中具通常知識者通常可思及的。
一些實施例具有以下特色和/或優點的一種或組合。追蹤電路(tracking circuit)產生用於記憶體單元(memory unit)電路之訊號，且具有與記憶體電路之電路元件相似的電路元件。與使用用於追蹤電路之邏輯裝置之電路相比，本揭露之各種實施例改善了記憶體單元之操作循環時間。
記憶體巨集
圖1係依據一些實施例之記憶體巨集100之示意圖。記憶體巨集100為一靜態隨機存取記憶體(static random access memory；SRAM)巨集，且其係用於說明。其它種類的記憶體係在不同實施例的範圍中。
記憶體巨集100為對稱。舉例而言，有關解碼器X-Decode、區域控制電路(LCTRLs)或全局控制電路(GCTRL)，在記憶體巨集100左側上的電路元件相似於在記憶體巨集100右側上的電路元件。舉另一例而言，記憶體巨集100包含兩個記憶體陣列。一個記憶體陣列在記憶體巨集100的左側上，且一個記憶體陣列在記憶體巨集100的右側上。為了說明，在記憶體巨集100左側上的一記憶體陣列被標記為記憶體陣列138，其具有寬度X和高度Y。
記憶體陣列138包含多個記憶體區段。為了說明，記憶體陣列138的兩個記憶體區段SEG1和SEG2被示出。不同的記憶體區段編號係在不同實施例的範圍中。
每一記憶體區段包含兩個記憶庫。舉例而言，記憶體區段SEG1包含兩個記憶庫MEMBK1和 MEMBK2，且記憶體區段SEG2包含兩個記憶庫MEMBK3和MEMBK4。為了說明，僅有記憶體區段SEG1和SEG2被標記。記憶體區段SEG1和SEG2以外的其它記憶體區段之細節未被標記。舉例而言，記憶庫MEMBK5、MEMBK6、MEMBK7和MEMBK8之細節未被標記。
在記憶體區段中，兩個記憶庫共享一列區域輸入輸出電路LIO。舉例而言，記憶庫MEMBK1和記憶庫MEMBK2共享一列輸入輸出電路LIOs，記憶庫MEMBK3和記憶庫MEMBK4共享一列輸入輸出電路LIOs，記憶庫MEMBK5和記憶庫MEMBK6共享一列輸入輸出電路LIOs，且記憶庫MEMBK7和記憶庫MEMBK8共享一列輸入輸出電路LIOs。
在記憶庫中的記憶體單元被排列在多行與多列中。因此，在記憶體區段中且在記憶體陣列中的記憶體單元亦被排列在多行與多列中。記憶體單元係參照圖2於以下被描述，且被標記為MEMCELL。記憶體區段的不同組態係在不同實施例的範圍中。
基於將被使用為讀取或寫入操作之記憶體單元的位址ADDRS，位址解碼器X-Decode提供將被使用之對應記憶體單元的列位址。
區域控制LCTRL係控制對應區域輸入輸出電路LIO。
全局輸入輸出電路GIO可用以在對應記憶體陣列中的記憶體單元與在記憶體巨集100外的其它電路之間傳送資料。
全域控制GCTRL提供記憶體巨集100之列位址、行位址、預解碼(pre-decode)、時脈和其它訊號。全域訊號GCTRL亦控制在記憶體陣列中的記憶體單元與在記憶體巨集100外的電路之間的資料傳送。舉例而言，基於將被讀取的記憶體單元之時脈訊號CLK與位址ADRS之全局控制GCTRL產生行選擇訊號CSL以選擇將被預充電、讀取...等等的行。GCTRL亦基於時脈訊號CLK來產生時脈訊號RGCLK(未標記)。在記憶體巨集中的其它時脈訊號係基於時脈訊號RGCLK而產生。
記憶體單元
圖2為依據一些實施例之電路200之示意圖。電路200包含與讀取字元線RWL和讀取位元線LRBL耦接的記憶體單元MEMCELL。讀取位元線LRBL亦稱為區域讀取位元線，其與全局讀取位元線產生區別，例如在圖3中的全局讀取位元線GRBL1至GRBLM。
記憶體單元MEMCELL包含儲存單元STRG和讀取埠，此讀取埠包含兩個N型金屬氧化半導體(NMOS)及電晶體N21和N22。
電晶體N21之閘極接收來自儲存單元STRG的資料。電晶體N21之源極接收供應參考電壓VSS(未標記)，在一些實施例中，此供應參考電壓VSS為接地。電晶體N21 之汲極係與電晶體N22之源極耦接。電晶體N22之閘極係與讀取字元線RWL耦接。電晶體N22之汲極係與讀取位元線LRBL耦接。在一些實施例中，讀取字元線RWL係與在記憶庫中的一列記憶體單元MEMCELL的每一電晶體N22之每一閘極耦接。再者，區域讀取位元線LRBL係與在記憶庫中的一行記憶體單元MEMCELL的每一電晶體N22之每一汲極耦接。
在記憶體單元MEMCELL被使用為寫入操作時，在讀取位元線LRBL上的邏輯值之偵測顯露儲存在記憶體MEMCELL中的邏輯資料。舉例而言，在一些實施例中，在讀取操作中，讀取位元線LRBL係以一高位邏輯值來預充電。預充電係指在讀取或寫入操作前的充電。再者，讀取字元線RWL係以一高位邏輯值來活化。因此，電晶體N22被啟動。在一些實施例中，在儲存單元STRG儲存一高位邏輯值時，儲存單元STRG提供一低位邏輯值至電晶體N21之閘極。因此，電晶體N21被關閉，且電晶體N21和N22作為開路(open circuit)。讀取位元線LRBL因此維持在預充電的高位邏輯值。換句話說，在讀取位元線LRBL上的高位邏輯值對應至儲存在儲存單元STRG中的高位邏輯資料。
相對地，在儲存單元STRG儲存一低位邏輯值時，儲存單元STRG提供一高位邏輯值至電晶體N21之閘極。因此，電晶體N21被啟動。因為電晶體N21和N22被啟動，讀取位元線LRBL被拉至在電晶體N21之源極之一低 位邏輯值。實際上，在讀取位元線LRBL上的低位邏輯值對應至儲存在儲存單元STRG的資料之低位邏輯值。
在一些實施例中，全局讀取位元線GRBL之邏輯值係根據對應區域讀取位元線LRBL之邏輯值而設定。因此，在一些實施例中，在讀取位元線LRBL上的讀取資料係藉由讀取在對應全局讀取位元線GRBL上的資料，且解釋如下。
記憶體陣列
圖3係依據一些實施例之圖1中的記憶體陣列138之部分300之示意圖。在一些實施例中，記憶體陣列138包含多個記憶體陣列部分300。
記憶體陣列區300包含標記為行C1至CM之M行，其中M為正整數。為了說明，行C1至CM稱為行C。每一行C包含對應至多個區段的多個區域輸入輸出LIOs。在圖3之繪示中，記憶體陣列區300包含兩個區段SEG1和SEG2。每一區段SEG1和SEG2依序包含在一行C中的一區域輸入輸出LIO。
區域輸入輸出(LIO)係與兩個區域讀取位元線LRBL和一全局讀取位元線GRBL耦接。區域輸入輸出LIO亦稱為資料電路。舉例而言，在圖3中，行C1的區域輸入輸出LIO1係與兩個區域讀取位元線LRBL_U1、LRBL_L1和一全局讀取位元線GRBL1耦接。每一區域讀取位元線LRBL，例如讀取位元線LRBL_U1或LRBL_L1，係與多個記憶體單元MEMCELL和一預充電電路耦接。為了 說明，耦接至讀取位元線LRBL_U1之記憶體單元MEMCELL_U1以及耦接至讀取位元線LRBL_L1之記憶體單元MEMCELL_L1被標記。區域預充電電路未示於圖3中，但參照圖4而示出和解釋。記憶體單元MEMCELL與區域讀取位元線LRBL之間的詳細電路連接係於以上參照圖2而描述。與對應讀取位元線LRBL耦接的記憶體單元MEMCELL屬於一對應記憶庫。舉例而言，參照一行C，與區段SEG1之讀取位元線LRBL_L1耦接的記憶體單元屬於記憶庫MEMBK2。與區段SEG1之讀取位元線LRBL_U1耦接的記憶體單元屬於區段SGE1之記憶庫MEMBK2。與區段SEG2之兩個讀取位元線耦接的記憶體單元分別屬於記憶庫MEMBK3和MEMBK4...等等。
多個標記為GRBL1至GRBLM之全局讀取位元線係與在圖1中的一全局輸入輸出(GIO)電路耦接。在儲存在記憶體單元的資料被讀取時，資料被反應在對應讀取位元線、區域輸入輸出LIO和全局讀取位元線上。資料接著藉由對應控制電路CTRL1至CTRLM來控制對應輸出端Q1至QM，且被提供為至在記憶體巨集100外的電路之資料線D1。在此情形下，在記憶體陣列138包含N個記憶區300時，記憶體陣列130亦包含從資料線D1至資料線DN(圖未繪示)的N個資料線，其中N為正整數。舉例而言，如圖3所示，在儲存在記憶體MEMCELL_U1中的資料被讀取時，資料被反應在讀取位元線LRBL_U1、區域輸入輸出電 路LIO1和全局讀取位元線GRBL1上，且藉由控制電路CTRL1來傳送至輸出端Q1和資料線D1。
全局輸入輸出電路接收對應至C1至CM之全局讀取位元線GRBL1至GRBLM。全局輸入輸出電路亦稱為資料電路。基於行選擇訊號CSL1至CSLM之全局輸入輸出電路在此些全局讀取位元線GRBL1至GRBLM中選擇一全局讀取位元線，以傳輸在選擇全局讀取位元線上的資料為在對應輸出端Q1至QM上之將被讀取的資料。在一些實施例中，從一全局輸入輸出電路的每一在多個全局讀取位元線上的資料同時被讀取。舉例而言，此些全局輸入輸出電路(圖未繪示)之每一全局輸入輸出選擇用於讀取之在行C1之全局讀取位元線GRBL1上的資料。舉另一例而言，此些全局輸入輸出電路之每一全局輸入輸出電路選擇用於讀取之在行C2之全局讀取位元線GRBL2上的資料，且此些全局輸入輸出電路之每一全局輸入輸出電路選擇用於讀取之在行C3之全局讀取位元線GRBL3上的資料...等等。
控制電路CTRL1至CTRLM係分別用於控制在對應全局讀取位元線GRBL1至GRBLM上的資料至輸出端Q1至QM。為了說明，控制電路CTRL1至CTRLM被稱為控制電路CTRL。每一在輸出端Q1至QM上的資料接著被選擇為在資料線上D1的資料。
記憶體陣列部分300具有兩個區段SEG1和SEG2係用於說明。在記憶體陣列部分300中的不同區段數量係在不同實施例的範圍中。
具有追蹤機制之電路
圖4係依據一些實施例之電路400之示意圖。電路400包含在圖3中的行C1且與在圖5中的追蹤電路500被使用。為了簡單起見，圖3未示出行C1之不同電路元件。在一些實施例中，在圖4中除了記憶體單元MEMCELL_U1和MEMCELL_L1之外的所有電路元件為區域輸入輸出電路之部分，例如圖3中的區域輸入輸出電路。本揭露之實施例不限制在區域輸入輸出電路之電路元件的位置。如圖4所繪示，電路400為與電晶體P50、反及閘ND或電晶體N10之閘極有關之對稱。
區域讀取位元線LRBL_U1係與多個記憶體單元耦接。為了簡單起見，在圖3中僅示出一記憶體單元MEMCELL_U1。記憶體單元MEMCELL_U1之電晶體N22U之汲極係與讀取位元線LRBL_U1耦接。
P型金屬氧化半導體電晶體P10U可用以預充電讀取位元線LRBL_U1。舉例而言，在預充電模式中，在電晶體P10U之閘極之訊號LRPRCHU係應用一低位邏輯值以啟動電晶體P10U。因此，在電晶體P10U之汲極之讀取位元線LRBL_U1被拉至電壓在電晶體P10U之源極之電壓VDD。電晶體P10U係藉由在電晶體P10U之閘極之訊號LRPRCHU而啟動或關閉，此訊號與應用至電晶體P30L之閘極的訊號相同。實際上，電晶體P10U和電晶體P30L在同一時間被啟動或關閉。
P型金屬氧化半導體電晶體P20U係用以從讀取位元線LRBL_U1電性去連接電晶體P50，以避免在反及閘ND已被由讀取位元線LRBL_U1所攜帶之讀取資料來執行之後的漏電流。為了說明，讀取位元線LRBL_U1攜帶用於讀取之一低位邏輯值。一旦反及閘ND識別出低位邏輯值，反及閘ND提供至訊號FB之一高位邏輯值。因此，電晶體P20U被關閉，且沒有從讀取位元線LRBL_U1經由電晶體P20U至其它電路之電流。實際上，因為反及閘ND已識別出在讀取位元線LRBL_U1上的讀取資料，電晶體P50係從讀取位元線LRBL_U1電性去連接，以避免任何來自讀取位元線LRBL_U1之漏電流。
P型金屬氧化半導體電晶體P30U係用以選擇與讀取位元線LRBL_U1耦接之一記憶體單元以用於讀取。如圖4所繪示，電晶體P30U被訊號LRPRCHD所控制，此訊號與應用至電晶體P10L之閘極的訊號相同。實際上，電晶體P30U和電晶體P10L在同一時間被啟動或關閉。
P型金屬氧化半導體電晶體P50可用為讀取位元線LRBL_U1與讀取位元線LRBL_L1之電壓保持器。在一些實施例中，在電晶體P50電性耦接至讀取位元線LRBL_U1時，電晶體P50係從讀取位元線LRBL_L1電性去連接，反之亦然。舉例而言，在電晶體P20U和電晶體P30U兩者被啟動且使電晶體P50電性耦接至讀取位元線LRBL_U1時，電晶體P30L或電晶體P20L之至少一者被關閉以作為開路，且使電晶體P50從讀取位元線LRBL_L1電 性去連接。在此情形下，讀取位元線LRBL_U1被拉至在電晶體P50之源極之電壓VDD。換句話說，電晶體P50使讀取位元線LRBL_U1保持為在電晶體P50之源極之特定電壓VDD，且其被稱為電壓保持器。在一些實施例中，在電晶體P50之閘極之訊號KP係應用一低位邏輯值，使得P型金屬氧化半導體電晶體P50在操作中總是被啟動。
反及閘ND接收讀取位元線LRBL_U1和LRBL_L1為輸入端，且提供訊號FB為一輸出端。訊號FB被提供至電晶體P20U、P20L和N10之閘極。藉由反及閘ND的操作，在讀取位元線LRBL_U1或讀取位元線LRBL_L1之至少一者為邏輯低位時，訊號FB為邏輯高位。因此，電晶體P20U和P20L兩者被關閉，且電晶體P20U、P30U、P50、P30L和P20L從讀取位元線LRBL_U1和讀取位元線LRBL_L1電性去連接。再者，在訊號FB為邏輯高位時，電晶體N10被啟動，其將全局讀取位元線GRBL1拉至在電晶體N10之源極之低位邏輯值。
與讀取位元線LRBL_L1耦接之讀取位元線LRBL_L1和相關的電路元件之工作方式與讀取位元線LRBL_U1耦接之讀取位元線LRBL_U1和相關的電路元件相似。舉例而言，讀取位元線LRBL_L1與記憶體單元MEMCELL_L1、電晶體P10L、電晶體P20L和電晶體P30L耦接，其分別對應至記憶體單元MEMCELL_U1、電晶體P10U、電晶體P20U和電晶體P30U。與記憶體單元MEMCELL_L1、電晶體P10L、電晶體P20L和電晶體P30L 之讀取位元線LRBL_L1之工作方式與記憶體單元MEMCELL_U1、電晶體P10U、電晶體P20U和電晶體P30U之讀取位元線LRBL_U1相似。
為了說明，儲存在MEMCELL_U1之低位邏輯值被感測或讀取，其包含預充電模式和感測模式。在預充電模式中，區域讀取位元線LRBL_U1從電晶體P20U、P30U和P50電性去連接。然而，電晶體P10U被啟動，以將讀取位元線LRBL_U1拉至在電晶體P10U之源極之電壓VDD。換句話說，讀取位元線LRBL_U1被預充電至電壓VDD。在一些實施例中，在預充電模式中，電晶體P10L亦被啟動以預充電讀取位元線LRBL_L1。
在預充電模式之後，開始感測模式。在一些實施例中，耦接至讀取位元線LRBL_U1或讀取位元線LRBL_L1之記憶體單元被感測。為了說明，與讀取位元線LRBL_U1耦接之記憶體單元MEMCELL_U1被感測。因此，電晶體P20U和P30U被啟動，以使讀取位元線LRBL_U1電性連接至電晶體P50。再者，電晶體P30L和P20L之至少一者被關閉，以使讀取位元線LRBL_L1從電晶體P50電性去連接。此外，在記憶體單元MEMCELL_U1之電晶體N22U之閘極之訊號RWLU為邏輯高位，以啟動電晶體N22U。因為一低位邏輯值被讀取，故在一些實施例中，記憶體單元MEMCELL_U1提供之電晶體N21U之閘極之一高位邏輯值。因此，電晶體N21U被啟動，且讀取位元線LRBL_U1被拉至接地或在電晶體N21U之源極之一低位 邏輯值。因為讀取位元線LRBL_U1為邏輯低位，故訊號FB為邏輯高位，其啟動電晶體N10。因此，全局讀取位元線GRBL1被拉至在電晶體N10之源極之一低位邏輯值。實際上，全局讀取位元線GRBL1攜帶一低位邏輯值，其反應儲存在記憶體單元MEMCELL_U1中的低位邏輯值。
簡言之，在感測模式中，電晶體P10U被關閉，電晶體P20U、P30U和P50被啟動，且電晶體P30L被關閉。再者，電晶體N22U和電晶體N21U被啟動。因此，區域讀取位元線LRBL_U1為邏輯低位，訊號FB為邏輯高位，電晶體N10被啟動，且全局讀取位元線GRBL1為邏輯低位，以反應儲存在記憶體單元MEMCELL_U1中的低邏輯資料。
為了說明，電流Ikp係流經電晶體P50。電流Icell係在讀取位元線LRBL_U1與記憶體單元MEMCELL_U1之間流動。電流Idis係用以將讀取位元線LRBL_U1從一高位邏輯值(例如從預充電電壓VDD)拉至在電晶體N21U之源極之一低位邏輯值(例如接地)。Tdis為使讀取位元線LRBL_U1從一高位邏輯值轉換至一低位邏輯值或去充電讀取位元線LRBL_U1之時間，且Crb1為在讀取位元線LRBL_U1上的電容負載。在數學上，Idis=Icell-Ikp，且Tdis=Idis/Crb1。
圖5係依據一些實施例之追蹤電路500之示意圖。電路500係使用至在圖4中的追蹤電路400。以不同方式來說明，電路400係由追蹤電路500所追蹤。在電路400與電路500中不同訊號之間的關係參照圖7而解釋。
電路500包含與電路400相似的電路元件和訊號。舉例而言，讀取位元線TK_LRBL_U1、讀取字元線TK_RWLU、記憶體單元TK_MEMCELL_U1、電晶體TK_P10U、TK_P20U、TK_P30U、TK_P50、讀取位元線TK_LRBL_L1、讀取字元線TK_RWLD、記憶體單元TK_MEMCELL_L1、電晶體TK_P10L、TK_P20L、TK_P30L、反及閘TK_ND、電晶體TK_N10和全局讀取位元線TK_GRBL1分別對應至讀取位元線LRBL_U1、讀取字元線RWLU、記憶體單元MEMCELL_U1、電晶體P10U、P20U、P30U、P50、讀取位元線LRBL_L1、讀取字元線RWLL、記憶體單元MEMCELL_L1、電晶體P10L、P20L、P30L、反及閘ND、電晶體N10和全局讀取位元線GRBL1。在一些實施例中，讀取字元線TK_RWLU與TK_RWLD係耦接在一起且接收相同的訊號。
除非有其它具體指定說明，在一些實施例中，在電路500中的電路元件係以相似於在電路400中的對應電路元件之方式來配置。
在電晶體TK_P30U和TK_P30L之閘極之訊號TK_LRPRCHD和TK_LRPRCHU係採用一低位邏輯值。因此，在操作中，電晶體TK_P30U和電晶體TK_P30L總是被啟動。
電晶體TK_P10U和電晶體TK_P10L係由相同的訊號TK_LRPRCH所控制。因此，在預充電模式中，訊號TK_LRPRCH為邏輯低位，電晶體TK_P10U和 TK_P10L兩者被啟動以預充電連接在一起的讀取位元線TK_LRBL_U1和TK_LRBL_L1。
在一些實施例中，電路500係仿造400來設計。再者，為了在記憶體單元MEMCELL_U1或記憶體單元MEMCELL_L1被使用時產生藉由電晶體TK_P50從兩個記憶體單元所看到之電流，而非藉由從類似電路400之記憶體單元之電流，追蹤讀取位元線TK_LRBL_U1和TK_LRBL_L1被耦接在一起且至反及閘TK_ND。再者，記憶體單元TK_MEMCELL_U1和記憶體單元TK_MEMCELL_L1在相同時間被活化。然而，本揭露之各種實施例並未受此限制。舉例而言，反及閘TK_ND係與具有記憶體單元TK_MEMCELL_U1之追蹤讀取位元線TK_LRBL_U1或具有記憶體單元TK_MEMCELL_L1之追蹤讀取位元線TK_LRBL_L1耦接。舉另一例而言，反及閘TK_ND係與多個追蹤讀取位元線耦接，每一追蹤讀取位元線係與一記憶體單元耦接且例如相似於追蹤讀取位元線TK_LRBL_U1。
因為讀取位元線TK_LRBL_U1與讀取位元線TK_LRBL_L1耦接在一起，故反及閘TK_ND被讀取位元線TK_LRBL_U1和讀取位元線TK_LRBL_L1兩者上的負載所影響。相對地，在圖1的電路400中，在感測模式中，反及閘ND係電性耦接至讀取位元線LRBL_U1或讀取位元線LRBL_L1，且被讀取位元線LRBL_U1之負載或讀取位元線LRBL_L1之負載所影響。為了說明，反及閘ND係與 讀取位元線LRBL_U1電性耦接，且被讀取位元線LRBL_U1之負載所影響。實際上，在感測中，由反及閘TK_ND之輸入終端所看到的負載為由在圖4中的反及閘ND所看到的負載的兩倍。在電路500的操作中，追蹤記憶體單元TK_MEMCELL_U1和TK_MEMCELL_L1同時被活化，以提供兩倍由記憶體單元MEMCELL_U1所提供的電流。實際上，由記憶體單元TK_MEMCELL_U1和記憶體單元TK_MEMCELL_L1所提供之用以拉取由反及閘TK_ND之輸入終端所看到之負載的電流為由記憶體單元MEMCELL_U1提供至反及閘ND之電流的兩倍。因此，經過電晶體TK_P50之電流為從兩個記憶體單元TK_MEMCELL_U1和TK_MEMCELL_L1之電流的總和，且因此兩個記憶體單元TK_MEMCELL_U1和TK_MEMCELL_L1之間的電流不匹配取得平均。
在一些實施例中，電流TK_Ikp、電流TK_Icell、電流TK_Idis、時間TK_Tdis和電容負載TK_Crb1分別對應至電流Ikp、電流Icell、電流Idis、時間Tdis和電容負載Crb1。再者，追蹤電路500被設計以使得TK_Tdis=Tdis或TK_Idis/TK_Crb1=(TK_Icell-TK_Crb1)/TK_Crb1=Idis/Crb1=(Icell-Ikp)/Crb1 (10)
為了說明，電流TK_Icell與電流Icell之間的關係被稱為比值N，其中TK_Icell/Icell=N。為了進一步說明，N=2。
基於式(10)，電流TK_Ikp被設計為電流Ikp的兩倍，且負載TK_Crb1亦為負載Crb1的兩倍。因此，對於電流Icell、電流Ikp和負載Crb1之不同值而言，式(10)保持為正確。在一些實施例中，使得TK_Ikp=2 * Ikp，電晶體TK_P50之尺寸被設計為大約為電晶體P50之尺寸的兩倍。
在一些實施例中，比值N之值係基於參照多個記憶體單元之一統計模型之模擬而決定。為了說明，多個記憶體單元，例如在圖1中的記憶體巨集100中的一些記憶體單元，係使用在統計計算中。此些記憶體單元之此些電流之-6σ值係使用為電流Icell之值。在一些實施例中，對應此些記憶體單元之此些電流之-6σ值係使用為電流Icell之值，因為此值被決定為此些單元之最弱單元之電流值。在一些實施例中，此些記憶體單元之此些電流之+1σ值係使用為電流TK_Icell之值，因為此值被決定為此些單元之最快單元之值。換句話說，最快單元之追蹤訊號被選擇以產生最差記憶體單元之訊號。
電流Icell之-6σ值和電流TK_Icell之+1σ值係用於說明。其它值在本揭露所注視的範圍中。在一些實施例中，在此些記憶體單元之記憶體單元數量增加時，較大的-σ被選擇以代表最差單元值。在此些記憶體單元之記憶體單元數量減少時，較小的-σ被選擇。舉例而言，-3σ、-4σ、-5σ和-6σ值分別被使用於64、256、512和1K之記憶體單元。
在一些實施例中，基於電流Icell之-6σ值和電流TK_Icell之+1σ值，以及在記憶體巨集100中的此些記憶體單元之統計模型，比值N為1.9。舉例而言，N=TK_Icell/Icell=1.9。-6σ值代替電流Icell，+1σ值代替電流TK_Icell，且因此比值N之值取決於不同的生產製程、操作電壓與溫度(PVTcorners)、此些單元之不同統計模型和統計值σ(例如電流Icell之-6σ值和電流TK_Icell之+1σ值)...等等而有變異。
方法
圖6係依據一些實施例之繪示圖5中的電路500之元件如何產生之流程圖。
在操作605中，多個記憶體單元之數量被選擇以用在統計模型中，例如用於圖1中的記憶體巨集100中的統計模型。為了說明，此些記憶體單元之數量為在記憶體巨集100中的記憶體單元數量。
在操作610中，電流Icell之統計值被選擇，其代表多個記憶體單元之電流Icell的最差情形值。為了說明，統計值為-6σ，且電流Icell之電流值係基於統計模型而得到。
在操作615中，電流TK_Icell之統計值被選擇，其代表多個記憶體單元之一最快記憶體單元之值。為了說明，統計值為+1σ，且電流TK_Icell之電流值係基於統計模型而得到。
在操作620中，比值N被計算，其中N=TK_Icell/I_cell。為了說明，比值N為2。
在操作625中，基於式(10)：TK_Idis/TK_Crb1=(TK_Icell-TK_Crb1)/TK_Crb1=Idis/Crb1=(Icell-Ikp)/Crb1
在一些實施例中，電流TK_Ikp和負載TK_Crb1被選擇而使得式子(10)保持為正確。基於N=TK_Icell/I_cell=2之例子，電流TK_Icell和負載TK_Crb1被選擇而使得TK_Ikp=N * Ikp=2 * Ikp以及TK_Crb1=N * Crb1=2 * Crb1。
在一些實施例中，電晶體TK_P50被設計以提供電流TK_Ikp而使得TK_Ikp=N * Ikp。在一些實施例中，在TK_Ikp=N * Ikp時，電晶體TK_P50之尺寸被選擇為大約為電晶體P50之尺寸的N倍。
舉例而言，每一區域讀取位元線之電容負載為相同，且被稱為負載Crb1。為了具有TK_Crb1=N * Crb1，N個讀取位元線LRBL與反及閘TK_ND耦接。附加的讀取位元線LRBL係耦接至反及閘TK_ND，以造成平均效應。舉例而言，M * N個讀取位元線RBL被使用，其中M為正整數。因此，TK_Crb1=M * N * Crb1。在一些實施例中，M為2的倍數。舉例而言，M等於2、4、8、16...等等。在N=2的例子中，TK_Crb1=4、8或16 * Crb1。
圖7為電路700之示意圖，其繪示在電路400和電路500中的各種訊號的關係。
在時間點t705時，時脈訊號CLK從一低位邏輯值轉換至一高位邏輯值，其造成訊號RGCLK從一低位邏輯值轉換至一高位邏輯值。
在時間點t710時，時脈訊號RGCLK之上升邊緣(rising edge)活化讀取字元線RWLU、追蹤讀取字元線TR_RWLU、訊號LRPRCHU和訊號TK_LRPRCH。
在時間點t715時，追蹤電路500造成追蹤全局讀取位元線TK_GRBL1從一高位邏輯值轉換至一低位邏輯值。舉例而言，追蹤記憶體單元MEMCELL_U1和MEMCELL_L1被配置以造成追蹤讀取位元線TK_LRBL_U1和TK_LRBL_L1轉換至低位邏輯值，其造成訊號TK_FB為邏輯高位、電晶體TK_N10啟動且追蹤全局讀取位元線TK_GRBL1為邏輯低位。
追蹤全局讀取位元線TK_GRBL1之高位至低位的轉換造成時脈訊號RGCLK從一高位邏輯值轉換至一低位邏輯值，其造成字元線RWLU、追蹤字元線TK_RWLU和訊號LRPRCHU從高位邏輯值轉換至低位邏輯值。
一些實施例與記憶體電路操作方法有關。在此記憶體電路操作方法中，決定被追蹤電路(tracked circuit)之記憶體單元之電流值。此記憶體單元係與一資料線耦接。決定追蹤電路之追蹤記憶體單元之追蹤電流值。此追蹤記憶體單元係與一追蹤資料線耦接。基於該被追蹤電路之電晶體之電流值、記憶體單元之電流值及追蹤記憶體單元之追蹤電 流值來決定追蹤電路之電晶體之電流值。被追蹤電路之訊號係基於該追蹤電路之訊號而產生。
在一些實施例中，記憶體電路包含被追蹤電路和追蹤電路。被追蹤電路具有電性與第一電晶體電性耦接之第一資料線及第一記憶體單元。追蹤電路具有與第一追蹤電晶體電性耦接之追蹤資料線及第二記憶體單元。該第一記憶體單元被配置以汲取(draw)第一記憶體單元電流。第二記憶體單元被配置以汲取第二記憶體單元電流。第二記憶體單元電流之一值與第一記憶體單元電流之一值成一比值。第一電晶體被配置以汲取第一電晶體電流。第一追蹤電晶體被配置以汲取第一追蹤電晶體電流。第一追蹤電晶體電流之一值與第一電晶體電流之一值成此比值。
在一些實施例中，記憶體電路包含第一資料線和追蹤資料線。第一資料線與邏輯電路、由一控制線所控制之第一記憶體單元、第一充電電路和第一P型金屬氧化半導體電晶體之第一終端耦接。第一P型金屬氧化半導體電晶體之第二終端與第二P型金屬氧化半導體電晶體耦接。第一P型金屬氧化半導體電晶體之第三終端與邏輯電路耦接。第二P型金屬氧化半導體電晶體與第三P型金屬氧化半導體電晶體耦接。第一追蹤資料線與追蹤邏輯電路、由一追蹤控制線所控制之第二記憶體單元和第一追蹤P型金屬氧化半導體電晶體之第一終端耦接。第一追蹤P型金屬氧化半導體電晶體之第二終端與第二追蹤P型金屬氧化半導體電晶體耦接。第一追蹤P型金屬氧化半導體電晶體之第三終端與追蹤 邏輯電路耦接。第二追蹤P型金屬氧化半導體電晶體與第三追蹤P型金屬氧化半導體電晶體耦接。追蹤邏輯電路之輸出訊號係配置以造成控制線之轉換。
一些實施例已被描述。然而，可理解的是，在沒有違背本揭露之精神和範圍下可進行各種變更。舉例而言，示意為特定摻雜物類型(例如，N型或P型金屬氧化半導體(NMOS或PMOS))之不同電晶體係用於說明目的。本揭露之實施例不侷限在一特定類型。選擇特定電晶體之不同摻雜物類型在各種實施例的範圍中。在以上敘述中所使用之各種訊號之低位或高位邏輯值亦用於說明。在訊號被活化和/或去活化時，各種實施例不侷限在一特定邏輯值。選擇不同的邏輯值在各種實施例的範圍中。在不同的實施例中，電晶體作為切換器。用以取代電晶體之切換電路在各種實施例的範圍中。在不同的實施例中，電晶體之源極作為汲極，且汲極作為源極。
上述說明中包含示範步驟，但此些步驟並未必需以上述順序進行。在符合所揭露之實施例的精神和範圍下，可增加、置換、改變順序、和/或省略上述步驟。
500‧‧‧追蹤電路
TK_FB‧‧‧訊號
TK_GRBL1‧‧‧全局讀取位元線
TK_ICell、TK_Idis、TK_Ikp‧‧‧電流
TK_KP‧‧‧訊號
TK_LRBL_L1、TK_LRBL_U1‧‧‧讀取位元線
TK_LRPRCH、TK_LRPRCHD、TK_LRPRCHU‧‧‧訊號
TK_MEMCELL_L1、TK_MEMCELL_U1‧‧‧記憶體單元
TK_N10、TK_N21L、TK_N21U、TK_N22L、TK_N22U、TK_P10L、TK_P10U、TK_P20L、TK_P20U、TK_P30L、TK_P30U、TK_P50‧‧‧電晶體
TK_ND‧‧‧反及閘
TK_RWLD、TK_RWLU‧‧‧讀取字元線
TK_STRG‧‧‧儲存單元
VDD‧‧‧電壓

Claims (10)

  1. 一種記憶體電路操作方法，包含：決定一被追蹤電路(tracked circuit)之一記憶體單元(memory cell)之一電流值，該記憶體單元係與一資料線耦接；決定一追蹤電路(tracking circuit)之一追蹤記憶體單元之一追蹤電流值，該追蹤記憶體單元係與一追蹤資料線耦接；以及基於該被追蹤電路之一電晶體之一電流值、該記憶體單元之該電流值及該追蹤記憶體單元之該追蹤電流值來決定該追蹤電路之一電晶體之一電流值；其中該被追蹤電路之一訊號係基於該追蹤電路之一訊號而產生。
  2. 如申請專利範圍第1項所述之記憶體電路操作方法，其中：該記憶體單元之該電流值代表複數個對應記憶體單元之複數個值之一第一統計值；以及該追蹤記憶體單元之該追蹤電流值代表該些對應記憶體單元之該些值之一第二統計值。
  3. 如申請專利範圍第1項所述之記憶體電路操作方法，其中下列情形中之至少一者被滿足：該記憶體單元之該電流值代表複數個對應記憶體單元之複數個值之一-6σ值；以及 該追蹤記憶體單元之該追蹤電流值代表該些對應記憶體單元之該些值之一+1σ值。
  4. 一種記憶體電路，包含：一被追蹤電路，具有一第一電晶體、一第一資料線及與該第一資料線耦接之一第一記憶體單元；以及一追蹤電路，具有一第一追蹤電晶體、一第一追蹤資料線及與該第一追蹤資料線耦接之一第二記憶體單元；其中：該第一記憶體單元係配置以汲取(draw)該第一記憶體單元之一第一記憶體單元電流；該第二記憶體單元係配置以汲取該第二記憶體單元之一第二記憶體單元電流；該第二記憶體單元電流之一值係與該第一記憶體單元電流之一值成一比值；該第一電晶體係配置以汲取該第一電晶體之一第一電晶體電流；該第一追蹤電晶體係配置以汲取該第一電晶體之一第一追蹤電晶體電流；以及該第一追蹤電晶體電流之一值係與該第一電晶體電流之一值成該比值。
  5. 如申請專利範圍第4項所述之記憶體電路，其中：該被追蹤電路包含： 一第二電晶體，其源極與該第一電晶體之汲極耦接；以及一第三電晶體，其源極與該第二電晶體之汲極耦接，且其汲極與該第一資料線耦接；且該被追蹤電路包含：一第二追蹤電晶體，其源極與該第一追蹤電晶體之汲極耦接；以及一第三追蹤電晶體，其源極與該第二追蹤電晶體之源極耦接，且其汲極與該第一追蹤資料線耦接。
  6. 如申請專利範圍第4項所述之記憶體電路，其中該追蹤電路包含：一第二追蹤資料線，與一第三記憶體單元耦接；一第四追蹤電晶體，其源極與該第一追蹤電晶體之汲極耦接；以及一第五追蹤電晶體，其源極與該第四追蹤電晶體之汲極耦接，且其汲極與該第二追蹤資料線耦接。
  7. 如申請專利範圍第4項所述之記憶體電路，其中：該被追蹤電路包含與該第一資料線耦接之一邏輯電路；以及該追蹤電路包含與該第一追蹤資料線耦接之一追蹤邏輯電路； 其中該被追蹤電路係配置以滿足下列情形中之至少一者：該邏輯電路包含一第一反及閘(NAND gate)；以及該追蹤邏輯電路包含一第二反及閘；其中：該第一記憶體單元係由一控制線所控制；該第二記憶體單元係配置以造成該第一追蹤資料線之一轉換；以及基於該第二記憶體單元之該轉換之該追蹤邏輯電路係配置以造成該控制線之一轉換。
  8. 一種記憶體電路，包含：一第一資料線，與一邏輯電路、由一控制線所控制之一第一記憶體單元、一第一充電電路和一第一電晶體之汲極耦接，其中該第一電晶體之源極係與一第二電晶體之汲極耦接，該第一電晶體之閘極係與該邏輯電路耦接，該第二電晶體之源極係與一第三電晶體之汲極耦接；以及一第一追蹤資料線，與一追蹤邏輯電路、由一追蹤控制線所控制之一第二記憶體單元和一第一追蹤電晶體之汲極耦接，其中該第一追蹤電晶體之源極係與一第二追蹤電晶體之汲極耦接，該第一追蹤電晶體之閘極係與該追蹤邏輯電路耦接，該第二追蹤電晶體之源極係與一第三追蹤電晶體之汲極耦接；其中，該追蹤邏輯電路之一輸出訊號係配置以造成該控制線之一轉換； 其中該電路係配置以滿足下列情形中之至少一者：該第一充電電路包含一電晶體；該邏輯電路包含一反及閘；該第一追蹤充電電路包含一電晶體；以及該追蹤邏輯電路包含一反及閘。
  9. 如申請專利範圍第8項所述之記憶體電路，包含：一第二追蹤資料線，與該第一追蹤資料線、該追蹤邏輯電路、由該追蹤控制線所控制之一第三記憶體單元和一第四追蹤電晶體之汲極耦接，其中該第四追蹤電晶體之源極係與一第五追蹤電晶體之汲極耦接，該第四追蹤電晶體之閘極係與該追蹤邏輯電路耦接，該第五追蹤電晶體之源極係與該第三追蹤電晶體之汲極耦接。
  10. 如申請專利範圍第8項所述之記憶體電路，其中：該第三電晶體係配置以汲取該第三電晶體之一電晶體電流；該第三追蹤電晶體係配置以汲取該第三追蹤電晶體之一追蹤電晶體電流；以及該電晶體電流之一值係與該追蹤電晶體電流之一值成一比值；其中： 該第一記憶體單元係配置以汲取該第一記憶體單元之一第一記憶體單元電流；該第二記憶體單元係配置以汲取該第二記憶體單元之一第二記憶體單元電流；以及該第一記憶體單元電流之一值係與該第二記憶體單元電流之一值成該比值。
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