DE102014119139A1

DE102014119139A1 - Verfolgungsmechanismus

Info

Publication number: DE102014119139A1
Application number: DE102014119139.0A
Authority: DE
Inventors: Sung-Chieh Lin; Kuoyuan (Peter) Hsu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2013-12-31
Filing date: 2014-12-19
Publication date: 2015-07-02
Also published as: TWI523010B; TW201539446A; US20150187397A1; US9117506B2

Abstract

Bei einem Verfahren wird der Stromwert einer Speicherzelle einer verfolgten Schaltung ermittelt. Die Speicherzelle ist mit einer Datenleitung verbunden. Es wird der Verfolgungs-Stromwert einer Verfolgungs-Speicherzelle einer Verfolgungsschaltung ermittelt. Die Verfolgungs-Speicherzelle ist mit einer Verfolgungs-Datenleitung verbunden. Auf Grund des Stromwerts des Transistors der verfolgten Schaltung, des Stromwerts der Speicherzelle und des Verfolgungs-Stromwerts der Verfolgungs-Speicherzelle wird der Stromwert eines Transistors der Verfolgungsschaltung ermittelt. Auf Grund eines Signals der Verfolgungsschaltung wird ein Signal der verfolgten Schaltung erzeugt.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Verfolgungsmechanismus.
Hintergrund der Erfindung
Die Leseverfolgung bezieht sich auf das Bereitstellen von Lesesignalen für eine Speicherzelle auf Grund von entsprechenden Verfolgungs-Lesesignalen, die gewährleisten sollen, dass die Lesesignale ausreichende Bereiche für eine erfolgreiche Lese-Operation unter verschiedenen Bedingungen haben. Die schwächste Speicherzelle ist die Speicherzelle, die von einer Vielzahl von Speicherzellen, wie etwa einer Vielzahl von Speicherzellen in einem Speichermakro, den mangelhaftesten Lesebereich hat. Bei verschiedenen Ansätzen wird der Signalwert der schwächsten Zelle auf Grund eines statistischen Werts eines entsprechenden Signals der Vielzahl von Speicherzellen geschätzt, wie etwa des –3σ-, des –4σ-, des –5σ- oder des –6σ-Werts usw. Dann werden Verfolgungssignale erzeugt, um Signale für die schwächste Zelle der Vielzahl von Zellen bereitzustellen. Die Schreibverfolgung funktioniert mit Ausnahme der Schreibsignale ähnlich wie das Lesen.
Bei einigen Ansätzen wird eine auf logischen Bauelementen aufgebaute Verzögerungsschaltung bereitgestellt, um nach dem Identifizieren der Signalwerte der schwächsten Zelle auf Grund der entsprechenden statistischen Werte Signale für die Speicherzellen zu erzeugen, die auf den identifizierten Signalwerten der schwächsten Zelle basieren. Logische Bauelemente korrelieren jedoch nicht mit Speicherzellen über unterschiedliche Herstellungsprozess-, Spannungs- und Temperatur-Bedingungen (HST-Bedingungen) oder -Randbedingungen hinweg. Daher werden zusätzliche Verzögerungsbereiche für die Verzögerungsschaltung verwendet, um die schlechtesten Bedingungen für die verschiedenen HST-Randbedingungen zu erfassen, was zu einer längeren Betriebstaktzeit für das Speichermakro führt. Die logische Schaltung für die zusätzlichen Verzögerungsbereiche nimmt auch zusätzlichen Layout-Platz ein, was zu einer größeren Fläche für den Chip führt, der das Speichermakro enthält.
Kurze Beschreibung der Zeichnungen
Die Einzelheiten der Ausführungsformen der Erfindung sind in den beigefügten Zeichnungen und der nachstehenden Beschreibung dargelegt. Weitere Merkmale und Vorzüge dürften aus der Beschreibung, den Zeichnungen und den Ansprüchen hervorgehen.
1 ist eine schematische Darstellung eines Speichermakros gemäß einigen Ausführungsformen.
2 ist eine schematische Darstellung einer Speicherzelle des Speichermakros von 1 gemäß einigen Ausführungsformen.
3 ist eine schematische Darstellung eines Teils eines Speicher-Arrays des Speichermakros von 1 gemäß einigen Ausführungsformen.
4 ist eine schematische Darstellung einer Schaltung mit der Speicherzelle von 2 gemäß einigen Ausführungsformen.
5 ist eine schematische Darstellung einer Verfolgungsschaltung, die zum Verfolgen der Schaltung von 4 dient, gemäß einigen Ausführungsformen.
6 ist ein Ablaufdiagramm, das zeigt, wie Elemente der Schaltung von 5 erzeugt werden.
7 ist eine grafische Darstellung von Wellenformen, die die Beziehungen verschiedener Signale in den Schaltungen von 4 und 5 zeigen.
Ähnliche Bezugssymbole in den verschiedenen Zeichnungen bezeichnen ähnliche Elemente.
Detaillierte Beschreibung
Nachstehend werden Ausführungsformen oder Beispiele, die in den Zeichnungen dargestellt sind, unter Verwendung einer speziellen Sprache beschrieben. Gleichwohl dürfte klar sein, dass die Ausführungsformen und Beispiele nicht beschränkend sein sollen. Es sind auch Änderungen und Modifikationen der beschriebenen Ausführungsformen und weitere Anwendungen der in diesem Dokument beschriebenen Grundsätze denkbar, die Fachleuten auf dem betreffenden Gebiet normalerweise in den Sinn kommen.
Einige Ausführungsformen haben eines der folgenden Merkmale und/oder Vorzüge oder eine Kombination davon. Eine Verfolgungsschaltung erzeugt Signale für eine Speicherzellenschaltung, und sie hat Schaltelemente, die denen der Speicherschaltung ähnlich sind. Die Betriebstaktzeiten für Speicherzellen verschiedener Ausführungsformen der vorliegenden Erfindung werden gegenüber Schaltungen verbessert, die logische Bauelemente für die Verfolgungsschaltung verwenden.
Speichermakro
1 ist eine schematische Darstellung eines Speichermakros 100 gemäß einigen Ausführungsformen. Das Speichermakro 100 ist ein SRAM-Makro (SRAM: statischer Speicher mit direktem Zugriff) und dient der Erläuterung. Weitere Arten von Speichern liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Das Speichermakro 100 ist symmetrisch. Bei einem Beispiel sind bei Decodern X-Decode, lokalen Steuerschaltungen (LCTRLs) oder einer globalen Steuerschaltung (GCTRL) die Schaltelemente auf der linken Seite des Speichermakros 100 den Schaltelementen auf der rechten Seite des Speichermakros 100 ähnlich. Bei einem anderen Beispiel hat das Speichermakro 100 zwei Speicher-Arrays. Ein Speicher-Array befindet sich auf der linken Seite des Speichermakros 100, und ein Speicher-Array befindet sich auf der rechten Seite des Speichermakros 100. Zum Beispiel ist ein Speicher-Array auf der linken Seite des Speichermakros 100 mit Speicher-Array 138 bezeichnet, das eine Breite X und eine Höhe Y hat.
Das Speicher-Array 138 hat eine Vielzahl von Speichersegmenten. Zum Beispiel sind zwei Speichersegmente SEG1 und SEG2 des Speicher-Arrays 138 gezeigt. Eine andere Anzahl von Speichersegmenten liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Jedes Speichersegment hat zwei Speicherbänke. Zum Beispiel hat das Speichersegment SEG1 zwei Speicherbänke MEMBK1 und MEMBK2, und das Speichersegment SEG2 hat zwei Speicherbänke MEMBK3 und MEMBK4. Zur Erläuterung sind nur die Speichersegmente SEG1 und SEG2 bezeichnet. Einzelheiten zu anderen Speichersegmenten als den Speichersegmenten SEG1 und SEG2 sind nicht aufgeführt. Zum Beispiel sind keine Einzelheiten der Speicherbänke MEMBK5, MEMBK6, MEMBK7 und MEMBK8 aufgeführt.
Bei einem Speichersegment haben zwei Speicherbänke eine Zeile einer lokalen Eingabe-Ausgabe-Schaltung LIO gemeinsam. Zum Beispiel haben die Speicherbank MEMBK1 und die Speicherbank MEMBK2 eine Zeile von LIOs gemeinsam, die Speicherbank MEMBK3 und die Speicherbank MEMBK4 haben eine Zeile von LIOs gemeinsam, die Speicherbank MEMBK5 und die Speicherbank MEMBK6 haben eine Zeile von LIOs gemeinsam, und die Speicherbank MEMBK7 und die Speicherbank MEMBK8 haben eine Zeile von LIOs gemeinsam.
Die Speicherzellen in einer Speicherbank sind in Zeilen und Spalten angeordnet. Dadurch sind auch die Speicherzellen in einem Speichersegment und in einem Speicher-Array in Zeilen und Spalten angeordnet. Nachstehend wird eine Speicherzelle, die mit MEMCELL bezeichnet ist, unter Bezugnahme auf 2 beschrieben. Andere Konfigurationen eines Speichersegments liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Auf Grund einer Adresse ADDRS einer Speicherzelle, auf die für eine Lese- oder Schreiboperation zugegriffen werden soll, stellt ein Adressdecoder X-Decode eine Zeilen-Adresse der entsprechenden Speicherzelle bereit, auf die zugegriffen werden soll.
Eine lokale Steuerung LCTRL steuert eine entsprechende LIO.
Eine globale Eingabe-Ausgabe-Schaltung GIO dient zum Übertragen von Daten zwischen den Speicherzellen in einem entsprechenden Speicher-Array und anderen Schaltungen außerhalb des Speichermakros 100.
Eine globale Steuerung GCTRL stellt die Zeilen-Adresse, die Spalten-Adresse, die Vordecodierung, den Takt und andere Signale für das Speichermakro 100 bereit. Die globale Steuerung GCTRL steuert auch die Datenübertragung zwischen den Speicherzellen in dem Speicher-Array und den Schaltungen außerhalb des Speichermakros 100. Zum Beispiel erzeugt die globale Steuerung GCTRL auf Grund eines Taktsignals CLK und einer Adresse ADDRS einer zu lesenden Speicherzelle ein Spaltenwählsignal CSL, um eine vorzuladende Spalte auszuwählen, die gelesen werden soll, usw. GCTRL erzeugt außerdem ein Taktsignal RGCLK (nicht dargestellt) auf Grund des Taktsignals CLK. Auf Grund des Taktsignals RGCLK werden weitere Taktsignale in dem Speichermakro erzeugt.
Speicherzelle
2 ist eine schematische Darstellung einer Schaltung 200 gemäß einigen Ausführungsformen. Die Schaltung 200 hat einer Speicherzelle MEMCELL, die mit einer Lesewortleitung RWL und einer Lesebitleitung LRBL verbunden ist. Die Lesebitleitung LRBL wird auch als eine lokale Lesebitleitung bezeichnet, die von einer globalen Lesebitleitung zu unterscheiden ist, wie etwa den globalen Lesebitleitungen GRBL1 bis GRBLM in 3.
Die Speicherzelle MEMCELL hat eine Speichereinheit STRG und einen Lese-Port, der zwei n-Metalloxid-Halbleiter(NMOS)-Transistoren N21 und N22 hat.
Ein Gate des Transistors N21 empfängt Daten von der Speichereinheit STRG. Eine Source des Transistors N21 empfängt eine Referenz-Speisespannung VSS (nicht dargestellt), die bei einigen Ausführungsformen geerdet ist. Der Drain des Transistors N21 ist mit der Source des Transistors N22 verbunden. Das Gate des Transistors N22 ist mit der Lesewortleitung RWL verbunden. Der Drain des Transistors N22 ist mit der Lesewortleitung LRBL verbunden. Bei einigen Ausführungsformen ist die Lesewortleitung RWL jeweils mit dem Gate eines jeden Transistors N22 in einer Zeile von Speicherzellen MEMCELL in einer Speicherbank verbunden. Darüber hinaus ist die lokale Lesebitleitung LRBL jeweils mit dem Drain eines jeden Transistors N22 in einer Spalte von Speicherzellen MEMCELL in einer Speicherbank verbunden.
Wenn für eine Lese-Operation auf eine Speicherzelle MEMCELL zugegriffen wird, zeigt die Detektion eines logischen Werts in der Lesebitleitung LRBL die logischen Daten auf, die in der Speicherzelle MEMCELL gespeichert sind. Zum Beispiel wird bei einigen Ausführungsformen bei einer Lese-Operation die Lesebitleitung LRBL mit einem hohen logischen Wert vorgeladen. Vorladen bezeichnet das Laden vor einer Lese- oder Schreiboperation. Darüber hinaus wird die Lesewortleitung RWL mit einem hohen logischen Wert aktiviert. Dadurch wird der Transistor N22 eingeschaltet. Bei einigen Ausführungsformen stellt die Speichereinheit STRG einen niedrigen logischen Wert für das Gate des Transistors N21 bereit, wenn die Speichereinheit STRG einen hohen logischen Wert speichert. Dadurch wird der Transistor N21 ausgeschaltet und die Transistoren N21 und N21 arbeiten als ein offener Stromkreis. Die Lesebitleitung LRBL bleibt somit auf dem vorgeladenen hohen logischen Wert. Mit anderen Worten, der hohe logische Wert in der Lesebitleitung LRBL entspricht den hohen logischen Datenwerten, die in der Speichereinheit STRG gespeichert sind.
Im Gegensatz dazu stellt die Speichereinheit STRG einen hohen logischen Wert für das Gate des Transistors N21 bereit, wenn die Speichereinheit STRG einen niedrigen logischen Wert speichert. Dadurch wird der Transistor N21 eingeschaltet. Da die Transistoren N21 und N22 eingeschaltet werden, wird die Lesebitleitung LRBL auf einen niedrigen logischen Wert an der Source des Transistors N21 gebracht. Im Grunde entspricht der niedrige logische Wert in der Lesebitleitung LRBL dem niedrigen logischen Wert der Daten, die in der Speichereinheit STRG gespeichert wird.
Bei einigen Ausführungsformen wird der logische Wert der globalen Lesebitleitung GRBL entsprechend dem logischen Wert einer entsprechenden lokalen Lesebitleitung LRBL eingestellt. Daher erfolgt bei einigen Ausführungsformen das Lesen von Daten in einer lokalen Lesebitleitung LRBL durch Lesen von Daten in der entsprechenden globalen Lesebitleitung GRBL, was nachstehend erläutert wird.
Speicher-Array
3 ist eine schematische Darstellung eines Teils 300 des Speicher-Arrays 138 von 1 gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen hat das Speicher-Array 138 eine Vielzahl von Speicher-Array-Teilen 300.
Der Speicher-Array-Teil 300 hat M Spalten, die als Spalten C1 bis CM bezeichnet sind, wobei M eine ganze Zahl ist. Zum Beispiel werden die Spalten C1 bis CM jeweils als eine Spalte C bezeichnet. Jede Spalte C hat eine Vielzahl von lokalen Eingabe-Ausgabe-Schaltungen LIOs, die einer Vielzahl von Segmenten entsprechen. In der Darstellung von 3 hat der Speicher-Array-Teil 300 zwei Segmente SEG1 und SEG2. Die Segmente SEG1 und SEG2 haben wiederum jeweils eine lokale Eingabe-Ausgabe-Schaltung LIO in einer Spalte C.
Eine lokale Eingabe-Ausgabe-Schaltung (LIO) ist mit zwei lokalen Lesebitleitungen LRBL und einer globalen Lesebitleitung GRBL verbunden. Eine LIO wird auch als eine Datenschaltung bezeichnet. Zum Beispiel ist in 3 eine LIO1 der Spalte C1 mit zwei lokalen Lesebitleitungen LRBL_U1 und LRBL_L1 und einer globalen Lesebitleitung GRBL1 verbunden. Jede lokale Lesebitleitung LRBL, wie etwa die lokale Lesebitleitung LRBL_U1 oder LRBL_L1, ist mit einer Vielzahl von Speicherzellen MEMCELL und einer lokalen Vorladeschaltung verbunden. Zur Erläuterung sind eine Speicherzelle MEMCELL_U1, die mit der Lesebitleitung LRBL_U1 verbunden ist, und eine Speicherzelle MEMCELL_L1 dargestellt, die mit der Lesebitleitung LRBL_L1 verbunden ist. Die lokalen Vorladeschaltungen sind in 3 nicht dargestellt, aber sie werden in 4 gezeigt und erläutert. Die Einzelheiten der Schaltverbindungen zwischen der Speicherzelle MEMCELL und der lokalen Lesebitleitung LRBL sind vorstehend unter Bezugnahme auf 2 beschrieben worden. Die Speicherzellen MEMCELL, die mit der entsprechenden Lesebitleitung LRBL verbunden sind, gehören zu einer entsprechenden Speicherbank. Zum Beispiel gehören bei einer Spalte C Speicherzellen, die mit der Lesebitleitung LRBL_U1 des Segments SEG1 verbunden sind, zu der Speicherbank MEMBK1. Speicherzellen, die mit der Lesebitleitung LRBL_L1 des Segments SEG1 verbunden sind, gehören zu der Speicherbank MEMBK2 des Segments SEG1. Speicherzellen, die mit zwei Lesebitleitungen des Segments SEG2 verbunden sind, gehören zu der Speicherbank MEMBK3 bzw. MEMBK4, usw.
Mehrere globale Lesebitleitungen, die mit GRBL1 bis GRBLM bezeichnet sind, sind in 1 mit einer globalen Eingabe-Ausgabe-Schaltung (GIO-Schaltung) verbunden. Wenn die Daten, die in einer Speicherzelle gespeichert sind, gelesen werden, werden die Daten in einer entsprechenden lokalen Lesebitleitung, lokalen Eingabe-Ausgabe-Schaltung LIO und einer globalen Lesebitleitung reflektiert. Die Daten werden dann von einer entsprechenden Steuerschaltung CTRL1 bis CTRLM zu einem entsprechenden Ausgang Q1 bis QM geleitet und werden als eine Datenleitung D1 für Schaltungen außerhalb des Speichermakros 100 bereitgestellt. Wenn in einer solchen Situation das Speicher-Array 138 N Speicherteile 300 hat, hat auch das Speicher-Array 130 N Datenleitungen von der Datenleitung D1 bis zur Datenleitung DN (nicht dargestellt), wobei N eine ganze Zahl ist. Wenn zum Beispiel, wie es in 3 gezeigt ist, die Daten, die in der Speicherzelle MEMCELL_U1 gespeichert sind, gelesen werden, werden die Daten in der lokalen Lesebitleitung LRBL_U1, der lokalen Eingabe-Ausgabe-Schaltung LIO1 und der globalen Lesebitleitung GRBL1 reflektiert und werden von der Steuerschaltung CTRL1 an den Ausgang Q1 und die Datenleitung D1 gesendet.
Die globale Eingabe-Ausgabe-Schaltung (GIO) empfängt globale Lesebitleitungen GRBL1 bis GRBLM, die den Spalten CTRL1 bis CM entsprechen. Die GIO-Schaltung wird auch als eine Datenschaltung bezeichnet. Die GIO-Schaltung wählt auf Grund eines Spaltenwählsignals CSL1 bis CSLM eine globale Lesebitleitung aus der Vielzahl von globalen Lesebitleitungen GRBL1 bis GRBLM aus, um Daten in der ausgewählten globalen Lesebitleitung als Daten an einen entsprechenden Ausgang Q1 bis QM zu senden, damit sie gelesen werden. Bei einigen Ausführungsformen werden Daten in mehreren globalen Lesebitleitungen jeweils von einer Schaltung GIO gleichzeitig gelesen. Bei einem Beispiel wählt jede Schaltung GIO der Vielzahl von Schaltungen GIO (nicht dargestellt) Daten in der globalen Lesebitleitung GRBL1 der Spalte C1 zum Lesen aus. Bei einem anderen Beispiel wählt jede Schaltung GIO der Vielzahl von Schaltungen GIO Daten in der globalen Lesebitleitung GRBL2 der Spalte C2 zum Lesen aus, und jede Schaltung GIO der Vielzahl von Schaltungen GIO wählt Daten in der globalen Lesebitleitung GRBL3 der Spalte C3 zum Lesen aus, usw.
Die Steuerschaltungen CTRL1 bis CTRLM dienen zum Senden der Daten über eine entsprechende globale Lesebitleitung GRBL1 bis GRBLM an einen entsprechenden Ausgang Q1 bis QM. Zum Beispiel werden die Steuerschaltungen CTRL1 bis CTRLM jeweils als Steuerschaltungen CTRL bezeichnet. Dann werden die Daten jeweils an den Ausgängen Q1 bis QM als Daten in der Datenleitung D1 ausgewählt.
Der Speicher-Array-Teil 300 mit den beiden Segmenten SEG1 und SEG2 dient der Erläuterung. Eine andere Anzahl von Segmenten in einem Speicher-Array-Teil 300 liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Schaltung mit Verfolgungsmechanismen
4 ist eine schematische Darstellung einer Schaltung 400 gemäß einigen Ausführungsformen. Die Schaltung 400 hat die Spalte C1 von 3 und wird zusammen mit einer Verfolgungsschaltung 500 von 5 verwendet. Der Einfachheit halber sind verschiedene Schaltelemente der Spalte C1 von 3 nicht dargestellt. Bei einigen Ausführungsformen sind alle Schaltelemente von 4 außer den Speicherzellen MEMCELL_U1 und MEMCELL_L1 Teil einer LIO, wie etwa der LIO1 von 3. Die Ausführungsformen der vorliegenden Erfindung sind nicht auf die Lage der Schaltelemente einer LIO beschränkt. Wie erläuternd in 4 gezeigt ist, ist die Schaltung 400 in Bezug auf den Transistor P50, das NAND-Gate ND oder das Gate des Transistors N10 symmetrisch.
Die lokale Lesebitleitung LRBL_U1 ist mit einer Vielzahl von Speicherzellen verbunden. Der Einfachheit halber ist nur die Speicherzelle MEMCELL_U1 von 3 dargestellt. Der Drain des Transistors N22U der MEMCELL_U1 ist mit der Lesebitleitung LRBL_U1 verbunden.
Ein PMOS-Transistor P10U dient zum Vorladen der Lesebitleitung LRBL_U1. Vorladen bezeichnet das Laden vor einer Lese- oder Schreiboperation. Zum Beispiel wird während eines Vorlade-Modus ein Signal LRPRCHU mit einem niedrigen logischen Wert an das Gate des Transistors P10U angelegt, um den Transistor P10U einzuschalten. Dadurch wird die Lesebitleitung LRBL_U1 an dem Drain des Transistors P10U auf eine Spannung VDD an der Source des Transistors P10U gebracht. Der Transistor P10U wird mittels des Signals LRPRCHU an dem Gate des Transistors P10U ein- oder ausgeschaltet, wobei dieses Signal das gleiche Signal ist, das an dem Gate des Transistors P30L anliegt. In wirksamer Weise werden der Transistor P10U und der Transistor P30L gleichzeitig ein- oder ausgeschaltet.
Ein PMOS-Transistor P20U dient dazu, einen Transistor P50 von der Lesebitleitung LRBL_U1 elektrisch zu trennen, um einen Leckstrom zu vermeiden, nachdem das NAND-Gate ND die Lesedaten verarbeitet hat, die von der Lesebitleitung LRBL_U1 übertragen worden sind. Zum Beispiel überträgt die Lesebitleitung LRBL_U1 einen niedrigen logischen Wert zum Lesen. Sobald das NAND-Gate ND den niedrigen logischen Wert erkennt, stellt das NAND-Gate ND einen hohen logischen Wert für ein Signal FB bereit. Dadurch wird der Transistor P20U ausgeschaltet, und es fließt kein Strom von der Lesebitleitung LRBL_U1 über den Transistor P20U zu anderen Schaltungen. Da das NAND-Gate ND die Lesedaten in der Lesebitleitung LRBL_U1 erkannt hat, wird der Transistor P50 in wirksamer Weise von der Lesebitleitung LRBL_U1 elektrisch getrennt, um einen Leckstrom daraus zu vermeiden.
Ein PMOS-Transistor P30U wird verwendet, um eine Speicherzelle zu wählen, die mit der Lesebitleitung LRBL_U1 zum Lesen verbunden ist. Wie erläuternd in 4 gezeigt ist, wird der Transistor P30U mit dem Signal LRPRCHD gesteuert, das das gleiche Signal ist, das an dem Gate eines Transistors P10L anliegt. In wirksamer Weise werden der Transistor P30U und der Transistor P10L gleichzeitig ein- oder ausgeschaltet.
Der PMOS-Transistor P50 dient als Spannungshalter für die Lesebitleitung LRBL_U1 und die Lesebitleitung LRBL_L1. Bei einigen Ausführungsformen wird, wenn der Transistor P50 mit der Lesebitleitung LRBL_U1 elektrisch verbunden ist, der Transistor P50 von der Lesebitleitung LRBL_L1 elektrisch getrennt, und umgekehrt. Wenn zum Beispiel sowohl der Transistor P20U als auch der Transistor P30U eingeschaltet werden und den Transistor P50 mit der Lesebitleitung LRBL_U1 elektrisch verbinden, werden der Transistor P30L und/oder der Transistor P20L ausgeschaltet, fungieren als ein offener Schaltkreis und trennen den Transistor P50 elektrisch von der Lesebitleitung LRBL_L1. In diesem Zustand wird die Lesebitleitung LRBL_U1 auf die Spannung VDD an der Source des Transistors P50 gebracht. Mit anderen Worten, der Transistor P50 hält die Lesebitleitung LRBL_U1 auf der festgelegten Spannung VDD an der Source des Transistors P50, und er wird daher als ein Spannungshalter bezeichnet. Bei einigen Ausführungsformen wird an das Gate des Transistors P50 ein Signal KP mit einem niedrigen logischen Wert angelegt, sodass bei Betrieb der PMOS-Transistor P50 stets eingeschaltet ist.
Das NAND-Gate ND empfängt die Lesebitleitungen LRBL_U1 und LRBL_L1 als Eingangssignale und stellt ein Signal FB als ein Ausgangssignal bereit. Das Signal FB wird für die Gates der Transistoren P20U, P20L und N10 bereitgestellt. Wenn durch die Aktivierung des NAND-Gates ND die Lesebitleitung LRBL_U1 und/oder die Lesebitleitung LRBL_L1 logisch niedrig sind, ist das Signal FB logisch hoch. Dadurch werden die beiden Transistoren P20U und P20L ausgeschaltet und die Transistoren P20U, P30U, P50, P30L und P20L werden von der Lesebitleitung LRBL_U1 und der Lesebitleitung LRBL_L1 elektrisch getrennt. Darüber hinaus wird, wenn das Signal FB logisch hoch ist, der Transistor N10 eingeschaltet, sodass die globale Lesebitleitung GRBL1 auf einen niedrigen logischen Wert an der Source des Transistors N10 gesetzt wird.
Die Lesebitleitung LRBL_L1 und die zugehörigen Schaltelemente, die mit der Lesebitleitung LRBL_L1 verbunden sind, funktionieren in einer ähnlichen Weise wie die Lesebitleitung LRBL_U1 und die zugehörigen Schaltelemente, die mit der Lesebitleitung LRBL_U1 verbunden sind. Zum Beispiel wird die Lesebitleitung LRBL_L1 mit der Speicherzelle MEMCELL_L1, dem Transistor P10L, dem Transistor P20L und dem Transistor P30L verbunden, die der Speicherzelle MEMCELL_U1, dem Transistor P10U, dem Transistor P20U bzw. dem Transistor P30U entsprechen. Die Lesebitleitung LRBL_L1 mit der Speicherzelle MEMCELL_L1, dem Transistor P10L, dem Transistor P20L und dem Transistor P30L funktioniert in einer ähnlichen Weise wie die Lesebitleitung LRBL_U1 mit der Speicherzelle MEMCELL_U1, dem Transistor P10U, dem Transistor P20U und dem Transistor P30U.
Zum Beispiel wird ein niedriger logischer Wert, der in der MEMCELL_U1 gespeichert ist, abgetastet oder gelesen. Hierzu gehören ein Vorlademodus und ein Abtastmodus. Während des Vorlademodus wird die lokale Lesebitleitung LRBL_U1 von den Transistoren P20U, P30U und P50 elektrisch getrennt. Der Transistor P10U wird jedoch eingeschaltet, um die Lesebitleitung LRBL_U1 auf die Spannung VDD an der Source des Transistors P10U zu bringen. Mit anderen Worten, die Lesebitleitung LRBL_U1 wird auf die Spannung VDD vorgeladen. Bei einigen Ausführungsformen wird in dem Vorlademodus auch der Transistor P10L eingeschaltet, um die Lesebitleitung LRBL_L1 vorzuladen.
Nach dem Vorlademodus beginnt der Abtastmodus. Bei einigen Ausführungsformen wird eine Speicherzelle abgetastet, die entweder mit der Lesebitleitung LRBL_U1 oder der Lesebitleitung LRBL_L1 verbunden ist. Zum Beispiel wird die Speicherzelle MEMCELL_U1 abgetastet, die mit der Lesebitleitung LRBL_U1 verbunden ist. Dadurch werden die Transistoren P20U und P30U eingeschaltet, um die Lesebitleitung LRBL_U1 mit dem Transistor P50 elektrisch zu verbinden. Darüber hinaus wird mindestens einer der Transistoren P30L und P20L ausgeschaltet, um die Lesebitleitung LRBL_L1 von dem Transistor P50 elektrisch zu trennen. Außerdem ist ein Signal RWLU an dem Gate eines Transistors N22U der Speicherzelle MEMCELL_U1 logisch hoch, um den Transistor N22U einzuschalten. Da ein niedriger logischer Wert gelesen wird, stellt die MEMCELL_U1 bei einigen Ausführungsformen einen hohen logischen Wert für das Gate eines Transistors N21U bereit. Dadurch wird der Transistor N21U eingeschaltet und die Lesebitleitung LRBL_U1 wird mit Erde verbunden oder auf einen niedrigen logischen Wert an der Source des Transistors N21U gebracht. Da die Lesebitleitung LRBL_U1 logisch niedrig ist, ist das Signal FB logisch hoch, wodurch der Transistor N10 eingeschaltet wird. Dadurch wird die globale Lesebitleitung GRBL1 auf einen niedrigen logischen Wert an der Source des Transistors N10 gebracht. Im Grunde überträgt die globale Lesebitleitung GRBL1 einen niedrigen logischen Wert, der den niedrigen logischen Wert reflektiert, der in der Speicherzelle MEMCELL_U1 gespeichert ist.
Kurz gesagt, während des Abtastmodus wird der Transistor P10U ausgeschaltet, die Transistoren P20U, P30U und P50 werden eingeschaltet, und der Transistor P30L wird ausgeschaltet. Außerdem werden der Transistor N22U und der Transistor N21U eingeschaltet. Dadurch ist die lokale Lesebitleitung LRBL_U1 logisch niedrig, das Signal FB ist logisch hoch, der Transistor N10 wird eingeschaltet und die globale Lesebitleitung GRBL1 ist logisch niedrig, um die niedrigen logischen Datenwerte zu reflektieren, die in der MEMCELL_U1 gespeichert sind.
Zum Beispiel fließt ein Strom Ikp durch den Transistor P50. Ein Strom Icell fließt zwischen der Lesebitleitung LRBL_U1 und der Speicherzelle MEMCELL_U1. Ein Strom Idis ist ein Strom, der dazu dient, die Lesebitleitung LRBL_U1 von einem hohen logischen Wert, wie etwa von der vorgeladenen Spannung VDD, auf einen niedrigen logischen Wert, wie etwa Erde, an der Source des Transistors N21U zu bringen. Tdis ist die Zeit, die die Lesebitleitung LRBL_U1 benötigt, um von einem hohen auf einen niedrigen logischen Wert zu springen oder um die Lesebitleitung LRBL_U1 zu entladen, und Crbl ist eine kapazitive Last an der Lesebitleitung LRBL_U1. Mathematisch gilt Folgendes: Idis = Icell – Ikp und Tdis = Idis/Crbl.
5 ist eine schematische Darstellung einer Verfolgungsschaltung 500 gemäß einigen Ausführungsformen. Die Schaltung 500 dient zum Verfolgen der Schaltung 400 von 4. Anders ausgedrückt, die Schaltung 400 wird von der Verfolgungsschaltung 500 verfolgt. Die Beziehung zwischen den verschiedenen Signalen in den Schaltungen 400 und 500 wird unter Bezugnahme auf 7 erläutert.
Die Schaltung 500 enthält Schaltelemente und Signale, die denen der Schaltung 400 ähnlich sind. Zum Beispiel entsprechen die Lesebitleitung TK_LRBL_U1, die Lesewortleitung TK_RWLU, die Speicherzelle TK_MEMCELL_U1, die Transistoren TK_P10U, TK_P20U, TK_P30U und TK_P50, die Lesebitleitung TK_LRBL_L1, die Lesewortleitung TK_RWLD, die Speicherzelle TK_MEMCELL_L1, die Transistoren TK_P10L, TK_P20L und TK_P30L, das NAND-Gate TK_ND, der Transistor TK_N10 und die globale Lesebitleitung TK_GRBL1 der Lesebitleitung LRBL_U1, der Lesewortleitung RWLU, der Speicherzelle MEMCELL_U1, den Transistoren P10U, P20U, P30U und P50, der Lesebitleitung LRBL_L1, der Lesewortleitung RWLL, der Speicherzelle MEMCELL_L1, den Transistoren P10L, P20L und P30L, dem NAND-Gate ND, dem Transistor N10 bzw. der globalen Lesebitleitung GRBL1. Bei einigen Ausführungsformen sind die Lesewortleitungen TK_RWLU und TK_RWLD miteinander verbunden und empfangen das gleiche Signal.
Wenn nicht anders angegeben, sind bei einigen Ausführungsformen Schaltelemente in der Schaltung 500 in einer ähnlichen Weise wie entsprechende Schaltelemente in der Schaltung 400 konfiguriert.
Die Signale TK_LRPRCHD und TK_LRPRCHU an den Gates der Transistoren TK_P30U und TK_P30L werden mit einem niedrigen logischen Wert angelegt. Dadurch sind bei Betrieb der Transistor TK_P30U und der Transistor TK_P30L stets eingeschaltet.
Der Transistor TK_P10U und der Transistor TK_P10L werden von dem gleichen Signal TK_LRPRCH gesteuert. Dadurch ist im Vorlademodus das Signal TK_LRPRCH logisch niedrig und die beiden Transistoren TK_P10U und TK_P10L sind beide eingeschaltet, um die Lesebitleitungen TK_LRBL_U1 und TK_LRBL_L1 vorzuladen, die miteinander verbunden sind.
Bei einigen Ausführungsformen ist die Schaltung 500 so konfiguriert, dass sie die Schaltung 400 imitiert. Um darüber hinaus beim Zugreifen auf die Speicherzelle MEMCELL_U1 oder eine Speicherzelle MEMCELL1D einen Strom, der von dem Transistor TK_P50 erkannt wird, von zwei Speicherzellen statt eines Stroms von nur einer Speicherzelle wie bei der Schaltung 400 zu erzeugen, werden die Verfolgungs-Lesebitleitungen TK_LRBL_U1 und TK_LRBL_L1 miteinander und mit dem NAND-Gate TK_ND verbunden. Außerdem werden die Speicherzelle TK_MEMCELL_U1 und die Speicherzelle TK_MEMCELL_L1 gleichzeitig aktiviert. Verschiedene Ausführungsformen der vorliegenden Erfindung sind jedoch nicht hierauf beschränkt. Bei einem Beispiel wird das NAND-Gate TK_ND entweder mit der Verfolgungs-Lesebitleitung TK_LRBL_U1, die die Speicherzelle TK_MEMCELL_U1 hat, oder mit der Verfolgungs-Lesebitleitung TK_LRBL_L1 verbunden, die die Speicherzelle TK_MEMCELL_L1 hat. Bei einem anderen Beispiel wird das NAND-Gate TK_ND beispielsweise mit mehreren Verfolgungs-Lesebitleitungen verbunden, die jeweils mit einer Speicherzelle verbunden sind und der Verfolgungs-Lesebitleitung TK_LRBL_U1 ähnlich sind.
Da die Lesebitleitung TK_LRBL_U1 und die Lesebitleitung TK_LRBL_L1 miteinander verbunden sind, wird das NAND-Gate TK_ND von der Last an den beiden Lesebitleitungen TK_LRBL_U1 und TK_LRBL_L1 beeinflusst. Im Gegensatz dazu ist in der Schaltung 400 von 4 während des Abtastmodus das NAND-Gate ND entweder mit der Lesebitleitung LRBL_U1 oder mit der Lesebitleitung LRBL_L1 elektrisch verbunden und wird entweder von der Last der Lesebitleitung LRBL_U1 oder von der Last der Lesebitleitung LRBL_L1 beeinflusst. Zum Beispiel ist das NAND-Gate ND mit der Lesebitleitung LRBL_U1 elektrisch verbunden und wird von der Last der Lesebitleitung LRBL_U1 beeinflusst. Effektiv ist die Last, die von den Eingangsanschlüssen des NAND-Gates TK_ND detektiert wird, zweimal so groß wie die Last, die von dem NAND-Gate ND von 4 während des Abtastens detektiert wird. Die Verfolgungs-Speicherzellen TK_MEMCELL_U1 und TK_MEMCELL_L1 werden während des Betriebs der Schaltung 500 gleichzeitig aktiviert, um einen Strom zu liefern, der zweimal so hoch wie der Strom ist, der von der Speicherzelle MEMCELL_U1 bereitgestellt wird. Effektiv ist der Strom, der von der Speicherzelle TK_MEMCELL_U1 und der Speicherzelle TK_MEMCELL_L1 bereitgestellt wird, um die Last zu ändern, die von den Eingangsanschlüssen des NAND-Gates TK_ND detektiert wird, zweimal so hoch wie der Strom, der von der Speicherzelle MEMCELL_U1 für das NAND-Gate ND bereitgestellt wird. Somit ist der Strom durch den Transistor TK_P50 die Summe der Ströme von den beiden Speicherzellen TK_MEMCELL_U1 und TK_MEMCELL_L1 und die Stromdifferenz zwischen den beiden Speicherzellen wird ausgeglichen.
Bei einigen Ausführungsformen entsprechen der Strom TK_Ikp, der Strom TK_Icell, der Strom TK_Idis, die Zeit TK_Tdis und die kapazitive Last TK_Crbl dem Strom Ikp, dem Strom Icell, dem Strom Idis, der Zeit Tdis bzw. der kapazitiven Last Crbl. Darüber hinaus ist die Verfolgungsschaltung 500 so konfiguriert, dass Folgendes gilt: TK_Tdis = Tdis oder TK_Idis/TK_Crbl = (TK_Icell – TK_Ikp)/TK_Crbl = Idis/Crbl = (Icell – Ikp)/Crbl (10).
Zum Beispiel wird die Beziehung zwischen der Strom TK_Icell und dem Strom Icell als Verhältnis N bezeichnet, wobei TK_Icell/Icell = N ist. Als weiteres Beispiel ist N = 2.
Auf Grund von Gleichung (10) soll TK_Ikp das Zweifache von Ikp betragen, und auch die Last TK_Crbl beträgt das Zweifache der Last Crbl. Dadurch gilt Gleichung (10) für verschiedene Werte des Stroms Icell, des Stroms Ikp und der Last Crbl. Bei einigen Ausführungsformen wird die Größe des Transistors TK_P50 so festgelegt, dass sie etwa das Zweifache der Größe des Transistors P50 beträgt, sodass TK_Ikp = 2·Ikp ist.
Bei einigen Ausführungsformen wird der Wert des Verhältnisses N auf Grund einer Simulation für ein statistisches Modell mit einer Vielzahl von Speicherzellen bestimmt. Zum Beispiel wird bei der statistischen Berechnung eine Vielzahl von Speicherzellen verwendet, wie etwa die Anzahl von Speicherzellen in dem Speichermakro 100 von 1. Der Wert –6σ für die Vielzahl von Strömen der Vielzahl von Speicherzellen wird als der Wert für Icell verwendet. Bei einigen Ausführungsformen wird der Wert –6σ für die Vielzahl von Strömen der entsprechenden Vielzahl von Speicherzellen für Icell verwendet, da dieser Wert als der Stromwert der schwächsten Zelle der Vielzahl von Zellen festgelegt ist. Bei einigen Ausführungsformen wird der Wert +1σ für die Vielzahl von Strömen der Vielzahl von Speicherzellen als der Wert für TK_Icell verwendet, da dieser Wert als der Wert der schnellsten Zelle der Vielzahl von Zellen festgelegt ist. Mit anderen Worten, die Verfolgungssignale der schnellsten Zelle werden gewählt, um Signale für die schwächste Speicherzelle zu erzeugen.
Zum Beispiel wird der Wert –6σ für Icell verwendet, und der Wert +1σ wird für TK_Icell verwendet. Weitere Werte liegen innerhalb des bezweckten Schutzumfangs der Erfindung. Bei einigen Ausführungsformen wird ein größerer –σ-Wert gewählt, um den Wert der schlechtesten Zelle darzustellen, wenn die Anzahl von Speicherzellen der Vielzahl von Speicherzellen steigt. Ein kleinerer –σ-Wert wird gewählt, wenn die Anzahl von Speicherzellen der Vielzahl von Speicherzellen sinkt. Zum Beispiel wird ein Wert von –3σ, –4σ, –5σ bzw. –6σ für eine 64-bit-, 256-bit-, 512-bit- bzw. 1-kbit-Speicherzelle verwendet.
Bei einigen Ausführungsformen beträgt auf Grund des Werts –6σ für Icell und des Werts +1σ für TK_Icell und des statistischen Modells für die Vielzahl von Speicherzellen in dem Speichermakro 100 das Verhältnis N 1,9. Zum Beispiel ist N = TK_Icell/Icell = 1,9. Der Wert –6σ für Icell, der Wert +1σ für TK_Icell und somit der Wert für N ändern sich in Abhängigkeit vom Herstellungsprozess, von der Betriebsspannung und der Temperatur (HST-Randbedingungen), statistischen Modellen für die Vielzahl von Zellen, dem statistischen Wert σ (z. B. dem Wert –6σ für Icell und dem Wert +1σ für TK_Icell), usw.
Verfahren
6 ist ein Ablaufdiagramm, das zeigt, wie die Schaltung 500 von 5 gemäß einigen Ausführungsformen konfiguriert wird.
Bei dem Schritt 605 wird eine Anzahl aus einer Vielzahl von Speicherzellen gewählt, die in einem statistischen Modell verwendet werden sollen, wie etwa einem statistischen Modell für die Speicherzellen in dem Speichermakro 100 von 1. Zum Beispiel ist die Anzahl der Vielzahl von Speicherzellen die Anzahl von Speicherzellen in dem Speichermakro 100.
In dem Schritt 610 wird ein statistischer Wert für den Strom Icell gewählt, der den Wert für Icell für den ungünstigsten Fall bei der gewählten Vielzahl von Speicherzellen darstellt. Zum Beispiel ist der statistische Wert –6σ, und der Stromwert für Icell wird auf Grund des statistischen Modells ermittelt.
In dem Schritt 615 wird ein statistischer Wert für den Strom TK_Icell gewählt, der den Wert für die schnellste Speicherzelle der gewählten Vielzahl von Speicherzellen darstellt.
Zum Beispiel ist der statistische Wert +1σ, und der Stromwert für TK_Icell wird auf Grund des statistischen Modells ermittelt.
In dem Schritt 620 wird das Verhältnis N berechnet, wobei N = TK_Icell/Icell ist. Zum Beispiel ist das Verhältnis N = 2.
In dem Schritt 625 gilt auf Grund von Gleichung (10) Folgendes: TK_Idis/TK_Crbl = (TK_Icell – TK_Ikp)/TK_Crbl = Idis/Crbl = (Icell – Ikp)/Crbl.
Bei einigen Ausführungsformen werden TK_Ikp und TK_Crbl so gewählt, dass Gleichung (10) gilt. Auf Grund des Beispiels, bei dem N = TK_Icell/I_cell = 2 ist, werden TK_Icell und TK_Crbl so gewählt, dass Folgendes gilt: TK_Ikp = N·Ikp = 2·Ikp und TK_Crbl = N·Crbl = 2·Crbl.
Bei einigen Ausführungsformen ist der Transistor TK_P50 so konfiguriert, dass er TK_Ikp bereitstellt, sodass TK_Ikp = N·Ikp ist. Bei einigen Ausführungsformen wird, wenn TK_Ikp = N·Ikp ist, die Größe des Transistors TK_P50 so gewählt, dass sie etwa das N-fache der Größe des Transistors P50 beträgt.
Zum Beispiel ist die kapazitive Last der einzelnen lokalen Lesebitleitungen gleichgroß und sie wird mit Crbl bezeichnet. Um TK_Crbl = N·Crbl zu erhalten, werden N Lesebitleitungen LRBL mit dem NAND-Gate TK_ND verbunden. Weitere Lesebitleitungen LRBL werden mit dem NAND-Gate TK_ND verbunden, um den Durchschnittseffekt herbeizuführen. Es werden zum Beispiel M·N Lesebitleitungen RBL verwendet, wobei M eine ganze Zahl ist. Dadurch wird TK_Crbl = M·N·Crbl erhalten. Bei einigen Ausführungsformen ist M ein Vielfaches von 2. M ist zum Beispiel gleich 2, 4, 6, 8, 16 usw. Bei dem Beispiel N = 2 ist TK_Crbl = 4 oder 8 oder 16 Crbl.
7 ist eine grafische Darstellung einer Schaltung 700, die die Beziehung zwischen verschiedenen Signalen in der Schaltung 400 und Signalen in der Schaltung 500 zeigt.
Zu einem Zeitpunkt t705 springt das Taktsignal CLK von einem niedrigen auf einen hohen logischen Wert, wodurch das Signal RGCLK von einem niedrigen logischen Wert auf einen hohen logischen Wert springt.
Die ansteigende Flanke des Taktsignals RGCLK aktiviert zu einem Zeitpunkt t710 die Lesewortleitung RWLU, die Verfolgungs-Lesewortleitung TR_RWLU, das Signal LRPCHU und das Signal TK_LRPRCH.
Zu einem Zeitpunkt t715 veranlasst die Verfolgungsschaltung 500 die globale Verfolgungs-Lesebitleitung TK_GRBL1, von einem hohen auf einen niedrigen logischen Wert zu springen. Die Verfolgungs-Speicherzellen MEMCELL_U1 und MEMCELL_L1 sind zum Beispiel so konfiguriert, dass sie die Verfolgungs-Lesebitleitungen TK_LRBL_U1 und TK_LRBL_L1 veranlassen, auf einen niedrigen logischen Wert zu springen, wodurch das Signal TK_FB veranlasst wird, logisch hoch zu werden, der Transistor TK_N10 eingeschaltet wird und die globale Lesebitleitung TK_GRBL1 logisch niedrig wird.
Durch den Sprung der globalen Verfolgungs-Lesebitleitung TK_GRBL1 von einem hohen auf einen niedrigen logischen Wert wird das Signal RGCLK veranlasst, ebenfalls von einem hohen auf einen niedrigen logischen Wert zu springen, was dazu führt, dass auch die Lesewortleitung RWLU, die Verfolgungs-Lesewortleitung TR_RWLU und das Signal LRPRCHU von einem hohen auf einen niedrigen logischen Wert springen.
Einige Ausführungsformen betreffen ein Verfahren. Bei dem Verfahren wird der Stromwert einer Speicherzelle einer verfolgten Schaltung ermittelt. Die Speicherzelle ist mit einer Datenleitung verbunden. Es wird der Verfolgungs-Stromwert einer Verfolgungs-Speicherzelle der Verfolgungsschaltung ermittelt. Die Verfolgungs-Speicherzelle ist mit einer Verfolgungs-Datenleitung verbunden. Auf Grund des Stromwerts des Transistors der verfolgten Schaltung, des Stromwerts der Speicherzelle und des Verfolgungs-Stromwerts der Verfolgungs-Speicherzelle wird der Stromwert des Transistors der Verfolgungsschaltung ermittelt. Auf Grund des Signals der Verfolgungsschaltung wird ein Signal der verfolgten Schaltung erzeugt.
Bei einigen Ausführungsformen umfasst eine Schaltung eine verfolgte Schaltung und eine Verfolgungsschaltung. Die verfolgte Schaltung hat eine erste Datenleitung, die mit einem ersten Transistor und einer ersten Speicherzelle elektrisch verbunden ist. Die Verfolgungsschaltung hat eine Verfolgungs-Datenleitung, die mit einem ersten Verfolgungstransistor und einer zweiten Speicherzelle elektrisch verbunden ist. Die erste Speicherzelle ist so konfiguriert, dass sie einen ersten Speicherzellenstrom zieht. Die zweite Speicherzelle ist so konfiguriert, dass sie einen zweiten Speicherzellenstrom zieht. Der Wert des zweiten Speicherzellenstroms steht in Verhältnis zu dem Wert des ersten Speicherzellenstroms. Der erste Transistor ist so konfiguriert, dass er einen ersten Transistorstrom zieht. Der erste Verfolgungstransistor ist so konfiguriert, dass er einen ersten Verfolgungstransistorstrom zieht. Der Wert des ersten Verfolgungstransistorstroms steht in dem Verhältnis zu dem ersten Transistorstrom.
Bei einigen Ausführungsformen umfasst eine Schaltung eine erste Datenleitung und eine Verfolgungs-Datenleitung. Die erste Datenleitung ist mit einer logischen Schaltung, einer mit einer Steuerleitung gesteuerten ersten Speicherzelle, einer ersten Ladeschaltung und einem ersten Anschluss eines ersten PMOS-Transistors verbunden. Ein zweiter Anschluss des ersten PMOS-Transistors ist mit einem zweiten PMOS-Transistor verbunden. Ein dritter Anschluss des ersten PMOS-Transistors ist mit der logischen Schaltung verbunden. Der zweite PMOS-Transistor ist mit einem dritten PMOS-Transistor verbunden. Die erste Verfolgungs-Datenleitung ist mit einer logischen Verfolgungsschaltung, einer zweiten Speicherzelle, die mit einer Verfolgungs-Steuerleitung gesteuert wird, und einem ersten Anschluss eines ersten Verfolgungs-PMOS-Transistors verbunden. Ein zweiter Anschluss des ersten Verfolgungs-PMOS-Transistors ist mit einem zweiten Verfolgungs-PMOS-Transistor verbunden. Ein dritter Anschluss des ersten Verfolgungs-PMOS-Transistors ist mit der logischen Verfolgungsschaltung verbunden. Der zweite Verfolgungs-PMOS-Transistor ist mit einer dritten Verfolgungs-PMOS-Schaltung verbunden. Das Ausgangssignal der logischen Verfolgungsschaltung ist so konfiguriert, dass es einen Sprung der Steuerleitung bewirkt.
Vorstehend ist eine Anzahl von Ausführungsformen beschrieben worden. Es dürfte jedoch klar sein, dass verschiedene Modifikationen vorgenommen werden können, ohne dass dadurch von dem Grundgedanken und Schutzumfang der Erfindung abgewichen wird. Zum Beispiel dienen verschiedene Transistoren, die als Transistoren mit bestimmten Arten von Dotanden angegeben sind [z. B. n- oder p-Metalloxid-Halbleiter (NMOS oder PMOS)], nur der Erläuterung. Ausführungsformen der Erfindung sind nicht auf eine spezielle Art beschränkt. Das Auswählen von verschiedenen Arten von Dotanden für einen speziellen Transistor liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Der niedrige oder hohe logische Wert von verschiedenen Signalen, die in der vorstehenden Beschreibung verwendet werden, dient ebenfalls nur der Erläuterung. Verschiedene Ausführungsformen sind nicht auf einen speziellen logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen von verschiedenen logischen Werten liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei verschiedenen Ausführungsformen funktioniert ein Transistor als ein Schalter. Eine Verknüpfungsschaltung, die anstatt eines Transistors verwendet wird, liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei verschiedenen Ausführungsformen funktioniert die Source eines Transistors als ein Drain, und der Drain funktioniert als eine Source.
Die vorstehenden Erläuterungen umfassen beispielhafte Schritte, aber die Schritte müssen nicht unbedingt in der angegebenen Reihenfolge ausgeführt werden. Gemäß dem Grundgedanken und dem Schutzumfang der beschriebenen Ausführungsformen können Schritte gegebenenfalls hinzugefügt, ersetzt, in ihre Reihenfolge geändert und/oder weggelassen werden.

Claims

Verfahren mit den folgenden Schritten: Ermitteln eines Stromwerts einer Speicherzelle einer verfolgten Schaltung, wobei die Speicherzelle mit einer Datenleitung verbunden ist; Ermitteln eines Verfolgungs-Stromwerts einer Verfolgungs-Speicherzelle einer Verfolgungsschaltung, wobei die Verfolgungs-Speicherzelle mit einer Verfolgungs-Datenleitung verbunden ist; und Ermitteln eines Stromwerts eines Transistors der Verfolgungsschaltung auf Grund eines Stromwerts eines Transistors der verfolgten Schaltung, des Stromwerts der Speicherzelle und des Verfolgungs-Stromwerts der Verfolgungs-Speicherzelle, wobei ein Signal der verfolgten Schaltung auf Grund eines Signals der Verfolgungsschaltung erzeugt wird.
Verfahren nach Anspruch 1, wobei N = TK_Icell/Icell = TK_Crbl/Crbl = TK_Ikp/Ikp ist, TK_Icell den Verfolgungs-Stromwert der Verfolgungs-Speicherzelle darstellt, Icell den Stromwert der Speicherzelle darstellt, TK_Crbl eine Last der Verfolgungs-Datenleitung darstellt, Crbl eine Last der Datenleitung darstellt, TK_Ikp den Stromwert des Transistors der Verfolgungsschaltung darstellt; und Ikp den Stromwert des Transistors der verfolgten Schaltung darstellt.
Verfahren nach Anspruch 1, wobei der Stromwert der Speicherzelle einen ersten statistischen Wert einer Vielzahl von Werten einer entsprechenden Vielzahl von Speicherzellen darstellt; und der Verfolgungs-Stromwert der Verfolgungs-Speicherzelle einen zweiten statistischen Wert der Vielzahl von Werten der entsprechenden Vielzahl von Speicherzellen darstellt.
Verfahren nach Anspruch 1, wobei der Stromwert der Speicherzelle einen Wert für den ungünstigsten Fall bei einer Vielzahl von Werten einer entsprechenden Vielzahl von Speicherzellen darstellt.
Verfahren nach Anspruch 1, wobei mindestens eine der folgenden Bedingungen erfüllt wird: der Stromwert der Speicherzelle ist der –6σ-Wert einer Vielzahl von Werten einer entsprechenden Vielzahl von Speicherzellen; und der Verfolgungs-Stromwert der Verfolgungs-Speicherzelle ist der +1σ-Wert der Vielzahl von Werten der entsprechenden Vielzahl von Speicherzellen.
Verfahren nach Anspruch 1, wobei eine kapazitive Last der Verfolgungs-Datenleitung in einem Verhältnis zu einer kapazitiven Last der Datenleitung steht.
Schaltung mit: einer verfolgten Schaltung mit einer ersten Datenleitung, die mit einem ersten Transistor und einer ersten Speicherzelle elektrisch verbunden ist; und einer Verfolgungsschaltung mit einer Verfolgungs-Datenleitung, die mit einem ersten Verfolgungstransistor und einer zweiten Speicherzelle elektrisch verbunden ist, wobei die erste Speicherzelle konfiguriert ist, um einen ersten Speicherzellenstrom zu ziehen, die zweite Speicherzelle konfiguriert ist, um einen zweiten Speicherzellenstrom zu ziehen, ein Wert des zweiten Speicherzellenstroms in einem Verhältnis zu einem Wert des ersten Speicherzellenstroms steht, der erste Transistor konfiguriert ist, um einen ersten Transistorstrom zu ziehen, der erste Verfolgungstransistor konfiguriert ist, um einen ersten Verfolgungstransistorstrom zu ziehen, und ein Wert des ersten Verfolgungstransistorstroms in einem Verhältnis zu dem ersten Transistorstrom steht.
Schaltung nach Anspruch 7, wobei die verfolgte Schaltung Folgendes aufweist: einen zweiten PMOS-Transistor, der mit einem ersten PMOS-Transistor verbunden ist; und einen dritten PMOS-Transistor, der mit dem zweiten PMOS-Transistor und der ersten Datenleitung verbunden ist; und die Verfolgungsschaltung Folgendes aufweist: einen zweiten Verfolgungs-PMOS-Transistor, der mit dem ersten Verfolgungs-PMOS-Transistor verbunden; und einen dritten Verfolgungs-PMOS-Transistor, der mit dem zweiten Verfolgungs-PMOS-Transistor und der ersten Verfolgungs-Datenleitung verbunden ist.
Schaltung nach Anspruch 7, wobei die Verfolgungsschaltung eine zweite Verfolgungs-Datenleitung, die mit dem ersten Verfolgungstransistor elektrisch verbunden ist, und eine dritte Speicherzelle aufweist.
Schaltung nach Anspruch 9, wobei die Verfolgungsschaltung Folgendes aufweist: einen vierten Verfolgungs-PMOS-Transistor, der mit dem ersten Verfolgungs-PMOS-Transistor verbunden ist; und einen fünften Verfolgungs-PMOS-Transistor, der mit dem vierten Verfolgungs-PMOS-Transistor und der zweiten Verfolgungs-Datenleitung verbunden ist.
Schaltung nach Anspruch 7, wobei die verfolgte Schaltung eine logische Schaltung aufweist, die mit der ersten Datenleitung verbunden ist; und die Verfolgungsschaltung eine logische Verfolgungsschaltung aufweist, die mit der ersten Verfolgungs-Datenleitung verbunden ist.
Schaltung nach Anspruch 11, wobei die verfolgte Schaltung konfiguriert ist, um mindestens eine der folgenden Bedingungen zu erfüllen: die logische Schaltung hat ein erstes NAND-Gate; oder die logische Verfolgungsschaltung hat ein zweites NAND-Gate.
Schaltung nach Anspruch 7, wobei die erste Speicherzelle von einer Steuerleitung gesteuert wird, die Verfolgungs-Speicherzelle konfiguriert ist, um einen Sprung der Verfolgungs-Datenleitung zu bewirken; und die logische Verfolgungsschaltung auf Grund des Sprungs der Verfolgungs-Speicherzelle konfiguriert ist, um einen Sprung der Steuerleitung zu bewirken.
Schaltung nach Anspruch 7, wobei die Datenleitung eine Last hat, die Verfolgungs-Datenleitung einer Verfolgungslast hat und die Verfolgungslast ein Vielfaches der Last ist.
Schaltung, die Folgendes aufweist: eine erste Datenleitung, die verbunden ist mit: einer logischen Schaltung, einer ersten Speicherzelle, die von einer Steuerleitung gesteuert wird, einer ersten Ladeschaltung und einem ersten Anschluss eines ersten PMOS-Transistors, wobei ein zweiter Anschluss des ersten PMOS-Transistors mit einem zweiten PMOS-Transistor verbunden ist, ein dritter Anschluss des ersten PMOS-Transistors mit der logischen Schaltung verbunden ist und der zweite PMOS-Transistor mit einer dritten PMOS-Schaltung verbunden ist; und eine erste Verfolgungs-Datenleitung, die verbunden ist mit: einer logischen Verfolgungsschaltung, einer zweiten Speicherzelle, die von einer Verfolgungs-Steuerleitung gesteuert wird, und einem ersten Anschluss eines ersten Verfolgungs-PMOS-Transistors, wobei ein zweiter Anschluss des ersten Verfolgungs-PMOS-Transistors mit einem zweiten Verfolgungs-PMOS-Transistor verbunden ist, ein dritter Anschluss des ersten Verfolgungs-PMOS-Transistors mit der logischen Verfolgungsschaltung verbunden ist und der zweite Verfolgungs-PMOS-Transistor mit einer dritten Verfolgungs-PMOS-Schaltung verbunden ist, wobei ein Ausgangssignal der logischen Verfolgungsschaltung konfiguriert ist, um einen Sprung der Steuerleitung zu bewirken.
Schaltung nach Anspruch 15, die eine zweite Verfolgungs-Datenleitung aufweist, die verbunden ist mit: der ersten Verfolgungs-Datenleitung, der logischen Verfolgungsschaltung, einer dritten Speicherzelle, die von der Verfolgungs-Steuerleitung gesteuert wird, und einem ersten Anschluss eines vierten Verfolgungs-PMOS-Transistors, wobei ein zweiter Anschluss des vierten Verfolgungs-PMOS-Transistors mit einem fünften PMOS-Transistor verbunden ist, ein dritter Anschluss des vierten Verfolgungs-PMOS-Transistors mit der logischen Verfolgungsschaltung verbunden ist und der fünfte Verfolgungs-PMOS-Transistor mit dem dritten Verfolgungs-PMOS-Transistor verbunden ist.
Schaltung nach Anspruch 15, wobei der dritte PMOS-Transistor konfiguriert ist, um einen dritten PMOS-Transistorstrom zu ziehen, der dritte Verfolgungs-PMOS-Transistor konfiguriert ist, um einen dritten Verfolgungs-PMOS-Transistorstrom zu ziehen, und der Wert des dritten PMOS-Transistorstroms in einem Verhältnis zu dem Wert des dritten Verfolgungs-PMOS-Transistorstroms steht.
Schaltung nach Anspruch 17, wobei die erste Speicherzelle konfiguriert ist, um einen ersten Speicherzellenstrom zu ziehen, die zweite Speicherzelle konfiguriert ist, um einen zweiten Speicherzellenstrom zu ziehen, und der Wert des ersten Speicherzellenstroms in einem Verhältnis zu dem Wert des zweiten Speicherzellenstroms steht.
Schaltung nach Anspruch 15, wobei Daten, die in der Verfolgungs-Speicherzelle gespeichert sind, konfiguriert sind, um das Ausgangssignal der logischen Verfolgungsschaltung zu bewirken.
Schaltung nach Anspruch 15, wobei die Schaltung konfiguriert ist, um mindestens eine der folgenden Bedingungen zu erfüllen: die erste Ladeschaltung hat einen PMOS-Transistor; die logische Schaltung hat ein NAND-Gate; die erste logische Verfolgungsschaltung hat einen PMOS-Transistor; oder die logische Verfolgungsschaltung hat ein NAND-Gate.