DE102021112998A1 - Speicherschaltung und verfahren zu deren betrieb - Google Patents

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DE102021112998A1
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coupled
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output signal
gate
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Chun-Hao Chang
Gu-Huan Li
Shao-Yu Chou
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speicherschaltung schließt eine nichtflüchtige Speicherzelle, einen Erfassungsverstärker, der mit der nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, ein erstes Ausgabesignal zu erzeugen, und eine Detektionsschaltung, die mit dem Erfassungsverstärker und der nichtflüchtigen Speicherzelle gekoppelt ist, ein. Die Detektionsschaltung wird dazu eingerichtet, das erste Ausgabesignal zwischenzuspeichern und einen Strompfad zwischen der nichtflüchtigen Speicherzelle und dem Erfassungsverstärker zu unterbrechen.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/149.112 , eingereicht am Freitag, 12. Februar 2021, die hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
  • Hintergrund
  • Die integrierte Halbleiterschaltung (IC)-Industrie brachte eine große Vielfalt digitaler Vorrichtungen hervor, um Probleme in einer Reihe von verschiedenen Bereichen zu adressieren. Einige dieser digitalen Vorrichtungen, z. B. Speichermakros, werden für das Speichern von Daten eingerichtet. Da ICs kleiner und komplexer werden, ändert sich auch der Widerstand der leitfähigen Leitungen innerhalb dieser digitalen Vorrichtungen, was die Betriebsspannungen und die gesamte IC-Leistung dieser digitalen Vorrichtungen beeinflusst.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Schaltbild einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 2 ist ein Schaltbild einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 3 ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 5 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 6 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 7A ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 7B ist ein Schaltbild eines Abschnitts der Schaltung aus 7A gemäß einigen Ausführungsformen.
    • 7C ist ein Schaltbild eines Abschnitts der Schaltung aus 7A gemäß einigen Ausführungsformen.
    • 8 ist ein Zeitdiagramm von Wellenformen einer Schaltung, z. B. die Schaltung aus 7A bis 7C, gemäß einigen Ausführungsformen.
    • 9 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 10 ist ein Zeitdiagramm von Wellenformen einer Schaltung, z. B. die Schaltung aus 9, gemäß einigen Ausführungsformen.
    • 11 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 12 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 13 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 14 ist ein Blockdiagramm einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 15 ist ein Blockdiagramm einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 16 ist ein Flussdiagramm eines Verfahrens zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.
    • 17A ist ein Blockdiagramm einer PDC-Generatorschaltung gemäß einigen Ausführungsformen.
    • 17B ist ein Zeitdiagramm von Wellenformen einer PDC-Generatorschaltung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die folgende Offenbarung stellt unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren der Merkmale des bereitgestellten Gegenstands bereit. Konkrete Ausführungsbeispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und nicht einschränkend. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen schließt eine Speicherschaltung eine nichtflüchtige Speicherzelle, einen Erfassungsverstärker und eine Detektionsschaltung ein. In einigen Ausführungsformen wird die nichtflüchtige Speicherzelle mit einer Wortleitung gekoppelt. In einigen Ausführungsformen wird der Erfassungsverstärker mit der nichtflüchtigen Speicherzelle gekoppelt. In einigen Ausführungsformen wird der Erfassungsverstärker dazu eingerichtet, ein erstes Ausgabesignal zu erzeugen. In einigen Ausführungsformen entspricht das erste Ausgabesignal Daten, die auf der nichtflüchtigen Speicherzelle gespeichert sind.
  • In einigen Ausführungsformen wird die Detektionsschaltung mit dem Erfassungsverstärker und der nichtflüchtigen Speicherzelle gekoppelt. In einigen Ausführungsformen wird die Detektionsschaltung dazu eingerichtet, das erste Ausgabesignal zwischenzuspeichern. In einigen Ausführungsformen wird die Detektionsschaltung dazu eingerichtet, einen Strompfad zwischen der nichtflüchtigen Speicherzelle und dem Erfassungsverstärker zu unterbrechen, nachdem das erste Ausgabesignal zwischengespeichert wurde.
  • In einigen Ausführungsformen wird durch die nichtflüchtige Speicherzelle fließender Speicherzellenstrom 0, indem der Strompfad zwischen der nichtflüchtigen Speicherzelle und dem Erfassungsverstärker unterbrochen wird. In einigen Ausführungsformen wird durch Einstellen des Speicherzellenstroms auf 0 der Abfall des Stromwiderstands (IR) entlang der Wortleitung verringert, wodurch der Energieverbrauch der Speicherschaltung im Vergleich zu anderen Ansätzen verringert wird, während weiterhin auf der nichtflüchtigen Speicherzelle gespeicherte Daten korrekt gelesen werden können, da das erste Ausgabesignal zuvor zwischengespeichert wurde.
  • 1 ist ein Blockdiagramm einer Speicherschaltung 100 gemäß einigen Ausführungsformen.
  • 1 ist zu Veranschaulichungszwecken vereinfacht. In einigen Ausführungsformen schließt die Speicherschaltung 100 verschiedene Elemente ein, zusätzlich zu denen, die in 1 veranschaulicht werden oder die anders angeordnet werden, um die nachstehend erläuterten Operationen durchzuführen.
  • Die Speicherschaltung 100 ist eine IC (integrierte Schaltung - integrated circuit), die Speicherpartitionen 102A bis 102D, Bitleitungstreiber 100BL, eine globale Hochspannungsschaltkreis 100HV, Lese-/Programmierschaltungen 102U/102L und Schaltung 100F einschließt.
  • Jede Speicherpartition 102A bis 102D schließt Speicherbänke 110U und 110L ein, die neben einer Wortleitungsprogrammierungs-/Wortleitungslesetreiberschaltung (WLP/WLR) 110AC, die in einigen Ausführungsformen auch als Aktivierungsschaltung 110AC bezeichnet wird, angeordnet werden. Jede Speicherbank 110U und 110L schließt ein Speicherzellenarray 110AR und eine BL-Auswahlschaltung 110BS ein, und jede WLP/WLR-Treiberschaltung 110AC schließt eine Bankdekoderschaltung 110DC ein.
  • Eine Speicherpartition, z. B Speicherpartition 102A bis 102D, ist Teil einer Speicherschaltung 100, die eine Teilmenge von nichtflüchtigen (NVM) Vorrichtungen (nicht in 1 gezeigt) und angrenzend Schaltungen einschließt, die dazu eingerichtet werden, bei Programmier- und Leseoperationen selektiv auf die Teilmenge von NVM-Vorrichtungen zuzugreifen. In der in 1 veranschaulichten Ausführungsform schließt die Speicherschaltung 100 insgesamt vier Partitionen ein. In einigen Ausführungsformen schließt die Speicherschaltung 100 eine Gesamtzahl von mehr oder weniger als vier Partitionen ein.
  • Der BL-Treiber 100BL ist eine elektronische Schaltung, die dazu eingerichtet wird, den Zugriff auf einen oder mehrere elektrische Pfade, z. B. Bitleitungen, zu jeder NVM-Vorrichtung der entsprechenden Speicherbank 110U oder 110L jeder Speicherpartition 102A bis 102D zu steuern, z. B. durch Erzeugen eines oder mehrerer Bitleitungssignale. In einigen Ausführungsformen ist der BL-Treiber 100BL eine globale Bitleitungstreiberschaltung.
  • Der globale HV-Schaltkreis 100HV ist eine elektronische Schaltung, die dazu eingerichtet wird, HV-Leistungssignal an eine oder mehrere NVM-Vorrichtungen auszugeben. In einigen Ausführungsformen weist jedes HV-Leistungssignal einen Spannungspegel VP (nicht in 1 gezeigt), der einer Programmieroperation auf einer NVM-Vorrichtung entspricht, und einen Spannungspegel VR, der einer Leseoperation auf einer NVM-Vorrichtung entspricht, auf. In einigen Ausführungsformen weist der Spannungspegel VP eine Größe auf, die größer ist als die des Spannungspegels VR. In einigen Ausführungsformen wird jeder HV-Schaltkreis 100HV dazu eingerichtet, das HV-Leistungssignal mit den Spannungspegeln VP und VR an die entsprechende Speicherbank 110U oder 110L jeder Speicherpartition 102A bis 102D auszugeben.
  • Jede Lese-/Programmierschaltung 102U und 102L ist eine Schaltung, die dazu eingerichtet wird, Lese- und/oder Programmieroperationen von einer oder mehreren Speicherzellen in den Speicherpartitionen 102A, 102B, 102C oder 102D durchzuführen. In einigen Ausführungsformen schließt jede Lese-/Programmierschaltung 102U und 102L eine Leseschaltung ein, die dazu eingerichtet wird, Leseoperationen von einer oder mehreren Speicherzellen in den Speicherpartitionen 102A, 102B, 102C oder 102D durchzuführen. In einigen Ausführungsformen schließt die Lese-/Programmierschaltung 102U oder 102L eine Detektionsschaltung (nicht in 1 gezeigt) ein, z. B. einen Erfassungsverstärker, der dazu eingerichtet wird, eine absolute und/oder relative Spannung und/oder einen Strompegel von einem oder mehreren Signalen, die von einer ausgewählten NVM-Vorrichtung empfangen werden, zu bestimmen.
  • In einigen Ausführungsformen wird jede Lese-/Programmierschaltung 102U und 102L durch eine entsprechende globale Bitleitung GBL mit jeder Speicherbank 110U und 110L gekoppelt.
  • In einigen Ausführungsformen schließt jede Lese-/Programmierschaltung 102U und 102L eine Programmierschaltung ein, die dazu eingerichtet wird, Programmieroperationen von einer oder mehreren Speicherzellen in den Speicherpartitionen 102A, 102B, 102C oder 102D durchzuführen.
  • Die Schaltung 100F ist eine elektronische Schaltung, die dazu eingerichtet wird, einige oder alle Programmier- und Leseoperationen auf jeder Speicherpartition 102A bis 102D zu steuern, z. B. durch Erzeugen und/oder Ausgeben von einem oder mehreren Steuer- und/oder Freigabesignalen. In einigen Ausführungsformen schließt die Schaltung 100F eine (nicht gezeigte) Steuerschaltung ein. In verschiedenen Ausführungsformen schließt die Schaltung 100F eine oder mehrere analoge Schaltungen ein, die dazu eingerichtet werden, mit den Speicherpartitionen 102A bis 102D eine Schnittstelle zu bilden, sodass Daten in einer oder mehreren Schaltungsoperation in einer oder mehreren NVM-Vorrichtungen programmiert werden und/oder Daten von einer oder mehreren NVM-Vorrichtungen empfangen werden. In einigen Ausführungsformen schließt die Schaltung 100F eine oder mehrere globale Adressdekodier- oder Vordekodierschaltungen (in 14 gezeigt) ein, die dazu eingerichtet werden, ein oder mehrere Adresssignale an die WLP/WLR-Treiberschaltung 110AC jeder Speicherpartition 102A bis 102D auszugeben.
  • Jede WLP/WLR-Treiberschaltung 110AC ist eine elektronische Schaltung, die die entsprechende Bankdekodierschaltung 110DC einschließt, die dazu eingerichtet wird, ein oder mehrere Adresssignale zu empfangen. Jede WLP/WLR-Treiberschaltung 110AC wird dazu eingerichtet, Programmierwortleitungssignale auf einer entsprechenden Programmierwortleitung WLP zu erzeugen und Wortleitungssignale auf einer entsprechenden Lesewortleitung WLR zu lesen.
  • Jede Bankdekodierschaltung 110DC wird dazu eingerichtet, Freigabesignale, die angrenzenden Teilmengen der NVM-Vorrichtungen entsprechen, die durch ein oder mehrere Adresssignale identifiziert werden, zu erzeugen. In einigen Ausführungsformen entsprechen die angrenzenden Teilmengen der NVM-Vorrichtungen den Spalten der NVM-Vorrichtungen. In einigen Ausführungsformen wird jede Bankdekodierschaltung 110DC dazu eingerichtet, jedes Freigabesignal als komplementäres Paar von Freigabesignalen zu erzeugen. In einigen Ausführungsformen wird jede Bankdekodierschaltung 110DC dazu eingerichtet, Freigabesignale an angrenzende Speicherbänke 110U und 110L der entsprechenden Speicherpartitionen 102A bis 102D auszugeben.
  • Jede Speicherbank 110U und 110L schließt die entsprechende BL-Auswahlschaltung 110BS ein, die dazu eingerichtet wird, selektiv auf eine oder mehrere Bitleitungen (nicht gezeigt) zuzugreifen, die mit angrenzenden Teilmengen der NVM-Vorrichtungen des entsprechenden Speicherzellenarrays 110AR, das auf den BL-Treiber 100BL anspricht, z. B. basierend auf einem oder mehreren BL-Steuersignalen, gekoppelt sind. In einigen Ausführungsformen entsprechen die angrenzenden Teilmengen der NVM-Vorrichtungen den Zeilen der NVM-Vorrichtungen.
  • Jede Speicherbank 110U und 110L schließt das entsprechende Speicherzellenarray 110AR ein, das NVM-Vorrichtungen 112 einschließt, die dazu eingerichtet werden, dass während Programmier- und Leseoperationen durch die angrenzende BL-Auswahlschaltung 110BS und die angrenzende WLP/WLR-Treiberschaltung 110AC auf sie zugegriffen wird.
  • Jedes Speicherzellenarray 110AR schließt ein Array aus NVM-Vorrichtungen 112 ein, die N Zeilen und M Spalten aufweisen, wobei M und N positive ganze Zahlen sind. Die Zeilen von Zellen in dem Speicherzellenarray 102 werden in einer ersten Richtung X angeordnet. Die Spalten von Zellen in dem Speicherzellenarray 102 werden in einer zweiten Richtung Y angeordnet. Die zweite Richtung Y unterscheidet sich von der ersten Richtung X. In einigen Ausführungsformen verläuft die zweite Richtung Y senkrecht zu der ersten Richtung X.
  • Die NVM-Vorrichtung 112 wird in Speicherbank 110U und 110L der Speicherpartition 102A gezeigt. Zur besseren Veranschaulichung wird die NVM-Vorrichtung 112 nicht in Speicherbank 110U und 110L der Speicherpartitionen 102B, 102C und 102D gezeigt.
  • Die NVM-Vorrichtung 112 ist eine elektrische, elektromechanische, elektromagnetische oder andere Vorrichtung, die dazu eingerichtet wird, Bitdaten zu speichern, die durch logische Zustände repräsentiert werden. Mindestens ein logischer Zustand der NVM-Vorrichtung 112 kann in einer Schreiboperation programmiert und in einer Leseoperation erfasst werden. In einigen Ausführungsformen entspricht ein logischer Zustand einem Spannungspegel einer elektrischen Ladung, die in einer bestimmten NVM-Vorrichtung 112 gespeichert wird. In einigen Ausführungsformen entspricht ein logischer Zustand einer physikalischen Eigenschaft, z. B. einem Widerstand oder einer magnetischen Ausrichtung einer Komponente einer bestimmten NVM-Vorrichtung 112.
  • In verschiedenen Ausführungsformen schließt die NVM-Vorrichtung 112 eine oder mehrere einmalig programmierbare (OTP - one-time programmable) Speichervorrichtungen ein, z. B. elektronische Sicherungs- (eFuse) oder Antisicherungsvorrichtungen, Flash-Speichervorrichtungen, RAM-Vorrichtungen (Random Access Memory), ReRAM-Vorrichtungen (Resistive RAM), FRAM-Vorrichtungen (Ferroelectric RAM), MRAM-Vorrichtungen (Magnetoresistive RAM), EPROM-Vorrichtungen (Erasable Programmable Read-Only Memory), EEPROM-Vorrichtungen (Electrically Erasable Programmable Read-Only Memory) oder dergleichen. In einigen Ausführungsformen ist die NVM-Vorrichtung 112 eine OTP-Speichervorrichtung, die eine oder mehrere Speicherzellen einschließt, die nachstehend in Bezug auf 3 erörtert werden.
  • Andere Konfigurationen der Speicherschaltung 100 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 2 ist ein Schaltbild einer Speicherschaltung 200 gemäß einigen Ausführungsformen.
  • Die Speicherschaltung 200 ist eine Ausführungsform eines Abschnitts der Speicherschaltung 100 aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Die Speicherschaltung 200 ist beispielsweise eine Ausführungsform eines oberen Abschnitts (z. B. 110U oder 102U) oder eines unteren Abschnitts (z. B. 110L oder 102L) der Speicherschaltung 100 aus 1.
  • Die Speicherschaltung 200 schließt eine Lese-/Programmierschaltung 202 ein, die mit einem Satz von Speicherbänken 210 gekoppelt wird. In einigen Ausführungsformen ist die Lese-/Programmierschaltung 202 eine Ausführungsform der Lese-/Programmierschaltung 102U oder 102L der Speicherschaltung aus 1, die Speicherbank 210a ist eine Ausführungsform der Speicherbank 110U oder 110L der Speicherpartition 102A aus 1, die Speicherbank 210b ist eine Ausführungsform der Speicherbank 110U oder 110L der Speicherpartition 102B aus 1, die Speicherbank 210c ist eine Ausführungsform der Speicherbank 110U oder 110L der Speicherpartition 102C aus 1 und die Speicherbank 210d ist eine Ausführungsform der Speicherbank 110U oder 110L der Speicherpartition 102D aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Lese-/Programmierschaltung 202 wird durch eine globale Bitleitung GBL mit dem Satz von Speicherbänken 210 gekoppelt. Die Lese-/Programmierschaltung 202 wird durch die globale Bitleitung GBL mit jeder Speicherbank 210a, 210b, 210c und 210d des Satzes von Speicherbänken 210 gekoppelt.
  • Die Lese-/Programmierschaltung 202 schließt eine Leseschaltung 204a und eine Programmierschaltung 204b ein. Die Leseschaltung 204a wird dazu eingerichtet, Leseoperationen einer oder mehrerer Speicherzellen in dem Satz von Speicherbänken 210 durchzuführen. In einigen Ausführungsformen wird die Leseschaltung 204a dazu eingerichtet, Leseoperationen von ausgewählten Speicherzellen (z. B. Speicherzelle 220a1) in dem Speicherzellenarray 220a durchzuführen. In einigen Ausführungsformen schließt die Leseschaltung 204a einen Erfassungsverstärker und eine Detektionsschaltung (gezeigt in 4 bis 7B, 9 und 11 bis 13) ein, die dazu eingerichtet wird, einen auf einer oder mehreren Speicherzellen in dem Satz von Speicherbänken 210 gespeicherten Wert zu bestimmen.
  • Die Programmierschaltung 204b wird dazu eingerichtet, Programmieroperationen von einer oder mehreren Speicherzellen in dem Satz von Speicherbänken 210 durchzuführen. In einigen Ausführungsformen wird die Programmierschaltung 204b dazu eingerichtet, Programmieroperationen von einer ausgewählten Speicherzelle (z. B. Speicherzelle 220a1) in dem Speicherzellenarray 220a durchzuführen.
  • Der Satz von Speicherbänken 210 schließt Speicherbank 210a, 210b, 210c und/oder 210d ein. Jede Speicherbank 210a, 210b, 210c oder 210d schließt ein entsprechendes Speicherzellenarray 220a, 220b, 220c oder 220d (kollektiv als „Satz von Speicherzellenarrays 220“ bezeichnet) und einen entsprechenden Multiplexer 212a, 212b, 212c oder 212d (kollektiv als „Satz von Multiplexern 212“ bezeichnet) ein.
  • Zur besseren Veranschaulichung werden die Speicherzellenarrays 220b, 220c und 220d und die Multiplexer 212b, 212c und 212d in 2 nicht gezeigt.
  • In einigen Ausführungsformen ist das Speicherzellenarray 210a eine Ausführungsform des Speicherzellenarrays 110AR der Speicherbank 110U oder 110L der Speicherpartition 102A aus 1, das Speicherzellenarray 210b ist eine Ausführungsform des Speicherzellenarrays 110AR der Speicherbank 110U oder 110L der Speicherpartition 102B aus 1, das Speicherzellenarray 210c ist eine Ausführungsform des Speicherzellenarrays 110AR der Speicherbank 110U oder 110L der Speicherpartition 102C aus 1 und das Speicherzellenarray 210d ist eine Ausführungsform des Speicherzellenarrays 110AR der Speicherbank 110U oder 110L der Speicherpartition 102D aus 1, und daher wird eine ähnliche ausführliche Beschreibung ausgelassen.
  • In einigen Ausführungsformen ist der Multiplexer 212a eine Ausführungsform der BL-Auswahlschaltung 110BS der Speicherbank 110U oder 110L der Speicherpartition 102A aus 1, der Multiplexer 212b ist eine Ausführungsform der BL-Auswahlschaltung 110BS der Speicherbank 110U oder 110L der Speicherpartition 102B aus 1, der Multiplexer 212c ist eine Ausführungsform der BL-Auswahlschaltung 110BS der Speicherbank 110U oder 110L der Speicherpartition 102C aus 1 und der Multiplexer 212d ist eine Ausführungsform der BL-Auswahlschaltung 110BS der Speicherbank 110U oder 110L der Speicherpartition 102D aus 1, und daher wird eine ähnliche ausführliche Beschreibung ausgelassen.
  • Jeder Multiplexer 212a, 212b, 212c oder 212d wird durch eine globale Bitleitung GBL mit der Lese-/Programmierschaltung 202 gekoppelt. Jeder Multiplexer 212a, 212b, 212c oder 212d des Satzes von Multiplexern 212 wird dazu eingerichtet, ausgewählte Spalten jedes Speicherzellenarrays 220a, 220b, 220c, 220d des Satzes von Speicherzellenarrays 220 durch eine globale Bitleitung GBL selektiv mit der Lese-/Programmierschaltung 202 zu koppeln.
  • Jeder Multiplexer 212a, 212b, 212c oder 212d wird durch einen Satz lokaler Bitleitungen LBL mit jedem entsprechenden Speicherzellenarray 220a, 220b, 220c oder 220d gekoppelt. Der Satz lokaler Bitleitungen LBL schließt lokale Bitleitungen [0], LBL [1], ..., LBL [M-1] ein.
  • Der Multiplexer 212a wird durch die entsprechenden lokalen Bitleitungen LBL[0] bis LBL[M-1] mit den Spalten 0 bis M-1 des Speicherzellenarrays 220a gekoppelt. Zur besseren Veranschaulichung wird das Speicherzellenarray 220a mit 1 Spalte (z. B. Spalte 0) gezeigt. Der Kürze halber werden die Details der Multiplexer 212b bis 212d nicht beschrieben, aber sie ähneln dem Multiplexer 212a.
  • Der Multiplexer 212a wird dazu eingerichtet, eine Spalte von lokalen Bitleitungen LBL[0], LBL[1], ..., LBL[M-1] und eine entsprechende Spalte 0, 1, ..., M-1 von Speicherzellen in dem Speicherzellenarray 220a selektiv mit der globalen Bitleitung GBL zu koppeln. Beispielsweise wird der Multiplexer 212a dazu eingerichtet, Spalte 0 der lokalen Bitleitung LBL[0] und Spalte 0 aus Speicherzellen in dem Speicherzellenarray 220a selektiv mit der globalen Bitleitung GBL zu koppeln.
  • Die Spalte 0 des Speicherzellenarrays 220 schließt mindestens Speicherzelle 220a1 und Speicherzelle 220a2 ein. Beispielsweise wird der Multiplexer 212a dazu eingerichtet, Spalte 0 der lokalen Bitleitung LBL[0] und der Speicherzellen 220a1 und 220a2 selektiv mit der globalen Bitleitung GBL zu koppeln.
  • Die Speicherzelle 220a1 ist eine ausgewählte Speicherzelle und wird mit der Programmierwortleitung WLP[N-1] und der Lesewortleitung WLR[N-1] gekoppelt. Die Speicherzelle 220a2 ist eine nicht ausgewählte Speicherzelle und wird mit der Programmierwortleitung WLP[0] und der Lesewortleitung WLR[0] gekoppelt. Jede Speicherzelle in Spalte 0 des Speicherzellenarrays 220 wird durch eine lokale Bitleitung LBL[0] mit dem Multiplexer 212a gekoppelt und wird ferner durch die globale Bitleitung GBL mit der Lese-/Programmierschaltung 202 gekoppelt.
  • Während einer Lese- oder Programmieroperation einer ausgewählten Speicherzelle (z. B. Speicherzelle 220a1) wird die Programmierwortleitung WLP[N-1] mit einer Programmierspannung PV1 belegt, und die Lesewortleitung WLR[N-1] wird mit einer Lesespannung PR1 belegt, und die Programmierwortleitung WLP[0] und die Lesewortleitung WLR[0] von nicht ausgewählten Speicherzellen (z. B. Speicherzelle 220b1) werden auf 0 Volt eingestellt, und die Programmierwortleitung WLP und die Lesewortleitung WLR von nicht ausgewählten Speicherzellen in den Speicherzellenarrays 220b bis 220d werden auf 0 Volt eingestellt. In einigen Ausführungsformen unterscheidet sich die Programmierspannung PV1 von der Lesespannung PR1.
  • Andere Konfigurationen der Speicherschaltung 200 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 3 ist ein Schaltbild einer Speicherzelle 300 gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300 ist eine Ausführungsform einer oder mehrerer Speicherzellen in dem Speicherzellenarray 110AR aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • In einigen Ausführungsformen ist die Speicherzelle 300 eine Antisicherungsspeicherzelle. In einigen Ausführungsformen wird die Speicherzelle 300 auch als einmalig programmierbare (OTP) Speicherzelle bezeichnet. In einigen Ausführungsformen ist die Speicherzelle 300 eine Sicherungsspeicherzelle.
  • Die Speicherzelle 300 schließt einen Programmiertransistor 302 und einen Lesetransistor 304 ein. Der Lesetransistor 304 wird zwischen den Programmiertransistor 302 und eine Bitleitung BL gekoppelt. Der Programmiertransistor 302 wird zwischen den Lesetransistor 304 und einen Knoten Nd1 gekoppelt. Mit anderen Worten wird der Programmiertransistor 302 zwischen einen Knoten Nd1 und einen Knoten Nd0 gekoppelt und der Lesetransistor 304 wird zwischen den Knoten Nd0 und einen Knoten Nd2 gekoppelt. Der Knoten Nd2 wird ferner mit der Bitleitung BL gekoppelt.
  • Die Speicherzelle 300 wird dazu eingerichtet, basierend auf mindestens einem Widerstand des Programmiertransistors 302 eine logische „1“ oder eine logische „0“ zu speichern. Andere Arten von Speicher liegen innerhalb des Schutzumfangs von verschiedenen Ausführungsformen.
  • In der in 3 gezeigten Ausführungsform sind der Programmiertransistor 302 und der Lesetransistor 304 ein NMOS-Transistor (n-type Metal Oxide Semiconductor - Metalloxidhalbleiter vom n-Typ). In einigen Ausführungsformen ist/sind der Programmiertransistor 302 und/oder der Lesetransistor 304 (ein) PMOS-Transistor(en) (p-Type Metal Oxide Semiconductor - Metalloxidhalbleiter vom p-Typ). Andere Arten von Transistoren liegen innerhalb des Schutzumfangs von verschiedenen Ausführungsformen.
  • Ein erster Source-/Drain-Anschluss des Lesetransistors 304 wird durch Knoten Nd2 mit der Bitleitung BL gekoppelt. In einigen Ausführungsformen weist mindestens Knoten Nd2 oder der erste Source-/Drain-Anschluss des Lesetransistors 304 ein Bitleitungssignal (nicht bezeichnet) auf. Ein Gate-Anschluss des Lesetransistors 304 wird mit einer Lesewortleitung WLR gekoppelt und wird dazu eingerichtet, ein Lesewortleitungssignal zu empfangen. Ein zweiter Source-/Drain-Anschluss des Lesetransistors 304 wird durch Knoten Nd0 mit einem ersten Source-/Drain-Anschluss des Programmiertransistors 302 gekoppelt.
  • Ein Gate-Anschluss des Programmiertransistors 302 wird mit einer Programmierwortleitung WLP gekoppelt und dazu eingerichtet, ein Programmierwortleitungssignal zu empfangen. Ein zweiter Source-/Drain-Anschluss des Programmiertransistors 302 wird mit dem Knoten Nd1 gekoppelt. In einigen Ausführungsformen sind der Knoten Nd1 und der zweite Source-/Drain-Anschluss des Programmiertransistors 302 elektrisch potentialfrei.
  • In der gesamten Beschreibung der vorliegenden Offenbarung bezeichnet das Bezugszeichen WLR eine Lesewortleitung. In der gesamten Beschreibung der vorliegenden Offenbarung bezeichnet das Bezugszeichen WLP eine Programmierwortleitung.
  • In einigen Ausführungsformen werden die Lesewortleitungen WLR mit Lesewortleitungstreiberschaltungen (z. B. WLP/WLR-Treiber 110AC aus 1) gekoppelt und die Programmierwortleitungen WLP werden mit Programmierwortleitungstreiberschaltungen (z. B. WLP/WLR-Treiber 110AC aus 1) gekoppelt.
  • In einigen Ausführungsformen, wenn Lesewortleitungsmerkmale als WLR0 und WLR1 bezeichnet werden, geben die Lesewortleitungen WLR0 und WLR1 an, dass zwei verschiedene Lesewortleitungen (z. B. WLR0 und WLR1) von entsprechenden Speicherzellen beschrieben werden. Wenn Programmierwortleitungsmerkmale als WLP0 und WLP1 bezeichnet werden, geben die Programmierwortleitungen WLP0 und WLP1 in ähnlicher Weise an, dass zwei verschiedene Programmierwortleitungen (z. B. WLP0 und WLP1) von entsprechenden Speicherzellen beschrieben werden.
  • In einigen Ausführungsformen wird die Lesewortleitung WLR auch als „Auswahlwortleitung“, „Wortleitungs-Gate-Leitung“ oder dergleichen bezeichnet. In einigen Ausführungsformen wird die Programmierwortleitung WLP auch als „Programmier-Gate-Leitung“, „Antisicherungs-Gate-Leitung“, „Antisicherungs-Steuerleitung“ oder dergleichen bezeichnet.
  • In einigen Ausführungsformen wird der Lesetransistor 304 auch als ein „Auswahltransistor“ bezeichnet, und der Programmiertransistor 302 wird auch als ein „Programmiertransistor“ bezeichnet.
  • Bei Programmier- und Leseoperationen der Speicherzelle 300 wird ein Programmierwortleitungssignal WLP an den Gate-Anschluss des Programmiertransistors 302 angelegt und der Lesetransistor 304 wird als Reaktion auf das Lesewortleitungssignal WLR, das an den Gate-Anschluss des Lesetransistors 304 angelegt wird, und das Bitleitungssignal der Bitleitung BL, die einen Massespannungspegel aufweist, eingeschaltet.
  • Vor einer Programmieroperation wird eine dielektrische Schicht des Gate-Anschlusses des Programmiertransistors 302 als ein Isolator mit einem hochohmigen Zustand eingerichtet, wobei der hochohmige Zustand in einigen Ausführungsformen einen logisch hohen Pegel repräsentiert. Während der Programmieroperation weist das Signal WLP eine Spannung VP auf, die ein elektrisches Feld über der dielektrischen Schicht des Gate-Anschlusses des Programmiertransistors 302 erzeugt, das ausreichend groß ist, um das dielektrische Material nachhaltig zu verändern, sodass ein resultierender verringerter Widerstandszustand der dielektrischen Schicht in einigen Ausführungsformen einen logisch niedrigen Pegel repräsentiert. In einigen Ausführungsformen ist der hochohmige Zustand ein Zustand des Programmiertransistors 302, der einen ersten Widerstand aufweist, der größer als ein zweiter Widerstand des niederohmigen Zustands des Programmiertransistors 302 ist.
  • In einigen Ausführungsformen entspricht der niederohmige Zustand der Speicherzelle 300, auf der eine logische 1 gespeichert wird, und der hochohmige Zustand entspricht der Speicherzelle 300, auf der eine logische 0 gespeichert ist. Andere Widerstandszustände und entsprechende gespeicherte logische Werte liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. In einigen Ausführungsformen beispielsweise entspricht der hochohmige Zustand der Speicherzelle 300, auf der eine logische 1 gespeichert wird, und der niederohmige Zustand entspricht der Speicherzelle 300, auf der eine logische 0 gespeichert ist.
  • Bei einer Leseoperation weist das Signal WLP einen Spannungspegel VR auf, der ein elektrisches Feld erzeugt, das ausreichend klein ist, um zu verhindern, dass das Gate-Dielektrikumsmaterial des Programmiertransistors 302 nachhaltig verändert wird, und das ausreichend groß ist, um einen Strom (z. B. Zellenstrom Icell in 4) zu erzeugen, der durch die S/D-Anschlüsse des Lesetransistors 304 fließt und eine Amplitude aufweist, die von einem Erfassungsverstärker (z. B. Leseschaltung 400, 500, 600, 700, 900, 1100, 1200 und 1300) erfasst und somit verwendet werden kann, um einen programmierten Zustand der Speicherzelle 300 zu bestimmen. In einigen Ausführungsformen ist der Spannungspegel VP größer als der Spannungspegel VR.
  • Die vorstehenden Implementierungen des Lesetransistors 304 und des Programmiertransistors 302 dienen Veranschaulichungszwecken. Verschiedene andere Implementierungen des Lesetransistors 304 und des Programmiertransistors 302 liegen im vorgesehenen Schutzumfang der vorliegenden Offenbarung. Beispielsweise werden der Lesetransistor 304 und der Programmiertransistor 302 in einigen Ausführungsformen abhängig von verschiedenen Fertigungsprozessen mit anderen Arten von Transistoren implementiert.
  • Die Konfiguration der Antisicherungsspeicherzelle 300, wie vorstehend für Programmier- und Leseoperationen veranschaulicht, wird auch zu Veranschaulichungszwecken bereitgestellt. Verschiedene andere Konfigurationen der Speicherzelle 300 liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Offenbarung. Zum Beispiel werden in einigen Ausführungsformen andere Spannungswerte für eine oder mehrere Bitleitungen BL, die Programmierwortleitung WLP oder die Lesewortleitung WLR bereitgestellt.
  • 4 ist ein Schaltbild einer Schaltung 400 gemäß einigen Ausführungsformen.
  • Die Schaltung 400 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • In einigen Ausführungsformen ist die Schaltung 400 oder die Schaltung 500, 600, 700A, 900, 1100, 1200, 1300 aus den entsprechenden 5, 6, 7A bis 7B, 9, 11, 12, 13 eine Leseschaltung, die dazu eingerichtet wird, Daten zu lesen, die auf einer oder mehreren Speicherzellen (z. B. Speicherzelle 300) in dem Speicherzellenarray 1 10AR gespeichert sind.
  • Die Schaltung 400 schließt eine Speicherzelle 402, eine Stromquelle 404, eine Vergleichsschaltung 406 und eine Detektionsschaltung 408 ein.
  • Die Speicherzelle 402 wird dazu eingerichtet, Daten zu speichern. In einigen Ausführungsformen entspricht die Speicherzelle 402 der Speicherzelle 300 aus 3, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Die Speicherzelle 402 wird zwischen die Wortleitung WL und einen Knoten Nd3 gekoppelt. In einigen Ausführungsformen fließt ein Zellenstrom Icell durch die Speicherzelle 402. In einigen Ausführungsformen ist der Zellenstrom Icell ein Lesestrom, der einem Wert von Daten, die auf der Speicherzelle 400 gespeichert sind, entspricht.
  • Die Speicherzelle 402 schließt einen Widerstand R1 und einen NMOS-Transistor N1 ein. In einigen Ausführungsformen ist der Widerstand R1 ein äquivalenter Widerstand, der dem Programmiertransistor 302 aus 3 entspricht, der NMOS-Transistor N1 entspricht dem Lesetransistor 304 aus 3, die Wortleitung WL entspricht der Programmierwortleitung WLP und ein Auswahlsignal SEL entspricht der Lesewortleitung WLR und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen ist der Widerstand R1 ein äquivalenter Widerstand zwischen dem Gate und dem Source des Programmiertransistors 302 aus 3.
  • Ein erstes Ende des Widerstands R1 wird mit der Wortleitung WL gekoppelt. Ein zweites Ende des Widerstands R1 wird mit dem Drain-Anschluss des NMOS-Transistors N1 gekoppelt. Ein Gate-Anschluss des NMOS-Transistors N1 wird dazu eingerichtet, ein Auswahlsignal SEL zu empfangen. Ein Source-Anschluss des NMOS-Transistors N1 wird mit einem Knoten Nd3, einem ersten Ende der Stromquelle 404, einem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406 und der Detektionsschaltung 408 gekoppelt.
  • In einigen Ausführungsformen ist das Auswahlsignal SEL ein Auswahlsignal, das dazu eingerichtet wird, zu bewirken, dass die Speicherzelle 402 aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet) wird. In einigen Ausführungsformen werden, wenn der NMOS-Transistor N1 als Reaktion auf das Auswahlsignal SEL ausgeschaltet wird, das zweite Ende des Widerstands R1 und der Knoten Nd3 nicht miteinander gekoppelt und der Zellenstrom Icell fließt nicht durch den NMOS-Transistor N1. In einigen Ausführungsformen werden, wenn der NMOS-Transistor N1 als Reaktion auf das Auswahlsignal SEL eingeschaltet wird, das zweite Ende des Widerstands R1 und der Knoten Nd3 miteinander gekoppelt und der Zellenstrom Icell fließt durch den NMOS-Transistor N1 mindestens zu Knoten Nd3. Mit anderen Worten, wenn in einigen Ausführungsformen der NMOS-Transistor N1 aktiviert oder eingeschaltet wird, fließt der Zellenstrom Icell von der Wortleitung durch den Widerstand R1 und den NMOS-Transistor N1 zu mindestens Knoten Nd3. In einigen Ausführungsformen wird der NMOS-Transistor N1 in der Speicherzelle 402 aktiviert, wenn eine Leseoperation der Speicherzelle 402 von der Vergleichsschaltung 406 durchgeführt wird. Andere Konfigurationen der Speicherzelle 402 oder Arten von Speicherzellen liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Die Stromquelle 404 wird zwischen den Knoten Nd3 und den Referenzspannungsknoten VSSN gekoppelt. Ein erstes Ende der Stromquelle 404 wird durch den Knoten Nd3 mit der Speicherzelle 402, der Detektionsschaltung 408 und dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406 gekoppelt. Ein zweites Ende der Stromquelle wird mit dem Referenzspannungsknoten VSSN gekoppelt. In einigen Ausführungsformen weist der Referenzspannungsknoten VSSN eine Referenzspannung VSS auf. In einigen Ausführungsformen ist die Stromquelle 404 eine elektronische Schaltung, die dazu eingerichtet wird, einen Referenzstrom IREF mit einem oder mehreren vorbestimmten Strompegeln zu erzeugen. Der Referenzstrom IREF wird dazu eingerichtet, von der Stromquelle 404 zu dem Referenzspannungsknoten VSSN zu fließen. In einigen Ausführungsformen basiert mindestens ein vorbestimmter Strompegel auf einem Konformitätspegel der Speicherzelle 402 bei einer Lese-/Programmieroperation, wobei der Konformitätspegel ein maximaler Strompegel ist, der bestimmt wurde, um unerwünschte Zustände, z. B. Überhitzung und/oder schädigende Belastungsniveaus, oder die Leistung von einer unzuverlässigen Lese-/Programmieroperation zu verhindern. Andere Konfigurationen der Stromquelle 404 oder Arten von Stromquellen liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Die Vergleichsschaltung 406 wird zwischen den Knoten Nd3 und einen Ausgabeknoten (nicht bezeichnet) gekoppelt.
  • Die Vergleichsschaltung 406 wird dazu eingerichtet, ein Ausgabesignal SA OUT1 zu erzeugen. Die Vergleichsschaltung 406 wird dazu eingerichtet, die auf der Speicherzelle 402 gespeicherten Daten basierend auf dem Widerstandszustand des Widerstands R1 zu lesen. In einigen Ausführungsformen beispielsweise entspricht ein niederohmiger Zustand der Speicherzelle 402, auf der eine logische 1 gespeichert ist, und ein hochohmiger Zustand entspricht der Speicherzelle 402, auf der eine logische 0 gespeichert ist. Andere Widerstandszustände und entsprechende gespeicherte logische Werte liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. In einigen Ausführungsformen beispielsweise entspricht der hochohmige Zustand der Speicherzelle 402, auf der eine logische 1 gespeichert wird, und der niederohmige Zustand entspricht der Speicherzelle 402, auf der eine logische 0 gespeichert ist. In einigen Ausführungsformen ist die Vergleichsschaltung 406 eine Operationsverstärkervergleichsschaltung. In einigen Ausführungsformen wird die Vergleichsschaltung 406 auch als Erfassungsverstärkerschaltung bezeichnet.
  • Ein nichtinvertierender Eingabeanschluss der Vergleichsschaltung 406 wird mit dem Knoten Nd3, dem ersten Ende der Stromquelle 404, der Speicherzelle 402 und der Detektionsschaltung 408 gekoppelt. Der nichtinvertierende Eingabeanschluss der Vergleichsschaltung 406 wird dazu eingerichtet, eine Spannung DL zu empfangen.
  • Ein invertierender Eingabeanschluss der Vergleichsschaltung 406 wird mit einer Stromquelle oder einer Quelle der Referenzspannung VREF gekoppelt. Der invertierende Eingabeanschluss der Vergleichsschaltung 406 wird dazu eingerichtet, die Referenzspannung VREF zu empfangen.
  • Der Ausgabeanschluss der Vergleichsschaltungs 406 wird mit dem Ausgabeknoten (nicht bezeichnet) und der Detektionsschaltung 408 gekoppelt. Der Ausgabeanschluss der Vergleichsschaltung 406 wird dazu eingerichtet, das Ausgabesignal SA OUT1 auszugeben. In einigen Ausführungsformen wird die Vergleichsschaltung 406 dazu eingerichtet, die Spannung DL des Knotens Nd3 mit der Referenzspannung VREF zu vergleichen. In einigen Ausführungsformen wird die Vergleichsschaltung 406 dazu eingerichtet, das Ausgabesignal SA OUT1 als Reaktion auf den Vergleich der Spannung DL des Knotens Nd3 mit der Referenzspannung VREF zu erzeugen. Beispielsweise ist in einigen Ausführungsformen das Ausgabesignal SA OUT1 eine logische 0, wenn die Spannung DL kleiner als die Referenzspannung VREF ist. Beispielsweise ist in einigen Ausführungsformen das Ausgabesignal SA OUT1 eine logische 1, wenn die Spannung DL größer als die Referenzspannung VREF ist.
  • Andere Konfigurationen der Vergleichsschaltung 406 oder Arten von Vergleichsschaltungen liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Die Detektionsschaltung 408 wird mit dem Knoten Nd3, der Speicherzelle 402, dem ersten Ende der Stromquelle 404, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406 und dem Ausgabeanschluss der Vergleichsschaltung 406 gekoppelt. In einigen Ausführungsformen wird die Detektionsschaltung 408 dazu eingerichtet, einen Rückkopplungspfad vom Ausgabeanschluss der Vergleichsschaltung 406 und dem Knoten Nd3 bereitzustellen.
  • Die Detektionsschaltung 408 wird dazu eingerichtet, die Spannung DL des Knotens Nd3 einzustellen. In einigen Ausführungsformen wird die Detektionsschaltung 408 dazu eingerichtet, die Spannung DL des Knotens Nd3 gleich einer Spannung des Ausgabesignals SA OUT1 einzurichten, wenn die Detektionsschaltung 408 aktiviert oder eingeschaltet wird. Mit anderen Worten wird die Detektionsschaltung 408 dazu eingerichtet, das Ausgabesignal SA OUT1 zwischenzuspeichern, wenn die Detektionsschaltung 408 aktiviert oder eingeschaltet wird. In einigen Ausführungsformen wird die Detektionsschaltung 408 an einem Endpunkt der Speicherschaltung 100 angeordnet und wird auch als Leseendpunkt-Detektionsschaltung bezeichnet.
  • Die Detektionsschaltung 408 schließt ein Nicht-Gatter I1 und einen PMOS-Transistor P1 ein.
  • Ein Eingabeanschluss des Nicht-Gatters I1 wird mit dem Ausgabeanschluss der Vergleichsschaltung 406 gekoppelt. Der Eingabeanschluss des Nicht-Gatters I1 wird dazu eingerichtet, das Ausgabesignal SA_OUT1 von der Vergleichsschaltung 406 zu empfangen.
  • Ein Ausgabeanschluss des Nicht-Gatters I1 wird mit dem Gate-Anschluss des PMOS-Transistors P1 gekoppelt. Der Ausgabeanschluss des Nicht-Gatters I1 wird zum Ausgeben eines Signals SOB1 (auch als „invertiertes Ausgabesignal“ bezeichnet) eingerichtet. In einigen Ausführungsformen wird das Signal SOB1 von dem Ausgabesignal SA OUT1 invertiert und umgekehrt.
  • Ein Gate-Anschluss des PMOS-Transistors P1 wird dazu eingerichtet, das Signal SOB1 zu empfangen. Ein Source-Anschluss des PMOS-Transistors P1 wird mit einem Spannungsversorgungsknoten VDDN gekoppelt. Der Spannungsversorgungsknoten VDDN weist eine Versorgungsspannung VDD auf. Die Spannung VDD unterscheidet sich von der Referenzspannung VSS. Ein Drain-Anschluss des PMOS-Transistors P1 wird mit dem Knoten Nd3, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406, dem ersten Ende der Stromquelle 404 und der Speicherzelle 402 gekoppelt.
  • In einigen Ausführungsformen wird das Signal SOB1 dazu eingerichtet, zu bewirken, dass der PMOS-Transistor P1 aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet) wird. In einigen Ausführungsformen, wenn der PMOS-Transistor P1 als Reaktion auf das Signal SOB1 ausgeschaltet wird, wird der Knoten Nd3 nicht elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt. In einigen Ausführungsformen, wenn der PMOS-Transistor P1 als Reaktion auf das Signal SOB1 eingeschaltet wird, wird der Knoten Nd3 elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt, und der Knoten Nd3 wird dazu eingerichtet, die Versorgungsspannung VDD zu empfangen.
  • Als veranschaulichendes Beispiel weist der Widestand R1 einen hochohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 0 zu speichern. Während einer Leseoperation der Speicherzelle 402 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, sodass der NMOS-Transistor N1 eingeschaltet wird und der Widerstand R1 durch den NMOS-Transistor N1 mit mindestens dem Knoten Nd3 elektrisch gekoppelt wird. Da der NMOS-Transistor N1 eingeschaltet wird, ist die Spannung der Wortleitung WL, die an die Speicherzelle 402 angelegt wird, ausreichend, um zu bewirken, dass der Zellenstrom Icell durch den Widerstand R1 und mindestens zu dem Knoten ND3 fließt. Die Spannung der Wortleitung wird durch den Wortleitungstreiber 110AC (1) angelegt.
  • Da jedoch der Widerstand von R1 hoch ist, ist der Zellenstrom Icell geringer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist geringer als die Referenzspannung VREF, und die Vergleichsschaltung wird dazu eingerichtet, ein Ausgabesignal SA OUT1, das eine logische 0 aufweist, zu erzeugen. Somit wird die Vergleichsschaltung 406 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem hochohmigen Zustand (z. B. „0“) assoziiert sind, zu erfassen, und der Erfassungsverstärker (z. B. die Vergleichsschaltung 406) gibt die Daten (z. B. „0“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA OUT1 aus.
  • Das Nicht-Gatter I1 erzeugt ein invertiertes Ausgabesignal (z. B. Signal SOB1) mit einer logischen 1 als Reaktion darauf, dass das Signal SA OUT1 eine logische 0 ist. Als Reaktion darauf, dass das Signal SOB1 eine logische 1 ist, wird der PMOS-Transistor P1 ausgeschaltet und der Knoten Nd3 wird nicht elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt.
  • In einigen Ausführungsformen werden die NMOS-Transistoren (z. B. ähnlich wie NMOS-Transistor N1) nicht ausgewählter Speicherzellen (z. B. nicht ausgewählte Speicherzelle 220b aus 2) während einer Leseoperation ausgeschaltet, indem das Auswahlsignal SEL eine logische 0 ist.
  • Als veranschaulichendes Beispiel weist der Widerstand R1 einen niederohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 1 zu speichern. Während einer Leseoperation der Speicherzelle 402 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, und die Spannung der Wortleitung WL wird an die Speicherzelle 402 angelegt, ähnlich wie bei den vorstehend erörterten Leseoperationen „0“, die der Kürze halber weggelassen werden.
  • Der Zellenstrom Icell fließt durch den Widerstand R1 und mindestens zu dem Knoten Nd3. Da jedoch der Widerstand von R1 gering ist, ist der Zellenstrom Icell größer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist größer als die Referenzspannung VREF, und die Vergleichsschaltung wird dazu eingerichtet, ein Ausgabesignal SA OUT1, das eine logische 1 aufweist, zu erzeugen. Somit wird die Vergleichsschaltung 406 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem niederohmigen Zustand (z. B. „1“) assoziiert sind, zu erfassen, und der Erfassungsverstärker (z. B. die Vergleichsschaltung 406) gibt die Daten (z. B. „1“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA OUT1 aus.
  • Das Nicht-Gatter I1 erzeugt ein invertiertes Ausgabesignal (z. B. Signal SOB1) mit einer logischen 0 als Reaktion darauf, dass das Signal SA_OUT1 eine logische 1 ist. Als Reaktion darauf, dass das Signal SOB1 eine logische 0 ist, wird der PMOS-Transistor P1 eingeschaltet und der Knoten Nd3 wird elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt.
  • Als Reaktion darauf, dass der Knoten Nd3 elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt wird, entspricht die Spannung DL des Knotens Nd3 der Versorgungsspannung VDD. In einigen Ausführungsformen entspricht die Versorgungsspannung VDD der Spannung des Auswahlsignals SEL, wodurch die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 auf 0 Volt eingestellt wird. Als Reaktion darauf, dass die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 0 Volt beträgt, wird der NMOS-Transistor N1 ausgeschaltet und der Widerstand R1 vom Knoten Nd3 entkoppelt, wodurch der Zellenstrom Icell auf 0 eingestellt wird. Als Reaktion darauf, dass der Zellenstrom Icell 0 beträgt, ist die Schaltung 400 noch dazu in der Lage, die gespeicherten Daten (logische 1) auf der Speicherzelle 402 richtig zu lesen, während gleichzeitig Energie eingespart wird und Spannungsabfälle auf der Wortleitung WL verringert werden.
  • Andere Konfigurationen der Detektionsschaltung 408 oder Arten von Schaltungen in der Detektionsschaltung 408 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 400 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 5 ist ein Schaltbild einer Schaltung 500 gemäß einigen Ausführungsformen.
  • Die Schaltung 500 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 500 schließt eine Speicherzelle 402, eine Stromquelle 404, eine Vergleichsschaltung 406 und eine Detektionsschaltung 508 ein.
  • Die Schaltung 500 ist eine Ausführungsform der Schaltung 400 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Im Vergleich zur Schaltung 400 aus 4 ersetzt die Detektionsschaltung 508 aus 5 die Detektionsschaltung 408, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Die Detektionsschaltung 508 wird mit dem Knoten Nd3, der Speicherzelle 402, dem ersten Ende der Stromquelle 404, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406 und dem Ausgabeanschluss der Vergleichsschaltung 406 gekoppelt.
  • In einigen Ausführungsformen wird die Detektionsschaltung 508 dazu eingerichtet, einen Rückkopplungspfad vom Ausgabeanschluss der Vergleichsschaltungs 406 und mindestens dem Knoten Nd3 bereitzustellen. In einigen Ausführungsformen wird die Detektionsschaltung 508 dazu eingerichtet, Daten, die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA_OUT zwischenzuspeichern. In einigen Ausführungsformen wird die Detektionsschaltung 508 dazu eingerichtet, das Ausgabesignal SA_OUT als Reaktion auf ein Signal C1 von der Vergleichsschaltung 406 zwischenzuspeichern. In einigen Ausführungsformen werden die Detektionsschaltungen 508 und 608 (6) auch als Leseendpunktdetektionsschaltungen bezeichnet.
  • Die Detektionsschaltung 508 schließt einen NMOS-Transistor N2 und ein Flipflop 510 ein.
  • Ein Gate-Anschluss des NMOS-Transistors N2 wird mit einem Ausgabeanschluss des Flipflops 510 gekoppelt. Der Gate-Anschluss des NMOS-Transistors N2 wird dazu eingerichtet, das Signal SOB zu empfangen. In einigen Ausführungsformen entspricht das Signal SOB dem Signal SOB1 aus 4. Ein Source-Anschluss des NMOS-Transistors N2 wird mit dem ersten Ende der Stromquelle 404 gekoppelt. Ein Drain-Anschluss des NMOS-Transistors N2 wird mit dem Knoten Nd3, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406 und der Speicherzelle 402 gekoppelt.
  • In einigen Ausführungsformen wird das Signal SOB dazu eingerichtet, zu bewirken, dass der NMOS-Transistor N2 aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet) wird. In einigen Ausführungsformen wird, wenn der NMOS-Transistor N2 als Reaktion auf das Signal SOB ausgeschaltet wird, der Knoten Nd3 nicht elektrisch mit dem ersten Ende der Stromquelle 404 gekoppelt und der Zellenstrom Icell ist 0. In einigen Ausführungsformen wird der Knoten Nd3 elektrisch mit dem ersten Ende der Stromquelle 404 gekoppelt, wenn der NMOS-Transistor N2 als Reaktion auf das Signal SOB eingeschaltet wird.
  • Das Flipflop 510 wird zwischen den Ausgabeanschluss der Vergleichsschaltung 406 und den Gate-Anschluss des NMOS-Transistors N2 gekoppelt. In einigen Ausführungsformen wird das Flipflop 510 getriggert und dazu eingerichtet, das Ausgabesignal SA_OUT als Reaktion auf ein Signal C1 von der Vergleichsschaltung 406 zwischenzuspeichern. Das Signal C1 entspricht dem Ausgabesignal SA_OUT1 aus 4.
  • Das Flipflop 510 wird dazu eingerichtet, das Signal C1, ein Rücksetzsignal RESET und ein Datensignal IN1 zu empfangen. Das Flipflop 510 wird dazu eingerichtet, das Ausgabesignal SA_OUT und das Ausgabesignal SOB als Reaktion auf das Signal C1, das Rücksetzsignal RESET und/oder das Datensignal IN1 zu erzeugen.
  • Das Flipflop 510 ist ein DQ-Flipflop. In einigen Ausführungsformen schließt das Flipflop 510 ein SR-Flipflop, ein T-Flipflop, ein JK-Flipflop oder dergleichen ein. Andere Arten von Flipflops oder Konfigurationen von mindestens Flipflop 510 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Das Flipflop 510 weist einen Takteingabeanschluss CLK, einen Dateneingabeanschluss D, einen Rücksetzanschluss Reset, einen ersten Ausgabeanschluss Q und einen zweiten Ausgabeanschluss QB auf.
  • Der Takteingabeanschluss CLK wird mit dem Ausgabeanschluss der Vergleichsschaltung 406 gekoppelt. Der Takteingabeanschluss CLK wird dazu eingerichtet, das Signal C1 von der Vergleichsschaltung 406 zu empfangen. In einigen Ausführungsformen ist das Flipflop 510 ein positiv flankengesteuertes Flipflop, und ein Übergang des Signals C1 von einer logischen 0 zu einer logischen 1 bewirkt, dass das Flipflop 510 das Datensignal IN1, das an dem Dateneingabeanschluss D empfangen wird, zwischenspeichert. In einigen Ausführungsformen ist das Flipflop 510 ein negativ flankengesteuertes Flipflop.
  • Der Dateneingabeanschluss D wird dazu eingerichtet, ein Datensignal IN1 zu empfangen. Das Datensignal IN1 ist eine logische 1. In einigen Ausführungsformen ist das Datensignal IN1 eine logische 0. Der Dateneingabeanschluss D wird mit einer Quelle (nicht gezeigt) des Datensignals IN1 gekoppelt. In einigen Ausführungsformen wird der Dateneingabeanschluss D mit dem Spannungsversorgungsknoten VDDN gekoppelt.
  • Der erste Ausgabeanschluss Q wird dazu eingerichtet, das Ausgabesignal SA OUT auszugeben.
  • Der zweite Ausgabeanschluss QB wird mit dem Gate-Anschluss des NMOS-Transistors N2 gekoppelt. Der zweite Ausgabeanschluss QB wird zum Ausgeben des Ausgabesignals SOB (auch als „invertiertes Ausgabesignal“ bezeichnet) eingerichtet. In einigen Ausführungsformen wird das Signal SOB von dem Ausgabesignal SA OUT invertiert und umgekehrt.
  • Der Rücksetzanschluss Reset wird zum Empfangen eines Rücksetzsignals RESET eingerichtet. Der Rücksetzanschluss Reset wird mit einer Quelle (nicht gezeigt) des Rücksetzsignals RESET gekoppelt. In einigen Ausführungsformen wird das Rücksetzsignal RESET dazu eingerichtet, das Flipflop 510 zurückzusetzen. In einigen Ausführungsformen wird das Flipflop 510 als Reaktion darauf, dass das Rücksetzsignal RESET eine logische 1 ist, zurückgesetzt. In einigen Ausführungsformen ignoriert das Flipflop 510 als Reaktion darauf, dass das Flipflop 510 zurückgesetzt wird, das Datensignal IN1, das am Dateneingabeanschluss D empfangen wird, und das Ausgabesignal SA OUT des Flipflops 510 ist eine logische 0. In einigen Ausführungsformen wird das Flipflop 510 als Reaktion darauf, dass das Rücksetzsignal RESET eine logische 0 ist, zurückgesetzt.
  • Als veranschaulichendes Beispiel weist der Widestand R1 einen hochohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 0 zu speichern. Vor einer Leseoperation wird das Flipflop 510 durch das Rücksetzsignal RESET zurückgesetzt, wodurch das Ausgabesignal SA OUT des Flipflops 510 eine logische 0 wird und das Ausgabesignal SOB des Flipflops 510 eine logische 1 wird. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten Nd3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird.
  • Während einer Leseoperation der Speicherzelle 402 aus 5 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, und die Spannung der Wortleitung WL wird an die Speicherzelle 402 angelegt, wodurch der Widerstand R1 elektrisch mit dem Knoten Nd3 gekoppelt wird, ähnlich wie bei den vorstehend erörterten Leseoperationen aus 4, die der Kürze halber weggelassen werden.
  • Der Zellenstrom Icell fließt durch den Widerstand R1 und mindestens zu dem Knoten Nd3. Da jedoch der Widerstand von R1 hoch ist, ist der Zellenstrom Icell geringer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist geringer als die Referenzspannung VREF, und die Vergleichsschaltung 406 wird dazu eingerichtet, das Signal C1, das eine logische 0 aufweist, zu erzeugen. Als Reaktion darauf, dass das Signal C1 eine logische 0 aufweist, wird das Flipflop 510 nicht getriggert, und das Ausgabesignal SA_OUT des Flipflops 510 ist eine logische 0 und das Ausgabesignal SOB ist eine logische 1. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten ND3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird. Somit werden die Vergleichsschaltung 406 und das Flipflop 510 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem hochohmigen Zustand (z. B. „0“) assoziiert sind, zu erfassen, und die Vergleichsschaltung 406 und das Flipflop 510 geben die Daten (z. B. „0“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA OUT aus.
  • Als veranschaulichendes Beispiel weist der Widerstand R1 einen niederohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 1 zu speichern. Vor einer Leseoperation wird das Flipflop 510 durch das Rücksetzsignal RESET zurückgesetzt, wodurch das Ausgabesignal SA OUT des Flipflops 510 eine logische 0 wird und das Ausgabesignal SOB des Flipflops 510 eine logische 1 wird. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten Nd3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird.
  • Während einer Leseoperation der Speicherzelle 402 aus 5 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, und die Spannung der Wortleitung WL wird an die Speicherzelle 402 angelegt, wodurch der Widerstand R1 elektrisch mit dem Knoten Nd3 gekoppelt wird, ähnlich wie bei den vorstehend erörterten Leseoperationen aus 4, die der Kürze halber weggelassen werden.
  • Der Zellenstrom Icell fließt durch den Widerstand R1 und mindestens zu dem Knoten Nd3. Da jedoch der Widerstand von R1 gering ist, ist der Zellenstrom Icell größer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist größer als die Referenzspannung VREF, und die Vergleichsschaltung 406 wird dazu eingerichtet, das Signal C1 dazu zu veranlassen, von einer logischen 0 zu einer logischen 1 überzugehen. Als Reaktion darauf, dass das Signal C1 von einer logischen 0 zu einer logischen 1 übergeht, wird das Flipflop 510 getriggert, und das Flipflop 510 wird dazu eingerichtet, das Datensignal IN1, das an dem Dateneingabeanschluss D empfangen wird, zwischenzuspeichern. In dieser Ausführungsform ist das Datensignal IN1 eine logische 1, sodass das Ausgabesignal SA_OUT des Flipflops 510 eine logische 1 ist und das Ausgabesignal SOB eine logische 0 ist. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 0 ist, wird der NMOS-Transistor N2 ausgeschaltet, wodurch der Knoten Nd3 und das erste Ende der Stromquelle 404 entkoppelt werden. Der Zellenstrom Icell wird als Reaktion darauf, dass der Knoten Nd3 und das erste Ende der Stromquelle 404 voneinander entkoppelt werden, auf 0 gesetzt. Als Reaktion darauf, dass der Zellenstrom Icell 0 beträgt, ist die Schaltung 500 noch dazu in der Lage, die gespeicherten Daten (logische 1) auf der Speicherzelle 402 richtig zu lesen, während gleichzeitig Energie eingespart wird und Spannungsabfälle auf der Wortleitung WL verringert werden. Somit werden die Vergleichsschaltung 406 und das Flipflop 510 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem niederohmigen Zustand (z. B. „1“) assoziiert sind, zu erfassen, und die Vergleichsschaltung 406 und das Flipflop 510 geben die Daten (z. B. „1“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA_OUT aus.
  • Andere Konfigurationen der Detektionsschaltung 508 oder Arten von Schaltungen in der Detektionsschaltung 508 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 500 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 6 ist ein Schaltbild einer Schaltung 600 gemäß einigen Ausführungsformen.
  • Die Schaltung 600 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 600 schließt eine Speicherzelle 402, eine Stromquelle 404, eine Vergleichsschaltung 406 und eine Detektionsschaltung 608 ein.
  • Die Schaltung 600 ist eine Ausführungsform der Schaltung 400 aus 4 und der Schaltung 500 aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Im Vergleich zur Schaltung 500 aus 5 ersetzt die Detektionsschaltung 608 aus 6 die Detektionsschaltung 508, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Die Detektionsschaltung 608 ist eine Ausführungsform der Detektionsschaltung 408 aus 4 und der Detektionsschaltung 508 aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Beispielsweise ist die Detektionsschaltung 608 in einigen Ausführungsformen eine Mischung aus der Detektionsschaltung 408 und der Detektionsschaltung 508.
  • Im Vergleich zu Detektionsschaltung 508 aus 5 schließt die Detektionsschaltung 608 aus 6 ferner einen PMOS-Transistor P2 ein, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen. In einigen Ausführungsformen ähnelt der PMOS-Transistor P2 dem PMOS-Transistor P1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Detektionsschaltung 608 schließt einen NMOS-Transistor N2, ein Flipflop 510 und einen PMOS-Transistor P2 ein.
  • Das Flipflop 510 wird zwischen den Ausgabeanschluss der Vergleichsschaltung 406, den Gate-Anschluss des NMOS-Transistors N2 und einen Gate-Anschluss des PMOS-Transistors P2 gekoppelt. Der zweite Ausgabeanschluss QB wird mit dem Gate-Anschluss des NMOS-Transistors N2 und dem Gate-Anschluss des PMOS-Transistors P2 gekoppelt.
  • Ein Gate-Anschluss des PMOS-Transistors P2 wird mit dem zweiten Ausgabeanschluss QB gekoppelt. Ein Gate-Anschluss des PMOS-Transistors P2 wird dazu eingerichtet, das Signal SOB zu empfangen. Ein Source-Anschluss des PMOS-Transistors P2 wird mit einem Spannungsversorgungsknoten VDDN gekoppelt. Der Spannungsversorgungsknoten VDDN weist eine Versorgungsspannung VDD auf. Ein Drain-Anschluss des PMOS-Transistors P2 wird mit dem Knoten Nd3, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406, dem ersten Ende der Stromquelle 404 und der Speicherzelle 402 gekoppelt. Der Betrieb des PMOS-Transistors P2 ist ähnlich wie der Betrieb des PMOS-Transistors P1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Als veranschaulichendes Beispiel weist der Widestand R1 einen hochohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 0 zu speichern. Vor einer Leseoperation wird das Flipflop 510 durch das Rücksetzsignal RESET zurückgesetzt, wodurch das Ausgabesignal SA OUT des Flipflops 510 eine logische 0 wird und das Ausgabesignal SOB des Flipflops 510 eine logische 1 wird. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten Nd3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird, und der PMOS-Transistor P2 wird ausgeschaltet, wodurch der Knoten Nd3 und der Versorgungsspannungsknoten VDDN entkoppelt werden.
  • Während einer Leseoperation der Speicherzelle 402 aus 5 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, und die Spannung der Wortleitung WL wird an die Speicherzelle 402 angelegt, wodurch der Widerstand R1 elektrisch mit dem Knoten Nd3 gekoppelt wird, ähnlich wie bei den vorstehend erörterten Leseoperationen aus 4, die der Kürze halber weggelassen werden.
  • Der Zellenstrom Icell fließt durch den Widerstand R1 und mindestens zu dem Knoten Nd3. Da jedoch der Widerstand von R1 hoch ist, ist der Zellenstrom Icell geringer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist geringer als die Referenzspannung VREF, und die Vergleichsschaltung 406 wird dazu eingerichtet, das Signal C1, das eine logische 0 aufweist, zu erzeugen. Als Reaktion darauf, dass das Signal C1 eine logische 0 aufweist, wird das Flipflop 510 nicht getriggert, und das Ausgabesignal SA_OUT des Flipflops 510 ist eine logische 0 und das Ausgabesignal SOB ist eine logische 1. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten Nd3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird, und der PMOS-Transistor P2 wird ausgeschaltet, wodurch der Knoten Nd3 und der Versorgungsspannungsknoten VDDN entkoppelt werden. Somit werden die Vergleichsschaltung 406 und das Flipflop 510 aus 6 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem hochohmigen Zustand (z. B. „0“) assoziiert sind, zu erfassen, und die Vergleichsschaltung 406 und das Flipflop 510 aus 6 geben die Daten (z. B. „0“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA OUT aus.
  • Als veranschaulichendes Beispiel weist der Widerstand R1 einen niederohmigen Zustand auf, wenn die Speicherzelle 402 dazu eingerichtet wird, eine logische 1 zu speichern. Vor einer Leseoperation wird das Flipflop 510 durch das Rücksetzsignal RESET zurückgesetzt, wodurch das Ausgabesignal SA OUT des Flipflops 510 eine logische 0 wird und das Ausgabesignal SOB des Flipflops 510 eine logische 1 wird. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 1 ist, wird der NMOS-Transistor N2 eingeschaltet, wodurch der Knoten Nd3 mit dem ersten Ende der Stromquelle 404 gekoppelt wird, der PMOS-Transistor P2 wird ausgeschaltet, wodurch der Knoten Nd3 und der Versorgungsspannungsknoten VDDN entkoppelt werden.
  • Während einer Leseoperation der Speicherzelle 402 aus 5 ist das Auswahlsignal SEL der Speicherzelle 402 eine logische 1, und die Spannung der Wortleitung WL wird an die Speicherzelle 402 angelegt, ähnlich wie bei den vorstehend erörterten Leseoperationen aus 4, die der Kürze halber weggelassen werden.
  • Der Zellenstrom Icell fließt durch den Widerstand R1 und mindestens zu dem Knoten Nd3. Da jedoch der Widerstand von R1 gering ist, ist der Zellenstrom Icell größer als der Referenzstrom IREF, und die Spannung DL des Knotens Nd3 ist größer als die Referenzspannung VREF, und die Vergleichsschaltung 406 wird dazu eingerichtet, das Signal C1 dazu zu veranlassen, von einer logischen 0 zu einer logischen 1 überzugehen. Als Reaktion darauf, dass das Signal C1 von einer logischen 0 zu einer logischen 1 übergeht, wird das Flipflop 510 getriggert, und das Flipflop 510 wird dazu eingerichtet, das Datensignal IN1, das an dem Dateneingabeanschluss D empfangen wird, zwischenzuspeichern. In dieser Ausführungsform ist das Datensignal IN1 eine logische 1, sodass das Ausgabesignal SA OUT des Flipflops 510 eine logische 1 ist und das Ausgabesignal SOB eine logische 0 ist. Als Reaktion darauf, dass das Ausgabesignal SOB eine logische 0 ist, wird der NMOS-Transistor N2 ausgeschaltet, wodurch der Knoten Nd3 und das erste Ende der Stromquelle 404 voneinander entkoppelt werden, und der PMOS-Transistor P2 wird eingeschaltet, wodurch der Knoten Nd3 und der Versorgungsspannungsknoten VDDN miteinander gekoppelt werden.
  • Als Reaktion darauf, dass der Knoten Nd3 und das erste Ende der Stromquelle 404 voneinander entkoppelt werden, wird der Strompfad unterbrochen und der Zellenstrom Icell auf 0 eingestellt.
  • Als Reaktion darauf, dass der Knoten Nd3 elektrisch mit dem Spannungsversorgungsknoten VDDN gekoppelt wird, entspricht die Spannung DL des Knotens Nd3 der Versorgungsspannung VDD und der Spannung des Auswahlsignals SEL, wodurch die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 auf 0 Volt eingestellt wird. Als Reaktion darauf, dass die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 0 Volt beträgt, wird der NMOS-Transistor N1 ausgeschaltet und der Widerstand R1 vom Knoten Nd3 entkoppelt, wodurch der Zellenstrom Icell auf 0 eingestellt wird.
  • Folglich wird, als Reaktion darauf, dass der Knoten Nd3 und das erste Ende der Stromquelle 404 voneinander entkoppelt werden und der NMOS-Transistor N1 ausgeschaltet wird, der Zellenstrom Icell auf 0 eingestellt.
  • Als Reaktion darauf, dass der Zellenstrom Icell 0 beträgt, ist die Schaltung 600 noch dazu in der Lage, die gespeicherten Daten (logische 1) auf der Speicherzelle 402 richtig zu lesen, während gleichzeitig Energie eingespart wird und Spannungsabfälle auf der Wortleitung WL verringert werden. Somit werden die Vergleichsschaltung 406 und das Flipflop 510 aus 6 in diesem nicht beschränkenden Beispiel dazu eingerichtet, Daten, die mit dem Widerstand R1 in einem niederohmigen Zustand (z. B. „1“) assoziiert sind, zu erfassen, und die Vergleichsschaltung 406 und das Flipflop 510 aus 6 geben die Daten (z. B. „1“), die auf der Speicherzelle 402 gespeichert sind, als das Ausgabesignal SA_OUT aus.
  • Andere Konfigurationen der Detektionsschaltung 608 oder Arten von Schaltungen in der Detektionsschaltung 608 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 600 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 7A ist ein Schaltbild einer Schaltung 700 gemäß einigen Ausführungsformen.
  • 7B ist ein Schaltbild eines Abschnitts 700B der Schaltung 700 aus 7A gemäß einigen Ausführungsformen.
  • 7C ist ein Schaltbild eines Abschnitts 700C der Schaltung 700 aus 7A gemäß einigen Ausführungsformen.
  • Der Abschnitt 700B ist die Schaltung 700 vor dem Zwischenspeichern des Ausgabesignals SA_OUT während einer Leseoperation „1“, und der Abschnitt 700B wird zur Einfachheit der Veranschaulichung mit einer helleren Schattierung als andere Abschnitte der Schaltung 700 gezeigt.
  • Der Abschnitt 700C ist die Schaltung 700 nach dem Zwischenspeichern des Ausgabesignals SA OUT während einer Leseoperation „1“, und der Abschnitt 700C wird zur Einfachheit der Veranschaulichung mit einer helleren Schattierung als andere Abschnitte der Schaltung 700 gezeigt.
  • Die Schaltung 700 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der BL-Auswahlschaltung 110BS aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 700 ist eine Ausführungsform der Schaltung 200 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel ist die Schaltung 700 eine Ausführungsform der Speicherzelle 220a1, der Leseschaltung 204a und des Multiplexers 212a aus 2, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Die Schaltung 700 ist eine Ausführungsform der Schaltung 500 aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Im Vergleich zur Schaltung 500 aus 5 schließt die Schaltung 700 ferner einen NMOS-Transistor 702, einen Pegelumsetzer 704, ein NAND-Logikgatter 706 und einen PMOS-Transistor 708 ein, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen. Im Vergleich zur Schaltung 500 aus 5 ersetzt die Speicherzelle 300 die Speicherzelle 402, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Der NMOS-Transistor 702 ist ein Rücksetzschalter, der dazu eingerichtet wird, eine Spannung der globalen Bitleitung GBL als Reaktion auf ein Rücksetzdatenleitungssignal RST_DL zurückzusetzen.
  • Ein Gate-Anschluss des NMOS-Transistors 702 wird dazu eingerichtet, ein Rücksetzdatenleitungssignal RST DL zu empfangen. Der Gate-Anschluss des NMOS-Transistors 702 wird mit einer Quelle des Rücksetzdatenleitungssignals RST DL gekoppelt. In einigen Ausführungsformen entspricht das Rücksetzdatenleitungssignal RST DL dem Puls-PDC-Signal aus 14 bis 15. Ein Source-Anschluss des NMOS-Transistors 702 wird mit dem Referenzspannungsversorgungsknoten VSSN gekoppelt. Der Referenzspannungsversorgungsknoten VSSN weist eine Versorgungsspannung VSS auf. Ein Drain-Anschluss des NMOS-Transistors 702 wird mit dem Knoten Nd3, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 406, dem Drain-Anschluss des NMOS-Transistors N2 und dem Source-Anschluss des NMOS-Transistors N1 gekoppelt.
  • Der NMOS-Transistor 702 ist ein Rücksetzschalter, der dazu eingerichtet wird, eine Spannung der globalen Bitleitung GBL als Reaktion auf das Rücksetzdatenleitungssignal RST DL zurückzusetzen. Die Schaltung 700 wird mit einer äquivalenten Kapazität CDL der globalen Bitleitung BL gezeigt. In einigen Ausführungsformen wird die Spannung auf der globalen Bitleitung GBL in der Kapazität CDL der globalen Bitleitung BL gespeichert.
  • In einigen Ausführungsformen wird das Rücksetzdatenleitungssignal RST_DL dazu eingerichtet, zu bewirken, dass der NMOS-Transistor 702 aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet) wird. In einigen Ausführungsformen wird der NMOS-Transistor 702 dazu eingerichtet, die globale Bitleitung GBL auf die Referenzspannung VSS zu entladen, wenn der NMOS-Transistor 702 als Reaktion auf das Rücksetzdatenleitungssignal RST_DL eingeschaltet wird. In einigen Ausführungsformen entlädt der NMOS-Transistor 702 die globale Bitleitung GBL nicht, wenn der NMOS-Transistor 702 als Reaktion auf das Rücksetzdatenleitungssignal RST_DL ausgeschaltet wird.
  • Der Pegelumsetzer 704 wird mit dem zweiten Ausgabeanschluss des Flipflops 510, dem Gate-Anschluss des NMOS-Transistors N2 und dem invertierenden Eingabeanschluss des NAND-Logikgatters 706 gekoppelt.
  • Ein Eingabeanschluss des Pegelumsetzers 704 wird mit dem zweiten Ausgabeanschluss des Flipflops 510 und dem Gate-Anschluss des NMOS-Transistors N2 gekoppelt. Ein Ausgabeanschluss des Pegelumsetzers 704 wird mit dem invertierenden Eingabeanschluss des NAND-Logikgatters 706 gekoppelt.
  • Die Pegelumsetzerschaltung 704 wird dazu eingerichtet, mindestens das Ausgabesignal SA_OUTb zu empfangen. Das Ausgabesignal SA_OUTb entspricht dem Signal SOB aus 5 bis 6. Die Pegelumsetzerschaltung 704 ist eine Pegelumsetzerschaltung, die dazu eingerichtet wird, das Ausgabesignal SA OUTb von der VDD-Spannungsdomäne zu einer VDDM-Spannungsdomäne umzusetzen und somit das Ausgabesignal SA OUTbLS zu erzeugen. In einigen Ausführungsformen wird der Pegelumsetzer 704 nicht in Schaltung 700 eingeschlossen, wenn die Schaltung mit einer einzelnen Spannungsdomäne arbeitet. In einigen Ausführungsformen unterscheidet sich die VDD-Spannungsdomäne von der VDDM-Spannungsdomäne.
  • In einigen Ausführungsformen weist das Ausgabesignal SA_OUTb eine erste Spannungsschwankung zwischen der Spannung VDD und der Referenzspannung VSS auf. In einigen Ausführungsformen weist das Ausgabesignal SA_OUTb eine zweite Spannungsschwankung zwischen der Spannung VDDM und der Referenzspannung VSS auf.
  • Das NAND-Logikgatter 706 wird mit dem Pegelumsetzer 704, dem NMOS-Transistor N1 und dem PMOS-Transistor 708 gekoppelt.
  • Das NAND-Logikgatter 706 wird dazu eingerichtet, das Signal SAOUT_LATB als Reaktion auf das Freigabesignal EN_RD und eine invertierte Version (z. B. eine pegelverschobene Version des Ausgabesignals SA_OUT) des Ausgabesignals SA OUTbLS zu erzeugen.
  • Ein invertierender Eingabeanschluss des NAND-Logikgatters 706 wird mit dem Ausgabeanschluss des Pegelumsetzers 704 gekoppelt, und ein nichtinvertierender Eingabeanschluss des NAND-Logikgatters 706 wird mit dem Gate-Anschluss des NMOS-Transistors N1 und der Quelle des Freigabesignals EN RD gekoppelt.
  • Der invertierende Eingabeanschluss des NAND-Logikgatters 706 wird dazu eingerichtet, das Ausgabesignal SA OUTbLS zu empfangen und eine invertierte Version (z. B. eine pegelverschobene Version des Ausgabesignals SA OUT) des Ausgabesignals SA OUTbLS für das NAND-Logikgatter 706 zu erzeugen. In einigen Ausführungsformen entspricht der invertierende Eingabeanschluss des NAND-Logikgatters 706 einem Nicht-Gatter (nicht gezeigt). Der nichtinvertierte Eingabeanschluss des NAND-Logikgatters 706 wird dazu eingerichtet, das Freigabesignal EN RD zu empfangen. In einigen Ausführungsformen entspricht das Freigabesignal EN_RD dem Auswahlsignal SEL aus 4 bis 6.
  • Der Ausgabeanschluss des NAND-Logikgatters 706 wird dazu eingerichtet, das Signal SAOUT_LATB auszugeben.
  • Der PMOS-Transistor 708 wird dazu eingerichtet, das Ausgabesignal SAOUT_LATB zu empfangen. In einigen Ausführungsformen wird der PMOS-Transistor 708 dazu eingerichtet, die Spannung der globalen Bitleitung GBL als Reaktion auf das Ausgabesignal SAOUT_LATB auf die Spannung VDD einzustellen.
  • In einigen Ausführungsformen ist der PMOS-Transistor 708 eine Ausführungsform des Multiplexers 212a aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Ein Gate-Anschluss des PMOS Transistors 708 wird mit dem Ausgabeanschluss des NAND-Logikgatters 706 gekoppelt. Ein Gate-Anschluss des PMOS-Transistors 708 wird dazu eingerichtet, das Ausgabesignal SAOUT_LATB zu empfangen. Ein Source-Anschluss des PMOS-Transistors 708 wird mit einem Spannungsversorgungsknoten VDDN gekoppelt. Der Spannungsversorgungsknoten VDDN weist eine Versorgungsspannung VDD auf. Ein Drain-Anschluss des PMOS-Transistors 708 wird mit der globalen Bitleitung GBL, dem Drain-Anschluss des NMOS-Transistors N1 und/oder der Speicherzelle 300 oder 402 gekoppelt.
  • In einigen Ausführungsformen wird das Ausgabesignal SAOUT_LATB dazu eingerichtet, zu bewirken, dass der PMOS-Transistor 708 aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet) wird. In einigen Ausführungsformen wird der PMOS-Transistor 708 dazu eingerichtet, die globale Bitleitung GBL auf die Versorgungsspannung VDD zu ziehen, wenn der PMOS-Transistor 708 als Reaktion auf das Ausgabesignal SAOUT_LATB eingeschaltet wird. In einigen Ausführungsformen zieht der PMOS-Transistor 708 die globale Bitleitung GBL nicht auf die Versorgungsspannung VDD, wenn der PMOS-Transistor 708 als Reaktion auf das Ausgabesignal SAOUT_LATB ausgeschaltet wird.
  • Weitere Details zum Betrieb der Schaltung 700 werden nachstehend in 8 beschrieben.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 700 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 8 ist ein Zeitdiagramm 800 von Wellenformen einer Schaltung, z. B. der Schaltung 700 aus 7A bis 7C, gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 8 ein Zeitdiagramm 800 von Wellenformen von mindestens Schaltung 400 bis 600 aus 4 bis 6 gemäß einigen Ausführungsformen.
  • Vor Zeitpunkt T0 ist der Zellenstrom Icell 0 und das Ausgabesignal SA OUT ist eine logische 0.
  • Zum Zeitpunkt T1 geht das Signal EN RD von einer logischen 0 zu einer logischen 1 über, wodurch der NMOS-Transistor N1 eingeschaltet wird. Als Reaktion auf das Einschalten des NMOS-Transistors N1 wird der Knoten Nd3 elektrisch mit der Speicherzelle 400 oder 402 gekoppelt, und der Zellenstrom Icell geht auf einen Wert über, der größer ist als der Referenzstrom IREF, da die Speicherzelle 300 oder 402 einen niederohmigen Zustand aufweist (z. B. eine logische 1 speichert), wie vorstehend in 4 bis 5 beschrieben.
  • Zum Zeitpunkt T1 geht das Rücksetzdatenleitungssignal RST DL von einer logischen 0 zu einer logischen 1 über, wodurch der NMOS-Transistor 702 eingeschaltet wird. Als Reaktion auf das Einschalten des NMOS-Transistors 702 wird die globale Bitleitung GBL auf die Referenzspannung VSS entladen, und da der NMOS-Transistor N1 eingeschaltet wird, wird die Spannung VDL vom Knoten Nd3 ebenfalls auf Referenzspannung VSS entladen. In einigen Ausführungsformen wird die Zeit zwischen T1 und T2 auch als ein Zurücksetzen der Spannung VDL des Knotens Nd3 bezeichnet.
  • Zum Zeitpunkt T2 geht das Rücksetzdatenleitungssignal RST DL von einer logischen 1 zu einer logischen 0 über, wodurch der NMOS-Transistor 702 ausgeschaltet wird. Als Reaktion auf das Ausschalten des NMOS-Transistors 702 werden die globale Bitleitung GBL und die Spannung VDL des Knotens Nd3 nicht mehr auf die Referenzspannung VSS entladen.
  • Zum Zeitpunkt T2 beginnt die Spannung VDL des Knotens Nd3 auf eine Spannung VDD der logischen 1 zu steigen, da der NMOS-Transistor 702 ausgeschaltet wird. Zum Zeitpunkt T2 ist der Zellenstrom Icell größer als der Referenzstrom IREF.
  • Zum Zeitpunkt T3 wird der NMOS-Transistor 702 ausgeschaltet und die Spannung VDL des Knotens Nd3 geht dazu über, größer als die Referenzspannung VREF, die von der Vergleichsschaltung 406 empfangen wird, zu sein. Als Reaktion darauf, dass die Spannung VDL des Knotens Nd3 größer als die Referenzspannung VREF ist, wird das Signal C1, das von der Vergleichsschaltung 406 ausgegeben wird, dazu veranlasst, von einer logischen 0 zu einer logischen 1 überzugehen.
  • Zum Zeitpunkt T4 wird, als Reaktion darauf, dass das Signal C1 von einer logischen 0 zu einer logischen 1 übergeht, das Flipflop 510 getriggert, und das Flipflop 510 wird dazu eingerichtet, das Datensignal IN1 (z. B. logische 1), das an dem Dateneingabeanschluss D empfangen wird, zwischenzuspeichern, und das Ausgabesignal SA OUT des Flipflops 510 geht auf eine logische 1 über, und das Ausgabesignal SA_OUTb geht auf eine logische 0 über.
  • Zum Zeitpunkt T4 wird, als Reaktion darauf, dass das Ausgabesignal SA_OUTb auf eine logische 0 übergeht, der NMOS-Transistor N2 ausgeschaltet, wodurch der Knoten Nd3 und das erste Ende der Stromquelle 404 voneinander entkoppelt werden, wodurch der Referenzstrom IREF und der Zellenstrom Icell auf 0 übergehen.
  • Zum Zeitpunkt T5 wird das Ausgabesignal SAOUT_LATB als Reaktion darauf, dass das Ausgabesignal SA_OUTb auf eine logische 0 übergeht, dazu veranlasst, auf eine logische 0 überzugehen. Als Reaktion darauf, dass das Ausgabesignal SAOUT LATb auf eine logische 0 übergeht, wird der NMOS-Transistor 708 eingeschaltet. Als Reaktion auf das Einschalten des NMOS-Transistors 708 wird die globale Bitleitung GBL zu der Versorgungsspannung VDD gezogen und die Spannung VDL des Knotens Nd3 wird weiter zu der Versorgungsspannung VDD gezogen. Als Reaktion darauf, dass die globale Bitleitung GBL auf der Versorgungsspannung VDD ist, wird die Spannung des Drains des NMOS-Transistors N1 auf VDD eingestellt, wodurch die Gate-zu-Drain-Spannung VGD des NMOS-Transistors N1 auf 0 Volt eingestellt wird. Als Reaktion darauf, dass die Spannung VDL des Knotens Nd3 auf der Versorgungsspannung VDD ist, wird die Spannung des Source des NMOS-Transistors N1 auf VDD eingestellt, wodurch die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 auf 0 Volt eingestellt wird.
  • Als Reaktion darauf, dass die Gate-zu-Source-Spannung VGS des NMOS-Transistors N1 und die Gate-zu-Drain-Spannung VGD des NMOS-Transistors N1 0 Volt betragen, wird der NMOS-Transistor N1 ausgeschaltet, wodurch die Speicherzelle 300 oder 402 von dem Knoten Nd3 entkoppelt wird, wodurch bekräftigt wird, dass der Zellenstrom Icell 0 ist.
  • Als Reaktion darauf, dass der Zellenstrom Icell 0 beträgt, ist die Schaltung 700 noch dazu in der Lage, die gespeicherten Daten (logische 1) auf der Speicherzelle 300 oder 402 richtig zu lesen, während gleichzeitig Energie eingespart wird und Spannungsabfälle auf der Wortleitung WL verringert werden.
  • Andere Zeitdiagramme der Wellenformen der Schaltungen 400 bis 700 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 9 ist ein Schaltbild einer Schaltung 900 gemäß einigen Ausführungsformen.
  • Die Schaltung 900 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 900 ist eine Ausführungsform der Schaltung 400 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Beispielsweise ist die Schaltung 900 eine pseudo-differenzielle Erfassungsschaltung, die ein Paar unsymmetrische Erfassungsverstärker (z. B. Erfassungsverstärker 901a und Erfassungsverstärker 901b) auf differenzielle Weise verwendet.
  • Die Schaltung 900 schließt einen Erfassungsverstärker 901a, einen Erfassungsverstärker 901b und ein Latch 908 ein. Der Erfassungsverstärker 901a und der Erfassungsverstärker 901b werden mit dem Latch 908 gekoppelt.
  • Der Erfassungsverstärker 901a und der Erfassungsverstärker 901b ähneln der Schaltung 400 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Im Vergleich zur Schaltung 400 aus 4 schließt der Erfassungsverstärker 901a und/oder 901b die Detektionsschaltung 408 nicht ein, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Der Erfassungsverstärker 901a schließt eine Speicherzelle 902a, eine Stromquelle 904a und eine Vergleichsschaltung 906a ein. Der Erfassungsverstärker 901b ist ein unsymmetrischer Erfassungsverstärker. Der Erfassungsverstärker 901a wird dazu eingerichtet, die auf der Speicherzelle 902a gespeicherte Daten zu lesen.
  • In einigen Ausführungsformen ähnelt die Speicherzelle 902a der Speicherzelle 402 aus 4, die Stromquelle 904a ähnelt der Stromquelle 404 aus 4, die Vergleichsschaltung 906a ähnelt der Vergleichsschaltung 406 aus 4, der Knoten Nd4a ähnelt dem Knoten Nd3 aus 4, die Spannung DL aus 9 ähnelt der Spannung DL aus 4, das Signal OP OUT ähnelt dem Ausgabesignal SA OUT1 aus 4, der Zellenstrom Ic1a ähnelt dem Zellenstrom Icell aus 4, der Widerstand R2a ähnelt dem Widerstand R1 aus 4, der NMOS-Transistor N3a ähnelt dem NMOS-Transistor N1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zur Schaltung 400 aus 4 wird der Ausgabeanschluss der Vergleichsschaltung 906a nicht elektrisch mit dem Knoten Nd4a, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906a, dem ersten Ende der Stromquelle 904a oder der Speicherzelle 902a gekoppelt oder rückgekoppelt.
  • Der Erfassungsverstärker 901b schließt eine Speicherzelle 902b, eine Stromquelle 904b und eine Vergleichsschaltung 906b ein. Der Erfassungsverstärker 901b ist ein unsymmetrischer Erfassungsverstärker. Der Erfassungsverstärker 901b wird dazu eingerichtet, die auf der Speicherzelle 902b gespeicherte Daten zu lesen.
  • In einigen Ausführungsformen ähnelt die Speicherzelle 902b der Speicherzelle 402 aus 4, die Stromquelle 904b ähnelt der Stromquelle 404 aus 4, die Vergleichsschaltung 906b ähnelt der Vergleichsschaltung 406 aus 4, der Knoten Nd4b ähnelt dem Knoten Nd3 aus 4, die Spannung DLB aus 9 ähnelt der Spannung DL aus 4, das Signal OP_OUTB ähnelt dem Ausgabesignal SA OUT1 aus 4, der Zellenstrom Iclb ähnelt dem Zellenstrom Icell aus 4, der Widerstand R2b ähnelt dem Widerstand R1 aus 4, der NMOS-Transistor N3b ähnelt dem NMOS-Transistor N1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zur Schaltung 400 aus 4 wird der Ausgabeanschluss der Vergleichsschaltung 906b nicht elektrisch mit dem Knoten Nd4b, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906b, dem ersten Ende der Stromquelle 904b oder der Speicherzelle 902b gekoppelt oder rückgekoppelt.
  • In einigen Ausführungsformen werden die Speicherzellen 902a und 902b dazu eingerichtet, komplementäre Datenwerte (logische 0 und logische 1) zu speichern, und die Erfassungsverstärker 901a und 901b werden dazu eingerichtet, komplementäre Datenwerte (logische 0 und logische 1) auf differentielle Weise zu erfassen. In einigen Ausführungsformen wird das Signal OP_OUT von dem Ausgabesignal OP_OUT invertiert und umgekehrt.
  • Das Latch 908 wird mit einem Ausgabeanschluss der Vergleichsschaltung 906a und einem Ausgabeanschluss der Vergleichsschaltung 906b gekoppelt. Das Latch 908 wird dazu eingerichtet, das Signal OP_OUT von dem Ausgabeanschluss der Vergleichsschaltung 906a und das Signal OP_OUTB von dem Ausgabeanschluss der Vergleichsschaltung 906b zu empfangen.
  • Das Latch 908 wird dazu eingerichtet, das Ausgabesignal SA OUT und das Ausgabesignal SA_OUTB als Reaktion auf das Signal OP_OUT und/oder das Signal OP_OUTB zu erzeugen. In einigen Ausführungsformen wird das Latch 908 dazu eingerichtet, das Signal OP OUT oder das Signal OP_OUTB zwischenzuspeichern.
  • In einigen Ausführungsformen ist das Latch 908 ein NAND-SR-Latch. Andere Arten von Latches oder Konfigurationen von mindestens Latch 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. In einigen Ausführungsformen schließt das Latch 908 ein SR-NOR-Latch, ein SR-AND-OR-Latch, ein JK-Latch oder dergleichen ein.
  • Das Latch 908 schließt ein NAND-Logikgatter NG1, ein NAND-Logikgatter NG2, ein Nicht-Gatter 12 und ein Nicht-Gatter 13 ein.
  • Das NAND-Logikgatter NG1 wird mit dem Ausgabeanschluss der Vergleichsschaltung 906a, einem Ausgabeanschluss des NAND-Logikgatters NG2 und einem Eingabeanschluss des Nicht-Gatters 12 gekoppelt.
  • Das NAND-Logikgatter NG1 wird dazu eingerichtet, das Ausgabesignal SA_OUT1 als Reaktion auf das Ausgabesignal SA_OUTB1 und das Signal OP_OUT zu erzeugen.
  • Ein erster Eingabeanschluss des NAND-Logikgatters NG1 wird mit dem Ausgabeanschluss der Vergleichsschaltung 906a gekoppelt und zum Empfangen des Signals OP OUT eingerichtet.
  • Ein zweiter Eingabeanschluss des NAND-Logikgatters NG1 wird mit mindestens dem Ausgabeanschluss des NAND-Logikgatters NG2 gekoppelt und dazu eingerichtet, das Ausgabesignal SA_OUTB1 zu empfangen.
  • Ein Ausgabeanschluss des NAND-Logikgatters NG1 wird mit dem Eingabeanschluss des Nicht-Gatters 12 gekoppelt und dazu eingerichtet, das Ausgabesignal SA OUT1 auszugeben.
  • Das NAND-Logikgatter NG2 wird mit dem Ausgabeanschluss der Vergleichsschaltung 906b, einem Ausgabeanschluss des NAND-Logikgatters NG1 und einem Eingabeanschluss des Nicht-Gatters 13 gekoppelt.
  • Das NAND-Logikgatter NG2 wird dazu eingerichtet, das Ausgabesignal SA_OUTB1 als Reaktion auf das Ausgabesignal SA OUT1 und das Signal OP_OUTB zu erzeugen.
  • Ein erster Eingabeanschluss des NAND-Logikgatters NG2 wird mit dem Ausgabeanschluss der Vergleichsschaltung 906b gekoppelt und zum Empfangen des Signals OP_OUTB eingerichtet.
  • Ein zweiter Eingabeanschluss des NAND-Logikgatters NG2 wird mit mindestens dem Ausgabeanschluss des NAND-Logikgatters NG1 gekoppelt und dazu eingerichtet, das Ausgabesignal SA_OUT1 zu empfangen.
  • Ein Ausgabeanschluss des NAND-Logikgatters NG2 wird mit dem Eingabeanschluss des Nicht-Gatters 13 gekoppelt und dazu eingerichtet, das Ausgabesignal SA OUTB1 auszugeben.
  • Das Nicht-Gatter 12 wird dazu eingerichtet, das Ausgabesignal SA_OUT als Reaktion auf das Ausgabesignal SA OUT1 zu erzeugen. In einigen Ausführungsformen wird das Ausgabesignal SA_OUT von dem Ausgabesignal SA OUT1 invertiert und umgekehrt.
  • Ein Eingabeanschluss des Nicht-Gatters 12 wird mit dem Ausgabeanschluss des NAND-Logikgatters NG1 gekoppelt. Der Eingabeanschluss des Nicht-Gatters 12 wird dazu eingerichtet, das Ausgabesignal SA_OUT1 von dem NAND-Logikgatter NG1 zu empfangen.
  • Ein Ausgabeanschluss des Nicht-Gatters 12 wird dazu eingerichtet, das Ausgabesignal SA_OUT auszugeben.
  • Das Nicht-Gatter 13 wird dazu eingerichtet, das Ausgabesignal SA_OUTB als Reaktion auf das Ausgabesignal SA OUTB1 zu erzeugen. In einigen Ausführungsformen wird das Ausgabesignal SA_OUTB von dem Ausgabesignal SA OUTB1 invertiert und umgekehrt.
  • Ein Eingabeanschluss des Nicht-Gatters 13 wird mit dem Ausgabeanschluss des NAND-Logikgatters NG2 gekoppelt. Der Eingabeanschluss des Nicht-Gatters 13 wird dazu eingerichtet, das Ausgabesignal SA_OUTB1 von dem NAND-Logikgatter NG2 zu empfangen.
  • Ein Ausgabeanschluss des Nicht-Gatters 13 wird dazu eingerichtet, das Ausgabesignal SA_OUTB auszugeben.
  • Andere Konfigurationen oder Anzahlen von Nicht-Gattern in der Latch-Schaltung 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. Andere Konfigurationen von Logikgattern, Anzahlen von Logikgattern oder Arten von Logikgattern der Latch-Schaltung 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • In einigen Ausführungsformen werden die Speicherzellen 902a und 902b vor dem Speichern von Datenwerten als „ursprüngliche Zellen“ bezeichnet. Mit anderen Worten werden unprogrammierte Speicherzellen als „ursprüngliche Speicherzellen“ bezeichnet. In einigen Ausführungsformen kann die Schaltung 900 dazu verwendet werden, ursprüngliche Speicherzellen zu untersuchen oder zu erkennen, während eine pseudo-differenzielle Erfassungsweise verwendet wird. Beispielsweise werden während einer Leseoperation der Speicherzellen 902a und 902b, als Reaktion auf das Auswahlsignal SEL, die entsprechenden Widerstände R2a, R2b über die entsprechenden NMOS-Transistoren N3a, N3b elektrisch mindestens mit den entsprechenden Knoten Nd4a, Nd4b gekoppelt. Während der Leseoperation der Speicherzellen 902a und 902b ist die Spannung der Wortleitung WL anfänglich 0 und der Zellenstrom Ic1a, Ic1b in den entsprechenden Speicherzellen 902a, 902b ist 0, wodurch bewirkt wird, dass die Spannung DL, DLB des entsprechenden Knotens Nd4a, Nd4b kleiner als die Referenzspannung VREF ist, und die entsprechende Vergleichsschaltung 906a, 906b wird dazu eingerichtet, das entsprechende Signal OP_OUT, OP_OUTB mit einer logischen 0 zu erzeugen. Als Reaktion auf das Signal OP_OUT, OP_OUTB, das eine logische 0 aufweist, gibt das Latch 908 das entsprechende Signal SA_OUT1, SA_OUTB1 mit einer logischen 0 aus.
  • In diesem nicht beschränkenden Beispiel steigt der Zellenstrom Ic1a, Iclb in den entsprechenden Speicherzellen 902a, 902b an, wenn die Spannung der Wortleitung WL steigt, wodurch bewirkt wird, dass die entsprechende Spannung DL, DLB des entsprechenden Knotens Nd4a, Nd4b steigt, jedoch immer noch kleiner als die Referenzspannung VREF ist, und die entsprechende Vergleichsschaltung 906a, 906b wird dazu eingerichtet, das entsprechende Signal OP_OUT, OP_OUTB mit einer logischen 0 zu erzeugen. Als Reaktion auf das Signal OP_OUT, OP_OUTB, das eine logische 0 aufweist, gibt das Latch 908 das entsprechende Signal SA OUT1, SAOUTB1 mit einer logischen 0 aus. Somit kann die Schaltung 900 in diesem nicht beschränkenden Beispiel dazu verwendet werden, ursprüngliche Speicherzellen zu untersuchen oder zu erkennen, während eine pseudo-differenzielle Erfassungsweise verwendet wird.
  • In einigen Ausführungsformen werden die Speicherzellen 902a und 902b dazu eingerichtet, komplementäre Datenwerte (logische 0 und logische 1) zu speichern, und die Erfassungsverstärker 901a und 901b werden dazu eingerichtet, komplementäre Datenwerte (logische 0 und logische 1) auf differenzielle Weise zu erfassen. In einigen Ausführungsformen wird das Signal OP_OUT von dem Ausgabesignal OP_OUTB invertiert und umgekehrt.
  • Als veranschaulichendes Beispiel weist der Widerstand R2a einen hochohmigen Zustand auf, wenn die Speicherzelle 902a dazu eingerichtet wird, eine logische 0 zu speichern, und der Widerstand R2b weist einen niederohmigen Zustand auf, wenn die Speicherzelle 902b dazu eingerichtet wird, eine logische 1 zu speichern.
  • Während einer Leseoperation der Speicherzelle 902a, die eine logische 0 speichert, und der Speicherzelle 902b, die eine logische 1 speichert, ist die Spannung der Wortleitung WL anfänglich 0 und das anfängliche Verhalten der Schaltung 900 ähnelt der vorstehenden Beschreibung, in der die Schaltung 900 verwendet werden kann, um ursprüngliche Speicherzellen zu untersuchen oder zu erfassen, während eine pseudo-differenzielle Erfassungsweise verwendet wird, und sie wird daher der Kürze halber ausgelassen.
  • Während einer Leseoperation der Speicherzelle 902a, die eine logische 0 speichert, und der Speicherzelle 902b, die eine logische 1 speichert, steigt der Zellenstrom Ic1a, Iclb in den entsprechenden Speicherzellen 902a, 902b an, wenn die Spannung der Wortleitung WL steigt, wodurch die entsprechende Spannung DL, DLB des entsprechenden Knotens Nd4a, Nd4b steigt.
  • Da der Widerstand R2a einen hochohmigen Zustand aufweist, ist der Zellenstrom Ic1a immer noch kleiner als die Referenzspannung VREF und die Spannung DL des Knotens Nd4a ist kleiner als die Referenzspannung VREF, wodurch die Vergleichsschaltung 906a dazu veranlasst wird, das Signal OP OUT mit einer logischen 0 zu erzeugen. Da der Widerstand R2b einen niederohmigen Zustand aufweist, ist der Zellenstrom Iclb größer als die Referenzspannung VREF und die Spannung DLB des Knotens Nd4b ist größer als die Referenzspannung VREF, wodurch bewirkt wird, dass die Vergleichsschaltung 906b das Signal OP OUT mit einer logischen 1 erzeugt. Als Reaktion darauf, dass das Signal OP OUT eine logische 0 aufweist und das Signal OP OUT eine logische 1 aufweist, wird das Latch 908 dazu eingerichtet, das Ausgabesignal SA_OUT1 mit einer logischen 0 auszugeben und das Ausgabesignal SA_OUTB1 mit einer logischen 1 auszugeben.
  • Als weiteres veranschaulichendes Beispiel weist der Widerstand R2a einen niederohmigen Zustand auf, wenn die Speicherzelle 902a dazu eingerichtet wird, eine logische 1 zu speichern, und der Widerstand R2b weist einen hochohmigen Zustand auf, wenn die Speicherzelle 902b dazu eingerichtet wird, eine logische 0 zu speichern.
  • Während einer Leseoperation der Speicherzelle 902a, die eine logische 1 speichert, und der Speicherzelle 902b, die eine logische 0 speichert, ist die Spannung der Wortleitung WL anfänglich 0 und das anfängliche Verhalten der Schaltung 900 ähnelt der vorstehenden Beschreibung, in der die Schaltung 900 verwendet werden kann, um ursprüngliche Speicherzellen zu untersuchen oder zu erfassen, während eine pseudo-differenzielle Erfassungsweise verwendet wird, und sie wird daher der Kürze halber ausgelassen.
  • Während einer Leseoperation der Speicherzelle 902a, die eine logische 1 speichert, und der Speicherzelle 902b, die eine logische 0 speichert, steigt der Zellenstrom Ic1a, Ic1b in den entsprechenden Speicherzellen 902a, 902b an, wenn die Spannung der Wortleitung WL steigt, wodurch die entsprechende Spannung DL, DLB des entsprechenden Knotens Nd4a, Nd4b steigt.
  • Da der Widerstand R2a einen niederohmigen Zustand aufweist, ist der Zellenstrom Ic1a größer als die Referenzspannung VREF und die Spannung DL des Knotens Nd4a ist größer als die Referenzspannung VREF, wodurch bewirkt wird, dass die Vergleichsschaltung 906a das Signal OP_OUT mit einer logischen 1 erzeugt. Da der Widerstand R2b einen hochohmigen Zustand aufweist, ist der Zellenstrom Iclb immer noch kleiner als die Referenzspannung VREF und die Spannung DLB des Knotens Nd4b ist kleiner als die Referenzspannung VREF, wodurch die Vergleichsschaltung 906b dazu veranlasst wird, das Signal OP_OUTB mit einer logischen 0 zu erzeugen. Als Reaktion darauf, dass das Signal OP OUT eine logische 1 aufweist und das Signal OP OUT eine logische 0 aufweist, wird das Latch 908 dazu eingerichtet, das Ausgabesignal SA_OUT1 mit einer logischen 1 auszugeben und das Ausgabesignal SA OUTB1 mit einer logischen 0 auszugeben.
  • In diesen nicht beschränkenden Beispielen kann die Schaltung 900 somit verwendet werden, um Daten, die auf die Speicherzelle 902a und/oder 902b gespeichert sind, korrekt zu erfassen oder zu lesen, wobei die Erfassungsverstärker 901a und 901b auf pseudo-differenzielle Erfassungsweise mit einem vergrößerten Abtastfenster verwendet werden, jedoch in der Lage bleiben, ursprüngliche Speicherzellen zu erfassen oder zu erkennen.
  • 10 ist ein Zeitdiagramm 1000 von Wellenformen einer Schaltung, z. B. der Schaltung 900 aus 9, gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 10 ein Zeitdiagramm 1000 von Wellenformen von mindestens Schaltung 1100 bis 1300 aus 11 bis 13 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen entspricht das Zeitdiagramm 1000 den Wellenformen der Schaltung 900 während einer Leseoperation der Speicherzellen 902a und 902b und einem Lesestörungsergebnis. Zum Beispiel weist der Widerstand R2a einen hochohmigen Zustand auf, wenn die Speicherzelle 902a dazu eingerichtet wird, eine logische 0 zu speichern, und der Widerstand R2b weist einen niederohmigen Zustand auf, wenn die Speicherzelle 902b dazu eingerichtet wird, eine logische 1 zu speichern. Wenn der Widerstandszustand der Speicherzelle 902a jedoch anders ist als erwartet, wenn eine Leseoperation der Speicherzelle 902a eine logische 1 statt einer logischen 0 ausgibt, entspricht dieses Verhalten einer Lesestörung. Die Schaltung 900 ist jedoch in der Lage, Lesestörungen zu überwinden.
  • Vor dem Zeitpunkt T1 sind die Zellenströme Ic1a und Iclb gleich 0 und die Ausgabesignale SA_OUT und SA_OUTB sind beide eine logische 0.
  • Zum Zeitpunkt T1 geht die Spannung der Wortleitung WL von einer logischen 0 zu einer logischen 1 über.
  • Zum Zeitpunkt T2 ist die Spannung der Wortleitung WL eine logische 1.
  • Zum Zeitpunkt T2 beginnt, als Reaktion auf den Übergang der Wortleitungsspannung WL, die Spannung DLB des Knotens Nd4b anzusteigen und geht von einer logischen 0 auf eine logische 1 über. Da der Widerstand R2a der Speicherzelle 902a größer als der Widerstand R2b der Speicherzelle 902b ist, wird die Spannung DL des Knotens Nd4a zum Zeitpunkt T2 noch nicht von der steigenden Spannung der Wortleitung WL beeinflusst, und die Spannung DL des Knotens Nd4a bleibt eine logische 0.
  • Zum Zeitpunkt T3 ist die Spannung DLB des Knotens Nd4b eine logische 1. Zum Zeitpunkt T3 beginnt das Signal OP_OUTB (z. B. von der Vergleichsschaltung 906b erzeugt) als Reaktion darauf, dass die Spannung DLB des Knotens Nd4b größer als die Referenzspannung VREF ist, von einer logischen 0 zu einer logischen 1 überzugehen. Zum Zeitpunkt T3 bleibt das Signal OP_OUT (z. B. von der Vergleichsschaltung 906a erzeugt) auf logisch 0, da die Spannung DL des Knotens Nd4a kleiner als die Referenzspannung VREF ist.
  • Zum Zeitpunkt T4 ist das Signal OP_OUTB eine logische 1 und das Signal OP_OUT ist eine logische 0. Zum Zeitpunkt T4 beginnt, als Reaktion darauf, dass das Signal OP_OUTB zu einer logischen 1 übergeht und das Signal OP_OUT eine logische 0 ist, das Ausgabesignal SA_OUTB (z. B. vom Latch 908 erzeugt) damit, von einer logischen 0 zu einer logischen 1 überzugehen, und das Ausgabesignal SA OUT (z. B. vom Latch 908 erzeugt) bleibt eine logische 0.
  • Zum Zeitpunkt T5 ist das Signal SA_OUTB eine logische 1 und das Signal SA OUT ist eine logische 0. Zum Zeitpunkt T5 beginnt die Spannung DL des Knotens Nd4a zu steigen und geht als Reaktion auf die steigende Spannung der Wortleitung WL von Zeitpunkt T1 zu T2 von einer logischen 0 zu einer logischen 1 über.
  • Zum Zeitpunkt T6 ist die Spannung DL des Knotens Nd4a eine logische 1. Zum Zeitpunkt T6 beginnt das Signal OP_OUT (z. B. von der Vergleichsschaltung 906a erzeugt) als Reaktion darauf, dass die Spannung DL des Knotens Nd4a größer als die Referenzspannung VREF ist, von einer logischen 0 zu einer logischen 1 überzugehen. Zum Zeitpunkt T6 bleibt das Signal OP_OUTB (z. B. von der Vergleichsschaltung 906b erzeugt) eine logische 1.
  • Zum Zeitpunkt T7 ist das Signal OP OUT eine logische 1 und das Signal OP_OUTB ist eine logische 1. Jedoch bleibt zum Zeitpunkt T7, als Reaktion darauf, dass das Signal OP_OUT auf eine logische 1 übergeht und das Signal OP OUT eine logische 1 ist, das Ausgabesignal SA OUT (z. B. vom Latch 908 erzeugt) auf logisch 0, und das Ausgabesignal SA_OUTB (z. B. vom Latch 908 erzeugt) bleibt auf logisch 1, da der letzte Zustand des Latch 908 behalten oder aufrechterhalten wird, wenn beide Eingaben eine logische 1 sind. Somit beeinflusst die Lesestörung der Speicherzelle 902a die Schaltung 900 nicht, und die Schaltung 900 ist in der Lage, die auf den Speicherzellen 902a und 902b gespeicherte Daten korrekt zu lesen und ein oder mehrere der hierin beschriebenen Vorteile zu erreichen.
  • Andere Wellenformen der Schaltung 900 oder des Zeitdiagramms 1000 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 11 ist ein Schaltbild einer Schaltung 1100 gemäß einigen Ausführungsformen.
  • Die Schaltung 1100 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 1100 ist eine Ausführungsform der Schaltung 400 aus 4 und der Schaltung 900 aus 9, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel entspricht jeder Erfassungsverstärker 1101a und 1101b aus 11 der Schaltung 400 aus 4, und die Erfassungsverstärker 1101a und 1101b können als entsprechende Erfassungsverstärker 901a und 901b aus 9 eingesetzt werden, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • In einigen Ausführungsformen ist die Schaltung 1100 eine pseudo-differenzielle Erfassungsschaltung, die ein Paar unsymmetrische Erfassungsverstärker (z. B. der Erfassungsverstärker 1101a und der Erfassungsverstärker 1101b) auf differenzielle Weise verwendet.
  • Die Schaltung 1100 schließt einen Erfassungsverstärker 1101a, einen Erfassungsverstärker 1101b und ein Latch 908 ein. Der Erfassungsverstärker 1101a und der Erfassungsverstärker 1101b werden mit dem Latch 908 gekoppelt.
  • Im Vergleich zur Schaltung 900 aus 9 ersetzt der Erfassungsverstärker 1101a den Erfassungsverstärker 901a aus 9 und der Erfassungsverstärker 1101b ersetzt den Erfassungsverstärker 901b aus 9, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1101a und der Erfassungsverstärker 1101b entsprechen der Schaltung 400 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1101a schließt eine Speicherzelle 902a, eine Stromquelle 904a, eine Vergleichsschaltung 906a und eine Detektionsschaltung 1108a ein.
  • Der Erfassungsverstärker 1101b schließt eine Speicherzelle 902b, eine Stromquelle 904b, eine Vergleichsschaltung 906b und eine Detektionsschaltung 1108b ein. Jeder der Erfassungsverstärker 1101a und 1101b ist ein unsymmetrischer Erfassungsverstärker.
  • Die Detektionsschaltung 1108a ähnelt der Detektionsschaltung 408 aus 4, die Detektionsschaltung 1108b ähnelt der Detektionsschaltung 408 aus 4, das Signal OP_OUT ähnelt dem Ausgabesignal SA OUT1 aus 4 und das Signal OP_OUTB ähnelt dem Ausgabesignal SA_OUT1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Detektionsschaltung 1108a schließt ein Nicht-Gatter I1a und einen PMOS-Transistor P1a ein. Im Vergleich zur Schaltung 400 aus 4 ähnelt das Nicht-Gatter I1a dem Nicht-Gatter I1 aus 4, der PMOS-Transistor P1a ähnelt dem PMOS-Transistor P1 aus 4 und das Signal S1a ähnelt dem Signal SOB1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 400 aus 4 und der Schaltung 900 aus Fg. 9 wird der Ausgabeanschluss der Vergleichsschaltung 906a ferner elektrisch mit einem Eingabeanschluss des Nicht-Gatters I1a gekoppelt, und ein Drain-Anschluss des PMOS-Transistors P1a wird mit dem Knoten Nd4a, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906a, dem ersten Ende der Stromquelle 904a und der Speicherzelle 902a gekoppelt.
  • Die Detektionsschaltung 1108b schließt ein Nicht-Gatter I1b und einen PMOS-Transistor P1b ein. Im Vergleich zur Schaltung 400 aus 4 ähnelt das Nicht-Gatter I1b dem Nicht-Gatter I1 aus 4, der PMOS-Transistor P1b ähnelt dem PMOS-Transistor P1 aus 4 und das Signal S1b ähnelt dem Signal SOB1 aus 4, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 400 aus 4 und der Schaltung 900 aus 9 wird der Ausgabeanschluss der Vergleichsschaltung 906b ferner elektrisch mit einem Eingabeanschluss des Nicht-Gatters I1b gekoppelt, und ein Drain-Anschluss des PMOS-Transistors P1b wird mit dem Knoten Nd4b, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906b, dem ersten Ende der Stromquelle 904b und der Speicherzelle 902b gekoppelt.
  • Andere Konfigurationen der Detektionsschaltung 1108a oder 1108b oder Arten von Schaltungen in der Detektionsschaltung 1108a oder 1108b liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Logikgattern, Anzahlen von Logikgattern oder Arten von Logikgattern der Latch-Schaltung 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 1100 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • In einigen Ausführungsformen kann die Schaltung 1100 somit dazu in der Lage sein, Daten, die auf Speicherzelle 902a und/oder 902b gespeichert sind, korrekt zu erfassen oder zu lesen, wobei die Erfassungsverstärker 1101a und 1101b auf pseudo-differenzielle Erfassungsweise mit einem vergrößerten Abtastfenster verwendet werden, jedoch in der Lage bleiben, ursprüngliche Speicherzellen zu erfassen oder zu erkennen. In einigen Ausführungsformen arbeitet die Schaltung 1100, um einen oder mehrere der hierin beschriebenen Vorteile zu erzielen, einschließlich der vorstehend in Bezug auf die Schaltung 400 erörterten Details.
  • 12 ist ein Schaltbild einer Schaltung 1200 gemäß einigen Ausführungsformen.
  • Die Schaltung 1200 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 1200 ist eine Ausführungsform der Schaltung 500 aus 5 und der Schaltung 900 aus 9, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel entspricht jeder der Erfassungsverstärker 1201a und 1201b aus 12 der Schaltung 500 aus 5, und die Erfassungsverstärker 1201a und 1201b können als entsprechende Erfassungsverstärker 901a und 901b aus 9 eingesetzt werden, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • In einigen Ausführungsformen ist die Schaltung 1200 eine pseudo-differenzielle Erfassungsschaltung, die ein Paar unsymmetrische Erfassungsverstärker (z. B. der Erfassungsverstärker 1201a und der Erfassungsverstärker 1201b) auf differenzielle Weise verwendet.
  • Die Schaltung 1200 schließt einen Erfassungsverstärker 1201a, einen Erfassungsverstärker 1201b und ein Latch 908 ein. Der Erfassungsverstärker 1201a und der Erfassungsverstärker 1201b werden mit dem Latch 908 gekoppelt.
  • Im Vergleich zur Schaltung 900 aus 9 ersetzt der Erfassungsverstärker 1201a den Erfassungsverstärker 901a aus 9 und der Erfassungsverstärker 1201b ersetzt den Erfassungsverstärker 901b aus 9, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1201a und der Erfassungsverstärker 1201b entsprechen der Schaltung 500 aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1201a schließt eine Speicherzelle 902a, eine Stromquelle 904a, eine Vergleichsschaltung 906a und eine Detektionsschaltung 1208a ein.
  • Der Erfassungsverstärker 1201b schließt eine Speicherzelle 902b, eine Stromquelle 904b, eine Vergleichsschaltung 906b und eine Detektionsschaltung 1208b ein. Jeder der Erfassungsverstärker 1201a und 1201b ist ein unsymmetrischer Erfassungsverstärker.
  • Die Detektionsschaltung 1208a ähnelt der Detektionsschaltung 508 aus 5, die Detektionsschaltung 1208b ähnelt der Detektionsschaltung 508 aus 5, das Signal OP_OUT ähnelt dem Ausgabesignal SA_OUT aus 5 und das Signal OP_OUTB ähnelt dem Ausgabesignal SA_OUT aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Detektionsschaltung 1208a schließt einen NMOS-Transistor N2a und ein Flipflop 510a ein. Im Vergleich zu der Schaltung 500 aus 5 ähnelt der NMOS-Transistor N2a dem NMOS-Transistor N2 aus 5, das Flipflop 510a ähnelt dem Flipflop 510 aus 5 und das Signal SOB1a ähnelt dem Signal SOB aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 500 aus 5 und der Schaltung 900 aus 9 wird der Ausgabeanschluss der Vergleichsschaltung 906a ferner elektrisch mit einem Takteingang CLK des Flipflops 510a gekoppelt, ein erster Ausgabeanschluss Q des Flipflops 510a wird elektrisch mit dem ersten Eingabeanschluss des NAND-Logikgatters NG1 gekoppelt, ein Drain-Anschluss des NMOS-Transistors N2a wird mit dem Knoten Nd4a, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906a und der Speicherzelle 902a gekoppelt und ein Source des NMOS-Transistors N2a wird mit dem ersten Ende der Stromquelle 904a gekoppelt.
  • Die Detektionsschaltung 1208b schließt einen NMOS-Transistor N2b und ein Flipflop 510b ein. Im Vergleich zu der Schaltung 500 aus 5 ähnelt der NMOS-Transistor N2b dem NMOS-Transistor N2 aus 5, das Flipflop 510b ähnelt dem Flipflop 510 aus 5 und das Signal SOB1b ähnelt dem Signal SOB aus 5, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 500 aus 5 und der Schaltung 900 aus 9 wird der Ausgabeanschluss der Vergleichsschaltung 906b ferner elektrisch mit einem Takteingang CLK des Flipflops 510b gekoppelt, ein erster Ausgabeanschluss Q des Flipflops 510b wird elektrisch mit dem ersten Eingabeanschluss des NAND-Logikgatters NG2 gekoppelt, ein Drain-Anschluss des NMOS-Transistors N2b wird mit dem Knoten Nd4b, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906b und der Speicherzelle 902b gekoppelt und ein Source des NMOS-Transistors N2b wird mit dem ersten Ende der Stromquelle 904b gekoppelt.
  • Andere Konfigurationen der Detektionsschaltung 1208a oder 1208b oder Arten von Schaltungen in der Detektionsschaltung 1208a oder 1208b liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Logikgattern, Anzahlen von Logikgattern oder Arten von Logikgattern der Latch-Schaltung 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 1200 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • In einigen Ausführungsformen kann die Schaltung 1200 somit dazu in der Lage sein, Daten, die auf Speicherzelle 902a und/oder 902b gespeichert sind, korrekt zu erfassen oder zu lesen, wobei die Erfassungsverstärker 1201a und 1201b auf pseudo-differenzielle Erfassungsweise mit einem vergrößerten Abtastfenster verwendet werden, jedoch in der Lage bleiben, ursprüngliche Speicherzellen zu erfassen oder zu erkennen. In einigen Ausführungsformen arbeitet die Schaltung 1200, um einen oder mehrere der hierin beschriebenen Vorteile zu erzielen, einschließlich der vorstehend in Bezug auf die Schaltung 500 erörterten Details.
  • 13 ist ein Schaltbild einer Schaltung 1300 gemäß einigen Ausführungsformen.
  • Die Schaltung 1300 ist eine Ausführungsform von der Lese-/Programmierschaltung 102U oder 102L aus 1 und/oder der Leseschaltung 204a und der Speicherzelle 220a1 aus 2, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 1300 ist eine Ausführungsform von der Schaltung 600 aus 6, der Schaltung 900 aus 9 und der Schaltung 1200 aus 12, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel entspricht jeder der Erfassungsverstärker 1301a und 1301b aus 13 der Schaltung 600 aus 6, und die Erfassungsverstärker 1301a und 1301b können als entsprechende Erfassungsverstärker 901a und 901b aus 9 eingesetzt werden, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • Im Vergleich zu der Schaltung 1200 aus 12 schließt die Schaltung 1300 ferner PMOS-Transistoren P2a und P2b ein, und daher wird eine ähnliche detaillierte Beschreibung ausgelassen.
  • In einigen Ausführungsformen ist die Schaltung 1300 eine pseudo-differenzielle Erfassungsschaltung, die ein Paar unsymmetrische Erfassungsverstärker (z. B. der Erfassungsverstärker 1301a und der Erfassungsverstärker 1301b) auf differenzielle Weise verwendet.
  • Die Schaltung 1300 schließt einen Erfassungsverstärker 1301a, einen Erfassungsverstärker 1301b und ein Latch 908 ein. Der Erfassungsverstärker 1301a und der Erfassungsverstärker 1301b werden mit dem Latch 908 gekoppelt.
  • Im Vergleich zur Schaltung 900 aus 9 ersetzt der Erfassungsverstärker 1301a den Erfassungsverstärker 901a aus 9 und der Erfassungsverstärker 1301b ersetzt den Erfassungsverstärker 901b aus 9, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1301a und der Erfassungsverstärker 1301b entsprechen der Schaltung 600 aus 6, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Erfassungsverstärker 1301a schließt eine Speicherzelle 902a, eine Stromquelle 904a, eine Vergleichsschaltung 906a und eine Detektionsschaltung 1308a ein.
  • Der Erfassungsverstärker 1301b schließt eine Speicherzelle 902b, eine Stromquelle 904b, eine Vergleichsschaltung 906b und eine Detektionsschaltung 1308b ein. Jeder der Erfassungsverstärker 1301a und 1301b ist ein unsymmetrischer Erfassungsverstärker.
  • Die Detektionsschaltung 1308a ähnelt der Detektionsschaltung 608 aus 6, die Detektionsschaltung 1308b ähnelt der Detektionsschaltung 608 aus 6, das Signal OP_OUT ähnelt dem Ausgabesignal SA_OUT aus 6 und das Signal OP_OUTB ähnelt dem Ausgabesignal SA_OUT aus 6, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Detektionsschaltung 1308a schließt einen NMOS-Transistor N2a, ein Flipflop 510a und einen PMOS-Transistor P2a ein. Im Vergleich zu der Schaltung 600 aus 6 ähnelt der NMOS-Transistor N2a dem NMOS-Transistor N2 aus 6, das Flipflop 510a ähnelt dem Flipflop 510 aus 6, das Signal SOB1a ähnelt dem Signal SOB aus 6 und der PMOS-Transistor P2a ähnelt dem PMOS-Transistor P2 aus 6, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 600 aus 6 und der Schaltung 1200 aus 12 wird ein Drain-Anschluss des PMOS-Transistors P2a mit dem Knoten Nd4a, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906a, der Speicherzelle 902a und dem Drain-Anschluss des NMOS-Transistors N2a gekoppelt.
  • Die Detektionsschaltung 1308b schließt einen NMOS-Transistor N2b, ein Flipflop 510b und einen PMOS-Transistor P2b ein. Im Vergleich zu der Schaltung 600 aus 6 ähnelt der NMOS-Transistor N2b dem NMOS-Transistor N2 aus 6, das Flipflop 510b ähnelt dem Flipflop 510 aus 6, das Signal SOB1b ähnelt dem Signal SOB aus 6 und der PMOS-Transistor P2b ähnelt dem PMOS-Transistor P2 aus 6, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Im Vergleich zu der Schaltung 600 aus 6 und der Schaltung 1200 aus 12 wird ein Drain-Anschluss des PMOS-Transistors P2b mit dem Knoten Nd4b, dem nichtinvertierenden Eingabeanschluss der Vergleichsschaltung 906b, der Speicherzelle 902b und dem Drain-Anschluss des NMOS-Transistors N2b gekoppelt.
  • Andere Konfigurationen der Detektionsschaltung 1308a oder 1308b oder Arten von Schaltungen in der Detektionsschaltung 1308a oder 1308b liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Logikgattern, Anzahlen von Logikgattern oder Arten von Logikgattern der Latch-Schaltung 908 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Andere Konfigurationen von Transistoren, Anzahlen von Transistoren oder Arten von Transistoren der Schaltung 1300 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • In einigen Ausführungsformen kann die Schaltung 1300 somit dazu in der Lage sein, Daten, die auf Speicherzelle 902a und/oder 902b gespeichert sind, korrekt zu erfassen oder zu lesen, wobei die Erfassungsverstärker 1301a und 1301b auf pseudo-differenzielle Erfassungsweise mit einem vergrößerten Abtastfenster verwendet werden, jedoch in der Lage bleiben, ursprüngliche Speicherzellen zu erfassen oder zu erkennen. In einigen Ausführungsformen arbeitet die Schaltung 1300, um einen oder mehrere der hierin beschriebenen Vorteile zu erzielen, einschließlich der vorstehend in Bezug auf die Schaltung 600 erörterten Details.
  • 14 ist ein Blockdiagramm einer Speicherschaltung 1400 gemäß einigen Ausführungsformen.
  • 14 ist zu Veranschaulichungszwecken vereinfacht. In einigen Ausführungsformen schließt die Speicherschaltung 1400 verschiedene Elemente ein, zusätzlich zu denen, die in 14 veranschaulicht werden oder die anders angeordnet werden, um die nachstehend erläuterten Operationen durchzuführen.
  • Die Speicherschaltung 1400 ist eine Ausführungsform eines Abschnitts der Speicherschaltung 100 aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel ist die Speicherschaltung 1400 eine Ausführungsform von Speicherpartition 102A und/oder 102B aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Schaltung 1400 schließt eine Lesesteuerschaltung 1402, einen SA/MUX 1406, einen Vordekodierer 1408, einen Partitionsdekodierer 1410a, einen Partitionsdekodierer 1410b, eine Arraypartition 1412a, eine Arraypartition 1412b, einen SA/MUX 1420, ein Überwachungsarray 1422a und ein Überwachungsarray 1422b ein.
  • In einigen Ausführungsformen entspricht die Lesesteuerschaltung 1402 der Schaltung 100F aus 1, der SA/MUX 1406 entspricht der Lese-/Programmierschaltung 102U oder 102L aus 1 oder der Lese-/Programmierschaltung 202 und dem Multiplexer 212a aus 2, der Vordekodierer 1408 entspricht der BL-Auswahlschaltung 11 OBS in den Speicherpartitionen 102A und 102B aus 1, der Partitionsdekodierer 1410a entspricht der Bankdekodiererschaltung 110DC in der Speicherpartition 102A aus 1, der Partitionsdekodierer 1410b entspricht der Bankdekodierschaltung 110DC in der Speicherpartition 102B aus 1, die Arraypartition 1412a entspricht der Speicherpartition 102A aus 1 und die Arraypartition 1412b entspricht der Speicherpartition 102B aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Lesesteuerschaltung 1402 wird dazu eingerichtet, die Leseoperationen von Speicherzellen in Arraypartitionen 1412a und 1412b zu steuern. Die Lesesteuerschaltung 1402 wird dazu eingerichtet, ein Lesefreigabesignal READEN zu empfangen. In einigen Ausführungsformen wird die Lesesteuerschaltung 1402 dazu eingerichtet, ein oder mehrere Steuersignale (nicht gezeigt) zum Durchführen einer oder mehrerer Leseoperationen der Arraypartitionen 1412a und 1412b als Reaktion auf das Lesefreigabesignal READEN zu durchzuführen. In einigen Ausführungsformen entspricht das Lesefreigabesignal READEN dem Lesefreigabesignal READEN aus 7A bis 7C und 8, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Lesesteuerschaltung 1402 schließt eine Vorentladungssteuerungs (PDC - predischarge control)-Generatorschaltung 1404 ein.
  • Die PDC-Generatorschaltung 1404 wird dazu eingerichtet, das Lesefreigabesignal READEN und ein Steuersignal PDC_STOP zu empfangen. Die PDC-Generatorschaltung 1404 wird dazu eingerichtet, ein Vorentladungssteuersignal PDC zu erzeugen. In einigen Ausführungsformen entspricht das Vorentladungssteuersignal PDC dem Rücksetzdatenleitungssignal RST DL aus 7A bis 7C und 8, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • In einigen Ausführungsformen wird die PDC-Generatorschaltung 1404 dazu eingerichtet, das Pulssteuersignal PDC als Reaktion auf das Lesefreigabesignal READEN und/oder das Steuersignal PDC_STOP zu erzeugen. In einigen Ausführungsformen wird die PDC-Generatorschaltung 1404 dazu eingerichtet, eine Vorderflanke des Pulssteuersignals PDC als Reaktion auf das Lesefreigabesignal READEN zu erzeugen, und wird dazu eingerichtet, eine Hinterflanke des Pulssteuersignals PDC als Reaktion auf das Steuersignal PDC_STOP zu erzeugen. In einigen Ausführungsformen definieren die Vorderflanke und die Hinterflanke des Vorentladungssteuersignals PDC die Pulsbreite des Vorentladungssteuersignals PDC. In einigen Ausführungsformen kann das Vorentladungssteuersignal PDC von dem SA/MUX 1406 verwendet werden, um das Entladen einer Überwachungsbitleitungsspannung TGBL der globalen Dummy-Bitleitung GBLDMY zu überwachen. In einigen Ausführungsformen entspricht das Entladen der Überwachungsbitleitungsspannung TGBL der globalen Dummy-Bitleitung GBLDMY der Entladungsphase (z. B. Zurücksetzen der Datenleitung) einer Leseoperation wie in 7A bis 7C und 8 gezeigt, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der SA/MUX 1406 ist ein Erfassungsverstärker und ein Multiplexer, der mit den Arraypartitionen 1412a und 1412b gekoppelt wird. In einigen Ausführungsformen kann die Schaltung 400, 500, 600, 700, 900, 1100, 1200 und/oder 1300 als SA/MUX 1406 verwendet werden, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen ist der SA/MUX 1406 die Lese-/Programmierschaltung 102U oder 102L oder die Lese-/Programmierschaltung 202 und der Multiplexer 212a, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der Vordekodierer 1408 ist eine Vordekodiererschaltung, die dazu eingerichtet wird, Teile von Adressen in Partitionsdekodierer 1410a und/oder Partitionsdekodierer 1410b vorzudekodieren. In einigen Ausführungsformen identifizieren die vordekodierten Teile von Adressen in Partitionsdekodierer 1410a und/oder Partitionsdekodierer 1410b Zeilen von Dekodierschaltungen in dem entsprechenden Partitionsdekodierer 1410a und/oder 1410b.
  • Der Partitionsdekodierer 1410a wird dazu eingerichtet, Freigabesignale, die angrenzenden Teilmengen der NVM-Vorrichtungen entsprechen, die durch ein oder mehrere Adresssignale in der Arraypartition 1412a identifiziert werden, zu erzeugen. In einigen Ausführungsformen entsprechen die angrenzenden Teilmengen der NVM-Vorrichtungen den Zeilen oder Spalten der NVM-Vorrichtungen in der Arraypartition 1412a. In einigen Ausführungsformen wird der Partitionsdekodierer 1410a dazu eingerichtet, die Freigabesignale an angrenzende Speicherbänke der Arraypartittion 1412a auszugeben.
  • Der Partitionsdekodierer 1410b wird dazu eingerichtet, Freigabesignale, die angrenzenden Teilmengen der NVM-Vorrichtungen entsprechen, die durch ein oder mehrere Adresssignale in der Arraypartition 1412b identifiziert werden, zu erzeugen. In einigen Ausführungsformen entsprechen die angrenzenden Teilmengen der NVM-Vorrichtungen den Zeilen oder Spalten der NVM-Vorrichtungen in der Arraypartition 1412b. In einigen Ausführungsformen wird der Partitionsdekodierer 1410b dazu eingerichtet, die Freigabesignale an angrenzende Speicherbänke der Arraypartittion 1412b auszugeben.
  • Die Arraypartition 1412a schließt Speicherbänke 1412a1 (gezeigt in 15) und eine BL-Auswahlschaltung 1412a2 (gezeigt in 15) ein. Die Speicherbank 1412a1 schließt ein Speicherzellenarray ein.
  • Die Arraypartition 1412b schließt Speicherbänke 1412b1 (gezeigt in 15) und eine BL-Auswahlschaltung 1412b2 (gezeigt in 15) ein. Die Speicherbank 1412b1 schließt ein Speicherzellenarray ein.
  • Der SA/MUX 1420 ist ein Erfassungsverstärker und Multiplexer, der mit der Lesesteuerschaltung 1402, dem PDC-Generator 1404, dem SA/MUX 1406 und den Überwachsungsarrays 1422a und 1422b gekoppelt wird. Der SA/MUX 1420 ähnelt dem SA/MUX 1406, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen ist der SA/MUX 1420 ein Erfassungsverstärker und Multiplexer zum Überwachen der globalen Dummy-Bitleitung GBLDMY.
  • Der SA/MUX 1420 wird dazu eingerichtet, das Vorentladesteuersignal PDC von der Lesesteuerschaltung 1402 zu empfangen. Der SA/MUX 1420 wird dazu eingerichtet, eine Überwachungsbitleitungsspannung TGBL von Überwachungsarrays 1422a und 1422b zu empfangen. Der SA/MUX 1420 wird dazu eingerichtet, als Reaktion auf das Vorentladungssteuersignal PDC und/oder die Überwachungsbitleitungsspannung TGBL ein Steuersignal PDC_STOP zu erzeugen. Der SA/MUX 1420 wird dazu eingerichtet, das Steuersignal PDC_STOP an mindestens die Lesesteuerschaltung 1402 auszugeben.
  • In einigen Ausführungsformen kann das Steuersignal PDC_STOP von der Lesesteuerschaltung 1402 und dem PDC-Generator 1404 verwendet werden, um eine Differenz zwischen der Entladungsgeschwindigkeit der globalen Bitleitung GBL oder der globalen Bitleitung GBLB und der globalen Dummy-Bitleitung GBLDMY zu bestimmen. In einigen Ausführungsformen kann das Steuersignal PDC_STOP von der Lesesteuerschaltung 1402 und dem PDC-Generator 1404 verwendet werden, um eine Hinterflanke des Vorentladungssteuersignals PDC zu bestimmen. In einigen Ausführungsformen definieren eine Vorderflanke und die Hinterflanke des Vorentladungssteuersignals PDC die Pulsbreite des Vorentladungssteuersignals PDC.
  • In einigen Ausführungsformen schließt der SA/MUX 1420 einen Erfassungsverstärker ein, der der Schaltung 400, 500, 600, 700, 900, 1100, 1200 und/oder 1300 ähnelt und tolerant gegenüber Veränderungen der Pulsentladungssteuerung (PDC) ist, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • In einigen Ausführungsformen schließt der SA/MUX 1420 eine Vergleichsschaltung 1432 (in 15 gezeigt) ein, die der Vergleichsschaltung 406 der Schaltung 400, 500, 600, 700 oder der Vergleichsschaltung 906a oder 906b ähnelt, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen ist die Vergleichsschaltung 1432 (in 15 gezeigt) eine unsymmetrische Vergleichsschaltung, die dazu eingerichtet wird, ein Missverhältnis von Prozess-, Spannungs- und Temperaturschwankungen (PVT) des Erfassungsverstärkers in Zusammenhang mit Arraypartitionen 1412a und 1412b sowie Überwachungsarrays 1422a und 1422b zu überwinden.
  • In einigen Ausführungsformen ist der SA/MUX 1420 ein pegelgesteuerter Erfassungsverstärker, der dazu eingerichtet wird, um die Entladungsspannung der globalen Dummy-Bitleitung GBLDMY der Dummy-Speicherzellen in den Überwachungsarrays 1422a und 1422b mit einer Referenzspannung VREF (15) zu vergleichen, um eine Vorentladezeit in einer oder mehreren Dummy-Zellen in den Überwachungsarrays 1422a und 1422b zu bewerten.
  • Die Überwachungsarrays 1422a und 1422b werden durch die globale Dummy-Bitleitung GBLDMY mit dem SA/MUX 1420 gekoppelt. Das Überwachungsarray 1422a ähnelt dem Überwachungsarray 1412a, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Das Überwachungsarray 1422a ist ein Array aus Dummy-Speicherzellen, das dazu eingerichtet wird, die Arraypartition 1412a zu überwachen. Das Überwachungsarray 1422a wird dazu eingerichtet, Prozess, Spannungs- und Temperaturveränderungen (PVT) von einer oder mehreren Speicherzellen in Arraypartition 1412a zu überwachen. In einigen Ausführungsformen wird das Überwachungsarray 1422a dazu eingerichtet, die Entladung des Stroms oder der Spannung der globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB in der Arraypartition 1412a zu überwachen und somit das Laden der BL für die Vorentladezeitüberwachung zu simulieren. In einigen Ausführungsformen wird das Überwachungsarray 1422a dazu eingerichtet, die Entladung des Stroms oder der Spannung der globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB in der Arraypartition 1412a während einer Vorlentadephase einer Lese- oder Programmieroperation von einer oder mehreren Speicherzellen in der Arraypartition 1412a zu überwachen.
  • Das Überwachungsarray 1422b ähnelt der Arraypartition 1412b, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Das Überwachungsarray 1422b ist ein Array aus Dummy-Speicherzellen, das dazu eingerichtet wird, die Arraypartition 1412b zu überwachen. Das Überwachungsarray 1422b wird dazu eingerichtet, PVT-Schwankungen von einer oder mehreren Speicherzellen in der Arraypartition 1412b zu überwachen. In einigen Ausführungsformen wird das Überwachungsarray 1422b dazu eingerichtet, die Entladung des Stroms oder der Spannung der globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB in der Arraypartition 1412b zu überwachen und somit das Laden der BL für die Vorentladezeitüberwachung zu simulieren. In einigen Ausführungsformen wird das Überwachungsarray 1422b dazu eingerichtet, die Entladung des Stroms oder der Spannung der globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB in der Arraypartition 1412b während einer Vorentladephase einer Lese- oder Programmieroperation von einer oder mehreren Speicherzellen in der Arraypartition 1412b zu überwachen.
  • In einigen Ausführungsformen werden die Überwachungsarrays 1412a und 1412b dazu eingerichtet, mehrere Zeilen oder Spalten der Arraypartitionen 1412a und 1412b zu überwachen, um dadurch jede PVT-Schwankung von einer oder mehreren der Speicherzellen in den Arraypartitionen 1412a und 1412b abzudecken. In einigen Ausführungsformen werden die Überwachungsarrays 1412a und 1412b dazu eingerichtet, eine Endpunktrückkopplung zum SA/MUX 1420 bereitzustellen, indem sie an einem oder mehreren Endpunkten der Speicherschaltung 1400 angeordnet werden, um die Routingwirkung der Arraypartitionen 1412a und 1412b zu überwachen.
  • In einigen Ausführungsformen wird die PDC-Generatorschaltung 1404 dazu eingerichtet, die Zelllade- und Routingverzögerung der Arraypartitionen 1412a und 1412b mit ausreichenden PVT-Schwankungen zu überwachen, und die Vorrichtungsausbreitungsverzögerung jeder Vorrichtung in der Speicherschaltung 1400 wird als ausreichende PVT-Schwankungen aufweisend erachtet, was zu einer besseren Vorentlade- und Leseleistung der Speicherschaltung 1400 als bei anderen Ansätzen führt.
  • In einigen Ausführungsformen resultiert das Überwachen der Entladung des Stroms oder der Spannung der globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB in entsprechenden Arrayparitionen 1412a oder 1412b während der Vorentladephase einer Lese- oder Programmieroperation durch Überwachungsarray 1422a und/oder 1422b darin, dass die Schaltung 1400, verglichen mit anderen Ansätzen, eine bessere Vorentlade- und Leseleistung aufweist.
  • 15 ist ein Blockdiagramm einer Speicherschaltung 1500 gemäß einigen Ausführungsformen.
  • 15 ist zu Veranschaulichungszwecken vereinfacht. In einigen Ausführungsformen schließt die Speicherschaltung 1500 verschiedene Elemente ein, zusätzlich zu denen, die in 15 veranschaulicht werden oder die anders angeordnet werden, um die nachstehend erläuterten Operationen durchzuführen.
  • Die Speicherschaltung 1500 ist eine Ausführungsform der Speicherschaltung 1400, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Verglichen mit Speicherschaltung 1400 aus 14 schließt die Speicherschaltung 1500 weder Vordekodierer 1408 noch Partitionsdekodierer 1410a und 1410b ein.
  • Die Speicherschaltung 1500 ist eine Ausführungsform eines Abschnitts der Speicherschaltung 100 aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. Zum Beispiel ist die Speicherschaltung 1400 eine Ausführungsform von Speicherpartition 102A und/oder 102B aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Speicherschaltung 1500 schließt die Lesesteuerschaltungen 1402a, 1402b und 1402c, die PDC-Generatorschaltung 1404, den SA/MUX 1406, die Arraypartition 1412a, die Arraypartition 1412b, den SA/MUX 1420, das Überwachungsarray 1422a und das Überwachungsarray 1422b ein.
  • In einigen Ausführungsformen entspricht jede der Lesesteuerschaltungen 1402a, 1402b und 1402c der Lesesteuerschaltung 1402 aus 14, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Arraypartition 1412a schließt das Speicherzellenarray 1412a1 und die BL-Auswahlschaltung 1412a2 ein. Das Speicherzellenarray 1412a1 entspricht dem Speicherzellenarray 110AR aus 1 und die BL-Auswahlschaltung 1412a2 entspricht der BL-Auswahlschaltung 11 OBS aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Arraypartition 1412b schließt das Speicherzellenarray 1412b1 und dieBL-Auswahlschaltung 1412b2 ein. Das Speicherzellenarray 1412b1 entspricht dem Speicherzellenarray 110AR aus 1 und die BL-Auswahlschaltung 1412b2 entspricht der BL-Auswahlschaltung 11 OBS aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Arraypartitionen 1412a und 1412b werden durch die globale Bitleitung GBL mit der Lesesteuerschaltung 1402a gekoppelt. Die Arraypartitionen 1412a und 1412b werden durch die globale Bitleitungsschiene GBLB mit der Lesesteuerschaltung 1402b gekoppelt.
  • Dad Speicherzellenarray 1412a1 wird durch die BL-Auswahlschaltung 1422a2 und die entsprechende globale Bitleitung GBL und globale Bitleitungsschiene GBLB mit den Lesesteuerschaltungen1402a und 1402b gekoppelt.
  • Dad Speicherzellenarray 1412b1 wird durch die BL-Auswahlschaltung 1422b2 und die entsprechende globale Bitleitung GBL und globale Bitleitungsschiene GBLB mit den Lesesteuerschaltungen1402a und 1402b gekoppelt.
  • Das Überwachungsarray 1422a schließt ein Dummy-Speicherzellenarray 1422a1 und eine BL-Auswahlschaltung 1422a2 ein. Das Dummy-Speicherzellenarray 1422a1 ähnelt dem Speicherzellenarray 1412a1 oder dem Speicherzellenarray 110AR aus 1, und die BL-Auswahlschaltung 1422a2 ähnelt der BL-Auswahlschaltung 1412a2 oder der BL-Auswahlschaltung 11 OBS aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Das Überwachungsarray 1422b schließt ein Dummy-Speicherzellenarray 1422b1 und eine BL-Auswahlschaltung 1422b2 ein. Das Dummy-Speicherzellenarray 1422b1 ähnelt dem Speicherzellenarray 1412b 1 oder dem Speicherzellenarray 110AR aus 1, und die BL-Auswahlschaltung 1422b2 ähnelt der BL-Auswahlschaltung 1412b2 oder der BL-Auswahlschaltung 11 OBS aus 1, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die Dummy-Speicherzellenarrays 1422a1 und 1422b1 werden durch entsprechende BL-Auswahlschaltungen 1422a2 und 1422b2 sowie die globale Dummy-Bitleitung GBLDMY mit der Lesesteuerschaltung 1402c gekoppelt. Die BL-Auswahlschaltungen 1422a2 und 1422b2 werden durch die globale Dummy-Bitleitung GBLDMY elektrisch mit der Lesesteuerschaltung 1402c gekoppelt. Die BL-Auswahlschaltungen 1422a2 und 1422b2 werden dazu eingerichtet, die entsprechenden Dummy-Speicherzellenarrays 1422a1 und 1422b1 als Reaktion auf die entsprechenden Bankauswahlsignale BK0SEL und BK1SEL mit der globalen Dummy-Bitleitung GBLDMY elektrisch zu koppeln.
  • Die Dummy-Speicherzellenarrays 1422a1 und 1422b1 werden durch entsprechende Übertragungsgatter 1450a und 1450b mit der globalen Dummy-Bitleitung GBLDMY_FB gekoppelt. Die Übertragungsgatter 1450a und 1450b werden dazu eingerichtet, die entsprechenden Dummy-Speicherzellenarrays 1422a1 und 1422b1 als Reaktion auf die entsprechenden Bankauswahlsignale BK0SEL und BK1SEL mit der globalen Dummy-Bitleitung GBLDMY_FB elektrisch zu koppeln.
  • Der SA/MUX 1406 schließt NMOS-Transistoren 1440a und 1440b und Vergleichsschaltungen 1442a und 1442b ein. In einigen Ausführungsformen entsprechen die Vergleichsschaltungen 1442a und 1442b der Vergleichsschaltung 406 aus 4 bis 7C oder der Vergleichsschaltung 906a oder 906b aus 9 und 11 bis 13, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen entsprechen die NMOS-Transistoren 1440a und 1440b dem NMOS-Transistor 702 aus 7A bis 7C, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die NMOS-Transistoren 1440a und 1440b werden mit der PDC-Generatorschaltung 1404 und der entsprechenden globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB gekoppelt. Die NMOS-Transistoren 1440a und 1440b werden dazu eingerichtet, die entsprechende globale Bitleitung GBL und die globale Bitleitungsschiene GBLB als Reaktion auf das Vorentladungssteuersignal PDC zu der Referenzspannung VSS zu entladen.
  • Die Vergleichsschaltungen 1442a und 1442b werden mit der entsprechenden globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB gekoppelt. Die Vergleichsschaltungen 1442a und 1442b werden dazu eingerichtet, Veränderungen der Spannungen der entsprechenden globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB zu erfassen. Die Vergleichsschaltungen 1442a und 1442b werden dazu eingerichtet, entsprechende Spannungen der entsprechenden globalen Bitleitung GBL und der globalen Bitleitungsschiene GBLB mit einer Referenzspannung VREF zu vergleichen, ähnlich wie die Vergleichsschaltung 406 aus 4 bis 7C oder die Vergleichsschaltung 906a oder 906b aus 9 und 11 bis 13, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der SA/MUX 1420 schließt einen NMOS-Transistor 1430, eine Vergleichsschaltung 1432 und eine Verzögerungsschaltung 1434 ein. In einigen Ausführungsformen entspricht die Vergleichsschaltung 1432 der Vergleichsschaltung 406 aus 4 bis 7C oder der Vergleichsschaltung 906a oder 906b aus 9 und 11 bis 13, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen. In einigen Ausführungsformen entspricht der NMOS-Transistor 1430 dem NMOS-Transistor 702 aus 7A bis 7C, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der NMOS-Transistor 1430 wird mit der PDC-Generatorschaltung 1404 und der globalen Dummy-Bitleitung GBLDMY gekoppelt. Der NMOS-Transistor 1430 wird dazu eingerichtet, die Spannung der globalen Dummy-Bitleitung GBLDMY als Reaktion auf das Vorentladungssteuersignal PDC zu der Referenzspannung VSS zu entladen.
  • Die Vergleichsschaltung 1432 wird mit der globalen Dummy-Bitleitung GBLDMY_FB und einer Verzögerungsschaltung 1434 gekoppelt. Die Vergleichsschaltung 1432 wird dazu eingerichtet, als Reaktion auf Veränderungen der Spannung der globalen Dummy-Bitleitung GBLDMY Veränderungen der Spannung TGBL der globalen Dummy-Bitleitung GBLDMY_FB zu überwachen oder zu erfassen. Zum Beispiel wird in einigen Ausführungsformen als Reaktion auf das Entladen der Spannung der globalen Dummy-Bitleitung GBLDMY zu der Referenzspannung VSS durch den NMOS-Transistor 1430 die Spannung der globalen Dummy-Bitleitung GBLDMY_FB auch zu der Referenzspannung VSS entladen, aber über Pfade in entsprechenden Überwachungsarrays 1422a und 1422b. Die Vergleichsschaltung 1432 wird dazu eingerichtet, als Reaktion auf Veränderungen der Spannung der globalen Dummy-Bitleitung GBLDMY über Pfade in den entsprechenden Überwachungsarrays 1422a und 1422b Veränderungen der Spannung der globalen Dummy-Bitleitung GBLDMY_FB zu überwachen oder zu erfassen. Folglich werden die PVT-Schwankungen der Überwachungsarrays 1422a und 1422b von der Vergleichsschaltung 1432 erfasst. In einigen Ausführungsformen werden die Pfade in den entsprechenden Überwachungsarrays 1422a und 1422b an den Endpunkten (z. B. am weitesten entfernt von dem NMOS-Transistor 1430) der entsprechenden Überwachungsarrays 1422a und 1422b angeordnet.
  • Die Vergleichsschaltung 1432 wird dazu eingerichtet, die entsprechende Spannung der globalen Dummy-Bitleitung GBLDMY_FB mit einer Referenzspannung VREF zu vergleichen, ähnlich wie die Vergleichsschaltung 406 aus 4 bis 7C oder die Vergleichsschaltung 906a oder 906b aus 9 und 11 bis 13, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Der SA/MUX 1420 gibt einen Vergleich der Spannung TGBL der globalen Dummy-Bitleitung GBLDMY_FB und der Referenzspannung VREF an die Verzögerungsschaltung 1434 aus.
  • Die Verzögerungsschaltung 1434 wird dazu eingerichtet, das Steuersignal PDC_STOP auszugeben. In einigen Ausführungsformen wird die Verzögerungsschaltung dazu eingerichtet, eine Verzögerung zu dem Steuersignal PDC_STOP hinzuzufügen. Die Verzögerungsschaltung 1434 wird zwischen den SA/MUX 1420 und die PDC-Generatorschaltung 1404 gekoppelt. Die Verzögerungsschaltung 1434 wird dazu eingerichtet, als Reaktion auf den Vergleich der Spannung TGBL der globalen Dummy-Bitleitung GBLDMY_FB und der Referenzspannung VREF das Steuersignal PDC_STOP zu erzeugen. In einigen Ausführungsformen wird die von der Verzögerungsschaltung 1434 hinzugefügte Verzögerung verlängert oder verkürzt, wodurch die Pulsbreite des Vorentlladungssteuersignals PDC erhöht oder verringert wird. In einigen Ausführungsformen schließt die Verzögerungsschaltung 1434 eine Vielzahl von in Reihe geschalteten Nicht-Gattern oder eine Pufferschaltung ein. In einigen Ausführungsformen ist die Verzögerungsschaltung 1434 nicht in 15 enthalten.
  • In einigen Ausführungsformen arbeitet die Speicherschaltung 1500, um einen oder mehrere der hierin beschriebenen Vorteile zu erzielen, einschließlich der vorstehend in Bezug auf die Speicherschaltung 1400 erörterten Details.
  • 16 ist ein Flussdiagramm eines Verfahrens 1600 zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 16 ein Flussdiagramm eines Verfahrens zum Betreiben der Speicherschaltung aus 1 oder 2 oder der Schaltung aus 4-&C, 9 oder 11 bis 15.
  • Es versteht sich, dass zusätzliche Operationen vor, während und/oder nach dem in 16 dargestellten Verfahren 1600 durchgeführt werden können und dass einige andere Operationen hierin nur kurz beschrieben werden können. Es versteht sich, dass das Verfahren 1600 Merkmale der Schaltung 100, 200, 300, 400, 500, 600, 700, 900, 1100, 1200, 1300, 1400 und/oder 1500 oder der Wellenformen 800 und/oder 1000 verwendet, und eine ähnliche detaillierte Beschreibung wird der Kürze halber ausgelassen.
  • In einigen Ausführungsformen liegen andere Reihenfolgen der Operationen des Verfahrens 1600 innerhalb des Schutzumfangs der vorliegenden Offenbarung. Das Verfahren 1600 schließt beispielhafte Operationen ein, die Operationen werden aber nicht zwingend in der gezeigten Reihenfolge durchgeführt. In Übereinstimmung mit dem Erfindungsgedanken und dem Schutzbereich der offenbarten Ausführungsformen können gegebenenfalls Vorgänge hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder weggelassen werden. In einigen Ausführungsformen werden eine oder mehrere der Operationen des Verfahrens 1600 nicht durchgeführt.
  • Bei Operation 1602 des Verfahrens 1600 wird der erste Wert auf einer ersten Speicherzelle gespeichert. In einigen Ausführungsformen schließt das erste Speicherzellenarray des Verfahrens 1600 Speicherzelle 300, 402, 902a und/oder 902b ein. In einigen Ausführungsformen schließt der erste Wert des Verfahrens 1600 eine logische 0 und/oder eine logische 1 ein.
  • Bei Operation 1604 des Verfahrens 1600 wird ein Auswahltransistor als Reaktion auf ein Auswahlsignal SEL eingeschaltet. In einigen Ausführungsformen schließt der Auswahltransistor des Verfahrens 1600 NMOS-Transistor N1, N3a und/oder N3b ein. In einigen Ausführungsformen wird der Auswahltransistor zwischen die erste Speicherzelle und einen ersten Knoten gekoppelt. In einigen Ausführungsformen schließt der erste Knoten des Verfahrens 1600 Knoten Nd3, Nd4a und/oder Nd4b ein.
  • Bei Operation 1606 des Verfahrens 1600 wird ein erster Zellenstrom Icell als Reaktion darauf, dass eine erste Spannung an eine erste Wortleitung der ersten Speicherzelle angelegt wird, dazu veranlasst, durch die erste Speicherzelle zu mindestens dem ersten Knoten zu fließen.
  • In einigen Ausführungsformen schließt die erste Spannung des Verfahrens 1600 eine Spannung VDD ein. In einigen Ausführungsformen schließt die erste Wortleitung des Verfahrens 1600 mindestens die Wortleitung WL ein. In einigen Ausführungsformen schließt der zweite Knoten des Verfahrens 1600 Knoten Nd5, Nd5a und/oder Nd5b ein.
  • Bei Operation 1608 des Verfahrens 1600 wird eine zweite Spannung des ersten Knotens durch eine Vergleichsschaltung mit einer Referenzspannung VREF verglichen und somit ein erstes Ausgabesignal erzeugt.
  • In einigen Ausführungsformen schließt die erste Spannung des Verfahrens 1600 Spannung VDL, DL und/oder DLB ein. In einigen Ausführungsformen schließt die Vergleichsschaltung des Verfahrens 1600 Vergleichsschaltung 406, 906A, 906B, 1442A, 1442 und/oder 1432 ein. In einigen Ausführungsformen schließt das erste Ausgabesignal des Verfahrens 1600 Ausgabesignal SA_OUT, SA_OUTB, SA_OUT1, SA_OUTB1, OP_OUT, OP_OUTB und/oder Signal C1 ein.
  • Bei Operation 1610 des Verfahrens 1600 wird eine Detektionsschaltung als Reaktion auf das erste Ausgabesignal aktiviert. In einigen Ausführungsformen schließt die Detektionsschaltung des Verfahrens 1600 Detektionsschaltung 408, 508, 608, 1108a, 1108b, 1208a, 1208b, 1308a und/oder 1308b ein. In einigen Ausführungsformen schließt die Detektionsschaltung des Verfahrens 1600 mindestens SA/MUX 1420 ein.
  • Bei Operation 1612 des Verfahrens 1600 wird ein erster Strompfad zwischen dem Auswahltransistor und dem ersten Knoten oder einem zweiten Knoten als Reaktion auf das Aktivieren der Detektionsschaltung unterbrochen.
  • In einigen Ausführungsformen schließt der erste Strompfad des Verfahrens 1600 mindestens einen Strompfad durch NMOS-Transistor N1, N3a und/oder N3b ein. In einigen Ausführungsformen verläuft der erste Strompfad des Verfahrens 1600 zwischen der ersten Speicherzelle und dem ersten Knoten. In einigen Ausführungsformen verläuft der erste Strompfad des Verfahrens 1600 zwischen der ersten Speicherzelle und dem zweiten Knoten.
  • In einigen Ausführungsformen umfasst die Operation 1612 ferner das Erzeugen eines invertierten ersten Ausgabesignals (z. B. Signal SOB1, S1a oder S1b) durch das Nicht-Gatter (z. B. Nicht-Gatter I1, I1a oder I1b), das Einschalten des ersten Transistors (z. B. PMOS-Transistor P1, P2, P1a, P1b, P2a oder P2b) als Reaktion auf das invertierte erste Ausgabesignal, das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung als Reaktion auf das Einschalten des ersten Transistors und das Ausschalten des Auswahltransistors als Reaktion auf das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung. In einigen Ausführungsformen wird der erste Transistor mit dem ersten Knoten gekoppelt.
  • In einigen Ausführungsformen umfasst das Verfahren 1600 ferner das Zurücksetzen der Detektionsschaltung als Reaktion auf ein Rücksetzsignal RESET und das Erzeugen, durch ein Flipflop, eines zweiten Ausgabesignals und eines invertierten zweiten Ausgabesignals. In einigen Ausführungsformen schließt das zweite Ausgabesignal des Verfahrens 1600 Ausgabesignal SA_OUT, SA_OUTB, OP_OUT und/oder OP_OUTB ein. In einigen Ausführungsformen schließt das invertierte zweite Ausgabesignal des Verfahrens 1600 Ausgabesignal SA_OUT, SA_OUTB, OP_OUT und/oder OP OUTB ein.
  • In einigen Ausführungsformen umfasst die Operation 1612 ferner das Triggern des Flipflops als Reaktion auf einen Übergang des ersten Ausgabesignals (z. B. Signal C1, C1a oder C1b) von einem ersten Pegel (logisch 0 oder 1) zu einem zweiten Pegel (logisch 0 oder 1), wodurch das Flipflop dazu veranlasst wird, ein zwischengespeichertes Datensignal (z. B. INI) als zweites Ausgabesignal zu erzeugen, und das Ausschalten des ersten Transistors (z. B. NMOS-Transistor N2, N2a oder N2b) als Reaktion auf ein invertiertes zwischengespeichertes Datensignal (z. B. SOB), wobei der erste Transistor zwischen den ersten Knoten und den zweiten Knoten gekoppelt wird.
  • In einigen Ausführungsformen umfasst die Operation 1612 ferner das Einschalten eines zweiten Transistors (z. B. PMOS-Transistor P2, P2a oder P2b) als Reaktion auf das invertierte zwischengespeicherte Datensignal, das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung als Reaktion auf das Einschalten des zweiten Transistors, und das Ausschalten des Auswahltransistors als Reaktion auf das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung. In einigen Ausführungsformen wird der zweite Transistor mit dem ersten Knoten gekoppelt.
  • Durch das Betreiben des Verfahrens 1600 arbeitet die Speicherschaltung, um die vorstehend in Bezug auf Speicherschaltung 100 bis 200 oder Schaltung 400 bis 700, 900 oder 1100 bis 1400 oder Wellenformen 800 oder 1000 beschriebenen Vorteile zu erzielen. Obwohl das Verfahren 1600 vorstehend in Bezug auf mindestens Teile der 4 bis 7, 900 und 1100 bis 1300 beschrieben wurde, versteht sich, dass das Verfahren 1600 Merkmale von einer oder mehreren der 14 bis 15 verwendet.
  • In einigen Ausführungsformen werden eine oder mehrere der Operationen des Verfahrens 1600 nicht durchgeführt. Ferner weisen verschiedene PMOS- oder NMOS-Transistoren, die in 3 bis 15 gezeigt werden, unterschiedliche Dotierungstypen (z. B. N-Typ oder P-Typ) auf und dienen nur zu Veranschaulichungszwecken. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp beschränkt, und einer oder mehrere der PMOS- oder NMOS-Transistoren, die in 3 bis 15 gezeigt werden, können durch einen entsprechenden Transistor eines anderen Typs von Transistor/Dotierstoff ersetzt werden. Ebenso dienen die Low- oder High-Logikwerte von verschiedenen Signalen, die in der vorstehenden Beschreibung verwendet werden, auch der Veranschaulichung. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Logikwert beim Aktivieren und/oder Deaktivieren eines Signals beschränkt. Das Auswählen anderer Logikwerte liegt innerhalb des Schutzumfangs von verschiedenen Ausführungsformen. Das Auswählen von anderen Anzahlen von Nicht-Gattern aus 3 bis 15 liegt innerhalb des Schutzumfangs von verschiedenen Ausführungsformen. Das Auswählen von anderen Anzahlen von Transistoren aus 3 bis 15 liegt innerhalb des Schutzumfangs von verschiedenen Ausführungsformen. Das Auswählen von anderen Anzahlen von NAND-Logikgattern aus 3 bis 15 liegt innerhalb des Schutzumfangs von verschiedenen Ausführungsformen.
  • 17A ist ein Blockdiagramm einer PDC-Generatorschaltung 1700A gemäß einigen Ausführungsformen.
  • 17A ist zu Veranschaulichungszwecken vereinfacht. In einigen Ausführungsformen schließt die PDC-Generatorschaltung 1700A verschiedene Elemente ein, zusätzlich zu denen, die in 17A dargestellt werden, oder die anders angeordnet werden, um die nachstehend erläuterten Operationen durchzuführen.
  • Die PDC-Generatorschaltung 1700A ist eine Ausführungsform der PDC-Generatorschaltung 1404 aus 14 bis 15, und eine ähnliche detaillierte Beschreibung wird daher ausgelassen.
  • Die PDC-Generatorschaltung 1700A schließt ein Flipflop 1702 und ein Nicht-Gatter 1704 ein.
  • Das Nicht-Gatter 1704 wird mit dem Flipflop 1702 gekoppelt. Das Nicht-Gatter 1704 wird dazu eingerichtet, als Reaktion auf das Lesefreigabesignal READEN das Lesefreigabesignal READENB zu erzeugen. In einigen Ausführungsformen wird das Lesefreigabesignal READENB von dem Lesefreigabesignal READEN invertiert und umgekehrt.
  • Ein Eingabeanschluss des Nicht-Gatters 1704 wird dazu eingerichtet, das Lesefreigabesignal READEN zu empfangen. Ein Ausgabeanschluss des Nicht-Gatters 1704 wird mit dem Einstellanschluss SET des Flipflops 1702 gekoppelt. Der Ausgabeanschluss des Nicht-Gatters 1704 wird dazu eingerichtet, das Lesefreigabesignal READENB auszugeben.
  • Das Flipflop 1702 wird dazu eingerichtet, das Steuersignal PDC_STOP, das Lesefreigabesignal READENB und das Datensignal Din zu empfangen. Das Flipflop 1702 wird dazu eingerichtet, als Reaktion auf das Steuersignal PDC_STOP, das Lesefreigabesignal READENB und/oder das Datensignal Din ein Pulssteuersignal PDC zu erzeugen.
  • Das Flipflop 1702 ist ein DQ-Flipflop. In einigen Ausführungsformen schließt das Flipflop 1702 ein SR-Flipflop, ein T-Flipflop, ein JK-Flipflop oder dergleichen ein. Andere Arten von Flipflops oder Konfigurationen von mindestens Flipflop 1702 liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Das Flipflop 1702 weist einen Takteingabeanschluss CLK, einen Dateneingabeanschluss D, einen Einstellanschluss SET und einen Ausgabeanschluss Q auf.
  • In einigen Ausführungsformen wird der Takteingabeanschluss CLK mit dem Ausgabeanschluss der Verzögerungsschaltung 1434 aus 15 gekoppelt. Der Takteingabeanschluss CLK wird dazu eingerichtet, das Steuersignal PDC_STOP von der Verzögerungsschaltung 1434 zu empfangen. In einigen Ausführungsformen ist das Flipflop 1702 ein positiv flankengesteuertes Flipflop, und ein Übergang des Steuersignals PDC STOP von logisch 0 zu logisch 1 bewirkt, dass das Flipflop 1702 das Datensignal Din, das an dem Dateneingabeanschluss D empfangen wird, zwischenspeichert. In einigen Ausführungsformen ist das Flipflop 1702 ein negativ flankengesteuertes Flipflop.
  • Der Dateneingabeanschluss D wird dazu eingerichtet, ein Datensignal Din zu empfangen. Das Datensignal Din ist eine logische 0. In einigen Ausführungsformen ist das Datensignal Din eine logische 1. Der Dateneingabeanschluss D wird mit einer Quelle (nicht gezeigt) des Datensignals Din gekoppelt. In einigen Ausführungsformen wird der Dateneingabeanschluss D mit dem Referenzpannungsversorgungsknoten VSSN gekoppelt.
  • Der Ausgabeanschluss Q wird dazu eingerichtet, das Pulssteuersignal PDC auszugeben. In einigen Ausführungsformen wird der Ausgabeanschluss Q mit den NMOS-Transistoren 1430, 1440a und 1440b aus 15 gekoppelt.
  • Der Einstellanschluss SET wird dazu eingerichtet, das Lesefreigabesignal READENB zu empfangen. In einigen Ausführungsformen wird das Lesefreigabesignal READENB dazu eingerichtet, das Flipflop 1702 einzustellen. In einigen Ausführungsformen wird das Flipflop 1702 als Reaktion darauf, dass das Lesefreigabesignal READENB eine logische 1 ist, eingestellt. In einigen Ausführungsformen ignoriert das Flipflop 1702 als Reaktion darauf, dass das Flipflop 1702 eingestellt wird, das Datensignal Din, das an dem Dateneingabeanschluss D empfangen wird, und das Pulssteuersignal PDC des Flipflops 1702 wird auf eine logische 1 eingestellt. In einigen Ausführungsformen wird das Flipflop 1702 als Reaktion darauf, dass das Lesefreigabesignal READENB eine logische 0 ist, zurückgesetzt.
  • 17B ist ein Zeitdiagramm 1700B von Wellenformen der PDC-Generatorschaltung 1700A gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen ist 17 ein Zeitdiagramm 1700B von Wellenformen von mindestens PDC-Generatorschaltung 1404 aus 14 bis 15 gemäß einigen Ausführungsformen.
  • In dem Zeitdiagramm 1700B aus 17B ist das Datensignal Din eine logische 0. In einigen Ausführungsformen ist Datensignal Din eine logische 1.
  • Vor dem Zeitpunkt T1 sind das Lesefreigabesignal READEN und das Steuersignal PDC_STOP beide eine logische 0 und das Pulssteuersignal PDC ist eine logische 1. Als Reaktion darauf, dass das Lesefreigabesignal READEN eine logische 0 ist, ist das Lesefreigabesignal READENB eine logische 1, das Flipflop 1702 befindet sich in einem SET-Zustand und das Ausgabesignal Q (z. B. Pulssteuersignal PDC) des Flipflops 1702 wird auf eine logische 1 eingestellt.
  • Zum Zeitpunkt T1 geht das Lesefreigabesignal READEN von einer logischen 0 zu einer logischen 1 über, was dazu führt, dass das Lesefreigabesignal READENB durch das Nicht-Gatter 1704 von einer logischen 1 zu einer logischen 0 übergeht. Als Reaktion darauf, dass das Lesefreigabesignal READENB eine logische 0 ist, befindet sich das Flipflop 1702 nicht mehr in einem SET-Zustand und die Veränderungen des Takteingabeanschlusses CLK des Flipflops 1702 können nun Veränderungen des Ausgabeanschlusses Q des Flipflops 1702 bewirken.
  • Zum Zeitpunkt T2 geht das Steuersignal PDC_STOP von einer logischen 0 zu einer logischen 1 über.
  • Zum Zeitpunkt T3 nimmt das Pulssteuersignal PDC als Reaktion darauf, dass das Steuersignal PDC_STOP von einer logischen 0 zu einer logischen 1 übergeht (z. B. Anstiegsflanke des Taktsignals), den Wert des Datensignals Din (z. B. logische 0) an und geht von einer logischen 1 zu einer logischen 0 über. In einigen Ausführungsformen entspricht der Zeitpunkt T2 dem Zeitpunkt T3 und das Flipflop 1702 weist als Reaktion auf den Übergang des Steuersignals PDC_STOP am Takteingabeanschluss CLK keine Verzögerung auf.
  • Zum Zeitpunkt T4 geht das Lesefreigabesignal READEN von einer logischen 1 zu einer logischen 0 über, was dazu führt, dass das Lesefreigabesignal READENB durch das Nicht-Gatter 1704 von einer logischen 0 zu einer logischen 1 übergeht. Als Reaktion darauf, dass das Lesefreigabesignal READENB eine logische 1 ist, wird das Flipflop 1702 in den SET-Zustand versetzt, was einen Übergang des Ausgabeanschlusses Q (z. B. Pulssteuersignal PDC) des Flipflops 1702 von einer logischen 0 zu einer logischen 1 bewirkt.
  • Zum Zeitpunkt T4 geht das Steuersignal PDC_STOP von einer logischen 1 zu einer logischen 0 über. In einigen Ausführungsformen verursachen die Veränderungen des Takteingabeanschlusses CLK des Flipflops 1702 keine Veränderungen des Ausgabeanschlusses Q des Flipflops 1702, da das Flipflop 1702 in den SET-Zustand versetzt wird.
  • Andere Wellenformen der PDC-Generatorschaltung 1700A oder der Zeitdiagramme 1700B liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Eine Durchschnittsfachperson wird ohne Weiteres erkennen, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der oben beschriebenen Vorteile erzielen. Nach dem Lesen der vorstehenden Beschreibung wird die Durchschnittsfachperson in der Lage sein, verschiedene Änderungen, Ersetzungen von Äquivalenten und verschiedene andere Ausführungsformen, wie sie vorliegend allgemein offenbart sind, zu implementieren. Der Schutzumfang der vorliegenden Erfindung soll daher nur durch die Definitionen beschränkt sein, die in den beigefügten Ansprüchen und deren Äquivalenten enthalten sind.
  • Ein Aspekt dieser Beschreibung betrifft eine Speicherschaltung. Die Speicherschaltung schließt eine nichtflüchtige Speicherzelle, einen Erfassungsverstärker, der mit der nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, ein erstes Ausgabesignal zu erzeugen, und eine Detektionsschaltung, die mit dem Erfassungsverstärker und der nichtflüchtigen Speicherzelle gekoppelt wird, ein. Die Detektionsschaltung wird dazu eingerichtet, das erste Ausgabesignal zwischenzuspeichern und einen Strompfad zwischen der nichtflüchtigen Speicherzelle und dem Erfassungsverstärker zu unterbrechen. In einigen Ausführungsformen schließt die nichtflüchtige Speicherzelle einen ersten Transistor, der einen ersten Gate, einen ersten Drain und einen ersten Source einschließt, wobei der erste Gate mit einer Programmierwortleitung gekoppelt wird; einen zweiten Transistor, der einen zweiten Gate, einen zweiten Drain und einen zweiten Source einschließt, wobei der zweite Gate mit einer Lesewortleitung gekoppelt wird, der zweite Drain mit dem ersten Source gekoppelt wird und der zweite Source mit dem Erfassungsverstärker gekoppelt wird, ein. In einigen Ausführungsformen schließt der Erfassungsverstärker eine Vergleichsschaltung ein, einschließlich einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss und einem ersten Ausgabeanschluss, wobei der erste Eingabeanschluss über einen ersten Knoten mit der nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, eine erste Spannung zu empfangen, wobei der zweite Eingabeanschluss dazu eingerichtet wird, eine zweite Spannung zu empfangen und der erste Ausgabeanschluss dazu eingerichtet wird, das erste Ausgabesignal auszugeben. In einigen Ausführungsformen schließt der Erfassungsverstärker ferner eine erste Stromquelle ein, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem ersten Knoten, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt wird und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt wird. In einigen Ausführungsformen schließt die Detektionsschaltung ein erstes Nicht-Gatter ein, einschließlich einem ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss der Vergleichsschaltung gekoppelt und dazu eingerichtet wird, das erste Ausgabesignal zu empfangen, und einem ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet wird, ein invertiertes erstes Ausgabesignal zu erzeugen. In einigen Ausführungsformen schließt die Detektionsschaltung ferner einen dritten Transistor ein, einschließlich einem dritten Gate, einem dritten Drain und einem dritten Source, wobei der dritte Gate des dritten Transistors an den ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet wird, das invertierte erste Ausgabesignal zu empfangen, wobei der dritte Source des dritten Transistors an eine zweite Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt wird, und wobei der dritte Drain des dritten Transistors an den ersten Knoten, den ersten Eingabeanschluss der Vergleichsschaltung, die nichtflüchtige Speicherzelle und das erste Ende der ersten Stromquelle gekoppelt wird, wobei das erste Ausgabesignal den Daten entspricht, die auf der nichtflüchtigen Speicherzelle gespeichert sind. In einigen Ausführungsformen wird der dritte Transistor dazu eingerichtet, eine Spannung des ersten Knotens als Reaktion auf das invertierte erste Ausgabesignal auf eine Spannung der ersten Spannungsversorgung einzustellen, und den zweiten Transistor als Reaktion darauf, dass die Spannung des ersten Knotens der Spannung der ersten Spannungsversorgung entspricht, auszuschalten. In einigen Ausführungsformen schließt die Detektionsschaltung ein Flipflop ein, einschließlich einem ersten Eingabeanschluss des Flipflops, der an den ersten Ausgabeanschluss der Vergleichsschaltung gekoppelt und dazu eingerichtet wird, das erste Ausgabesignal zu empfangen, einem zweiten Eingabeanschluss des Flipflops, der dazu eingerichtet wird, ein erstes Datensignal zu empfangen, einem dritten Eingabeanschluss des Flipflops, der dazu eingerichtet wird, ein erstes Rücksetzsignal zu empfangen, einem ersten Ausgabeanschluss des Flipflops, der dazu eingerichtet wird, ein zweites Ausgabesignal zu erzeugen, und einem zweiten Ausgabeanschluss des Flipflops, der dazu eingerichtet wird, ein invertiertes zweites Ausgabesignal zu erzeugen. In einigen Ausführungsformen schließt die Detektionsschaltung ferner einen dritten Transistor ein, einschließlich einem dritten Gate, einem dritten Drain und einem dritten Source, wobei der dritte Gate des dritten Transistors an den zweiten Ausgabeanschluss des Flipflops gekoppelt und dazu eingerichtet wird, das invertierte zweite Ausgabesignal zu empfangen, wobei der dritte Source des dritten Transistors an einen zweiten Knoten gekoppelt wird, und wobei der dritte Drain des dritten Transistor an den ersten Knoten, den ersten Eingabeanschluss der Vergleichsschaltung und die nichtflüchtige Speicherzelle gekoppelt wird, wobei das zweite Ausgabesignal den Daten entspricht, die auf der nichtflüchtigen Speicherzelle gespeichert sind. In einigen Ausführungsformen schließt der Erfassungsverstärker ferner eine erste Stromquelle ein, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem zweiten Knoten und dem dritten Source des dritten Transistors, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt wird und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt wird. In einigen Ausführungsformen schließt die Detektionsschaltung ferner einen vierten Transistor ein, einschließlich einem vierten Gate, einem vierten Drain und einem vierten Source, wobei der vierte Gate des vierten Transistors an den zweiten Ausgabeanschluss des ersten Flipflops gekoppelt und dazu eingerichtet wird, das invertierte zweite Ausgabesignal zu empfangen, wobei der vierte Source des vierten Transistors an eine zweite Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt wird, und wobei der vierte Drain des vierten Transistors an den ersten Knoten, den ersten Eingabeanschluss der Vergleichsschaltung und die nichtflüchtige Speicherzelle gekoppelt wird.
  • Ein weiterer Aspekt dieser Beschreibung betrifft eine Speicherschaltung. Die Speicherschaltung schließt eine erste nichtflüchtige Speicherzelle, die dazu eingerichtet wird, einen ersten Wert zu speichern, eine zweite nichtflüchtige Speicherzelle, die dazu eingerichtet wird, einen zweiten Wert zu speichern, der von dem ersten Wert invertiert ist, einen ersten Erfassungsverstärker, der mit der ersten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, ein erstes Ausgabesignal zu erzeugen, einen zweiten Erfassungsverstärker, der mit der zweiten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, ein zweites Ausgabesignal zu erzeugen, und ein Latch, das mit dem ersten Erfassungsverstärker und dem zweiten Erfassungsverstärker gekoppelt und dazu eingerichtet wird, das erste Ausgabesignal und das zweite Ausgabesignal zwischenzuspeichern, ein. In einigen Ausführungsformen schließt das Latch ein erstes NAND-Logikgatter ein, einschließlich einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss und einem ersten Ausgabeanschluss, wobei der erste Eingabeanschluss des ersten NAND-Logikgatters mit dem ersten Erfassungsverstärker gekoppelt und dazu eingerichtet wird, das erste Ausgabesignal zu empfangen, und wobei der erste Ausgabeanschluss des ersten NAND-Logikgatters dazu eingerichtet wird, das erste NAND-Ausgabesignal auszugeben. In einigen Ausführungsformen schließt das Latch ferner ein zweites NAND-Logikgatter ein, einschließlich einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss und einem ersten Ausgabeanschluss, wobei der erste Eingabeanschluss des zweiten NAND-Logikgatters mit dem ersten Erfassungsverstärker gekoppelt und dazu eingerichtet wird, das zweite Ausgabesignal zu empfangen, und wobei der erste Ausgabeanschluss des zweiten NAND-Logikgatters dazu eingerichtet wird, ein zweites NAND-Ausgabesignal auszugeben. In einigen Ausführungsformen wird der zweite Eingabeanschluss des ersten NAND-Logikgatters mit dem ersten Ausgabeanschluss des zweiten NAND-Logikgatters gekoppelt und dazu eingerichtet, das zweite NAND-Ausgabesignal zu empfangen, und der zweite Eingabeanschluss des zweiten NAND-Logikgatters wird mit dem ersten Ausgabeanschluss des ersten NAND-Logikgatters gekoppelt und dazu eingerichtet ist, das erste NAND-Ausgabesignal zu empfangen. In einigen Ausführungsformen schließt das Latch ferner ein erstes Nicht-Gatter ein, einschließlich einem ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss des NAND-Logikgatters gekoppelt und dazu eingerichtet wird, das erste NAND-Ausgabesignal zu empfangen, und einem ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet wird, ein invertiertes erstes NAND-Ausgabesignal zu erzeugen. In einigen Ausführungsformen schließt das Latch ferner ein zweites Nicht-Gatter ein, einschließlich einem ersten Eingabeanschluss des zweiten Nicht-Gatters, der mit dem ersten Ausgabeanschluss des zweiten NAND-Logikgatters gekoppelt und dazu eingerichtet wird, das zweite NAND-Ausgabesignal zu empfangen, und einem ersten Ausgabeanschluss des zweiten Nicht-Gatters, der dazu eingerichtet wird, ein invertiertes zweites NAND-Ausgabesignal zu erzeugen. In einigen Ausführungsformen entspricht das invertierte erste NAND-Ausgabesignal dem ersten Wert, der auf der ersten nichtflüchtigen Speicherzelle gespeichert ist, und das invertierte zweite NAND-Ausgabeignal entspricht dem zweiten Wert, der auf der zweiten nichtflüchtigen Speicherzelle gespeichert ist. In einigen Ausführungsformen schließt der erste Erfassungsverstärker eine erste Vergleichsschaltung ein, einschließlich einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss und einem ersten Ausgabeanschluss, wobei der erste Eingabeanschluss der ersten Vergleichsschaltung durch einen ersten Knoten mit der ersten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, eine erste Spannung zu empfangen, wobei der zweite Eingabeanschluss der ersten Vergleichsschaltung dazu eingerichtet wird, eine Referenzspannung zu empfangen und der erste Ausgabeanschluss der ersten Vergleichsschaltung dazu eingerichtet wird, das erste Ausgabesignal auszugeben. In einigen Ausführungsformen schließt der erste Erfassungsverstärker ferner eine erste Stromquelle ein, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem ersten Knoten, dem ersten Eingabeanschluss der ersten Vergleichsschaltung und der ersten nichtflüchtigen Speicherzelle gekoppelt wird und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt wird. In einigen Ausführungsformen schließt der zweite Erfassungsverstärker eine zweite Vergleichsschaltung ein, einschließlich einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss und einem ersten Ausgabeanschluss, wobei der erste Eingabeanschluss der zweiten Vergleichsschaltung durch einen zweiten Knoten mit der zweiten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet wird, eine zweite Spannung zu empfangen, wobei der zweite Eingabeanschluss der zweiten Vergleichsschaltung dazu eingerichtet wird, eine Referenzspannung zu empfangen und der erste Ausgabeanschluss der zweiten Vergleichsschaltung dazu eingerichtet wird, das zweite Ausgabesignal auszugeben. In einigen Ausführungsformen schließt der zweite Erfassungsverstärker ferner eine zweite Stromquelle ein, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der zweiten Stromquelle mit dem zweiten Knoten, dem ersten Eingabeanschluss der zweiten Vergleichsschaltung und der zweiten nichtflüchtigen Speicherzelle gekoppelt wird und das zweite Ende der ersten Stromquelle mit einer zweiten Spannungsversorgung gekoppelt wird. In einigen Ausführungsformen schließt die Speicherschaltung ferner eine erste Detektionsschaltung ein, die mit dem ersten Erfassungsverstärker und der ersten nichtflüchtigen Speicherzelle gekoppelt wird, wobei die erste Detektionsschaltung derart eingerichtet wird, dass sie das erste Ausgabesignal zwischenspeichert und einen ersten Strompfad zwischen der ersten nichtflüchtigen Speicherzelle und dem ersten Erfassungsverstärker unterbricht. In einigen Ausführungsformen schließt die Speicherschaltung ferner eine zweite Detektionsschaltung ein, die mit dem zweiten Erfassungsverstärker und der zweiten nichtflüchtigen Speicherzelle gekoppelt wird, wobei die zweite Detektionsschaltung derart eingerichtet wird, dass sie das zweite Ausgabesignal zwischenspeichert und einen zweiten Strompfad zwischen der zweiten nichtflüchtigen Speicherzelle und dem zweiten Erfassungsverstärker unterbricht. In einigen Ausführungsformen schließt die erste Detektionsschaltung ein erstes Nicht-Gatter ein, einschließlich einem ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss der ersten Vergleichsschaltung gekoppelt und dazu eingerichtet wird, das erste Ausgabesignal zu empfangen, und einem ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet wird, ein invertiertes erstes Ausgabesignal zu erzeugen. In einigen Ausführungsformen schließt die erste Detektionsschaltung ferner einen ersten Transistor ein, einschließlich einem ersten Gate, einem ersten Drain und einem ersten Source, wobei der erste Gate des ersten Transistors an den ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet wird, das invertierte erste Ausgabesignal zu empfangen, wobei der erste Source des ersten Transistors an eine zweite Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt wird, und wobei der erste Drain des ersten Transistor an den ersten Knoten, den ersten Eingabeanschluss der ersten Vergleichsschaltung, die erste nichtflüchtige Speicherzelle und das erste Ende der ersten Stromquelle gekoppelt wird. In einigen Ausführungsformen schließt die zweite Detektionsschaltung ein zweites Nicht-Gatter ein, einschließlich einem ersten Eingabeanschluss des zweiten Nicht-Gatters, der mit dem ersten Ausgabeanschluss der zweiten Vergleichsschaltung gekoppelt und dazu eingerichtet wird, das zweite Ausgabesignal zu empfangen, und einem ersten Ausgabeanschluss des zweiten Nicht-Gatters, der dazu eingerichtet wird, ein invertiertes zweites Ausgabesignal zu erzeugen. In einigen Ausführungsformen schließt die zweite Detektionsschaltung ferner einen zweiten Transistor ein, einschließlich einem zweiten Gate, einem zweiten Drain und einem zweiten Source, wobei der zweite Gate des zweiten Transistors an den ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet wird, das invertierte erste Ausgabesignal zu empfangen, wobei der zweite Source des zweiten Transistors an eine zweite Spannungsversorgung gekoppelt ist, und wobei der zweite Drain des zweiten Transistor an den zweiten Knoten, den ersten Eingabeanschluss der zweiten Vergleichsschaltung, die zweite nichtflüchtige Speicherzelle und das erste Ende der zweiten Stromquelle gekoppelt wird.
  • Noch ein weiterer Aspekt dieser Beschreibung betrifft ein Verfahren zum Betreiben einer Speicherschaltung. Das Verfahren schließt das Speichern eines ersten Werts auf einer ersten Speicherzelle, das Einschalten eines Auswahltransistors als Reaktion auf ein Auswahlsignal, das Koppeln des Auswahltransistors zwischen die erste Speicherzelle und einen ersten Knoten, das Anlegen einer ersten Spannung an eine erste Wortleitung der ersten Speicherzelle, wodurch veranlasst wird, dass ein erster Zellenstrom durch die erste Speicherzelle bis zu mindestens dem ersten Knoten fließt, das Vergleichen einer zweiten Spannung des ersten Knotens mit einer Referenzspannung durch eine Vergleichsschaltung und somit das Erzeugen eines ersten Ausgabesignals, das Aktivieren einer Detektionsschaltung als Reaktion auf das erste Ausgabesignal und das Unterbrechen eines ersten Strompfads zwischen dem Auswahltransistor und dem ersten Knoten und/oder einem zweiten Knoten als Reaktion auf das Aktivieren der Detektionsschaltung ein. In einigen Ausführungsformen schließt das Unterbrechen des ersten Strompfads zwischen dem Auswahltransistor und dem ersten Knoten und/oder dem zweiten Knoten das Erzeugen eines invertierten ersten Ausgabesignals durch ein Nicht-Gatter; das Einschalten eines ersten Transistors als Reaktion auf das invertierte erste Ausgabesignal, wobei der erste Transistor mit dem ersten Knoten gekoppelt wird; das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung als Reaktion darauf, dass der erste Transistor eingeschaltet wird; und das Ausschalten des Auswahltransistors als Reaktion auf das Ziehen der zweiten Spannung eines ersten Knotens auf die erste Spannung, ein.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/149112 [0001]

Claims (20)

  1. Speicherschaltung, umfassend: eine nichtflüchtige Speicherzelle; einen Erfassungsverstärker, der mit der nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, ein erstes Ausgabesignal zu erzeugen; und eine Detektionsschaltung, die mit dem Erfassungsverstärker und der nichtflüchtigen Speicherzelle gekoppelt ist, wobei die Detektionsschaltung derart eingerichtet ist, dass sie das erste Ausgabesignal zwischenspeichert und einen Strompfad zwischen der nichtflüchtigen Speicherzelle und dem Erfassungsverstärker unterbricht.
  2. Speicherschaltung nach Anspruch 1, wobei die nichtflüchtige Speicherzelle Folgendes umfasst: einen ersten Transistor, umfassend einen ersten Gate, einen ersten Drain und einen ersten Source, wobei der erste Gate mit einer Programmierwortleitung gekoppelt ist; und einen zweiten Transistor, umfassend einen zweiten Gate, einen zweiten Drain und einen zweiten Source, wobei der zweite Gate mit einer Lesewortleitung gekoppelt ist, der zweite Drain mit dem ersten Source gekoppelt ist und der zweite Source mit dem Erfassungsverstärker gekoppelt ist.
  3. Speicherschaltung nach Anspruch 2, wobei der Erfassungsverstärker Folgendes umfasst: eine Vergleichsschaltung, umfassend einen ersten Eingabeanschluss, einen zweiten Eingabeanschluss und einen ersten Ausgabeanschluss, wobei der erste Eingabeanschluss über einen ersten Knoten mit der nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, eine erste Spannung zu empfangen, wobei der zweite Eingabeanschluss dazu eingerichtet ist, eine zweite Spannung zu empfangen und der erste Ausgabeanschluss dazu eingerichtet ist, das erste Ausgabesignal auszugeben.
  4. Speicherschaltung nach Anspruch 3, wobei der Erfassungsverstärker ferner Folgendes umfasst: eine erste Stromquelle, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem ersten Knoten, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt ist und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt ist.
  5. Speicherschaltung nach Anspruch 4, wobei die Detektionsschaltung Folgendes umfasst: ein erstes Nicht-Gatter, umfassend einen ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss der Vergleichsschaltung gekoppelt und dazu eingerichtet ist, das erste Ausgabesignal zu empfangen, und einen ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet ist, ein invertiertes erstes Ausgabesignal zu erzeugen; und einen dritten Transistor, umfassend einen dritten Gate, einen dritten Drain und einen dritten Source, wobei der dritte Gate des dritten Transistors mit dem ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet ist, das invertierte erste Ausgabesignal zu empfangen, wobei der dritte Source des dritten Transistors mit einer zweiten Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt ist, und wobei der dritte Drain des dritten Transistors mit dem ersten Knoten, dem ersten Eingabeanschluss der Vergleichsschaltung, der nichtflüchtige Speicherzelle und dem ersten Ende der ersten Stromquelle gekoppelt ist, wobei das erste Ausgabesignal Daten entspricht, die auf der nichtflüchtigen Speicherzelle gespeichert sind.
  6. Speicherschaltung nach Anspruch 5, wobei der dritte Transistor dazu eingerichtet ist, eine Spannung des ersten Knotens als Reaktion auf das invertierte erste Ausgabesignal auf eine Spannung der ersten Spannungsversorgung einzustellen, und den zweiten Transistor als Reaktion darauf, dass die Spannung des ersten Knotens der Spannung der ersten Spannungsversorgung entspricht, auszuschalten.
  7. Speicherschaltung nach einem der Ansprüche 3 bis 6, wobei die Detektionsschaltung Folgendes umfasst: ein Flipflop, umfassend einen ersten Eingabeanschluss des Flipflops, der mit dem ersten Ausgabeanschluss der Vergleichsschaltung gekoppelt und dazu eingerichtet ist, das erste Ausgabesignal zu empfangen, einen zweiten Eingabeanschluss des Flipflops, der dazu eingerichtet ist, ein erstes Datensignal zu empfangen, einen dritten Eingabeanschluss des Flipflops, der dazu eingerichtet ist, ein erstes Rücksetzsignal zu empfangen, einen ersten Ausgabeanschluss des Flipflops, der dazu eingerichtet ist, ein zweites Ausgabesignal zu erzeugen, und einen zweiten Ausgabeanschluss des Flipflops, der dazu eingerichtet ist, ein invertiertes zweites Ausgabesignal zu erzeugen.
  8. Speicherschaltung nach Anspruch 7, wobei die Detektionsschaltung ferner Folgendes umfasst: einen dritten Transistor, umfassend einen dritten Gate, einen dritten Drain und einen dritten Source, wobei der dritte Gate des dritten Transistors mit dem zweiten Ausgabeanschluss des Flipflops gekoppelt und dazu eingerichtet ist, das invertierte zweite Ausgabesignal zu empfangen, wobei der dritte Source des dritten Transistors mit einem zweiten Knoten gekoppelt ist, und wobei der dritte Drain des dritten Transistors mit dem ersten Knoten, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt ist, wobei das zweite Ausgabesignal Daten entspricht, die auf der nichtflüchtigen Speicherzelle gespeichert sind.
  9. Speicherschaltung nach Anspruch 8, wobei der Erfassungsverstärker ferner Folgendes umfasst: eine erste Stromquelle, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem zweiten Knoten und dem dritten Source des dritten Transistors, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt ist und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt ist.
  10. Speicherschaltung nach Anspruch 9, wobei die Detektionsschaltung ferner Folgendes umfasst: einen vierten Transistor, umfassend einen vierten Gate, einen vierten Drain und einen vierten Source, wobei der vierte Gate des vierten Transistors mit dem zweiten Ausgabeanschluss des Flipflops gekoppelt und dazu eingerichtet ist, das invertierte zweite Ausgabesignal zu empfangen, wobei der vierte Source des vierten Transistors mit einer zweiten Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt ist, und wobei der vierte Drain des vierten Transistors mit dem ersten Knoten, dem ersten Eingabeanschluss der Vergleichsschaltung und der nichtflüchtigen Speicherzelle gekoppelt ist.
  11. Speicherschaltung, umfassend: eine erste nichtflüchtige Speicherzelle, die dazu eingerichtet ist, einen ersten Wert zu speichern; eine zweite nichtflüchtige Speicherzelle, die dazu eingerichtet ist, einen zweiten Wert zu speichern, der vom ersten Wert invertiert ist; einen ersten Erfassungsverstärker, der mit der ersten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, ein erstes Ausgabesignal zu erzeugen; einen zweiten Erfassungsverstärker, der mit der zweiten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, ein zweites Ausgabesignal zu erzeugen; und ein Latch, das mit dem ersten Erfassungsverstärker und dem zweiten Erfassungsverstärker gekoppelt und dazu eingerichtet ist, das erste Ausgabesignal und das zweite Ausgabesignal zwischenzuspeichern.
  12. Speicherschaltung nach Anspruch 11, wobei das Latch Folgendes umfasst: ein erstes NAND-Logikgatter, umfassend einen ersten Eingabeanschluss, einen zweiten Eingabeanschluss und einen ersten Ausgabeanschluss, wobei der erste Eingabeanschluss des ersten NAND-Logikgatters mit dem ersten Erfassungsverstärker gekoppelt und dazu eingerichtet ist, das erste Ausgabesignal zu empfangen, und wobei der erste Ausgabeanschluss des ersten NAND-Logikgatters dazu eingerichtet ist, ein erstes NAND-Ausgabesignal auszugeben; und ein zweites NAND-Logikgatter, umfassend einen ersten Eingabeanschluss, einen zweiten Eingabeanschluss und einen ersten Ausgabeanschluss, wobei der erste Eingabeanschluss des zweiten NAND-Logikgatters mit dem ersten Erfassungsverstärker gekoppelt und dazu eingerichtet ist, das zweite Ausgabesignal zu empfangen, und wobei der erste Ausgabeanschluss des zweiten NAND-Logikgatters dazu eingerichtet ist, ein zweites NAND-Ausgabesignal auszugeben, wobei der zweite Eingabeanschluss des ersten NAND-Logikgatters mit dem ersten Ausgabeanschluss des zweiten NAND-Logikgatters gekoppelt und dazu eingerichtet ist, das zweite NAND-Ausgabesignal zu empfangen, und wobei der zweite Eingabeanschluss des zweiten NAND-Logikgatters mit dem ersten Ausgabeanschluss des ersten NAND-Logikgatters gekoppelt und dazu eingerichtet ist, das erste NAND-Ausgabesignal zu empfangen.
  13. Speicherschaltung nach Anspruch 12, wobei das Latch ferner Folgendes umfasst: ein erstes Nicht-Gatter, umfassend einen ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss des NAND-Logikgatters gekoppelt und dazu eingerichtet ist, das erste NAND-Ausgabesignal zu empfangen, und einen ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet ist, ein invertiertes erstes NAND-Ausgabesignal zu erzeugen; und ein zweites Nicht-Gatter, umfassend einen ersten Eingabeanschluss des zweiten Nicht-Gatters, der mit dem ersten Ausgabeanschluss des zweiten NAND-Logikgatters gekoppelt und dazu eingerichtet ist, das zweite NAND-Ausgabesignal zu empfangen, und einen ersten Ausgabeanschluss des zweiten Nicht-Gatters, der dazu eingerichtet ist, ein invertiertes zweites NAND-Ausgabesignal zu erzeugen, wobei das invertierte erste NAND-Ausgabesignal dem ersten Wert, der auf der ersten nichtflüchtigen Speicherzelle gespeichert ist, entspricht, und wobei das invertierte zweite NAND-Ausgabeignal dem zweiten Wert, der auf der zweiten nichtflüchtigen Speicherzelle gespeichert ist, entspricht.
  14. Speicherschaltung nach einem der Ansprüche 11 bis 13, wobei der erste Erfassungsverstärker Folgendes umfasst: eine erste Vergleichsschaltung, umfassend einen ersten Eingabeanschluss, einen zweiten Eingabeanschluss und einen ersten Ausgabeanschluss, wobei der erste Eingabeanschluss der ersten Vergleichsschaltung durch einen ersten Knoten mit der ersten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, eine erste Spannung zu empfangen, wobei der zweite Eingabeanschluss der ersten Vergleichsschaltung dazu eingerichtet ist, eine Referenzspannung zu empfangen und der erste Ausgabeanschluss der ersten Vergleichsschaltung dazu eingerichtet ist, das erste Ausgabesignal auszugeben; und eine erste Stromquelle, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der ersten Stromquelle mit dem ersten Knoten, dem ersten Eingabeanschluss der ersten Vergleichsschaltung und der ersten nichtflüchtigen Speicherzelle gekoppelt ist und das zweite Ende der ersten Stromquelle mit einer ersten Spannungsversorgung gekoppelt ist.
  15. Speicherschaltung nach Anspruch 14, wobei der zweite Erfassungsverstärker Folgendes umfasst: eine zweite Vergleichsschaltung, umfassend einen ersten Eingabeanschluss, einen zweiten Eingabeanschluss und einen ersten Ausgabeanschluss, wobei der erste Eingabeanschluss der zweiten Vergleichsschaltung durch einen zweiten Knoten mit der zweiten nichtflüchtigen Speicherzelle gekoppelt und dazu eingerichtet ist, eine zweite Spannung zu empfangen, wobei der zweite Eingabeanschluss der zweiten Vergleichsschaltung dazu eingerichtet ist, eine Referenzspannung zu empfangen und der erste Ausgabeanschluss der zweiten Vergleichsschaltung dazu eingerichtet ist, das zweite Ausgabesignal auszugeben; und eine zweite Stromquelle, die ein erstes und ein zweites Ende aufweist, wobei das erste Ende der zweiten Stromquelle mit dem zweiten Knoten, dem ersten Eingabeanschluss der zweiten Vergleichsschaltung und der zweiten nichtflüchtigen Speicherzelle gekoppelt ist und das zweite Ende der zweiten Stromquelle mit der ersten Spannungsversorgung gekoppelt ist.
  16. Speicherschaltung nach Anspruch 15, ferner umfassend: eine erste Detektionsschaltung, die mit dem ersten Erfassungsverstärker und der ersten nichtflüchtigen Speicherzelle gekoppelt ist, wobei die erste Detektionsschaltung derart eingerichtet ist, dass sie das erste Ausgabesignal zwischenspeichert und einen ersten Strompfad zwischen der ersten nichtflüchtigen Speicherzelle und dem ersten Erfassungsverstärker unterbricht; und eine zweite Detektionsschaltung, die mit dem zweiten Erfassungsverstärker und der zweiten nichtflüchtigen Speicherzelle gekoppelt ist, wobei die zweite Detektionsschaltung derart eingerichtet ist, dass sie das zweite Ausgabesignal zwischenspeichert und einen zweiten Strompfad zwischen der zweiten nichtflüchtigen Speicherzelle und dem zweiten Erfassungsverstärker unterbricht.
  17. Speicherschaltung nach Anspruch 16, wobei die erste Detektionsschaltung Folgendes umfasst: ein erstes Nicht-Gatter, umfassend einen ersten Eingabeanschluss des ersten Nicht-Gatters, der mit dem ersten Ausgabeanschluss der ersten Vergleichsschaltung gekoppelt und dazu eingerichtet ist, das erste Ausgabesignal zu empfangen, und einen ersten Ausgabeanschluss des ersten Nicht-Gatters, der dazu eingerichtet ist, ein invertiertes erstes Ausgabesignal zu erzeugen; und einen ersten Transistor, umfassend einen ersten Gate, einen ersten Drain und einen ersten Source, wobei der erste Gate des ersten Transistors mit dem ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet ist, um das invertierte erste Ausgabesignal zu empfangen, wobei der erste Source des ersten Transistors mit einer zweiten Spannungsversorgung, die sich von der ersten Spannungsversorgung unterscheidet, gekoppelt ist, und wobei der erste Drain des ersten Transistors mit dem ersten Knoten, dem ersten Eingabeanschluss der ersten Vergleichsschaltung, der ersten nichtflüchtigen Speicherzelle und dem ersten Ende der ersten Stromquelle gekoppelt ist.
  18. Speicherschaltung nach Anspruch 17, wobei die zweite Detektionsschaltung Folgendes umfasst: ein zweites Nicht-Gatter, umfassend einen ersten Eingabeanschluss des zweites Nicht-Gatters, der mit dem ersten Ausgabeanschluss der zweiten Vergleichsschaltung gekoppelt und dazu eingerichtet ist, das zweite Ausgabesignal zu empfangen, und einen ersten Ausgabeanschluss des zweiten Nicht-Gatters, der dazu eingerichtet ist, ein invertiertes zweites Ausgabesignal zu erzeugen; und einen zweiten Transistor, umfassend einen zweiten Gate, einen zweiten Drain und einen zweiten Source, wobei der zweite Gate des zweiten Transistors mit dem ersten Ausgabeanschluss des ersten Nicht-Gatters gekoppelt und dazu eingerichtet ist, das invertierte zweite Ausgabesignal zu empfangen, wobei der zweite Source des zweiten Transistors mit einer zweiten Spannungsversorgung gekoppelt ist, und wobei der zweite Drain des zweiten Transistor mit dem zweiten Knoten, dem ersten Eingabeanschluss der zweiten Vergleichsschaltung, der zweiten nichtflüchtigen Speicherzelle und dem ersten Ende der zweiten Stromquelle gekoppelt ist.
  19. Verfahren zum Betreiben einer Speicherschaltung, wobei das Verfahren umfasst: Speichern eines ersten Werts auf einer ersten Speicherzelle; Einschalten eines Auswahltransistors als Reaktion auf ein Auswahlsignal, wobei der Auswahltransistor zwischen die erste Speicherzelle und einen ersten Knoten gekoppelt ist; Anlegen einer ersten Spannung an eine erste Wortleitung der ersten Speicherzelle, wodurch ein erster Zellenstrom dazu veranlasst wird, durch die erste Speicherzelle zu mindestens dem ersten Knoten zu fließen; Vergleichen, durch eine Vergleichsschaltung, einer zweiten Spannung des ersten Knotens mit einer Referenzspannung und somit Erzeugen eines ersten Ausgabesignals; Aktivieren einer Detektionsschaltung als Reaktion auf das erste Ausgabesignal; und Unterbrechen eines ersten Strompfads zwischen dem Auswahltransistor und dem ersten Knoten und/oder einem zweiten Knoten als Reaktion auf die Aktivierung der Detektionsschaltung.
  20. Verfahren nach Anspruch 19, wobei das Unterbrechen des ersten Strompfads zwischen dem Auswahltransistor und dem ersten Knoten und/oder dem zweiten Knoten Folgendes umfasst: Erzeugen, durch ein Nicht-Gatter, eines invertierten ersten Ausgabesignals; Einschalten eines ersten Transistors als Reaktion auf das invertierte erste Ausgabesignal, wobei der erste Transistor mit dem ersten Knoten gekoppelt ist; Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung als Reaktion darauf, dass der erste Transistor eingeschaltet wird; und Ausschalten des Auswahltransistors als Reaktion auf das Ziehen der zweiten Spannung des ersten Knotens auf die erste Spannung.
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