CN114882930A - 记忆体装置及操作记忆体装置的方法 - Google Patents

记忆体装置及操作记忆体装置的方法 Download PDF

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CN114882930A CN202210306500.2A CN202210306500A CN114882930A CN 114882930 A CN114882930 A CN 114882930A CN 202210306500 A CN202210306500 A CN 202210306500A CN 114882930 A CN114882930 A CN 114882930A
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张彤诚
李谷桓
黄家恩
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Abstract

揭示一种记忆体装置及操作记忆体装置的方法。在一态样中，记忆体装置包括多个非挥发性记忆体单元，上述多个非挥发性记忆体单元中的每一者可操作地耦接至字元线、栅极控制线以及位元线。上述多个非挥发性记忆体单元中的每一者包括第一晶体管、第二晶体管、第一经二极管连接的晶体管以及电容器。第一晶体管、第二晶体管以及第一经二极管连接的晶体管串联耦接，并且电容器具有连接至共用节点的第一端，上述共用节点在第一经二极管连接的晶体管与第二晶体管之间。

Description

记忆体装置及操作记忆体装置的方法
技术领域
本案是关于一种记忆体装置，特别是一种具有具有二极管连接半导体的记忆体装置。
背景技术
一次性可程序化(one-time programmable,OTP)记忆体装置是一种通常用于只读记忆体(read-only memory,ROM)的非挥发性记忆体(non-volatile memory,NVM)。当一次性可程序化记忆体装置经编程时，它不能被重新编程。一次性可程序化记忆体的常见类型包括使用金属熔丝的电性熔丝以及使用栅极介电质的抗熔丝。典型的一次性可程序化记忆体装置由于一次性可程序化记忆体装置内的电容器的两端之间的高电压应力而被非有意地编程。因此，除有意对电容器进行编程之外的时间期望降低横跨电容器两端的电压应力。
发明内容
本案的一实施例是关于一种记忆体装置，包括：多个非挥发性记忆体单元，上述多个非挥发性记忆体单元中每一者可操作地耦接至字元线、栅极控制线以及位元线。非挥发性记忆体单元中的每一者包括第一晶体管、第二晶体管、第一经二极管连接的晶体管以及电容器。第一晶体管、第二晶体管、第一经二极管连接的晶体管串联耦接，并且电容器具有连接至共用节点的第一端，上述共用节点在第一经二极管连接的晶体管与第二晶体管之间。
本案的另一实施例是关于一种记忆体装置，包括多个一次性可程序化记忆体单元，上述多个一次性可程序化记忆体单元中的每一者包括M个第一晶体管、M个第二晶体管、M个第三晶体管、M个经二极管连接的晶体管以及电容器，其中M是正整数。M个第一晶体管中的每一者串联耦合至M个第二晶体管中的相应的第二晶体管、M个第三晶体管中的相应的第三晶体管以及M个经二极管连接的晶体管中的相应的经二极管连接的晶体管。电容器的一端连接至在相应的第二晶体管与相应的第三晶体管之间的节点。
本案的又一实施例是关于一种用于操作记忆体装置的方法，包括提供多个记忆体单元，上述多个记忆体单元中的每一者包括第一晶体管、第二晶体管、第三晶体管、经二极管连接的晶体管以及电容器；通过执行以下操作对记忆体单元中的第一记忆体单元编程：(i)使多个字元线中的一者生效，从而选通第一记忆体单元的第一晶体管；(ii)使多个第一控制线中的一者生效，从而选通第一记忆体单元的第二晶体管；以及(iii)在多个位元线中的一者上施加编程电压，上述多个位元线连接至第一记忆体单元的电容器；以及使多个第二控制线中的第二控制线生效，从而选通上述多个记忆体单元中的第二记忆体单元的第三晶体管，并且上述多个第一控制线选通第二记忆体单元的第二晶体管，上述多个位元线连接至第二记忆体单元的电容器。
附图说明
以下详细描述结合附图阅读时，可以最好地理解本案一实施例的各方面。注意，根据行业中的标准实践，各种特征并未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以任意扩大或缩小。
图1绘示根据一些实施例的示例记忆体单元；
图2A绘示根据一些实施例的多个记忆体单元的列的电路图；
图2B绘示根据一些实施例的图2A的记忆体单元的更详细的电路图；
图3A绘示根据一些实施例的示例记忆体单元的电路示意图；
图3B绘示根据一些实施例的图3A的记忆体单元的布局设计；
图4A绘示根据一些实施例的另一示例记忆体单元的电路示意图；
图4B绘示根据一些实施例的图4A的记忆体单元的布局设计；
图5A绘示根据一些实施例的另一示例记忆体单元的电路示意图；
图5B绘示根据一些实施例的图5A的记忆体单元的布局设计；
图6A绘示根据一些实施例的另一示例记忆体单元的电路示意图；
图6B绘示根据一些实施例的图6A的记忆体单元的布局设计；
图7A绘示根据一些实施例的另一示例记忆体单元的电路示意图；
图7B绘示根据一些实施例的图7A的记忆体单元的布局设计；
图8绘示根据一些实施例的操作示例记忆体装置的示例过程的流程图。
【符号说明】
100:记忆体单元
102:第一晶体管
104:第二晶体管
106:第三晶体管
108:经金属氧化物半导体二极管连接的晶体管
112:电容器
114:节点
200:列
202_0[1:N],202_M[1:N]:第一晶体管
202_M[1],202_M[2],202_M[N]:第一晶体管
204_0[1:N].204_M[1:N]:第二晶体管
204_M[1],204_M[2],204_M[N]:第二晶体管
206_0[1:N],206_M[1:N]:第三晶体管
206_M[1],206_M[2],206_M[N]:第三晶体管
208_0[1:N]:经金属氧化物半导体二极管连接的晶体管
208_M[1:N]:经金属氧化物半导体二极管连接的晶体管
208_M[1]:经金属氧化物半导体二极管连接的晶体管
208_M[2]:经金属氧化物半导体二极管连接的晶体管
208_M[N]:经金属氧化物半导体二极管连接的晶体管
210:记忆体单元
212_0,212_M:电容器
214_M:节点
216[1],216[2],216[N]:单元行
300:记忆体单元
302_M[1],302_M[2],302_M[8]:第一晶体管
304_M[1],304_M[2],304_M[8]:第二晶体管
306_M[1],306_M[2],306_M[8]:第三晶体管
308_M[1]:MDT
308_M[2]:MDT
308_M[8]:MDT
312_M:电容器
314_M:节点
316[1]～316[8],316[N]:单元行
350:布局设计
400:记忆体单元
402_M[1]:第一晶体管
402_M[8]:第一晶体管
404_M[1]:第二晶体管
404_M[8]:第二晶体管
408_M[1]:经金属氧化物半导体二极管连接的晶体管
408_M[8]:经金属氧化物半导体二极管连接的晶体管
412_M:电容器
414_M:节点
416[1]～416[8],:单元行
450:布局设计
500:记忆体单元
502_M[1]:第一晶体管
502_M[8]:第一晶体管
504_M[1]:第二晶体管
504_M[8]:第二晶体管
508_M[1]:经金属氧化物半导体二极管连接的晶体管
508_M[8]:经金属氧化物半导体二极管连接的晶体管
512_M:电容器
514_M:节点
516[1]～516[8]:单元行
520:栅极端
550:布局设计
600:记忆体单元
602_M[1]:第一晶体管
602_M[8]:第一晶体管
604_M[1]:第二晶体管
604_M[8]:第二晶体管
608_M[1][1]:经金属氧化物半导体二极管连接的晶体管
608_M[1][P]:经金属氧化物半导体二极管连接的晶体管
608_M[1][X]:经金属氧化物半导体二极管连接的晶体管
608_M[8][1]:经金属氧化物半导体二极管连接的晶体管
608_M[8][P]:经金属氧化物半导体二极管连接的晶体管
612_M:电容器
614_M:节点
616[1]～616[8]:单元行
650:布局设计
700:记忆体单元
702_M[1]:第一晶体管
702_M[8]:第一晶体管
704_M[1]:第二晶体管
704_M[8]:第二晶体管
708_M[1]:经金属氧化物半导体二极管连接的晶体管
708_M[8]:经金属氧化物半导体二极管连接的晶体管
712_M:电容器
714_M:节点
716[1]～716[8]:单元行
750:布局设计
800:操作示例记忆体装置的过程
802,804,806:操作
BL:位元线
CL:控制线
CL_0[1:N]:控制线
CL_M[1:N]:控制线
CL_M[1]～CL_M[8],CL_M[N]:控制线
M0:金属层
MD:金属层
NMOS:N型金属氧化物半导体
NP:N型晶体管部分
OD:主动区
PMOS:P型金属氧化物半导体
PP:P型晶体管部分
Poly:栅极金属
SL:选择线
VG:栅极通孔
WL:字元线
WL_0:字元线
WL_M:字元线
具体实施方式
以下内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件、材料、值、步骤、操作、材料、布置等的特定实例用以简化本案的一实施例。当然，该些仅为实例，并不旨在进行限制。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，并且亦可包括其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本案的一实施例可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖装置在使用或操作中的不同方位。装置可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。
典型的一次性可程序化记忆体装置布置于具有多个列行记忆体单元的矩阵中。在矩阵内的每个记忆体单元通常包括一个电容器以及两个晶体管，其中电容器用于储存数据，上述两个晶体管用于控制记忆体单元，特别是将数据写入电容器及/或从记忆体单元读取数据。已知记忆体单元的结构的一个问题是当相邻单元被存取(使用例如字元线、位元线以及栅极控制线的存取线)时，会发生导致巨大的电压压降的写入干扰现象，上述电压压降横跨相邻单元的储存电容器两端。此种写入干扰现象可导致电容器崩溃，并在两端之间创建导电路径，从而导致记忆体单元被毁坏。
例如，两个相邻的记忆体单元可以共享位元线、栅极控制线或字元线中的至少一者。为了选择第一记忆体单元，将位元线、字元线及栅极控制线的电压设置为预定电压。即使不意欲选择第二记忆体单元(例如，第一记忆体单元的字元线是预定电压，但是第二记忆体单元的字元线被设置为0V)，第二记忆体单元仍将接收预定电压中的一或多者(例如，共享栅极控制线或位元线并且接收相同的预定电压)。与此同时，对于具有连接至共享的位元线的第一端与连接至选择线(接至0V)的第二端的储存电容器，泄漏电流可以在上述储存电容器的第二端与选择线之间流动。这致使跨越储存电容器两端的电压变高，进而导致储存电容器的崩溃，从而在记忆体单元中有效地写入数据。这种写入干扰可导致记忆体单元被毁坏或不可修复地损坏，并使记忆体装置不可用。因此，需要确保写入干扰现象不会导致记忆体单元中无意且巨大的电压压降。
在本案中，当记忆体单元未被选择时，记忆体装置具有横跨记忆体单元内的电容器两端的经降低电压压降，从而有利地降低记忆体单元中的电容器崩溃的机率。每个记忆体单元可包括由控制信号控制的经金属氧化物半导体(metal-oxide-semiconductor,MOS)二极管连接的晶体管(metal-oxide-semiconductor diode-connected transistor,MDT)。经金属氧化物半导体二极管连接的晶体管可以串联连接至字元线晶体管以及控制晶体管。此外，经金属氧化物半导体二极管连接的晶体管可以自由选择地连接至额外的控制晶体管，其中额外的控制晶体管可帮助进一步降低横跨电容器两端的电压压降。因为经金属氧化物半导体二极管连接的晶体管允许电流从存取线(例如，字元、位元线、栅极控制线或控制线)中的一者流动以上拉电容器的端中的一端，所以电容器可以有利地不会由于可能流到选择线或别处的任何泄漏电流而被毁坏。
图1绘示根据一些实施例的示例记忆体单元100。记忆体单元100包括第一晶体管102、第二晶体管104、第三晶体管106、经金属氧化物半导体二极管连接的晶体管108以及电容器112。第一至第三晶体管102-106及经金属氧化物半导体二极管连接的晶体管108以串联布置。第一晶体管102由字元线WL选通，第二晶体管104以及经金属氧化物半导体二极管连接的晶体管108由栅极控制线(有时称为“nc栅极线”)选通，并且第三晶体管由控制线CL选通。第一晶体管102连接至选择线SL。
尽管图1中绘示了一定数量的晶体管及其他电子元件，但是其余附图、实施例不限于此，并且在本案的范畴内可以有更多或更少的装置。此外，尽管图1绘示晶体管为N型晶体管，但是实施例不限于此。在本案中，晶体管的实例包括但不限于金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor,MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)晶体管、P通道金属氧化物半导体(P-channel metal-oxide semiconductor,PMOS)、N通道金属氧化物半导体(N-channel metal-oxide semiconductor,NMOS)、双极型晶体管(bipolar junctiontransistor,BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(P-channeland/or N-channel field effect transistor,PFET/NFET)、鳍式场效晶体管(FinFET)、具有凸起的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。此外，尽管本案中的记忆体单元是指一次性可程序化记忆体装置，但是实施例不限于此，并且所揭示的技术可以应用于任何其他类型的NVM元件(例如，磁阻随机存取记忆体(magnetoresistive randomaccess memory,MRAM)、电阻随机存取记忆体(resistive random access memory,ReRAM)等)。
在操作中，使用者可能希望通过使相邻单元的字元线生效来存取记忆体单元100的相邻单元(例如，记忆体阵列中同一行但相邻列(或同一列但相邻行)中的单元)。记忆体单元100的字元线WL被失效，例如:将字元线WL的电压准位设置为0V，第二电源电压准位设置为VSS或接地。然而，nc栅极线及位元线BL可以在记忆体单元100与相邻单元之间共享。为了选择相邻单元，将nc栅极线失效至Vnc栅极电压准位。这导致记忆体单元100被半选择，因为nc栅极线被生效，但是字元线WL被失效。并且因为选择线SL被接至接地，横跨第二晶体管102中的一或多个第二晶体管两端的泄漏电流致使节点114被下拉至选择线SL电压准位(即接地)。因为在相邻单元的写入操作期间，第一端接收0V且第二端可能正在接收位元线BL中的高电压，上述操作可能造成横跨电容器112两端的高电压应力。
为了防止泄漏电流导致电容器112的第一端被接至0V(从而导致跨电容器112两端的任何崩溃电压差)，可以将第三晶体管106导通。控制线CL可接收第一电源电压VDD(或使控制线CL生效)或第二电源电压VSS(或使控制线CL失效)。当控制线CL被生效时，第三晶体管106可导通并允许电流从nc栅极线至经金属氧化物半导体二极管连接的晶体管108，流到第三晶体管106，流到节点114，节点114连接至电容器112的第一端。这导致电容器112的第一端接至Vnc栅极(nc栅极线的电压)-Vthn(阈值电压，即横跨经金属氧化物半导体二极管连接的晶体管108中的电压压降)。因此，在相邻单元的操作期间，电容器112的第一端可具有电压Vnc栅极-Vthn。因此，当位元线BL在相邻单元的写入操作期间为高时，电容器112具有低的电压应力。
图2A绘示根据一些实施例的多个记忆体单元210(例如，记忆体单元100)的列200的电路图。列200包括一或多个第一晶体管202_0[1:N]至202_M[1:N](例如，图1的第一晶体管102)、一或多个第二晶体管204_0[1:N]至204_M[1:N](例如，图1的第二晶体管104)、一或多个任选的第三晶体管206_0[1:N]至206_M[1:N](例如，图1的第三晶体管106)、一或多个经金属氧化物半导体二极管连接的晶体管208_0[1:N]至208_M[1:N](例如，图1的经金属氧化物半导体二极管连接的晶体管108)，以及多个电容器212_0至212_M(例如，图1的电容器112)，其中M是自然数，并且N是正整数。通常而言，对于每个记忆体单元内的每个单元行，相应的第一晶体管202、相应的第二晶体管204、相应的第三晶体管206以及相应的经金属氧化物半导体二极管连接的晶体管208串联连接。
列200包括M个记忆体单元210。第一晶体管202_M[1:N]中的每一者可包括第一源极/漏极端、第二源极/漏极端及栅极端。栅极端连接至字元线WL_0至WL_M中的字元线WL_M，而第一端连接至选择线SL，并且第二端连接至对应的第二晶体管204_M[1:N]。选择线SL可连接至接地电压或电源电压VSS。
第二晶体管204_M[1:N]中的每一者可包括第一端、第二端及栅极端。栅极端可连接至nc栅极[0]线，而第一端可连接至相应的第一晶体管202_M[1:N]的第二端，并且第二端可连接至节点214_M，上述节点连接至相应的第三晶体管206_M[1:N]以及电容器212_M。
第三晶体管206_M[1:N]中的每一者可包括第一端、第二端以及栅极端。栅极端可连接至控制线C_0[1:N]至CL_M[1:N]中的对应控制线CL_M[1:N](一般而言，控制线CL_M)，第一端可连接至节点214_M，并且第二端可连接至相应的经金属氧化物半导体二极管连接的晶体管208_M[1:N]。
经金属氧化物半导体二极管连接的晶体管208_M[1:N]中的每一者可包括第一端、第二端以及栅极端。栅极端及第二端可彼此连接(即经二极管连接)，并且第一端连接至相应的第三晶体管206_M[1:N]的对应第二端。当第三晶体管206_M[1:N]不存在时，经金属氧化物半导体二极管连接的晶体管208_M[1:N]的第一端可直接连接至相应的第二晶体管204_M[1:N]的第二端，其中节点214_M位于第二晶体管204_M[1:N]与经金属氧化物半导体二极管连接的晶体管208_M[1:N]之间(例如，参见图4A)。
电容器212_M可具有连接至节点214_M的第一端及连接至位元线BL的第二端。节点(例如，共用节点)214_M在每个记忆体单元210内共享。
图2B绘示根据一些实施例的图2A的记忆体单元210的更详细的电路图。记忆体单元210包括列200的第M个记忆体单元。记忆体单元210包括仅一个记忆体单元，意味着只有一个数据被写入记忆体单元210(经由电容器212_M)。
记忆体单元210包括多个单元行216[1]至216[N]。在本案中，“单元行”是指装置行，上述装置行包括记忆体单元内的第一晶体管202、第二晶体管204、第三晶体管206以及经金属氧化物半导体二极管连接的晶体管208。不要将单元行与包含在记忆体单元阵列中的记忆体单元行混淆。
单元行216[1]包括全部皆以串联连接的第一晶体管202_M[1]、第二晶体管204_M[1]、第三晶体管206_M[1]及经金属氧化物半导体二极管连接的晶体管208_M[1]。单元行216[2]包括全部皆以串联连接的第一晶体管202_M[2]、第二晶体管204_M[2]、第三晶体管206_M[2]及经金属氧化物半导体二极管连接的晶体管208_M[2]。并且单元行216[N]包括第一晶体管202_M[N]、第二晶体管204_M[N]、第三晶体管206_M[N]及经金属氧化物半导体二极管连接的晶体管208_M[N]。单元行216[1:N]中的每一者连接至共用节点214_M与电容器212_M的第一端，并且电容器212_M的第二端连接至位元线BL。存在横跨电容器212_M两端的电压应力准位Vs。当Vs为高时，电容器212_M可能会崩溃。
参照图3A至图7B，绘示了本案的各种实施例。特别是图3A、图4A、图5A、图6A及图7A绘示记忆体单元的电路示意图，并且图3B、图4B、图5B、图6B及图7B分别绘示记忆体单元的示例布局。然而，这些实施例并不相互排斥，并且实施例中的一或多个实施例可以与其他实施例组合。例如，图3A至图3B的第三晶体管306_M[1:8](其在图4A至图7B的记忆体单元400、500、600及700中不存在)可以被包括在如上文结合图1至图2B所述的记忆体单元400、500、600及700中。布局设计350、450、550、650、750、850及950中的每一者可用于制造半导体元件的至少一部分(例如，具有多个可操作地彼此耦合的电路的积体电路)。此外，并非所有绘示的部件都是必需的，本案的一些实施例可以包括图3B、图4B、图5B、图6B及图7B中未示出的额外部件。在不脱离本文阐述的本案的范畴的情况下，可以对部件的布置及类型进行变化。可以包括额外的、不同的或更少的部件。与布局设计350、450、550、650及750对应的半导体元件可以基于沿着在基板的前侧上方的一或多个主动区形成多个晶体管特征/结构(例如，沟道结构、源极结构、漏极结构)来制造。此外，存在某些结构或层可能未标记，因为它们与本案的描述无关(例如，假性结构或层)。
图3A绘示根据一些实施例的记忆体单元300的电路示意图。在上述实施例中，N＝8，意味着有8个第三晶体管306_M，并且这8个第三晶体管306_M中的每一者由8条控制线CL_M[1:8]中的一条控制线选通。因此，在图3A的实施例中，有8个单元行316，并且每个单元行具有一个第一晶体管302_M、一个第二晶体管304_M、一个第三晶体管306_M以及一个经金属氧化物半导体二极管连接的晶体管308_M。尽管图3A中N＝8，但是实施例不限于此，并且大于或小于8的N在本案的范畴内。
在一些实施例中，可以同时使第三晶体管306_M[1:8]中的多于一个第三晶体管生效。在上述实施例中，存在多个第三晶体管306_M，这些第三晶体管可以使节点314_M被接至Vnc栅极-Vthn，从而减少电容器312_M上的电压应力的总量。在一些实施例中，所有第三晶体管306_M[1:8]可以同时被生效，使得当N＝8时电容器312_M上的电压应力最低。
图3B绘示根据一些实施例的记忆体单元300的布局设计350。布局设计350包括单元行316[1]、316[2]、316[3]、316[4]、316[5]、316[6]、316[7]以及316[8]。
布局设计350绘示了金属层M0、主动区OD、栅极通孔VG、栅极金属Poly及金属层MD。金属层MD形成为连接至单元行316[1:8]中的晶体管。栅极通孔VG将栅极金属Poly连接至字元线WL、信号线SL、位元线BL及nc栅极线中的一者。金属层M0是形成在晶体管上的层。OD区包括源极/漏极区及形成在栅极金属Poly下方的通道区。
图3B中的单元行316[1:8]中的每一者包括选择线SL、字元线WL、nc栅极线、位元线BL以及控制线CL_M[1:8]中的一者。举例而言，单元行316[1](以虚线框示出)包括第一晶体管302_M[1]、第二晶体管304_M[1]、第三晶体管306_M[1]、经金属氧化物半导体二极管连接的晶体管308_M[1]以及电容器112[1](对于单元行316[1]，在虚线框内以虚线框示出)。
参照第一晶体管302_M[1]，选择线SL可以耦接至主动区OD。因此，选择线驱动器(未示出)可以将选择线信号驱动至第一晶体管302_M[1]。字元线WL形成于主动区OD上，且其间插置有一或多个层(例如，介电层)。
参照第二晶体管304_M[1]，nc栅极线可设置在主动区OD上，其间插置有一或多个层(例如，介电层)。第二晶体管304_M[1]包括主动区OD的一端部(例如，第二晶体管304_M[1]的第一端)，上述主动区OD的一端部连接至作为部分第一晶体管302_M[1]的主动区OD的一端部(例如，第一晶体管302_M[1]的第二端)。
参照电容器312_M，位元线BL用作电容器312_M的第二端，并且形成在主动区OD的一端部上方，其间插置有一或多个层(例如，介电层)。与位元线BL重叠的第二晶体管304_M[1:8]的主动区OD的各端部可以彼此连接(例如，耦接至主动区OD的金属层M0可以将第二晶体管304_M[1:8]的第二端彼此连接)。
参照第三晶体管306_M[1]，控制线CL_M[1]可以设置在主动区OD的一端部上，其间插置有一或多个层(例如，介电层)。第三晶体管306_M[1]的第一端可连接至电容器312_M的第一端(例如，在图3A的节点314_M处)。
参照经金属氧化物半导体二极管连接的晶体管308_M[1]，nc栅极线可以设置在主动区OD的一端部上，其间插置有一或多个层(例如，介电层)。经金属氧化物半导体二极管连接的晶体管308_M[1]的第一端的主动区OD的一端部可以连接至第三晶体管306_M[1]的主动区OD的一端部。此外，nc栅极线亦可以设置在金属层MD中，并连接至经金属氧化物半导体二极管连接的晶体管308_M[1]的第二端。因此，通过将栅极端及第二端两者连接至nc栅极线，经金属氧化物半导体二极管连接的晶体管308_M[1]可以被二极管连接。
尽管没有详细描述，但是普通技艺人士应了解的是，剩余的单元行316[2:8]可以以与上述单元行316[1]类似的方式设置。
图4A绘示根据一些实施例，当没有第三晶体管(例如，第三晶体管106、第三晶体管206_0[1:N]至206_M[1:N])时记忆体单元400的电路示意图。尽管图4A中N＝8，但实施例不限于此，并且大于或小于8的N在本案的范畴内。
除了没有第三晶体管之外，记忆体单元400类似于记忆体单元300。当在第二晶体管404_M[1:8](例如，第二晶体管304_M[1:8])与对应的经金属氧化物半导体二极管连接的晶体管408_M[1:8](例如，经金属氧化物半导体二极管连接的晶体管308_M[1:8])之间没有连接第三晶体管时，第二晶体管404_M[1:8]的第二端分别连接至对应的经金属氧化物半导体二极管连接的晶体管408_M[1:8]的第一端。因此，节点414_M(例如，节点314_M)由传导路径设置为电压准位Vnc栅极-Vthn，上述传导路径从nc栅极线(Vnc栅极)穿过所有经金属氧化物半导体二极管连接的晶体管408_M[1:8](Vthn)，并且当记忆体单元400被半选择时，电容器412_M(例如，电容器312_M)的电压应力为低。
图4B绘示根据一些实施例的记忆体单元400的布局设计450。布局设计450包括单元行416[1]、416[2]、416[3]、416[4]、416[5]、416[6]、416[7]以及416[8](例如，单元行316[1:8])。除了在布局设计450中没有形成第三晶体管306_M[1:8]之外，布局设计450类似于布局设计350。因此，参照单元行416[1]，412_M的第一端(与位元线BL重叠的主动区OD的端部)连接至经金属氧化物半导体二极管连接的晶体管408_M[1]的第一端。
图5A绘示根据一些实施例，当经金属氧化物半导体二极管连接的晶体管508_M[1:8]中的每一者包括P型晶体管时，记忆体单元500的电路示意图。在图5A中，绘示了N＝8，但实施例不限于此，并且取决于实施例，N可以更多或更少。此外，尽管图5A示出图中不存在连接的第三晶体管(例如，第三晶体管306_M[1:8])，但实施例不限于此，并且由控制线(例如，控制线CL_M[1:8])选通的第三晶体管可以放置在第二晶体管504_M[1:N]与经金属氧化物半导体二极管连接的晶体管508_M[1:8]之间。
除了经金属氧化物半导体二极管连接的晶体管508_M[1:8]中的每一者是P型晶体管(而不是如在记忆体单元200及300中的N型晶体管)之外，记忆体单元500类似于记忆体单元400。经金属氧化物半导体二极管连接的晶体管508_M[1:8]皆具有第一端、第二端以及栅极端。第一端连接至节点514_M(例如，节点414_M)，节点514_M连接至第二晶体管504_M[1:8](例如，第二晶体管404_M[1:8])的第二端。经金属氧化物半导体二极管连接的晶体管508_M[1:8]的栅极端连接至节点514_M，使得经金属氧化物半导体二极管连接的晶体管508_M[1:8]中每一者成为经二极管连接的晶体管。经金属氧化物半导体二极管连接的晶体管508_M[1:8]的第二端连接至nc栅极线。
当经金属氧化物半导体二极管连接的晶体管508_M[1:8]经二极管连接在栅极端与第一端之间时，节点514_M可以被上拉至电压Vnc栅极-Vthp(经金属氧化物半导体二极管连接的晶体管508_M[1:8]的阈值电压)。例如，当nc栅极是Vnc栅极电压(例如，第一电源电压VDD或预定的nc栅极电压)，并且电容器512_M的第一端开始下降时，经金属氧化物半导体二极管连接的晶体管508_M[1:8]将导通并驱动节点514_M回到Vnc栅极-Vthp。因此，电容器514_M上的电压应力将为低。
图5B绘示根据一些实施例的记忆体单元500的布局设计550。布局设计550包括单元行516[1]、516[2]、516[3]、516[4]、516[5]、516[6]、516[7]以及516[8](例如，单元行416[1:8])。除了经金属氧化物半导体二极管连接的晶体管508_M[1:8]是P型晶体管之外，布局设计550类似于布局设计450。
第二晶体管504_M[1]的第二端的端部包括主动区OD的端部，上述主动区OD的端部与设置在栅极金属Poly上的位元线BL重叠。因此，设置在金属层MD中的位元线BL及第二晶体管504_M[1]的第二端的上述端部形成电容器512_M。此外，P型经金属氧化物半导体二极管连接的晶体管508_M[1:8]的栅极端520形成在栅极金属Poly上，并且栅极端520皆彼此耦接，并且主动区OD形成在栅极端520下方，使得经金属氧化物半导体二极管连接的晶体管508_M[1:8]中的每一者经二极管连接。并且经金属氧化物半导体二极管连接的晶体管508_M[1:8]的第二端连接至设置在金属层MD中的nc栅极线。
图6A绘示根据一些实施例，当每个单元行有P个数量的经金属氧化物半导体二极管连接的晶体管608_M[1:N][P]时，记忆体单元600的电路示意图。在图6A中，绘示了N＝8，但实施例不限于此，并且取决于实施例，N可以更多或更少。此外，尽管图6A示出图中不存在连接的第三晶体管(例如，第三晶体管306_M[1:8])，但是实施例不限于此，并且由控制线(例如，控制线CL_M[1:8])选通的第三晶体管可以放置在第二晶体管604_M[1:N]与经金属氧化物半导体二极管连接的晶体管608_M[1:8][1](例如，连接至节点614_M的第一MDT)之间。
除了每个单元行包括P个数量的经金属氧化物半导体二极管连接的晶体管(例如，经金属氧化物半导体二极管连接的晶体管408_M[1:8])之外，记忆体单元600类似于记忆体单元400。例如，单元行616[1]包括P个数量的经金属氧化物半导体二极管连接的晶体管608_M[1][1]至608_M[1][P]。对于每一个被添加的经金属氧化物半导体二极管连接的晶体管，在节点614_M处的电压压降为Vthn(或者若经金属氧化物半导体二极管连接的晶体管为P型晶体管，则为Vthp)。例如，若单元行616[1]中有4个经金属氧化物半导体二极管连接的晶体管608_M[1][1]至608_M[1][4]，则节点614_M处的电压为Vnc栅极-(4×Vthn)。
图6B绘示根据一些实施例的记忆体单元600的布局设计650。布局设计650包括单元行616[1]、616[2]、616[3]、616[4]、616[5]、616[6]、616[7]以及616[8](例如，单元行416[1:8])。除了布局650的P个数量的部分是重复经金属氧化物半导体二极管连接的晶体管608_M[1][1]至608_M[1][P]的P个数量之外，布局设计650类似于布局设计450。
电容器612_M的第一端被包括在主动区OD的端部，上述主动区OD的端部与设置在金属层MD中的位元线BL重叠。主动区OD的端部连接至包括栅极金属Poly的经金属氧化物半导体二极管连接的晶体管608_M[1][1]。栅极金属Poly经由栅极通孔VG连接至金属层M0，并且金属层M0连接至主动区OD的另一端部，上述主动区OD的另一端部包括经金属氧化物半导体二极管连接的晶体管608_M[1][1]的第二端。因此，经金属氧化物半导体二极管连接的晶体管608_M[1][1]经二极管连接。类似的结构可以重复形成以形成经金属氧化物半导体二极管连接的晶体管608_M[1][X]，其中X是介于1与P之间的整数。接着，如图6A所示，经金属氧化物半导体二极管连接的晶体管608_M[1][P](即P个串联经金属氧化物半导体二极管连接的晶体管中的最后一个经金属氧化物半导体二极管连接的晶体管)可具有皆连接至nc栅极线的栅极端及第二端。经金属氧化物半导体二极管连接的晶体管608[1][P]可具有设置在栅极金属Poly中的栅极端，上述栅极金属Poly包括nc栅极线，并且经金属氧化物半导体二极管连接的晶体管608[1][P]的第二端(主动区OD的端部)可设置在包括nc栅极线的金属层MD中。因此，栅极端及第二端皆连接至nc栅极线。
图7A绘示根据一些实施例的当经金属氧化物半导体二极管连接的晶体管经二极管连接至位元线BL时的记忆体单元700的电路示意图。在图7A中，绘示了N＝8，但是实施例不限于此，并且取决于实施例，N可以更多或更少。此外，尽管图7A示出图中不存在连接的第三晶体管(例如，第三晶体管306_M[1:8])，但是实施例不限于此，并且由控制线(例如，控制线CL_M[1:8])选通的第三晶体管可以放置在第二晶体管704_M[1:N]与经金属氧化物半导体二极管连接的晶体管708_M[1:8]之间。
除了经金属氧化物半导体二极管连接的晶体管708_M[1:8]经二极管连接至位元线BL之外，记忆体单元700类似于记忆体单元400。因此，节点714_M处的电压可以被设置为VBL-Vthn。
图7B绘示根据一些实施例的记忆体单元700的布局设计750。布局设计750包括单元行716[1]、716[2]、716[3]、716[4]、716[5]、716[6]、716[7]以及716[8](例如，单元行416[1:8])。除了经金属氧化物半导体二极管连接的晶体管708_M[1:8]经二极管连接至位元线BL之外，布局设计750类似于布局设计450。
形成在栅极金属Poly中的位元线BL包括经金属氧化物半导体二极管连接的晶体管708_M[1]的栅极端。并且形成在主动区OD中的经金属氧化物半导体二极管连接的晶体管708_M[1]的第二端与设置在金属层MD中的位元线BL重叠，从而形成电容器(未绘示)。因此，经金属氧化物半导体二极管连接的晶体管708_M[1]具有连接至电容器712_M的第一端的第一端，并且经金属氧化物半导体二极管连接的晶体管708_M[1]具有连接至位元线BL的栅极端及第二端。
图8绘示根据一些实施例的操作包括多个本案的记忆体单元(例如，100、210、300、400、500、600、700)的示例记忆体装置的示例性过程800的流程图。应当注意的是，操作示例记忆体装置的过程800仅为实例，并不意欲限制本案。因此，应当理解的是，可以在图8的操作示例记忆体装置的过程800之前、期间及之后提供额外的步骤/操作，并且一些其他操作可能仅在此简要描述。
简而言之，操作示例记忆体装置的过程800可以从提供多个记忆体单元的操作802开始，上述多个记忆体单元中的每一者包括第一晶体管、第二晶体管、第三晶体管、经二极管连接的晶体管以及电容器。接着，操作示例记忆体装置的过程800执行至对多个记忆体单元中的第一记忆体单元进行编程的操作804。接着，操作示例记忆体装置的过程800可以执行至使多条第二控制线(CL2)中的一条第二控制线生效，从而选通多多个记忆体单元中的第二记忆体单元的第三晶体管的操作806，其中第一控制线选通第二记忆体单元的第二晶体管，并且位元线连接至第二记忆体单元的电容器。
操作802包括提供多个记忆体单元(例如，记忆体单元100、210、300、400、500、600、或700)，上述多个记忆体单元中的每个记忆体单元包括第一晶体管(例如，第一晶体管102、202_M[1:N]、302_M[1:N]、402_M[1:N]、502_M[1:N]、602_M[1:N]或702_M[1:N])、第二晶体管(例如，第二晶体管104、204_M[1:N]、304_M[1:N]、404_M[1:N]、504_M[1:N]、604_M[1:N]或704_M[1:N])、第三晶体管(例如，第三晶体管106、206_M[1:N]或306_M[1:N])、经二极管连接的晶体管(例如，经金属氧化物半导体二极管连接的晶体管108、208_M[1:N]、308_M[1:N]、408_M[1:N]、508_M[1:N]、608_M[1:N]或708_M[1:N])、以及电容器(例如，电容器112、212_M、312_M、412_M、512_M、612_M、或712_M)。如上文所述，在各种实施例中可以省略第三晶体管。
操作804包括通过执行以下操作对多个记忆体单元中的第一记忆体单元编程：(i)使多条字元线中的一者生效(例如，图1至图7B的字元线WL或WL_M)，从而选通第一记忆体单元的第一晶体管；(ii)使多条第一控制线中的一者生效(例如，图1至图7B的nc栅极线)，从而选通第一记忆体单元的第二晶体管；以及(iii)在多条位元线中的一者上施加编程电压，上述多条位元线连接至第一记忆体单元的电容器。
操作806包括使多条第二控制线中的一者生效(例如，图1至图7B的控制线CL或CL_M[1:N])，从而选通多个记忆体单元中的第二记忆体单元的第三晶体管，其中第一控制线选通第二记忆体单元的第二晶体管，并且位元线连接至第二记忆体单元的电容器。因此，当不选择包括电容器的第二记忆体单元时，可以防止或最小化横跨第二记忆体单元中的电容器两端的高应力电压。
本案主张于2021年4月8日提交的名称为“SYSTEM AND METHOD FOR REDUCINGWRITE DISTURB IN MEMORY CELLS(用于减少记忆体单元中的写入干扰的系统及方法)”美国临时申请第63/172,388号的优先权及权益，美国临时申请出于所有目的而全部内容通过引用并入本文。
本案的一态样是一种记忆体装置，包括多个非挥发性记忆体单元，上述多个非挥发性记忆体单元中每一者可操作地耦接至字元线、栅极控制线以及位元线。非挥发性记忆体单元中的每一者包括第一晶体管、第二晶体管、第一经二极管连接的晶体管以及电容器。第一晶体管、第二晶体管、第一经二极管连接的晶体管串联耦接。电容器具有连接至共用节点的第一端，上述共用节点在第一经二极管连接的晶体管与第二晶体管之间。
在一些实施例中，第一晶体管由字元线选通，第二晶体管由栅极控制线选通，并且电容器具有连接至位元线的第二端。
在一些实施例中，共用节点连接至第一经二极管连接的晶体管的第一源极/漏极端。
在一些实施例中，第一经二极管连接的晶体管为N型晶体管，并且第一源极/漏极端不连接至第一经二极管连接的晶体管的栅极端，以及第一经二极管连接的晶体管的第二源极/漏极端连接至第一经二极管连接的晶体管的栅极端。
在一些实施例中，第一经二极管连接的晶体管为P型晶体管，并且第一源极/漏极端连接至第一经二极管连接的晶体管的栅极端，以及第一经二极管连接的晶体管的第二源极/漏极端不连接至第一经二极管连接的晶体管的栅极端。
在一些实施例中，多个非挥发性记忆体单元中的每一者还包括第三晶体管，第三晶体管串联耦接在第一经二极管连接的晶体管与第二晶体管之间。
在一些实施例中，共用节点连接至第三晶体管的第一源极/漏极端，上述第三晶体管的第二源极/漏极端连接至第一经二极管连接的晶体管。
在一些实施例中，第一经二极管连接的晶体管的栅极端连接至位元线、字元线或栅极控制线中的一者。
本案的另一态样是一种记忆体装置，包括多个一次性可程序化记忆体单元，上述多个一次性可程序化记忆体单元中的每一者包括M个第一晶体管、M个第二晶体管、M个第三晶体管、M个经二极管连接的晶体管以及电容器，其中M是正整数。M个第一晶体管中的每一者串联耦合至M个第二晶体管中的相应的第二晶体管、M个第三晶体管中的相应的第三晶体管以及M个经二极管连接的晶体管中的相应的经二极管连接的晶体管。电容器的一端连接至在相应的第二晶体管与相应的第三晶体管之间的节点。
在一些实施例中，电容器的另一端连接至位元线，位元线用以提供编程电压。
在一些实施例中，M个经二极管连接的晶体管的栅极端共同耦接至位元线。
在一些实施例中，横跨电容器的电压压降与正在被激活的M个第三晶体管的数量成反比。
在一些实施例中，M个第一晶体管的栅极端共同耦接至字元线，M个第二晶体管的栅极端共同耦接至第一控制线，并且M个第一晶体管的栅极端分别耦接至相应不同的多个第二控制线。
在一些实施例中，M个经二极管连接的晶体管的栅极端共同耦接至字元线或第一控制线。
在一些实施例中，M个第一晶体管、M个第二晶体管、M个第三晶体管及M个经二极管连接的晶体管中的每一者为N型晶体管。
在一些实施例中，M个第一晶体管、M个第二晶体管以及M个第三晶体管中的每一者为N型晶体管，并且M个二极管连接的晶体管中的每一者为P型晶体管。
本案的又一态样是一种用于操作记忆体装置的方法，包括提供多个记忆体单元，上述多个记忆体单元中的每一者包括第一晶体管、第二晶体管、第三晶体管、经二极管连接的晶体管以及电容器；通过执行以下操作对记忆体单元中的第一记忆体单元编程：(i)使多个字元线中的一者生效，从而选通第一记忆体单元的第一晶体管；(ii)使多个第一控制线中的一者生效，从而选通第一记忆体单元的第二晶体管；以及(iii)在多个位元线中的一者上施加编程电压，上述多个位元线连接至第一记忆体单元的电容器；以及使多个第二控制线中的第二控制线生效，从而选通上述多个记忆体单元中的第二记忆体单元的第三晶体管，并且上述多个第一控制线选通第二记忆体单元的第二晶体管，上述多个位元线连接至第二记忆体单元的电容器。
在一些实施例中，第一晶体管、第二晶体管、第三晶体管以及经二极管连接的晶体管串联耦接，其中电容器的一端连接至在第二晶体管与第三晶体管之间的节点，并且电容器的另一端连接至多个位元线中的相应位元线。
在一些实施例中，基于施加至多个第一控制线、多个字元线或多个位元线中的一者的电压与第三晶体管的阈值电压之间的差值来检测横跨电容器的电压压降。
如本文所用，术语“约”及“大致”通常指所述值的正负10％。例如，约0.5将包括0.45及0.55，约10将包括9至11，约2000将包括900至2200。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本案的各方面。本领域技术人员应当理解，他们可以容易地使用本案作为设计或修改其他制程和结构，以实现本文介绍的实施例的相同目的及/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应认识到，这样的等同构造不脱离本案的精神和范围，并且他们可以在不脱离本案的精神和范围的情况下在本文中进行各种改变、替换和变更。

Claims (10)

1.一种记忆体装置，其特征在于，包括：
多个非挥发性记忆体单元，该些非挥发性记忆体单元中每一者可操作地耦接至一字元线、一栅极控制线以及一位元线；
其中该些非挥发性记忆体单元中的每一者包括一第一晶体管、一第二晶体管、一第一经二极管连接的晶体管以及一电容器；并且
其中该第一晶体管、该第二晶体管以及该第一经二极管连接的晶体管串联耦接，其中该电容器具有连接至一共用节点的一第一端，该共用节点在该第一经二极管连接的晶体管与该第二晶体管之间。
2.根据权利要求1所述的记忆体装置，其特征在于，该第一晶体管由该字元线选通，该第二晶体管由该栅极控制线选通，并且该电容器具有连接至该位元线的一第二端。
3.根据权利要求1所述的记忆体装置，其特征在于，该共用节点连接至该第一经二极管连接的晶体管的一第一源极/漏极端。
4.根据权利要求1所述的记忆体装置，其特征在于，该些非挥发性记忆体单元中的每一者还包括一第三晶体管，该第三晶体管串联耦接在该第一经二极管连接的晶体管与该第二晶体管之间，其中该共用节点连接至该第三晶体管的一第一源极/漏极端，其中该第三晶体管的一第二源极/漏极端连接至该第一经二极管连接的晶体管。
5.根据权利要求1所述的记忆体装置，其特征在于，该些非挥发性记忆体单元中的每一者还包括一或多个第二经二极管连接的晶体管，该一或多个第二经二极管连接的晶体管串联耦接至该第一经二极管连接的晶体管。
6.一种记忆体装置，其特征在于，包括：
多个一次性可程序化记忆体单元；
其中该些一次性可程序化记忆体单元中的每一者包括M个第一晶体管、M个第二晶体管、M个第三晶体管、M个经二极管连接的晶体管以及一电容器，M是一正整数；
其中该M个第一晶体管中的每一者串联耦合至该M个第二晶体管中的一相应的第二晶体管、该M个第三晶体管中的一相应的第三晶体管以及该M个经二极管连接的晶体管中的一相应的经二极管连接的晶体管，其中该电容器的一端连接至一节点，该节点在该相应的第二晶体管与该相应的第三晶体管之间。
7.根据权利要求6所述的记忆体装置，其特征在于，横跨该电容器的一电压压降与正在被激活的该M个第三晶体管的一数量成反比。
8.根据权利要求6所述的记忆体装置，其特征在于，该M个第一晶体管的多个栅极端共同耦接至一字元线，该M个第二晶体管的多个栅极端共同耦接至一第一控制线，并且该M个第一晶体管的该些栅极端分别耦接至相应不同的多个第二控制线。
9.一种用于操作一记忆体装置的方法，其特征在于，包括：
提供多个记忆体单元，该些记忆体单元中的每一者包括一第一晶体管、一第二晶体管、一第三晶体管、一经二极管连接的晶体管以及一电容器；
通过执行以下操作对该些记忆体单元中的一第一记忆体单元编程：(i)使多个字元线中的一者生效，从而选通该第一记忆体单元的该第一晶体管；(ii)使多个第一控制线中的一者生效，从而选通该第一记忆体单元的该第二晶体管；以及(iii)在多个位元线中的一者上施加一编程电压，其中该些位元线连接至该第一记忆体单元的该电容器；以及
使多个第二控制线中的一第二控制线生效，从而选通该些记忆体单元中的一第二记忆体单元的该第三晶体管，其中该些第一控制线选通该第二记忆体单元的该第二晶体管，并且该些位元线连接至该第二记忆体单元的该电容器。
10.根据权利要求9所述的操作该记忆体装置的方法，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管以及该经二极管连接的晶体管串联耦接，其中该电容器的一端连接至在该第二晶体管与该第三晶体管之间的一节点，并且该电容器的一另一端连接至该些位元线中的一相应位元线。
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