TW202240592A - 記憶體裝置 - Google Patents

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Abstract

揭示一種記憶體裝置及一種操作記憶體裝置的方法。在一態樣中，記憶體裝置包括複數個非揮發性記憶體單元，上述多個非揮發性記憶體單元中的每一者可操作地耦接至字元線、閘極控制線以及位元線。上述多個非揮發性記憶體單元中的每一者包括第一電晶體、第二電晶體、第一經二極體連接的電晶體以及電容器。第一電晶體、第二電晶體以及第一經二極體連接的電晶體串聯耦接，並且電容器具有連接至共用節點的第一端，上述共用節點在第一經二極體連接的電晶體與第二電晶體之間。

Description

具有二極體連接之金屬氧化物半導體的半導體記憶體裝置
無。
一次性可程式化(one-time programmable,OTP)記憶體裝置是一種通常用於唯讀記憶體(read-only memory,ROM)的非揮發性記憶體(non-volatile memory,NVM)。當一次性可程式化記憶體裝置經編程時，它不能被重新編程。一次性可程式化記憶體的常見類型包括使用金屬熔絲的電性熔絲以及使用閘極介電質的抗熔絲。典型的一次性可程式化記憶體裝置由於一次性可程式化記憶體裝置內的電容器的兩端之間的高電壓應力而被非有意地編程。因此，除有意對電容器進行編程之外的時間期望降低橫跨電容器兩端的電壓應力。
無。
以下內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件、材料、值、步驟、操作、材料、佈置等的特定實例用以簡化本案的一實施例。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、值、操作、材料、佈置等。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本案的一實施例可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
典型的一次性可程式化記憶體裝置佈置於具有多個行列記憶體單元的矩陣中。在矩陣內的每個記憶體單元通常包括一個電容器以及兩個電晶體，其中電容器用於儲存資料，上述兩個電晶體用於控制記憶體單元，特別是將資料寫入電容器及/或從記憶體單元讀取資料。習知記憶體單元的結構的一個問題是當相鄰單元被存取（使用例如字元線、位元線以及閘極控制線的存取線）時，會發生導致巨大的電壓壓降的寫入干擾現象，上述電壓壓降橫跨相鄰單元的儲存電容器兩端。此種寫入干擾現象可導致電容器崩潰，並在兩端之間創建導電路徑，從而導致記憶體單元被毀壞。
例如，兩個相鄰的記憶體單元可以共享位元線、閘極控制線或字元線中的至少一者。為了選擇第一記憶體單元，將位元線、字元線及閘極控制線的電壓設置為預定電壓。即使不意欲選擇第二記憶體單元（例如，第一記憶體單元的字元線是預定電壓，但是第二記憶體單元的字元線被設置為0V），第二記憶體單元仍將接收預定電壓中的一或多者（例如，共享閘極控制線或位元線並且接收相同的預定電壓）。與此同時，對於具有連接至共享的位元線的第一端與連接至選擇線（接至0V）的第二端的儲存電容器，洩漏電流可以在上述儲存電容器的第二端與選擇線之間流動。這致使跨越儲存電容器兩端的電壓變高，進而導致儲存電容器的崩潰，從而在記憶體單元中有效地寫入資料。這種寫入干擾可導致記憶體單元被毀壞或不可修復地損壞，並使記憶體裝置不可用。因此，需要確保寫入干擾現象不會導致記憶體單元中無意且巨大的電壓壓降。
在本案中，當記憶體單元未被選擇時，記憶體裝置具有橫跨記憶體單元內的電容器兩端的經降低電壓壓降，從而有利地降低記憶體單元中的電容器崩潰的機率。每個記憶體單元可包括由控制信號控制的經金屬氧化物半導體(metal-oxide-semiconductor,MOS)二極體連接的電晶體(metal-oxide-semiconductor diode-connected transistor,MDT)。經金屬氧化物半導體二極體連接的電晶體可以串聯連接至字元線電晶體以及控制電晶體。此外，經金屬氧化物半導體二極體連接的電晶體可以自由選擇地連接至額外的控制電晶體，其中額外的控制電晶體可幫助進一步降低橫跨電容器兩端的電壓壓降。因為經金屬氧化物半導體二極體連接的電晶體允許電流從存取線（例如，字元、位元線、閘極控制線或控制線）中的一者流動以上拉電容器的端中的一端，所以電容器可以有利地不會由於可能流到選擇線或別處的任何洩漏電流而被毀壞。
第1圖繪示根據一些實施例的示例記憶體單元100。記憶體單元100包括第一電晶體102、第二電晶體104、第三電晶體106、經金屬氧化物半導體二極體連接的電晶體108以及電容器112。第一至第三電晶體102-106及經金屬氧化物半導體二極體連接的電晶體108以串聯佈置。第一電晶體102由字元線WL選通，第二電晶體104以及經金屬氧化物半導體二極體連接的電晶體108由閘極控制線（有時稱為「nc閘極線」）選通，並且第三電晶體由控制線CL選通。第一電晶體102連接至選擇線SL。
儘管第1圖中繪示了一定數量的電晶體及其他電子元件，但是其餘附圖、實施例不限於此，並且在本案的範疇內可以有更多或更少的裝置。此外，儘管第1B圖繪示電晶體為N型電晶體，但是實施例不限於此。在本案中，電晶體的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor,PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor,NMOS)、雙極型電晶體(bipolar junction transistor,BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel and/or N-channel field effect transistor, PFET/NFET)、鰭式場效電晶體(FinFET)、具有凸起的源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。此外，儘管本案中的記憶體單元是指一次性可程式化記憶體裝置，但是實施例不限於此，並且所揭示的技術可以應用於任何其他類型的NVM元件(例如，磁阻隨機存取記憶體(magnetoresistive random access memory,MRAM)、電阻隨機存取記憶體(resistive random access memory,ReRAM)等）。
在操作中，使用者可能希望藉由使相鄰單元的字元線生效來存取記憶體單元100的相鄰單元（例如，記憶體陣列中同一列但相鄰行（或同一行但相鄰列）中的單元）。記憶體單元100的字元線WL被失效，例如:將字元線WL的電壓準位設置為0V，第二電源電壓準位設置為VSS或接地。然而，nc閘極線及位元線BL可以在記憶體單元100與相鄰單元之間共享。為了選擇相鄰單元，將nc閘極線失效至V nc 閘極電壓準位。這導致記憶體單元100被半選擇，因為nc閘極線被生效，但是字元線WL被失效。並且因為選擇線SL被接至接地，橫跨第二電晶體102中的一或多個第二電晶體兩端的洩漏電流致使節點114被下拉至選擇線SL電壓準位（即接地）。因為在相鄰單元的寫入操作期間，第一端接收0V且第二端可能正在接收位元線BL中的高電壓，上述操作可能造成橫跨電容器112兩端的高電壓應力。
為了防止洩漏電流導致電容器112的第一端被接至0V（從而導致跨電容器112兩端的任何崩潰電壓差），可以將第三電晶體106導通。控制線CL可接收第一電源電壓VDD（或使控制線CL生效）或第二電源電壓VSS（或使控制線CL失效）。當控制線CL被生效時，第三電晶體106可導通並允許電流從nc閘極線至經金屬氧化物半導體二極體連接的電晶體108，流到第三電晶體106，流到節點114，節點114連接至電容器112的第一端。這導致電容器112的第一端接至V nc 閘極（nc閘極線的電壓）-V thn（閾值電壓，即橫跨經金屬氧化物半導體二極體連接的電晶體108中的電壓壓降）。因此，在相鄰單元的操作期間，電容器112的第一端可具有電壓V nc 閘極-V thn。因此，當位元線BL在相鄰單元的寫入操作期間為高時，電容器112具有低的電壓應力。
第2A圖繪示根據一些實施例的複數個記憶體單元210（例如，記憶體單元100）的行200的電路圖。行200包括一或多個第一電晶體202_0[1:N]至202_M[1:N]（例如，第1圖的第一電晶體102）、一或多個第二電晶體204_0[1:N]至204_M[1:N]（例如，第1圖的第二電晶體104）、一或多個任選的第三電晶體206_0[1:N]至206_M[1:N]（例如，第1圖的第三電晶體106）、一或多個經金屬氧化物半導體二極體連接的電晶體208_0[1:N]至208_M[1:N]（例如，第1圖的經金屬氧化物半導體二極體連接的電晶體108），以及複數個電容器212_0至212_M（例如，第1圖的電容器112），其中M是自然數，並且N是正整數。通常而言，對於每個記憶體單元內的每個單元列，相應的第一電晶體202、相應的第二電晶體204、相應的第三電晶體206以及相應的經金屬氧化物半導體二極體連接的電晶體208串聯連接。
行200包括M個記憶體單元210。第一電晶體202_M[1:N]中的每一者可包括第一源極/汲極端、第二源極/汲極端及閘極端。閘極端連接至字元線WL_0至WL_M中的字元線WL_M，而第一端連接至選擇線SL，並且第二端連接至對應的第二電晶體204_M[1:N]。選擇線SL可連接至接地電壓或電源電壓VSS。
第二電晶體204_M[1:N]中的每一者可包括第一端、第二端及閘極端。閘極端可連接至nc閘極[0]線，而第一端可連接至相應的第一電晶體202_M[1:N]的第二端，並且第二端可連接至節點214_M，上述節點連接至相應的第三電晶體206_M[1:N]以及電容器212_M。
第三電晶體206_M[1:N]中的每一者可包括第一端、第二端以及閘極端。閘極端可連接至控制線C_0[1:N]至CL_M[1:N]中的對應控制線CL_M[1:N]（一般而言，控制線CL_M），第一端可連接至節點214_M，並且第二端可連接至相應的經金屬氧化物半導體二極體連接的電晶體208_M[1:N]。
經金屬氧化物半導體二極體連接的電晶體208_M[1:N]中的每一者可包括第一端、第二端以及閘極端。閘極端及第二端可彼此連接（即經二極體連接），並且第一端連接至相應的第三電晶體206_M[1:N]的對應第二端。當第三電晶體206_M[1:N]不存在時，經金屬氧化物半導體二極體連接的電晶體208_M[1:N]的第一端可直接連接至相應的第二電晶體204_M[1:N]的第二端，其中節點214_M位於第二電晶體204_M[1:N]與經金屬氧化物半導體二極體連接的電晶體208_M[1:N]之間（例如，參見第4A圖）。
電容器212_M可具有連接至節點214_M的第一端及連接至位元線BL的第二端。節點（例如，共用節點）214_M在每個記憶體單元210內共享。
第2B圖繪示根據一些實施例的第2A圖的記憶體單元210的更詳細的電路圖。記憶體單元210包括行200的第M個記憶體單元。記憶體單元210包括僅一個記憶體單元，意味著只有一個資料被寫入記憶體單元210（經由電容器212_M）。
記憶體單元210包括複數個單元列216[1]至216[N]。在本案中，「單元列」是指裝置列，上述裝置列包括記憶體單元內的第一電晶體202、第二電晶體204、第三電晶體206以及經金屬氧化物半導體二極體連接的電晶體208。不要將單元列與包含在記憶體單元陣列中的記憶體單元列混淆。
單元列216[1]包括全部皆以串聯連接的第一電晶體202_M[1]、第二電晶體204_M[1]、第三電晶體206_M[1]及經金屬氧化物半導體二極體連接的電晶體208_M[1]。單元列216[2]包括全部皆以串聯連接的第一電晶體202_M[2]、第二電晶體204_M[2]、第三電晶體206_M[2]及經金屬氧化物半導體二極體連接的電晶體208_M[2]。並且單元列216[N]包括第一電晶體202_M[N]、第二電晶體204_M[N]、第三電晶體206_M[N]及經金屬氧化物半導體二極體連接的電晶體208_M[N]。單元列216[1:N]中的每一者連接至共用節點214_M與電容器212_M的第一端，並且電容器212_M的第二端連接至位元線BL。存在橫跨電容器212_M兩端的電壓應力準位Vs。當Vs為高時，電容器212_M可能會崩潰。
參照第3A圖至第7B圖，繪示了本案的各種實施例。特別是第3A圖、第4A圖、第5A圖、第6A圖及第7A圖繪示記憶體單元的電路示意圖，並且第3B圖、第4B圖、第5B圖、第6B圖及第7B圖分別繪示記憶體單元的示例佈局。然而，這些實施例並不相互排斥，並且實施例中的一或多個實施例可以與其他實施例組合。例如，第3A圖至第3B圖的第三電晶體306_M[1:8]（其在第4A圖至第7B圖的記憶體單元400、500、600及700中不存在）可以被包括在如上文結合第1圖至第2B圖所述的記憶體單元400、500、600及700中。佈局設計350、450、550、650、750、850及950中的每一者可用於製造半導體元件的至少一部分（例如，具有多個可操作地彼此耦合的電路的積體電路）。此外，並非所有繪示的部件都是必需的，本案的一些實施例可以包括第3B圖、第4B圖、第5B圖、第6B圖及第7B圖中未示出的額外部件。在不脫離本文闡述的本案的範疇的情況下，可以對部件的佈置及類型進行變化。可以包括額外的、不同的或更少的部件。與佈局設計350、450、550、650及750對應的半導體元件可以基於沿著在基板的前側上方的一或多個主動區形成多個電晶體特徵/結構（例如，溝道結構、源極結構、汲極結構）來製造。此外，存在某些結構或層可能未標記，因為它們與本案的描述無關（例如，假性結構或層）。
第3A圖繪示根據一些實施例的記憶體單元300的電路示意圖。在上述實施例中，N=8，意味著有8個第三電晶體306_M，並且這8個第三電晶體306_M中的每一者由8條控制線CL_M[1:8]中的一條控制線選通。因此，在第3A圖的實施例中，有8個單元列316，並且每個單元列具有一個第一電晶體302_M、一個第二電晶體304_M、一個第三電晶體306_M以及一個經金屬氧化物半導體二極體連接的電晶體308_M。儘管第3A圖中N=8，但是實施例不限於此，並且大於或小於8的N在本案的範疇內。
在一些實施例中，可以同時使第三電晶體306_M[1:8]中的多於一個第三電晶體生效。在上述實施例中，存在多個第三電晶體306_M，這些第三電晶體可以使節點314_M被接至V nc 閘極-V thn，從而減少電容器312_M上的電壓應力的總量。在一些實施例中，所有第三電晶體306_M[1:8]可以同時被生效，使得當N=8時電容器312_M上的電壓應力最低。
第3B圖繪示根據一些實施例的記憶體單元300的佈局設計350。佈局設計350包括單元列316[1]、316[2]、316[3]、316[4]、316[5]、316[6]、316[7]以及316[8]。
佈局設計350繪示了金屬層M0、主動區OD、閘極通孔VG、閘極金屬Poly及金屬層MD。金屬層MD形成為連接至單元列316[1:8]中的電晶體。閘極通孔VG將閘極金屬Poly連接至字元線WL、信號線SL、位元線BL及nc閘極線中的一者。金屬層M0是形成在電晶體上的層。OD區包括源極/汲極區及形成在閘極金屬Poly下方的通道區。
第3B圖中的單元列316[1:8]中的每一者包括選擇線SL、字元線WL、nc閘極線、位元線BL以及控制線CL_M[1:8]中的一者。舉例而言，單元列316[1]（以虛線框示出）包括第一電晶體302_M[1]、第二電晶體304_M[1]、第三電晶體306_M[1]、經金屬氧化物半導體二極體連接的電晶體308_M[1]以及電容器112[1]（對於單元列316[1]，在虛線框內以虛線框示出）。
參照第一電晶體302_M[1]，選擇線SL可以耦接至主動區OD。因此，選擇線驅動器（未示出）可以將選擇線信號驅動至第一電晶體302_M[1]。字元線WL形成於主動區OD上，且其間插置有一或多個層（例如，介電層）。
參照第二電晶體304_M[1]，nc閘極線可設置在主動區OD上，其間插置有一或多個層（例如，介電層）。第二電晶體304_M[1]包括主動區OD的一端部（例如，第二電晶體304_M[1]的第一端），上述主動區OD的一端部連接至作為部分第一電晶體302_M[1]的主動區OD的一端部（例如，第一電晶體302_M[1]的第二端）。
參照電容器312_M，位元線BL用作電容器312_M的第二端，並且形成在主動區OD的一端部上方，其間插置有一或多個層（例如，介電層）。與位元線BL重疊的第二電晶體304_M[1:8]的主動區OD的各端部可以彼此連接（例如，耦接至主動區OD的金屬層M0可以將第二電晶體304_M[1:8]的第二端彼此連接）。
參照第三電晶體306_M[1]，控制線CL_M[1]可以設置在主動區OD的一端部上，其間插置有一或多個層（例如，介電層）。第三電晶體306_M[1]的第一端可連接至電容器312_M的第一端（例如，在第3A圖的節點314_M處）。
參照經金屬氧化物半導體二極體連接的電晶體308_M[1]，nc閘極線可以設置在主動區OD的一端部上，其間插置有一或多個層（例如，介電層）。經金屬氧化物半導體二極體連接的電晶體308_M[1]的第一端的主動區OD的一端部可以連接至第三電晶體306_M[1]的主動區OD的一端部。此外，nc閘極線亦可以設置在金屬層MD中，並連接至經金屬氧化物半導體二極體連接的電晶體308_M[1]的第二端。因此，藉由將閘極端及第二端兩者連接至nc閘極線，經金屬氧化物半導體二極體連接的電晶體308_M[1]可以被二極體連接。
儘管沒有詳細描述，但是普通技藝人士應了解的是，剩餘的單元列316[2:8]可以以與上述單元列316[1]類似的方式設置。
第4A圖繪示根據一些實施例，當沒有第三電晶體（例如，第三電晶體106、第三電晶體206_0[1:N]至206_M[1:N]）時記憶體單元400的電路示意圖。儘管第4A圖中N=8，但實施例不限於此，並且大於或小於8的N在本案的範疇內。
除了沒有第三電晶體之外，記憶體單元400類似於記憶體單元300。當在第二電晶體404_M[1:8]（例如，第二電晶體304_M[1:8]）與對應的經金屬氧化物半導體二極體連接的電晶體408_M[1:8]（例如，經金屬氧化物半導體二極體連接的電晶體308_M[1:8]）之間沒有連接第三電晶體時，第二電晶體404_M[1:8]的第二端分別連接至對應的經金屬氧化物半導體二極體連接的電晶體408_M[1:8]的第一端。因此，節點414_M（例如，節點314_M）由傳導路徑設置為電壓準位V nc 閘極-V thn，上述傳導路徑從nc閘極線（V nc 閘極）穿過所有經金屬氧化物半導體二極體連接的電晶體408_M[1:8]（V thn），並且當記憶體單元400被半選擇時，電容器412_M（例如，電容器312_M）的電壓應力為低。
第4B圖繪示根據一些實施例的記憶體單元400的佈局設計450。佈局設計450包括單元列416[1]、416[2]、416[3]、416[4]、416[5]、416[6]、416[7]以及416[8]（例如，單元列316[1:8]）。除了在佈局設計450中沒有形成第三電晶體306_M[1:8]之外，佈局設計450類似於佈局設計350。因此，參照單元列416[1]，412_M的第一端（與位元線BL重疊的主動區OD的端部）連接至經金屬氧化物半導體二極體連接的電晶體408_M[1]的第一端。
第5A圖繪示根據一些實施例，當經金屬氧化物半導體二極體連接的電晶體508_M[1:8]中的每一者包括P型電晶體時，記憶體單元500的電路示意圖。在第5A圖中，繪示了N=8，但實施例不限於此，並且取決於實施例，N可以更多或更少。此外，儘管第5A圖示出圖中不存在連接的第三電晶體（例如，第三電晶體306_M[1:8]），但實施例不限於此，並且由控制線（例如，控制線CL_M[1:8]）選通的第三電晶體可以放置在第二電晶體504_M[1:N]與經金屬氧化物半導體二極體連接的電晶體508_M[1:8]之間。
除了經金屬氧化物半導體二極體連接的電晶體508_M[1:8]中的每一者是P型電晶體（而不是如在記憶體單元200及300中的N型電晶體）之外，記憶體單元500類似於記憶體單元400。經金屬氧化物半導體二極體連接的電晶體508_M[1:8]皆具有第一端、第二端以及閘極端。第一端連接至節點514_M（例如，節點414_M），節點514_M連接至第二電晶體504_M[1:8]（例如，第二電晶體404_M[1:8]）的第二端。經金屬氧化物半導體二極體連接的電晶體508_M[1:8]的閘極端連接至節點514_M，使得經金屬氧化物半導體二極體連接的電晶體508_M[1:8]中每一者成為經二極體連接的電晶體。經金屬氧化物半導體二極體連接的電晶體508_M[1:8]的第二端連接至nc閘極線。
當經金屬氧化物半導體二極體連接的電晶體508_M[1:8]經二極體連接在閘極端與第一端之間時，節點514_M可以被上拉至電壓V nc 閘極-Vthp（經金屬氧化物半導體二極體連接的電晶體508_M[1:8]的閾值電壓）。例如，當nc閘極是V nc 閘極電壓（例如，第一電源電壓VDD或預定的nc閘極電壓），並且電容器512_M的第一端開始下降時，經金屬氧化物半導體二極體連接的電晶體508_M[1:8]將導通並驅動節點514_M回到V nc 閘極-Vthp。因此，電容器514_M上的電壓應力將為低。
第5B圖繪示根據一些實施例的記憶體單元500的佈局設計550。佈局設計550包括單元列516[1]、516[2]、516[3]、516[4]、516[5]、516[6]、516[7]以及516[8]（例如，單元列416[1:8]）。除了經金屬氧化物半導體二極體連接的電晶體508_M[1:8]是P型電晶體之外，佈局設計550類似於佈局設計450。
第二電晶體504_M[1]的第二端的端部包括主動區OD的端部，上述主動區OD的端部與設置在閘極金屬Poly上的位元線BL重疊。因此，設置在金屬層MD中的位元線BL及第二電晶體504_M[1]的第二端的上述端部形成電容器512_M。此外，P型經金屬氧化物半導體二極體連接的電晶體508_M[1:8]的閘極端520形成在閘極金屬Poly上，並且閘極端520皆彼此耦接，並且主動區OD形成在閘極端520下方，使得經金屬氧化物半導體二極體連接的電晶體508_M[1:8]中的每一者經二極體連接。並且經金屬氧化物半導體二極體連接的電晶體508_M[1:8]的第二端連接至設置在金屬層MD中的nc閘極線。
第6A圖繪示根據一些實施例，當每個單元列有P個數量的經金屬氧化物半導體二極體連接的電晶體608_M[1:N][P]時，記憶體單元600的電路示意圖。在第6A圖中，繪示了N=8，但實施例不限於此，並且取決於實施例，N可以更多或更少。此外，儘管第6A圖示出圖中不存在連接的第三電晶體（例如，第三電晶體306_M[1:8]），但是實施例不限於此，並且由控制線（例如，控制線CL_M[1:8]）選通的第三電晶體可以放置在第二電晶體604_M[1:N]與經金屬氧化物半導體二極體連接的電晶體608_M[1:8][1]（例如，連接至節點614_M的第一MDT）之間。
除了每個單元列包括P個數量的經金屬氧化物半導體二極體連接的電晶體（例如，經金屬氧化物半導體二極體連接的電晶體408_M[1:8]）之外，記憶體單元600類似於記憶體單元400。例如，單元列616[1]包括P個數量的經金屬氧化物半導體二極體連接的電晶體608_M[1][1]至608_M[1][P]。對於每一個被添加的經金屬氧化物半導體二極體連接的電晶體，在節點614_M處的電壓壓降為V thn（或者若經金屬氧化物半導體二極體連接的電晶體為P型電晶體，則為Vthp）。例如，若單元列616[1]中有4個經金屬氧化物半導體二極體連接的電晶體608_M[1][1]至608_M[1][4]，則節點614_M處的電壓為V nc 閘極-(4×V thn)。
第6B圖繪示根據一些實施例的記憶體單元600的佈局設計650。佈局設計650包括單元列616[1]、616[2]、616[3]、616[4]、616[5]、616[6]、616[7]以及616[8]（例如，單元列416[1:8]）。除了佈局650的P個數量的部分是重複經金屬氧化物半導體二極體連接的電晶體608_M[1][1]至608_M[1][P]的P個數量之外，佈局設計650類似於佈局設計450。
電容器612_M的第一端被包括在主動區OD的端部，上述主動區OD的端部與設置在金屬層MD中的位元線BL重疊。主動區OD的端部連接至包括閘極金屬Poly的經金屬氧化物半導體二極體連接的電晶體608_M[1][1]。閘極金屬Poly經由閘極通孔VG連接至金屬層M0，並且金屬層M0連接至主動區OD的另一端部，上述主動區OD的另一端部包括經金屬氧化物半導體二極體連接的電晶體608_M[1][1]的第二端。因此，經金屬氧化物半導體二極體連接的電晶體608_M[1][1]經二極體連接。類似的結構可以重複形成以形成經金屬氧化物半導體二極體連接的電晶體608_M[1][X]，其中X是介於1與P之間的整數。接著，如第6A圖所示，經金屬氧化物半導體二極體連接的電晶體608_M[1][P]（即P個串聯經金屬氧化物半導體二極體連接的電晶體中的最後一個經金屬氧化物半導體二極體連接的電晶體）可具有皆連接至nc閘極線的閘極端及第二端。經金屬氧化物半導體二極體連接的電晶體608[1][P]可具有設置在閘極金屬Poly中的閘極端，上述閘極金屬Poly包括nc閘極線，並且經金屬氧化物半導體二極體連接的電晶體608[1][P]的第二端（主動區OD的端部）可設置在包括nc閘極線的金屬層MD中。因此，閘極端及第二端皆連接至nc閘極線。
第7A圖繪示根據一些實施例的當經金屬氧化物半導體二極體連接的電晶體經二極體連接至位元線BL時的記憶體單元700的電路示意圖。在第7A圖中，繪示了N=8，但是實施例不限於此，並且取決於實施例，N可以更多或更少。此外，儘管第7A圖示出圖中不存在連接的第三電晶體（例如，第三電晶體306_M[1:8]），但是實施例不限於此，並且由控制線（例如，控制線CL_M[1:8]）選通的第三電晶體可以放置在第二電晶體704_M[1:N]與經金屬氧化物半導體二極體連接的電晶體708_M[1:8]之間。
除了經金屬氧化物半導體二極體連接的電晶體708_M[1:8]經二極體連接至位元線BL之外，記憶體單元700類似於記憶體單元400。因此，節點714_M處的電壓可以被設置為V BL-V thn。
第7B圖繪示根據一些實施例的記憶體單元700的佈局設計750。佈局設計750包括單元列716[1]、716[2]、716[3]、716[4]、716[5]、716[6]、716[7]以及716[8]（例如，單元列416[1:8]）。除了經金屬氧化物半導體二極體連接的電晶體708_M[1:8]經二極體連接至位元線BL之外，佈局設計750類似於佈局設計450。
形成在閘極金屬Poly中的位元線BL包括經金屬氧化物半導體二極體連接的電晶體708_M[1]的閘極端。並且形成在主動區OD中的經金屬氧化物半導體二極體連接的電晶體708_M[1]的第二端與設置在金屬層MD中的位元線BL重疊，從而形成電容器（未繪示）。因此，經金屬氧化物半導體二極體連接的電晶體708_M[1]具有連接至電容器712_M的第一端的第一端，並且經金屬氧化物半導體二極體連接的電晶體708_M[1]具有連接至位元線BL的閘極端及第二端。
第8圖繪示根據一些實施例的操作包括多個本案的記憶體單元（例如，100、210、300、400、500、600、700）的示例記憶體裝置的示例性過程800的流程圖。應當注意的是，操作示例記憶體裝置的過程800僅為實例，並不意欲限制本案。因此，應當理解的是，可以在第8圖的操作示例記憶體裝置的過程800之前、期間及之後提供額外的步驟/操作，並且一些其他操作可能僅在此簡要描述。
簡而言之，操作示例記憶體裝置的過程800可以從提供多個記憶體單元的操作802開始，上述多個記憶體單元中的每一者包括第一電晶體、第二電晶體、第三電晶體、經二極體連接的電晶體以及電容器。接著，操作示例記憶體裝置的過程800執行至對複數個記憶體單元中的第一記憶體單元進行編程的操作804。接著，操作示例記憶體裝置的過程800可以執行至使複數條第二控制線(CL 2)中的一條第二控制線生效，從而選通多複數個記憶體單元中的第二記憶體單元的第三電晶體的操作806，其中第一控制線選通第二記憶體單元的第二電晶體，並且位元線連接至第二記憶體單元的電容器。
操作802包括提供複數個記憶體單元（例如，記憶體單元100、210、300、400、500、600、或700），上述多個記憶體單元中的每個記憶體單元包括第一電晶體（例如，第一電晶體102、202_M[1:N]、302_M[1:N]、402_M[1:N]、502_M[1:N]、602_M[1:N]或702_M[1:N]）、第二電晶體（例如，第二電晶體104、204_M[1:N]、304_M[1:N]、404_M[1:N]、504_M[1:N]、604_M[1:N]或704_M[1:N]）、第三電晶體（例如，第三電晶體106、206_M[1:N]或306_M[1:N]）、經二極體連接的電晶體（例如，經金屬氧化物半導體二極體連接的電晶體108、208_M[1:N]、308_M[1:N]、408_M[1:N]、508_M[1:N]、608_M[1:N]或708_M[1:N]）、以及電容器（例如，電容器112、212_M、312_M、412_M、512_M、612_M、或712_M）。如上文所述，在各種實施例中可以省略第三電晶體。
操作804包括藉由執行以下操作對複數個記憶體單元中的第一記憶體單元編程：(i)使複數條字元線中的一者生效（例如，第1圖至第7B圖的字元線WL或WL_M），從而選通第一記憶體單元的第一電晶體；(ii)使複數條第一控制線中的一者生效（例如，第1圖至第7B圖的nc閘極線），從而選通第一記憶體單元的第二電晶體；以及(iii)在複數條位元線中的一者上施加編程電壓，上述多條位元線連接至第一記憶體單元的電容器。
操作806包括使複數條第二控制線中的一者生效（例如，第1圖至第7B圖的控制線CL或CL_M[1:N]），從而選通複數個記憶體單元中的第二記憶體單元的第三電晶體，其中第一控制線選通第二記憶體單元的第二電晶體，並且位元線連接至第二記憶體單元的電容器。因此，當不選擇包括電容器的第二記憶體單元時，可以防止或最小化橫跨第二記憶體單元中的電容器兩端的高應力電壓。
本案主張於2021年4月8日提交的名稱為「SYSTEM AND METHOD FOR REDUCING WRITE DISTURB IN MEMORY CELLS（用於減少記憶體單元中的寫入干擾的系統及方法）」美國臨時申請第63/172,388號的優先權及權益，美國臨時申請出於所有目的而全部內容通過引用併入本文。
本案的一態樣是一種記憶體裝置，包括多個非揮發性記憶體單元，上述多個非揮發性記憶體單元中每一者可操作地耦接至字元線、閘極控制線以及位元線。非揮發性記憶體單元中的每一者包括第一電晶體、第二電晶體、第一經二極體連接的電晶體以及電容器。第一電晶體、第二電晶體、第一經二極體連接的電晶體串聯耦接。電容器具有連接至共用節點的第一端，上述共用節點在第一經二極體連接的電晶體與第二電晶體之間。
本案的另一態樣是一種記憶體裝置，包括多個一次性可程式化記憶體單元，上述多個一次性可程式化記憶體單元中的每一者包括M個第一電晶體、M個第二電晶體、M個第三電晶體、M個經二極體連接的電晶體以及電容器，其中M是正整數。M個第一電晶體中的每一者串聯耦合至M個第二電晶體中之相應的第二電晶體、M個第三電晶體中之相應的第三電晶體以及M個經二極體連接的電晶體中之相應的經二極體連接的電晶體。電容器的一端連接至在相應的第二電晶體與相應的第三電晶體之間的節點。
本案的又一態樣是一種用於操作記憶體裝置的方法，包括提供多個記憶體單元，上述多個記憶體單元中的每一者包括第一電晶體、第二電晶體、第三電晶體、經二極體連接的電晶體以及電容器；藉由執行以下操作對記憶體單元中的第一記憶體單元編程：(i)使多個字元線中的一者生效，從而選通第一記憶體單元的第一電晶體；(ii)使多個第一控制線中的一者生效，從而選通第一記憶體單元的第二電晶體；以及(iii)在多個位元線中的一者上施加編程電壓，上述多個位元線連接至第一記憶體單元的電容器；以及使多個第二控制線中的第二控制線生效，從而選通上述多個記憶體單元中的第二記憶體單元的第三電晶體，並且上述多個第一控制線選通第二記憶體單元的第二電晶體，上述多個位元線連接至第二記憶體單元的電容器。
如本文所用，術語「約」及「大致」通常指所述值的正負10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，約2000將包括900至2200。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本案的各方面。本領域技術人員應當理解，他們可以容易地使用本案作為設計或修改其他製程和結構，以實現本文介紹的實施例的相同目的及/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應認識到，這樣的等同構造不脫離本案的精神和範圍，並且他們可以在不脫離本案的精神和範圍的情況下在本文中進行各種改變、替換和變更。
100:記憶體單元 102:第一電晶體 104:第二電晶體 106:第三電晶體 108:經金屬氧化物半導體二極體連接的電晶體 112:電容器 114:節點 200:行 202_0[1:N],202_M[1:N]:第一電晶體 202_M[1],202_M[2],202_M[N]:第一電晶體 204_0[1:N].204_M[1:N]:第二電晶體 204_M[1],204_M[2],204_M[N]:第二電晶體 206_0[1:N],206_M[1:N]:第三電晶體 206_M[1],206_M[2],206_M[N]:第三電晶體 208_0[1:N]:經金屬氧化物半導體二極體連接的電晶體 208_M[1:N]:經金屬氧化物半導體二極體連接的電晶體 208_M[1]:經金屬氧化物半導體二極體連接的電晶體 208_M[2]:經金屬氧化物半導體二極體連接的電晶體 208_M[N]:經金屬氧化物半導體二極體連接的電晶體 210:記憶體單元 212_0,212_M:電容器 214_M:節點 216[1],216[2],216[N]:單元列 300:記憶體單元 302_M[1],302_M[2],302_M[8]:第一電晶體 304_M[1],304_M[2],304_M[8]:第二電晶體 306_M[1],306_M[2],306_M[8]:第三電晶體 308_M[1]:MDT 308_M[2]:MDT 308_M[8]:MDT 312_M:電容器 314_M:節點 316[1]~316[8],316[N]:單元列 350:佈局設計 400:記憶體單元 402_M[1]:第一電晶體 402_M[8]:第一電晶體 404_M[1]:第二電晶體 404_M[8]:第二電晶體 408_M[1]:經金屬氧化物半導體二極體連接的電晶體 408_M[8]:經金屬氧化物半導體二極體連接的電晶體 412_M:電容器 414_M:節點 416[1]~416[8],:單元列 450:佈局設計 500:記憶體單元 502_M[1]:第一電晶體 502_M[8]:第一電晶體 504_M[1]:第二電晶體 504_M[8]:第二電晶體 508_M[1]:經金屬氧化物半導體二極體連接的電晶體 508_M[8]:經金屬氧化物半導體二極體連接的電晶體 512_M:電容器 514_M:節點 516[1]~516[8]:單元列 520:閘極端 550:佈局設計 600:記憶體單元 602_M[1]:第一電晶體 602_M[8]:第一電晶體 604_M[1]:第二電晶體 604_M[8]:第二電晶體 608_M[1][1]:經金屬氧化物半導體二極體連接的電晶體 608_M[1][P]:經金屬氧化物半導體二極體連接的電晶體 608_M[1][X]:經金屬氧化物半導體二極體連接的電晶體 608_M[8][1]:經金屬氧化物半導體二極體連接的電晶體 608_M[8][P]:經金屬氧化物半導體二極體連接的電晶體 612_M:電容器 614_M:節點 616[1]~616[8]:單元列 650:佈局設計 700:記憶體單元 702_M[1]:第一電晶體 702_M[8]:第一電晶體 704_M[1]:第二電晶體 704_M[8]:第二電晶體 708_M[1]:經金屬氧化物半導體二極體連接的電晶體 708_M[8]:經金屬氧化物半導體二極體連接的電晶體 712_M:電容器 714_M:節點 716[1]~716[8]:單元列 750:佈局設計 800:操作示例記憶體裝置的過程 802,804,806:操作 BL:位元線 CL:控制線 CL_0[1:N]:控制線 CL_M[1:N]:控制線 CL_M[1]~CL_M[8],CL_M[N]:控制線 M0:金屬層 MD:金屬層 NMOS:N型金屬氧化物半導體 NP:N型電晶體部分 OD:主動區 PMOS:P型金屬氧化物半導體 PP:P型電晶體部分 Poly:閘極金屬 SL:選擇線 VG:閘極通孔 WL:字元線 WL_0:字元線 WL_M:字元線
以下詳細描述結合附圖閱讀時，可以最好地理解本案一實施例的各方面。注意，根據行業中的標準實踐，各種特徵並未按比例繪製。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意擴大或縮小。 第1圖繪示根據一些實施例的示例記憶體單元。 第2A圖繪示根據一些實施例的多個記憶體單元的行的電路圖。 第2B圖繪示根據一些實施例的第2A圖的記憶體單元的更詳細的電路圖。 第3A圖繪示根據一些實施例的示例記憶體單元的電路示意圖。 第3B圖繪示根據一些實施例的第3A圖的記憶體單元的佈局設計。 第4A圖繪示根據一些實施例的另一示例記憶體單元的電路示意圖。 第4B圖繪示根據一些實施例的第4A圖的記憶體單元的佈局設計。 第5A圖繪示根據一些實施例的另一示例記憶體單元的電路示意圖。 第5B圖繪示根據一些實施例的第5A圖的記憶體單元的佈局設計。 第6A圖繪示根據一些實施例的另一示例記憶體單元的電路示意圖。 第6B圖繪示根據一些實施例的第6A圖的記憶體單元的佈局設計。 第7A圖繪示根據一些實施例的另一示例記憶體單元的電路示意圖。 第7B圖繪示根據一些實施例的第7A圖的記憶體單元的佈局設計。 第8圖繪示根據一些實施例的操作示例記憶體裝置的示例過程的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體單元
102:第一電晶體
104:第二電晶體
106:第三電晶體
108:經金屬氧化物半導體二極體連接的電晶體
112:電容器
114:節點
BL:位元線
CL:控制線
SL:選擇線
WL:字元線

Claims (20)

  1. 一種記憶體裝置，包括： 複數個非揮發性記憶體單元，該些非揮發性記憶體單元中每一者可操作地耦接至一字元線、一閘極控制線以及一位元線； 其中該些非揮發性記憶體單元中的每一者包括一第一電晶體、一第二電晶體、一第一經二極體連接的電晶體以及一電容器；並且 其中該第一電晶體、該第二電晶體以及該第一經二極體連接的電晶體串聯耦接，其中該電容器具有連接至一共用節點的一第一端，該共用節點在該第一經二極體連接的電晶體與該第二電晶體之間。
  2. 如請求項1所述之記憶體裝置，其中該第一電晶體由該字元線選通，該第二電晶體由該閘極控制線選通，並且該電容器具有連接至該位元線的一第二端。
  3. 如請求項1所述之記憶體裝置，其中該共用節點連接至該第一經二極體連接的電晶體的一第一源極/汲極端。
  4. 如請求項3所述之記憶體裝置，其中該第一經二極體連接的電晶體為一N型電晶體，並且其中該第一源極/汲極端不連接至該第一經二極體連接的電晶體的一閘極端，其中該第一經二極體連接的電晶體的一第二源極/汲極端連接至該第一經二極體連接的電晶體的該閘極端。
  5. 如請求項3所述之記憶體裝置，其中該第一經二極體連接的電晶體為一P型電晶體，並且其中該第一源極/汲極端連接至該第一經二極體連接的電晶體的一閘極端，其中該第一經二極體連接的電晶體的一第二源極/汲極端不連接至該第一經二極體連接的電晶體的該閘極端。
  6. 如請求項1所述之記憶體裝置，其中該些非揮發性記憶體單元中的每一者更包括一第三電晶體，該第三電晶體串聯耦接在該第一經二極體連接的電晶體與該第二電晶體之間。
  7. 如請求項6所述之記憶體裝置，其中該共用節點連接至該第三電晶體的一第一源極/汲極端，其中該第三電晶體的一第二源極/汲極端連接至該第一經二極體連接的電晶體。
  8. 如請求項1所述之記憶體裝置，其中該些非揮發性記憶體單元中的每一者更包括一或多個第二經二極體連接的電晶體，該一或多個第二經二極體連接的電晶體串聯耦接至該第一經二極體連接的電晶體。
  9. 如請求項1所述之記憶體裝置，其中該第一經二極體連接的電晶體的一閘極端連接至該位元線、該字元線或該閘極控制線中的一者。
  10. 一種記憶體裝置，包括： 複數個一次性可程式化記憶體單元； 其中該些一次性可程式化記憶體單元中的每一者包括M個第一電晶體、M個第二電晶體、M個第三電晶體、M個經二極體連接的電晶體以及一電容器，M是一正整數； 其中該M個第一電晶體中的每一者串聯耦合至該M個第二電晶體中之一相應的第二電晶體、該M個第三電晶體中之一相應的第三電晶體以及該M個經二極體連接的電晶體中之一相應的經二極體連接的電晶體，其中該電容器的一端連接至一節點，該節點在該相應的第二電晶體與該相應的第三電晶體之間。
  11. 如請求項10所述之記憶體裝置，其中該電容器的一另一端連接至一位元線，該位元線用以提供一編程電壓。
  12. 如請求項10所述之記憶體裝置，其中該M個經二極體連接的電晶體的複數個閘極端共同耦接至該位元線。
  13. 如請求項10所述之記憶體裝置，其中橫跨該電容器的一電壓壓降與正在被激活的該M個第三電晶體的一數量成反比。
  14. 如請求項10所述之記憶體裝置，其中該M個第一電晶體的複數個閘極端共同耦接至一字元線，該M個第二電晶體的複數個閘極端共同耦接至一第一控制線，並且該M個第一電晶體的該些閘極端分別耦接至相應不同的複數個第二控制線。
  15. 如請求項14所述之記憶體裝置，其中該M個經二極體連接的電晶體的複數個閘極端共同耦接至該字元線或該第一控制線。
  16. 如請求項10所述之記憶體裝置，其中該M個第一電晶體、該M個第二電晶體、該M個第三電晶體以及該M個經二極體連接的電晶體中的每一者為一N型電晶體。
  17. 如請求項10所述之記憶體裝置，其中該M個第一電晶體、該M個第二電晶體以及該M個第三電晶體中的每一者為一N型電晶體，並且該M個經二極體連接的電晶體中的每一者為一P型電晶體。
  18. 一種用於操作一記憶體裝置的方法，包括： 提供複數個記憶體單元，該些記憶體單元中的每一者包括一第一電晶體、一第二電晶體、一第三電晶體、一經二極體連接的電晶體以及一電容器； 藉由執行以下操作對該些記憶體單元中的一第一記憶體單元編程：(i)使複數個字元線中的一者生效，從而選通該第一記憶體單元的該第一電晶體；(ii)使複數個第一控制線中的一者生效，從而選通該第一記憶體單元的該第二電晶體；以及(iii)在複數個位元線中的一者上施加一編程電壓，其中該些位元線連接至該第一記憶體單元的該電容器；以及 使複數個第二控制線中的一第二控制線生效，從而選通該些記憶體單元中的一第二記憶體單元的該第三電晶體，其中該些第一控制線選通該第二記憶體單元的該第二電晶體，並且該些位元線連接至該第二記憶體單元的該電容器。
  19. 如請求項18所述之操作該記憶體裝置的方法，其中該第一電晶體、該第二電晶體、該第三電晶體以及該經二極體連接的電晶體串聯耦接，其中該電容器的一端連接至在該第二電晶體與該第三電晶體之間的一節點，並且該電容器的一另一端連接至該些位元線中的一相應位元線。
  20. 如請求項18所述之操作該記憶體裝置的方法，其中基於施加至該些第一控制線、該些字元線或該些位元線中的一者的一電壓與該第三電晶體的一閾值電壓之間的一差值來檢測橫跨該電容器的一電壓壓降。
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