JP2014179481A - 半導体装置および電子機器 - Google Patents

Abstract

【課題】小型化が実現可能な半導体装置を得る。
【解決手段】第１の端子と、第２の端子と、第３の端子とを有し、第１の端子と第２の端子との間に流れるストレス電流に基づいて第２の端子と第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、第１の端子に接続され、ストレス電流に基づいて導通状態から非導通状態に変化するヒューズとを備える。
【選択図】図３

Description

本開示は、アンチヒューズを備えた半導体装置、およびそのような半導体装置を備えた電子機器に関する。

電子機器には、しばしば、電源がオフになっても情報を保存することが可能な不揮発性のメモリが集積される。このような不揮発性メモリには、例えば、１回のみデータの書き込みが可能なＯＴＰ（One Time Programmable）メモリがある。このようなメモリには、例えば、回路の特性などを調整するためのトリミング情報が記憶される。これにより、電子機器では、電源投入直後に、そのメモリに記憶されたトリミング情報に基づいて調整が行われ、所望の特性を実現することができる。

このようなメモリには、しばしば、記憶素子としてアンチヒューズが用いられる。アンチヒューズは、ストレスを印加することにより抵抗値が減少するものである。例えば、特許文献１，２には、アンチヒューズを用いたメモリが開示されている。

特表２００６−５１０２０３ 特開２０１２−１７４８６３

ところで、メモリは一般に小さい面積で形成されることが望まれており、さらなる小型化が期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、小型化を実現することができる半導体装置および電子機器を提供することにある。

本開示の第１の半導体装置は、記憶素子と、ヒューズとを備えている。記憶素子は、第１の端子と、第２の端子と、第３の端子とを有し、第１の端子と第２の端子との間に流れるストレス電流に基づいて第２の端子と第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化するものである。ヒューズは、第１の端子に接続され、ストレス電流に基づいて導通状態から非導通状態に変化するものである。

本開示の第２の半導体装置は、複数のメモリセルと、複数のメモリセルを制御する制御回路とを備えている。メモリセルは、記憶素子と、ヒューズと、選択トランジスタとを有している。記憶素子は、第１の端子と、第２の端子と、第３の端子とを有し、第１の端子と第２の端子との間に流れるストレス電流に基づいて第２の端子と第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化するものである。ヒューズは、第１の端子に接続され、ストレス電流に基づいて導通状態から非導通状態に変化するものである。選択トランジスタは、第３の端子に接続されたものである。

本開示の電子機器は、上記第１の半導体装置を備えたものである。

本開示の第１の半導体装置、第２の半導体装置、および電子機器では、記憶素子の第１の端子と第２の端子との間に流れるストレス電流に基づいて、記憶素子の第２の端子と第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化し、情報が記憶される。その際、そのストレス電流に基づいて、ヒューズが導通状態から非導通状態に変化する。

本開示の第１の半導体装置、第２の半導体装置、および電子機器によれば、記憶素子の第１の端子にヒューズを接続するようにしたので、小型化を実現できる。

本開示の実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリセルアレイの一構成例を表す回路図である。 図２に示したメモリセルの一構成例を表す回路図である。 図３に示したメモリセルの要部断面構造を表す断面図である。 図３に示したヒューズの一構成例を表す平面図である。 図５に示した導電膜、コンタクトおよび配線の一構成例を表す断面図である。 書込動作を表す流れ図である。 書込動作の一状態を模式的に表す回路図である。 書込動作の他の状態を模式的に表す回路図である。 フィラメントを表す断面図である。 書込動作の他の状態を模式的に表す回路図である。 書込動作の他の状態を模式的に表す回路図である。 読出動作の一状態を模式的に表す回路図である。 比較例に係るメモリセルアレイの一構成例を表す回路図である。 比較例に係る書込動作の一状態を模式的に表す回路図である。 比較例に係る読出動作の一状態を模式的に表す回路図である。 書込動作の他の状態を模式的に表す回路図である。 変形例に係るメモリセルの要部断面構造の一例を表す断面図である。 変形例に係るメモリセルの要部断面構造の他の例を表す断面図である。 変形例に係るヒューズの一構成例を表す平面図である。 変形例に係るヒューズの他の構成例を表す平面図である。 変形例に係るヒューズの他の構成例を表す断面図である。 実施の形態に係る半導体装置が適用されたテレビジョン装置の外観構成を表す斜視図である。 実施の形態に係る半導体装置が適用された遅延調整回路を表す回路図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例

＜１．実施の形態＞
［構成例］
（全体構成例）
図１は、実施の形態に係る半導体装置の一構成例を表すものである。半導体装置１は、記憶素子としてアンチヒューズを用いた記憶装置である。半導体装置１は、メモリセルアレイ１０と、書込ワード線駆動部１１と、ビット線駆動部１２と、読出ワード線駆動部１３と、センスアンプ１４とを備えている。

メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセル２０を有している。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数の書込ワード線ＷＬ１および複数の読出ワード線ＷＬ２と、列方向（縦方向）に延伸する複数のビット線ＢＬおよび複数のソース線ＳＬとを有している。各書込ワード線ＷＬ１の一端は書込ワード線駆動部１１に接続され、各読出ワード線ＷＬ２の一端は読出ワード線駆動部１３に接続されている。また、各ビット線ＢＬの一端はビット線駆動部１２に接続され、各ソース線ＳＬの一端はセンスアンプ１４に接続されている。

図２は、メモリセルアレイ１０の一構成例を表すものである。図３は、メモリセル２０の一構成例を表すものである。各メモリセル２０は、書込ワード線ＷＬ１、読出ワード線ＷＬ２、ビット線ＢＬ、およびソース線ＳＬに接続されている。メモリセル２０は、記憶素子２１と、選択トランジスタ２２と、ヒューズ２３とを有している。

記憶素子２１は、アンチヒューズとして機能する記憶素子であり、３つの端子を有するものである。この記憶素子２１は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタと同様の構成を有している。以下では、説明の便宜上、記憶素子２１の３つの端子として、ＭＯＳトランジスタの３つの端子の名称（ドレイン、ゲート、ソース）を用いて説明する。記憶素子２１のドレインはビット線ＢＬに接続され、ゲートはヒューズ２３の一端に接続され、ソースは選択トランジスタ２２のドレインに接続されている。この記憶素子２１は、後述するように、ゲートとドレインとの間にストレス電圧ＶＳＴを印加することにより、ドレインとソースとの間の抵抗状態が高抵抗状態から低抵抗状態に変化するものであり、この抵抗状態の変化により情報を記憶するようになっている。

選択トランジスタ２２は、Ｎ型のＭＯＳトランジスタであり、ドレインが記憶素子２１のソースに接続され、ゲートが読出ワード線ＷＬ２に接続され、ソースがソース線ＳＬに接続されている。ヒューズ２３は、ストレス電流ＩＳＴにより、電気状態がショート状態（導通状態）からオープン状態（非導通状態）に変化するものであり、一端が記憶素子２１のゲートに接続され、他端は書込ワード線ＷＬ１に接続されている。

この構成により、メモリセル２０では、後述するように、書込動作において、記憶素子２１のゲートとドレインとの間にストレス電圧ＶＳＴを印加することにより、記憶素子２１の誘電膜１３１（後述）が絶縁破壊して電流が流れる。そして、その電流により生じる熱により、記憶素子２１のドレインとソースの間にフィラメントＦが形成され、抵抗状態が変化して情報が記憶される。その際、誘電膜１３１の絶縁破壊に起因する電流により、ヒューズ２３がオープン状態になる。すなわち、誘電膜１３１の絶縁破壊に起因する電流が、ヒューズ２３にとってのストレス電流ＩＳＴとなる。これにより、後述するように、情報が書き込まれた記憶素子２１のゲートと、書込ワード線駆動部１１との間に、不要な電流が流れないようになっている。

図４は、メモリセル２０の要部断面構造の一例を表すものである。メモリセル２０は、単一の半導体基板１００Ｐ上に、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）製造工程を用いて形成されるものである。メモリセル２０の記憶素子２１および選択トランジスタ２２は、素子分離部１１４によって囲まれた領域に形成される。

メモリセル２０は、半導体層１１０Ｐ，１１１Ｎ〜１１３Ｎと、誘電膜１３１，１３３と、導電膜１３２，１３４と、電極１４１，１４２とを有している。

半導体層１１０Ｐは、半導体基板１００Ｐ内に設けられたＰ型の半導体層であり、いわゆるＰウェルを構成するものである。この半導体層１１０Ｐは、記憶素子２１および選択トランジスタ２２のいわゆるバックゲートとして機能するものである。この半導体層１１０Ｐは、シリコン（Ｓｉ）にホウ素（Ｂ）等の不純物をドープさせた半導体材料からなるものである。なお、この半導体層１１０Ｐには、図示しないコンタクトを介して０Ｖの電圧が印加されている。

半導体層１１１Ｎ，１１２Ｎ，１１３Ｎは、半導体層１１０Ｐ内に設けられたＮ型の半導体層（いわゆるＮ＋層）である。半導体層１１１Ｎと半導体層１１２Ｎとは、所定の間隔を隔てて分離して配設され、半導体層１１２Ｎと半導体層１１３Ｎとは、所定の間隔を隔てて分離して配設されている。半導体層１１１Ｎは、記憶素子２１のドレインに対応するものである。半導体層１１２Ｎは、記憶素子２１のソースに対応するとともに、選択トランジスタ２２のドレインに対応するものである。半導体層１１３Ｎは、選択トランジスタ２２のソースに対応するものである。これらの半導体層１１１Ｎ，１１２Ｎ，１１３Ｎは、例えば、シリコンにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープした半導体材料からなるものであり、その厚さは５０ｎｍ〜２００ｎｍ程度である。このような半導体層１１１Ｎ，１１２Ｎ，１１３Ｎは、例えばセルフアライン（自己整合）による手法や、フォトレジストや酸化膜などのマスクパターンを用いた手法により、容易に形成することができる。半導体層１１１Ｎと半導体層１１２Ｎとの間の距離（分離間隔Ｌ１）は、可能な限り短くすることが望ましい。具体的には、例えば、その製造工程における最小加工寸法とすることができる。もしくは、半導体層１１１Ｎと半導体層１１２Ｎが正常に分離形成される範囲内で、最小加工寸法よりもさらに短くすることが好ましい。これにより、記憶素子２１の素子サイズを小さくすることができるとともに、後述するフィラメントＦをより形成しやすくすることができる。また、半導体層１１２Ｎと半導体層１１３Ｎとの間の距離（分離間隔Ｌ２）は、分離間隔Ｌ１よりも長くすることが望ましい。これにより、選択トランジスタ２２に、記憶素子２１と同じようなフィラメントが形成されるおそれを低減することができる。

半導体層１１１Ｎ，１１２Ｎ，１１３Ｎの一部は、それぞれシリサイド化されている。具体的には、シリサイド部分１２１は、半導体層１１１Ｎの一部がシリサイド化されたものであり、シリサイド部分１２２は、半導体層１１２Ｎの一部がシリサイド化されたものであり、シリサイド部分１２３は、半導体層１１３Ｎの一部がシリサイド化されたものである。これらのシリサイド部分１２１〜１２３は、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）などを用いて、一般的な製造工程において使用されるシリサイド化工程により形成されたものである。シリサイド部分１２１〜１２３は、半導体層１１１Ｎ，１１２Ｎ，１１３Ｎの抵抗値を下げるために形成されたものである。また、シリサイド部分１２１〜１２３の一部は、後述するように、書込動作において、誘電膜１３１の絶縁破壊に起因する熱により溶融して、フィラメントＦを形成する。すなわち、シリサイド部分１２１〜１２３の材料は、この熱により一部が溶融し得るような融点を有するものである。

誘電膜１３１は、半導体層１１１Ｎと半導体層１１２Ｎとの間の領域における半導体層１１０Ｐの上、および半導体層１１１Ｎ，１１２Ｎの一部の上に形成されている。同様に、誘電膜１３３は、半導体層１１２Ｎと半導体層１１３Ｎとの間の領域における半導体層１１０Ｐの上、および半導体層１１２Ｎ，１１３Ｎの一部の上に形成されている。これらの誘電膜１３１，１３２は、例えば、酸化シリコン（ＳｉＯ₂）などにより構成され、その厚さは数ｎｍ〜２０ｎｍ程度である。

導電膜１３２は、誘電膜１３１の形成領域上に形成されている。この導電膜１３２は、記憶素子２１のゲートに対応するものである。導電膜１３４は、誘電膜１３３の形成領域上に形成されている。この導電膜１３４は、選択トランジスタ２２のゲートに対応するものである。導電膜１３２，１３４は、例えば多結晶シリコンやシリサイド金属などの導電性材料からなり、その厚さは５０ｎｍ〜５００ｎｍ程度である。なお、後述するように、導電膜１３２，１３４は配線に接続され、それらの配線を介して、導電膜１３２（記憶素子２１のゲート）および導電膜１３４（選択トランジスタ２２のゲート）に電圧を印加できるようになっている。

絶縁層１５０は、半導体基板１００Ｐ、半導体層１１１Ｎ〜１１３Ｎ，導電膜１３２，１３４などを覆うように設けられている。この絶縁層１５０は、例えば、酸化シリコンなどの絶縁材料からなり、その厚さは５０ｎｍ〜１０００ｎｍ程度である。

電極１４１は、半導体層１１１Ｎ上において、この半導体層１１１Ｎと電気的に接続するように設けられている。この電極１４１は、絶縁層１５０を貫通するように形成されており、絶縁層１５０上に設けられた配線１５１に接続されている。この配線１５１は、ビット線ＢＬへと導かれている。同様に、電極１４２は、半導体層１１３Ｎ上において、この半導体層１１３Ｎと電気的に接続するように設けられている。この電極１４２は、絶縁層１５０を貫通するように形成されており、絶縁層１５０上に設けられた配線１５２に接続されている。この配線１５２は、ソース線ＳＬへと導かれている。電極１４１，１４２は、例えばタングステン（Ｗ）により構成され、配線１５１，１５２は、例えばアルミニウム（Ａｌ）により構成されている。これにより、メモリセル２０では、半導体層１１１Ｎ（記憶素子２１のドレイン）および半導体層１１３Ｎ（選択トランジスタ２２のソース）に対して、それぞれ電圧を印加できるようになっている。また、電極１４１，１４２の一部は、後述するように、書込動作において、誘電膜１３１の絶縁破壊に起因する熱により溶融して、フィラメントＦを形成するようになっている。すなわち、電極１４１，１４２の材料は、この熱により一部が溶融し得るような融点を有するものである。

この構成により、メモリセル２０では、半導体層１１１Ｎ，１１２Ｎ、誘電膜１３１、および導電膜１３２が、記憶素子２１を構成し、半導体層１１２Ｎ，１１３Ｎ、誘電膜１３３、および導電膜１３４が、選択トランジスタ２２を構成するようになっている。

図５は、メモリセル２０の平面図を表すものである。図６は、図５に示したメモリセル２０のＶ−Ｖ矢視方向の断面構成を表すものである。導電膜１３２は、記憶素子２１のチャネル幅（Ｗ）方向に延伸し、記憶素子２１の外側においてコンタクト１４５を介して配線１５５に接続されている。同様に、導電膜１３４は、選択トランジスタ２２のチャネル幅（Ｗ）方向に延伸し、選択トランジスタ２２の外側においてコンタクト１４４を介して配線１５４に接続されている。コンタクト１４４，１４５は、例えばタングステン（Ｗ）により構成され、配線１５４，１５５は、配線１５１，１５２と同様に、例えばアルミニウム（Ａｌ）により構成されている。

記憶素子２１とコンタクト１４５との間において、導電膜１３２には、記憶素子２１における導電膜１３２よりも幅が狭い部分（くびれ部分１６０）が設けられている。このくびれ部分１６０は、ヒューズ２３を構成するものであり、所定のストレス電流ＩＳＴが流れることにより、その電気状態がショート状態（導通状態）からオープン状態（非導通状態）に変化するものである。具体的には、このくびれ部分１６０における導電膜１３２の幅は、記憶素子２１のドレインとソースとの間にフィラメントＦが形成されるのに必要な最低電流値以上の電流が流れたときにオープン状態になるような幅である。これにより、ヒューズ２３は、記憶素子２１にフィラメントＦが形成された後に切断され、オープン状態に変化するようになっている。このように、ヒューズ２３は、シンプルな構造を有するものであり、かつ小さな面積で実現できるものである。

図１において、書込ワード線駆動部１１は、書込ワード線ＷＬ１を駆動することにより、メモリセルアレイ１０における書込動作を制御するものである。具体的には、書込ワード線駆動部１１は、書込ワード線ＷＬ１の電圧ＶＷＬ１を負の電圧ＶＭ（ＶＭ＜０）に設定することにより、書込動作の対象となるメモリセル２０を含む１行（１ワード）を選択するようになっている。

ビット線駆動部１２は、ビット線ＢＬを駆動することにより、メモリセルアレイ１０における書込動作を制御するものである。具体的には、ビット線駆動部１２は、ビット線ＢＬの電圧ＶＢＬを正の電圧ＶＰ（ＶＰ＞０）に設定することにより、選択された１行のうちの、書込動作の対象となるメモリセル２０を選択するようになっている。

この構成により、書込動作の対象となるメモリセル２０の記憶素子２１では、書込ワード線駆動部１１により、ゲートに負の電圧ＶＭが印加され、ビット線駆動部１２により、ドレインに正の電圧ＶＰが印加される。これにより、その記憶素子２１のゲートとドレインの間にストレス電圧ＶＳＴ（＝ＶＰ＋｜ＶＭ｜）が印加される。このストレス電圧ＶＳＴは、誘電体１３１を絶縁破壊することができるとともに、ドレインとソースとの間にフィラメントＦを形成することができるような電圧に設定されている。これにより、導電膜１３２の下部における半導体基板１００Ｐに反転層を形成せずに、誘電膜１３１を絶縁破壊し、フィラメントＦを形成することができるようになっている。

その際、半導体装置１では、ストレス電圧ＶＳＴを、２つの電圧ＶＰ，ＶＭにより生成するようにしている。これにより、電圧ＶＰを生成するビット線駆動部１２のトランジスタや、電圧ＶＭを生成する書込ワード線駆動部１１のトランジスタを、通常のトランジスタで構成することができる。すなわち、例えば、記憶素子２１のドレインに０Ｖを印加し、ゲートにストレス電圧ＶＳＴに相当する負の電圧を印加する場合には、書込ワード線駆動部１１のトランジスタを高耐圧のトランジスタで構成する必要がある場合がある。この場合には、高耐圧のトランジスタを製造するための工程の追加が必要となり、例えばコストが増大する。半導体装置１では、ストレス電圧ＶＳＴを、２つの電圧ＶＰ，ＶＭにより生成するようにしたので、製造工程をよりシンプルにすることができるようになっている。

メモリセル２０では、このようにして記憶素子２１のドレインとソースとの間にフィラメントＦを形成することにより、情報を書き込むようになっている。

読出ワード線駆動部１３は、読出ワード線ＷＬ２を駆動することにより、メモリセルアレイ１０における読出動作を制御するものである。具体的には、読出ワード線駆動部１３は、読出ワード線ＷＬ２の電圧ＶＷＬ２を高レベル電圧ＶＨに設定することにより、読出動作の対象となるメモリセル２０を含む１行（１ワード）を選択するものである。

センスアンプ１４は、ソース線ＳＬを駆動することにより、メモリセルアレイ１０における読出動作を制御するものである。具体的には、センスアンプ１４は、ソース線ＳＬの電圧ＶＳＬを電圧Ｖreadに設定し、そのソース線ＳＬに流れる読出電流Ｉreadを検出することにより、読出動作の対象となるメモリセル２０に記憶された情報を読み出すものである。

この構成により、読出動作の対象となるメモリセル２０では、読出トランジスタ２２がオン状態になり、センスアンプ１４により、記憶素子２１の両端間に電圧Ｖreadが印加される。これにより、記憶素子２１では、ドレインとソースとの間のフィラメントＦの有無に応じた読出電流Ｉreadが生じる。すなわち、フィラメントＦが形成されていない場合には、記憶素子２１のドレインとソースとの間の抵抗状態は高抵抗状態であるため、読出電流Ｉreadは小さくなる。一方、フィラメントＦが形成されている場合は、記憶素子２１のドレインとソースとの間の抵抗状態は低抵抗状態であるため、読出電流Ｉreadは大きくなる。センスアンプ１４は、この読出電流Ｉreadを検出することにより、メモリセル２０に記憶された情報を読み出すようになっている。

ここで、記憶素子２１のゲートは、本開示における「第１の端子」の一具体例に対応し、記憶素子２１のドレインは、本開示における「第２の端子」の一具体例に対応し、記憶素子２１のソースは、本開示における「第３の端子」の一具体例に対応する。半導体層１１０Ｐは、本開示における「第１の半導体層」の一具体例に対応する。半導体層１１１Ｎは、本開示における「第２の半導体層」の一具体例に対応する。半導体層１１２Ｎは、本開示における「第３の半導体層」の一具体例に対応する。半導体層１１３Ｎは、本開示における「第４の半導体層」の一具体例に対応する。誘電膜１３１は、本開示における「第１の誘電膜」の一具体例に対応し、誘電膜１３３は、本開示における「第２の誘電膜」の一具体例に対応する。導電膜１３２は、本開示における「第１の導電膜」の一具体例に対応し、導電膜１３４は、本開示における「第２の導電膜」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。

（全体動作概要）
まず、図１〜図３を参照して、半導体装置１の全体動作概要を説明する。書込ワード線駆動部１１は、書込ワード線ＷＬ１を駆動することにより、メモリセルアレイ１０における書込動作を制御する。ビット線駆動部１２は、ビット線ＢＬを駆動することにより、メモリセルアレイ１０における書込動作を制御する。書込動作の対象となるメモリセル２０では、その記憶素子２１のゲートとドレインの間にストレス電圧ＶＳＴが印加され、ドレインとソースとの間にフィラメントＦが形成されることにより、情報が書き込まれる。

読出ワード線駆動部１３は、読出ワード線ＷＬ２を駆動することにより、メモリセルアレイ１０における読出動作を制御する。センスアンプ１４は、ソース線ＳＬを駆動することにより、メモリセルアレイ１０における読出動作を制御する。読出動作の対象となるメモリセル２０では、選択トランジスタ２２がオン状態になり、記憶素子２１のドレインとソースとの間に電圧Ｖreadが印加され、フィラメントＦの有無に応じた読出電流Ｉreadが生じる。センスアンプ１４は、この電流を検出することにより、メモリセル２０に記憶された情報を読み出す。

（詳細動作）
次に、メモリセル２０に対する書込動作を詳細に説明する。

図７は、書込動作のフローチャートを表すものである。この例では、行方向（横方向）にｉ番目であり、列方向（縦方向）にｊ番目のメモリセル２０（ｉ，ｊ）に対して書込動作を行う場合について説明する。

まず最初に、書込ワード線駆動部１１およびビット線駆動部１２は、書込動作の対象となるメモリセル２０（ｉ，ｊ）に対してストレス電圧ＶＳＴを印加する（ステップＳ１）。

図８は、ストレス電圧ＶＳＴ印加時のメモリセルアレイ１０の状態を模式的に表すものである。メモリセル２０（ｉ，ｊ）に対してストレスＶＳＴを印加する際、書込ワード線駆動部１１は、ｊ番目の書込ワード線ＷＬ１（ｊ）の電圧ＶＷＬ（ｊ）を負の電圧ＶＭに設定するとともに、ビット駆動部１２は、ｉ番目のビット線ＢＬ（ｉ）の電圧ＶＢＬ（ｊ）を正の電圧ＶＰに設定する。電圧ＶＭは例えば−４．５Ｖであり、電圧ＶＰは５Ｖである。このとき、ｊ番目の読出ワード線ＷＬ２（ｊ）の電圧ＶＷＬ２（ｊ）、およびｉ番目のソース線ＳＬ（ｉ）の電圧はともに０Ｖに設定される。これにより、メモリセル２０（ｉ，ｊ）の記憶素子２１のドレインの電圧は電圧ＶＰになり、ゲートの電圧は電圧ＶＭになる。すなわち、記憶素子２１のドレインとゲートとの間には、ストレス電圧ＶＳＴ（＝ＶＰ＋｜ＶＭ｜）が印加される。

次に、誘電膜１３１が絶縁破壊される（ステップＳ２）。すなわち、記憶素子２１のドレインとゲートとの間にストレス電圧ＶＳＴが印加されることにより、誘電膜１３１における局所的な電界強度が、例えばＭＶ/ｃｍオーダー以上となり、誘電膜１３１が絶縁破壊される。

図９は、誘電膜１３１が絶縁破壊された後のメモリセル２０（ｉ，ｊ）の状態を模式的に表すものである。このように、誘電膜１３１が絶縁破壊されると、記憶素子２１のドレインとゲートとの間が導通するため、ビット線ＢＬ（ｉ）から、記憶素子２１のドレイン、ヒューズ２３を介して書込ワード線ＷＬ１（ｊ）に、例えば、数十ｍＡ程度の電流Ｉ１が流れる。

誘電膜１３１内での電界強度は、導電膜３１２と半導体層１１１Ｎとが対向している部分（図４の部分Ｐ１）で特に強いため、この付近で絶縁破壊が生じると考えられる。一般に、誘電膜１３１の界面の状態や、その膜厚および形状が完全に均一でないため、この部分Ｐ１における電界強度は均一ではなく、特に電界強度が高い部分が存在する。よって、絶縁破壊による電流Ｉ１は、このような特に電界強度が高い部分付近に、局所的に流れると考えられる。

このように、大きな電流が局所的に流れることにより、熱が発生し、温度は例えば１０００℃〜２０００℃の付近にまで上昇する。これにより、半導体層１１１Ｎのシリサイド部分１２１の一部、半導体層１１２Ｎのシリサイド部分１２２の一部、電極１４１の一部が溶融するとともに、誘電膜１３１の下の半導体基板１００Ｐにダメージを与える。その結果、半導体層１１１Ｎ（記憶素子２１のドレイン）と半導体層１１２Ｎ（記憶素子２１のソース）との間にフィラメントＦが形成される（ステップＳ３）。

図１０は、フィラメントＦの形成を模式的に表すものである。図１１は、フィラメントＦ形成後のメモリセル２０（ｉ，ｊ）の状態を模式的に表すものである。図１０に示したように、フィラメントＦは、誘電膜１３１の下の半導体基板１００Ｐに、半導体層１１１Ｎ（記憶素子２１のドレイン）と半導体層１１２Ｎ（記憶素子２１のソース）とが抵抗成分を介して互いに接続するように形成される。

次にヒューズ２３が切断される（ステップＳ４）。すなわち、導電膜１３２のくびれ部分１６０（ヒューズ２３）では、ステップＳ２で生じた誘電膜１３１の絶縁破壊による電流Ｉ１が流れる。くびれ部分１６０の幅は、上述したように、記憶素子２１のドレインとソースとの間にフィラメントＦが形成されるのに必要な最低電流値（例えば５ｍＡ〜２０ｍＡ）以上の電流が流れたときにオープン状態になるように設定されている。これにより、ヒューズ２３は、記憶素子２１にフィラメントＦが形成された後に切断され、オープン状態に変化する。

図１２は、ヒューズ２３が切断された後のメモリセルアレイ１０の状態を模式的に表すものである。このように、ヒューズ２３が切断されることにより、メモリセル２０（ｉ，ｊ）におけるビット線ＢＬ（ｉ）から書込ワード線ＷＬ１（ｊ）への電流は停止する。

このようにして、メモリセル２０（ｉ，ｊ）に対する書込動作が終了する。

次に、メモリセル２０に対する読出動作を詳細に説明する。この例では、フィラメントＦが形成されたメモリセル２０（ｉ、ｊ）に対する読出動作を説明する。

図１３は、読出動作時のメモリセルアレイ１０の状態を模式的に表すものである。メモリセル２０（ｉ，ｊ）から情報を読み出す際、読出ワード線駆動部１１は、ｊ番目の読出ワード線ＷＬ２（ｊ）の電圧ＶＷＬ２（ｊ）を高レベル電圧ＶＨに設定する。これにより、メモリセル２０（ｉ，ｊ）を含む１行分のメモリセル２０における選択トランジスタ２２がオン状態になる。そして、センスアンプ１４は、ｉ番目のソース線ＳＬ（ｉ）の電圧ＶＳＬ（ｉ）を正の電圧Ｖreadに設定する。電圧Ｖreadは、例えば０．５Ｖである。このとき、ｊ番目の書込ワード線ＷＬ１（ｊ）の電圧ＶＷＬ１（ｊ）、およびｉ番目のビット線ＢＬ（ｉ）の電圧はともに０Ｖに設定される。これにより、メモリセル２０（ｉ，ｊ）の記憶素子２１のドレインとソースとの間（フィラメントＦの）には電圧Ｖreadが印加され、記憶素子２１には、フィラメントＦの抵抗成分に応じた読出電流Ｉreadが生じる。この読出電流Ｉreadは、ソース線ＳＬ（ｉ）から、選択トランジスタ２２、記憶素子２１（フィラメントＦ）を介して、ビット線ＢＬ（ｉ）に流れる。センスアンプ１４は、この読出電流Ｉreadを検出し、所定の閾値と比較することにより、メモリセル２０に記憶された情報を読み出す。

なお、以上では、フィラメントＦが形成されたメモリセル２０（ｉ、ｊ）に対する読出動作について説明したが、フィラメントＦが形成されていないメモリセル２０に対しても同様である。この場合には、記憶素子２１のドレインとソースとの間は高抵抗状態であるため、読出電流Ｉreadはほとんど流れない。センスアンプ１４は、この読出電流Ｉreadを所定の閾値と比較することにより、メモリセル２０に記憶された情報を読み出す。

（比較例）
次に、比較例に係る半導体装置１Ｒについて説明する。この半導体装置１Ｒは、ヒューズ２３を設けずにメモリセル２０Ｒを構成したものである。その他の構成は、本実施の形態（図１）と同様である。

図１４は、比較例に係る半導体装置１Ｒにおけるメモリセルアレイ１０Ｒの一構成例を表すものである。メモリセルアレイ１０Ｒには、メモリセル２０Ｒがマトリクス状に形成されている。このメモリセル２０Ｒは、記憶素子２１と、選択トランジスタ２２とを有している。すなわち、このメモリセル２０Ｒは、本実施の形態に係るメモリセル２０（図３）から、ヒューズ２３を省いたものである。メモリセル２０Ｒにおいて、記憶素子２１のゲートは、書込ワード線ＷＬ１に接続されている。

比較例に係る半導体装置１Ｒにおける書込動作は、ヒューズ２３の切断を除き、本実施の形態に係る半導体装置１の場合（図７）と同様である。すなわち、ストレスＶＳＴを印加し（ステップＳ１）、誘電膜１３１を絶縁破壊し（ステップＳ２）、フィラメントＦを形成することにより（ステップＳ３）、情報を書き込む。

比較例に係る半導体装置１Ｒにおいて、メモリセル２０Ｒ（ｉ，ｊ）に対して書込動作を行う際、同じ列に、既に情報が書き込まれた（フィラメントＦが形成された）メモリセル２０Ｒがある場合には、以下のような不具合が生じるおそれがある。

図１５は、メモリセル２０Ｒ（ｉ，ｊ）に対するストレス電圧ＶＳＴの印加を表すものである。この例では、書込動作の対象となるメモリセル２０Ｒ（ｉ，ｊ）と同じ列のメモリセル２０Ｒ（ｉ，ｊ−１），２０Ｒ（ｉ，ｊ＋１）には、既に情報が書き込まれている。

メモリセル２０Ｒ（ｉ，ｊ）に対してストレス電圧ＶＳＴを印加する際、本実施の形態の場合と同様に、書込ワード線駆動部１１は、ｊ番目の書込ワード線ＷＬ１（ｊ）の電圧ＶＷＬ（ｊ）を負の電圧ＶＭに設定するとともに、ビット駆動部１２は、ｉ番目のビット線ＢＬ（ｉ）の電圧ＶＢＬ（ｊ）を正の電圧ＶＰに設定する。このとき、メモリセル２０Ｒ（ｉ，ｊ−１）では、記憶素子２１の誘電膜１３１が絶縁破壊されているため、ビット線ＢＬ（ｉ）から、記憶素子２１のドレインを介して書込ワード線ＷＬ１（ｊ−１）に電流Ｉ１が流れる。同様に、メモリセル２０Ｒ（ｉ，ｊ＋１）では、記憶素子２１の誘電膜１３１が絶縁破壊されているため、ビット線ＢＬ（ｉ）から、記憶素子２１のドレインを介して書込ワード線ＷＬ１（ｊ＋１）に電流Ｉ１が流れる。これにより、ビット線ＢＬ（ｉ）では、これらの電流Ｉ１や配線抵抗などにより電圧降下が生じ、書込対象となるメモリセル２０Ｒ（ｉ，ｊ）における記憶素子２１のドレインの電圧ＶＤ（ｉ，ｊ）は、本来印加される電圧ＶＰよりも低い電圧ＶＰ２（ＶＰ２＜ＶＰ）になってしまう。この場合には、その記憶素子２１のドレインとゲートとの間の電圧もまた、本来印加されるストレス電圧ＶＳＴ（ＶＰ＋｜ＶＭ｜）よりも低い電圧（ＶＰ２＋｜ＶＭ｜）なってしまうため、誘電膜１３１を絶縁破壊させ、あるいはフィラメントＦを形成することができないおそれがある。

このような不具合は、書込対象となるメモリセル２０Ｒがビット線駆動部１２から離れるほど顕著になり、また、書込対象となるメモリセル２０Ｒ（ｉ，ｊ）と同じ列に、既に情報が書き込まれたメモリセル２０Ｒが多く存在するほど顕著になる。よって、半導体装置１Ｒでは、どのような条件でも確実に書込動作を行うことができるように、この電圧降下分を考慮して電圧ＶＰを設定しなおす必要が生じてしまう。

また、この例では、ビット線ＢＬ（ｉ）に多くの電流が流れることから、ビット線ＢＬ（ｉ）を駆動するトランジスタは、そのような大電流を流すことができる程度の大きなトランジスタにする必要が生じてしまう。すなわち、ビット線駆動部１２が大きくなってしまい、半導体装置１全体のマクロサイズが大きくなってしまうおそれがある。

また、比較例に係る半導体装置１Ｒでは、メモリセル２０Ｒ（ｉ，ｊ）に対して読出動作を行う際、同じ行のメモリセル２０Ｒに、以下のような不具合が生じるおそれがある。

図１６は、メモリセル２０Ｒ（ｉ，ｊ）に対する読出動作を表すものである。メモリセル２０Ｒ（ｉ，ｊ）から情報を読み出す際、本実施の形態の場合と同様に、読出ワード線駆動部１１は、ｊ番目の読出ワード線ＷＬ２（ｊ）の電圧ＶＷＬ２（ｊ）を高レベル電圧ＶＨに設定し、センスアンプ１４は、ｉ番目のソース線ＳＬ（ｉ）の電圧ＶＳＬ（ｉ）を正の電圧Ｖreadに設定する。このとき、メモリセル２０Ｒ（ｉ、ｊ）には、２つの経路で電流が流れる。すなわち、ソース線ＳＬ（ｉ）から、選択トランジスタ２２、記憶素子２１（フィラメントＦ）を介して、ビット線ＢＬ（ｉ）に電流Ｉ２が流れるとともに、ソース線ＳＬ（ｉ）から、選択トランジスタ２２、記憶素子２１（フィラメントＦ）を介して、書込ワード線ＷＬ１（ｊ）にも電流Ｉ３が流れる。書込ワード線ＷＬ１（ｊ）では、この電流Ｉ３や配線抵抗などにより電圧降下が生じ、同じ行に属する他のメモリセル２０Ｒ（例えば、メモリセル２０Ｒ（ｉ−１，ｊ），２０Ｒ（ｉ＋１，ｊ）など）における記憶素子２１のゲートの電圧ＶＧが０Ｖから上昇し、記憶素子２１がオン状態になり、読出動作が不安定になるおそれがある。

このような不具合は、読出対象となるメモリセル２０Ｒが書込ワード線駆動部１１からから離れるほど顕著になる。よって、半導体装置１Ｒでは、どのような条件でも安定して読出動作を行うことができるように、この電圧降下分を考慮して書込ワード線駆動部１１などの周辺回路を設計する必要が生じてしまう。

一方、本実施の形態に係る半導体装置１では、各メモリセル２０にヒューズ２３を設けるようにしたので、書込動作を行う際、書込動作の対象となるメモリセル２０と同じ列に、既に情報が書き込まれたメモリセル２０がある場合でも、以下に示すように、比較例のような不具合が生じるおそれを低減することができる。

図１７は、本実施の形態に係るメモリセル２０（ｉ，ｊ）に対するストレス電圧ＶＳＴの印加を表すものである。この図１７は、比較例に係る半導体装置１Ｒにおける図１５と対応するものである。この比較例の場合と同様に、メモリセル２０（ｉ，ｊ−１），２０（ｉ，ｊ＋１）では、記憶素子２１の誘電膜１３１が絶縁破壊されている。しかしながら、これらのメモリセルメモリセル２０（ｉ，ｊ−１），２０（ｉ，ｊ＋１）では、ヒューズ２３がオープン状態になっているため、比較例の場合とは異なり、ビット線ＢＬ（ｉ）から書込ワード線ＷＬ１（ｊ−１），ＷＬ１（ｊ＋１）に電流は流れない。よって、ビット線ＢＬ（ｉ）において電圧降下が生じるおそれを低減することができ、メモリセル２０（ｉ，ｊ）に対する書込動作が不安定になるおそれを低減することができる。

また、比較例の場合（図１５）と異なり、ビット線ＢＬ（ｉ）に大電流が流れるおそれを低減できるため、ビット線ＢＬ（ｉ）を駆動するトランジスタのサイズを小さくすることができる。これにより、ビット線駆動部などの周辺回路を小さくすることができるため、半導体装置１全体のマクロサイズを小さくすることができる。

また、本実施の形態に係る半導体装置１では、メモリセル２０（ｉ，ｊ）に対して読出動作を行う場合でも、比較例のような不具合が生じるおそれを低減することができる。すなわち、図１３に示したように、読出動作の対象となるメモリセル２０（ｉ，ｊ）におけるヒューズ２３がオープン状態になっているため、比較例の場合（図１６）とは異なり、ソース線ＳＬ（ｉ）から、書込ワード線ＷＬ１（ｊ）に電流は流れない。よって、書込ワード線ＷＬ（ｊ）において電圧降下が生じるおそれを低減することができるため、同じ行に属するメモリセル２０における記憶素子２１をオフ状態にすることができ、読出動作が不安定になるおそれを低減することができる。

［効果］
以上のように本実施の形態では、記憶素子のゲートにヒューズを設けるようにしたので、ビット線駆動部などの周辺回路を小さくすることができるため、半導体装置全体のマクロサイズを小さくすることができる。

本実施の形態では、ヒューズを導電膜１３２のくびれにより形成したので、シンプルな構成にすることができるとともに、小さな面積で実現でき、マクロサイズの増加を抑えることができる。

本実施の形態では、記憶素子と選択トランジスタとが、半導体層１１２Ｎを共有するようにしたので、メモリセルのサイズを小さくすることができる。

本実施の形態では、情報が書き込まれたメモリセルにおけるヒューズを切断するようにしたので、書込動作の対象であるメモリセルと同じ列に、既に情報が書き込まれたメモリセルがある場合でも、書込動作が不安定になるおそれを低減することができる。また読出動作の対象であるメモリセルがすでに情報が書き込まれていた場合でも、そのメモリセルと同じ行に属するメモリセルにおける記憶素子をオフ状態にすることができるため、読出動作が不安定になるおそれを低減することができる。

［変形例１］
上記実施の形態では、半導体層１１１Ｎ，１１２Ｎ，１１３Ｎの一部をシリサイド化したが、これに限定されるものではなく、これに代えて、例えば、図１８に示したように、シリサイド化していなくてもよい。この場合には、例えば、ストレス電圧ＶＳＴにより、電極１４１，１４２の一部が溶融し、フィラメントＦを形成することができる。

［変形例２］
上記実施の形態では、記憶素子２１と選択トランジスタ２２とが、半導体層１１２Ｎを共有したが、これに限定されるものではなく、これに代えて、例えば、図１９に示したように、記憶素子２１と選択トランジスタ２２を別々に構成してもよい。この例では、半導体層１１１Ｎ，２１２Ｎ、誘電膜１３１、導電膜１３２が記憶素子２１を構成し、半導体層３１２Ｎ，１１３Ｎ、誘電膜１３１、導電膜１３４は、選択トランジスタ２２を構成するようになっている。これにより、メモリセル２０におけるレイアウトの自由をより高くすることができる。具体的には、例えば、ヒューズ２３（くびれ部分１６０）（図５）が切断する際に生ずる熱により、選択トランジスタ２２の特性が変化するおそれがあるときには、これらを離して配置することができる。

［変形例３］
上記実施の形態では、図５に示したように、ヒューズ２３を導電膜１３２のくびれ部分１６０として構成したが、これに限定されるものではない。例えば、図２０に示したように、導電膜１３２Ｃとコンタクト１４５を介して接続される配線１５５Ｃのくびれ部分１６０Ｃとして構成してもよいし、図２１に示したように、通常のコンタクト（例えばコンタクト１４４）よりも断面積が小さいコンタクト１４５Ｄにより構成してもよい。また、図２２に示したように、コンタクト１４５Ｅにくびれ部分１６０Ｅを形成してもよい。

＜２．適用例＞
次に、上記実施の形態および変形例で説明した半導体装置の適用例について説明する。

図２３は、上記実施の形態等の半導体装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有している。

上記実施の形態等の半導体装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。具体的には、このような各種の電子機器に内蔵されている半導体装置に、上記実施の形態等の半導体装置を適用することが可能である。

以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の実施の形態では、記憶素子２１およびヒューズ２３を用いて記憶装置を構成したが、これに限定されるものではなく、例えば、図２４に示したように、一回のみ設定可能なスイッチとして用いてもよい。この例では、記憶素子２１およびヒューズ２３を、信号の遅延量を調整する回路（遅延調整回路）に適用している。具体的には、記憶素子９４にフィラメントＦが形成されていない場合には、バッファ９１から入力された信号は、遅延回路９２を介して、バッファ９３に供給される。一方、記憶素子９４にフィラメントが形成されている場合には、バッファ９１から入力された信号は、遅延回路９２の代わりに記憶素子９４のフィラメントを介して、バッファ９３に供給される。記憶素子９４にフィラメントを形成する際には、上記実施の形態の場合と同様に、書込回路９６が記憶素子９４のドレインとゲートとの間にストレス電圧ＶＳＴを印加する。

また、例えば、上記の実施の形態では、記憶素子２１は、Ｎ型のＭＯＳトランジスタと同様の構成を有するものとしたが、これに限定されるものではなく、これに代えて、例えば、Ｐ型のＭＯＳトランジスタと同様の構成を有するものとしてもよい。この場合は、書込動作の際、記憶素子のゲートに正の電圧を印加するとともに、ドレインまたはソースに負の電圧を印加することにより、ゲートの下の半導体層に反転層を形成せずに、誘電膜を絶縁破壊させ、フィラメントＦを形成する。

また、例えば、上記の実施の形態では、記憶素子２１は、ＭＯＳトランジスタと同様の構成を有するものとしたが、これに限定されるものではなく、少なくとも３つの端子を有し、第１の端子と第２の端子との間にストレス電圧ＶＳＴを印加することにより、その第１の端子と第２の端子との間が高抵抗状態から低抵抗状態に変化し、それに応じて第２の端子と第３の端子との間がオープン状態（非導通状態）からショート状態（導通状態）に変化するようなものであればどのようなものであってもよい。具体的には、例えば、このような機能を有するＦＥＴ（Field effect transistor）や、バイポーラトランジスタであってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと
を備えた半導体装置。

（２）前記記憶素子は、
第１導電型の第１の半導体層と、
前記第２の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
前記第３の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に設けられた前記第２導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた誘電膜と、
前記第１の端子に接続され、前記誘電膜の上に設けられた導電膜と
を有する
前記（１）に記載の半導体装置。

（３）前記ストレス電流は、前記第１の端子と前記第２の端子との間にストレス電圧が印加されることによって、前記誘電膜が絶縁破壊されて生ずるものであり、
前記ストレス電流が生ずる熱によって、前記第２の半導体層と前記第３の半導体層との間にフィラメントが形成されることにより、前記抵抗状態が高抵抗状態から低抵抗状態に変化する
前記（２）に記載の半導体装置。

（４）前記第２の半導体層の一部がシリサイド化されており、
前記フィラメントは、シリサイド化された前記第２の半導体層の一部が溶融したものである
前記（３）に記載の半導体装置。

（５）前記記憶素子は、前記第２の半導体層上の一部に形成された電極を有し、
前記フィラメントは、前記電極の一部が溶融したものである
前記（３）または（４）に記載の半導体装置。

（６）前記ヒューズは、前記フィラメントが形成された後に、導通状態から非導通状態に変化する
前記（３）から（５）のいずれかに記載の半導体装置。

（７）前記ストレス電流の電流値は、前記フィラメントが形成されるのに必要な最低電流値以上の電流値である
前記（３）から（６）のいずれかに記載の半導体装置。

（８）前記ストレス電圧は、前記離間領域における前記第１の半導体層において、反転層を形成する電圧とは逆極性の電圧である
前記（３）から（７）のいずれかに記載の半導体装置。

（９）前記誘電膜および前記導電膜は、前記第２の半導体層と前記第３の半導体層との間に挟まれた領域から隣接する領域にまで延在し、
前記導電膜は、前記隣接する領域においてくびれ部分を有し、
前記くびれ部分が前記ヒューズを構成する
前記（２）から（８）のいずれかに記載の半導体装置。

（１０）前記導電膜へと導かれた、くびれ部分を有する配線を有し、
前記くびれ部分が前記ヒューズを構成する
前記（２）から（８）のいずれかに記載の半導体装置。

（１１）前記誘電膜および前記導電膜は、前記第２の半導体層と前記第３の半導体層との間に挟まれた領域から隣接する領域にまで延在し、
前記隣接する領域の一部における前記導電膜上にコンタクトを有し、
前記コンタクトが前記ヒューズを構成する
前記（２）から（８）のいずれかに記載の半導体装置。

（１２）複数のメモリセルと、
前記複数のメモリセルを制御する制御回路と
を備え、
前記メモリセルは、
第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと、
前記第３の端子に接続された選択トランジスタを有する
半導体装置。

（１３）第１導電型の第１の半導体層と、
前記第２の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
前記第３の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に形成された前記第２導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた第１の誘電膜と、
前記第１の端子に接続され、前記第１の誘電膜の上に形成された第１の導電膜と
前記第１の半導体層内の表面側に、前記第３の半導体層と離間して選択的に形成された前記第２導電型の第４の半導体層と、
前記第３の半導体層と前記第４の半導体層の間の前記第１の半導体層の表面上に形成された第２の誘電膜と、
前記第２の誘電膜の上に形成された第２の導電膜と
を備え、
前記第２の半導体層、前記第３の半導体層、前記第１の誘電膜、および前記第１の導電膜は、前記記憶素子を構成し、
前記第３の半導体層、前記第４の半導体層、前記第２の誘電膜、および前記第２の導電膜は、前記選択トランジスタを構成する
前記（１２）に記載の半導体装置。

（１４）前記第２の半導体層と前記第３の半導体層との間隔は、前記第３の半導体層と前記第４の半導体層との間隔よりも狭い
前記（１３）に記載の半導体装置。

（１５）前記ヒューズは、前記第１の端子に接続された一の端子と、その一の端子とは異なる他の端子とを有し、
前記制御回路は、前記記憶素子の前記第２の端子に第１の極性の電圧を印加するとともに、前記ヒューズの前記他の端子に第２の極性の電圧を印加することにより、前記第１の誘電膜を絶縁破壊させ、前記ストレス電流を生成する
前記（１２）または（１３）に記載の半導体装置。

（１６）第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと、
前記記憶素子および前記ヒューズを制御する制御回路と
を備えた電子機器。

１…半導体装置、１０…メモリセルアレイ、１１…書込ワード線駆動部、１２…ビット線駆動部、１３…読出ワード線駆動部、１４…センスアンプ、２０…メモリセル、２１…記憶素子、２２…選択トランジスタ、２３…ヒューズ、１００Ｐ…半導体基板、１１０Ｐ，１１１Ｎ，１１２Ｎ，１１３Ｎ，２１０Ｐ，２１２Ｎ，３１２Ｎ…半導体層、１１４…素子分離部、１２１，１２２，１２３，２２２，３２２…シリサイド部分、１３１，１３３…誘電膜、１３２，１３２Ｃ，１３４…導電膜、１４１，１４２，２４１，３４２…電極、１４４，１４５，１４５Ｄ，１４５Ｅ…コンタクト、１５０…絶縁層、１５１，１５２，１５４，１５５，１５５Ｃ，１９０…配線、１６０，１６０Ｃ，１６０Ｅ…くびれ部分、ＢＬ…ビット線、Ｆ…フィラメント、Ｉread…読出電流、ＩＳＴ…ストレス電流、Ｐ１…部分、ＳＬ…ソース線、ＶＢＬ，ＶＳＬ，ＶＷＬ１，ＶＷＬ２…電圧、ＶＳＴ…ストレス電圧、ＷＬ１…書込ワード線、ＷＬ２…読出ワード線。

Claims (16)

1. 第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
   前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと
   を備えた半導体装置。
2. 前記記憶素子は、
   第１導電型の第１の半導体層と、
   前記第２の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
   前記第３の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に設けられた前記第２導電型の第３の半導体層と、
   前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた誘電膜と、
   前記第１の端子に接続され、前記誘電膜の上に設けられた導電膜と
   を有する
   請求項１に記載の半導体装置。
3. 前記ストレス電流は、前記第１の端子と前記第２の端子との間にストレス電圧が印加されることによって、前記誘電膜が絶縁破壊されて生ずるものであり、
   前記ストレス電流が生ずる熱によって、前記第２の半導体層と前記第３の半導体層との間にフィラメントが形成されることにより、前記抵抗状態が高抵抗状態から低抵抗状態に変化する
   請求項２に記載の半導体装置。
4. 前記第２の半導体層の一部がシリサイド化されており、
   前記フィラメントは、シリサイド化された前記第２の半導体層の一部が溶融したものである
   請求項３に記載の半導体装置。
5. 前記記憶素子は、前記第２の半導体層上の一部に形成された電極を有し、
   前記フィラメントは、前記電極の一部が溶融したものである
   請求項３に記載の半導体装置。
6. 前記ヒューズは、前記フィラメントが形成された後に、導通状態から非導通状態に変化する
   請求項３に記載の半導体装置。
7. 前記ストレス電流の電流値は、前記フィラメントが形成されるのに必要な最低電流値以上の電流値である
   請求項３に記載の半導体装置。
8. 前記ストレス電圧は、前記離間領域における前記第１の半導体層において、反転層を形成する電圧とは逆極性の電圧である
   請求項３に記載の半導体装置。
9. 前記誘電膜および前記導電膜は、前記第２の半導体層と前記第３の半導体層との間に挟まれた領域から隣接する領域にまで延在し、
   前記導電膜は、前記隣接する領域においてくびれ部分を有し、
   前記くびれ部分が前記ヒューズを構成する
   請求項２に記載の半導体装置。
10. 前記導電膜へと導かれた、くびれ部分を有する配線を有し、
    前記くびれ部分が前記ヒューズを構成する
    請求項２に記載の半導体装置。
11. 前記誘電膜および前記導電膜は、前記第２の半導体層と前記第３の半導体層との間に挟まれた領域から隣接する領域にまで延在し、
    前記隣接する領域の一部における前記導電膜上にコンタクトを有し、
    前記コンタクトが前記ヒューズを構成する
    請求項２に記載の半導体装置。
12. 複数のメモリセルと、
    前記複数のメモリセルを制御する制御回路と
    を備え、
    前記メモリセルは、
    第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
    前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと、
    前記第３の端子に接続された選択トランジスタを有する
    半導体装置。
13. 第１導電型の第１の半導体層と、
    前記第２の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
    前記第３の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に形成された前記第２導電型の第３の半導体層と、
    前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた第１の誘電膜と、
    前記第１の端子に接続され、前記第１の誘電膜の上に形成された第１の導電膜と
    前記第１の半導体層内の表面側に、前記第３の半導体層と離間して選択的に形成された前記第２導電型の第４の半導体層と、
    前記第３の半導体層と前記第４の半導体層の間の前記第１の半導体層の表面上に形成された第２の誘電膜と、
    前記第２の誘電膜の上に形成された第２の導電膜と
    を備え、
    前記第２の半導体層、前記第３の半導体層、前記第１の誘電膜、および前記第１の導電膜は、前記記憶素子を構成し、
    前記第３の半導体層、前記第４の半導体層、前記第２の誘電膜、および前記第２の導電膜は、前記選択トランジスタを構成する
    請求項１２に記載の半導体装置。
14. 前記第２の半導体層と前記第３の半導体層との間隔は、前記第３の半導体層と前記第４の半導体層との間隔よりも狭い
    請求項１３に記載の半導体装置。
15. 前記ヒューズは、前記第１の端子に接続された一の端子と、その一の端子とは異なる他の端子とを有し、
    前記制御回路は、前記記憶素子の前記第２の端子に第１の極性の電圧を印加するとともに、前記ヒューズの前記他の端子に第２の極性の電圧を印加することにより、前記第１の誘電膜を絶縁破壊させ、前記ストレス電流を生成する
    請求項１２に記載の半導体装置。
16. 第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れるストレス電流に基づいて前記第２の端子と前記第３の端子との間の抵抗状態が高抵抗状態から低抵抗状態に変化する記憶素子と、
    前記第１の端子に接続され、前記ストレス電流に基づいて導通状態から非導通状態に変化するヒューズと、
    前記記憶素子および前記ヒューズを制御する制御回路と
    を備えた電子機器。
    
    

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