JP2015230919A - 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路 - Google Patents

不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路 Download PDF

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麻里 松本
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Abstract

【課題】複数の回路情報を動的に切り替えることのできる不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路を提供する。
【解決手段】不揮発性メモリは、ソース４ａおよびドレイン４ｂと、ソース４ａとドレイン４ｂとの間のチャネル上に設けられたゲート絶縁膜６と、ゲート絶縁膜上に設けられたゲート電極８と、を含むメモリトランジスタＭＴと、メモリトランジスタＭＴのゲート電極８が接続される配線１８とゲート電極８との間に設けられたヒューズ素子１０と、を有するメモリセル１を備えている。
【選択図】図１

Description

本発明の実施形態は、不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路に関する。
プログラマブルロジックスイッチは、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオンとオフを切り替える素子である。従来は、そのメモリとしてＳＲＡＭ(Static Random Access Memory)等の揮発性メモリが使用されている。この揮発性メモリにおいては、電源を切ることによって、格納されたデータは消えるため、電源供給時にはメモリへデータを再度書き込む必要がある。
プログラマブルロジックスイッチのメモリとしては不揮発性のフラッシュメモリを用いる方式が知られている。この方式の一例においては、プログラマブルロジックスイッチのメモリの１つのセルが、２つの不揮発性メモリ素子と、１つのスイッチングトランジスタ（パストランジスタ）とで構成される。不揮発性メモリ素子としては、例えばフラッシュメモリ素子が用いられる。そして２つのフラッシュメモリ素子のいずれかを介して、スイッチングトランジスタのゲートに電源電圧もしくは０Ｖが入力される。プログラマブルロジックスイッチのメモリをこのような構成とすることで、メモリとしてＳＲＡＭを使用した場合と比べて面積も縮小できる。
一方、ＦＰＧＡの中にはアンチヒューズ素子を用いる方式が知られている。この方式は、特定のアンチヒューズ素子を低抵抗状態に遷移させることで複数の配線を電気的に接続し、さまざまな回路を実現する。
このタイプのＦＰＧＡにおいては、配線の接続および非接続が不可逆なので、予期せず回路情報が変更されてしまう心配がない。このため、上記フラッシュメモリを用いたＦＰＧＡでは使用が難しかった場面での使用が可能となる。しかし、一度接続してしまった配線を再び非接続にすることができないため、基本的に論理情報のプログラムは一度しかできない。
米国特許７７１５２１９号明細書 特開２００６−２１６９５４号公報 米国出願公開２００９／０２２４３２３号明細書
本実施形態は、複数の回路情報を動的に切り替えることのできる不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路を提供する。
本実施形態による不揮発性メモリは、ソースおよびドレインと、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を含むメモリトランジスタと、前記メモリトランジスタの前記ゲート電極が接続される配線と前記ゲート電極との間に設けられたヒューズ素子と、を有するメモリセルを備えている。
第１実施形態による不揮発性メモリを示す図。 第１実施形態の不揮発性メモリにおけるヒューズ素子の第１具体例を示すレイアウト図。 第１実施形態の不揮発性メモリにおけるヒューズ素子の第２具体例を示すレイアウト図。 第１実施形態の不揮発性メモリにおけるヒューズ素子の第３具体例を示すレイアウト図。 第１実施形態の不揮発性メモリにおけるヒューズ素子の第４具体例を示すレイアウト図。 第１実施形態の不揮発性メモリにおけるヒューズ素子の第５具体例を示すレイアウト図。 第１実施形態の第１変形例による不揮発性メモリを示す回路図。 第１実施形態の第１変形例による不揮発性メモリの書き込み動作を説明する図。 第１実施形態の第１変形例による不揮発性メモリの読み出し動作を説明する図。 第１実施形態の第２変形例による不揮発性メモリを示す回路図。 第１実施形態の第２変形例による不揮発性メモリの書き込み動作を説明する図。 第１実施形態の第２変形例による不揮発性メモリの読み出し動作を説明する図。 第２実施形態による不揮発性プログラマブルロジックスイッチの不揮発性メモリを示す回路図。 第２実施形態の不揮発性プログラマブルロジックスイッチの不揮発性メモリの書き込み動作を説明する図。 第２実施形態の不揮発性プログラマブルロジックスイッチの不揮発性メモリの読み出し動作を説明する図。 第３実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。 第３実施形態の第１変形例による不揮発性プログラマブルロジックスイッチを示す回路図。 第３実施形態の第１変形例による不揮発性プログラマブルロジックスイッチの書き込み動作を説明する図。 第３実施形態の第１変形例による不揮発性プログラマブルロジックスイッチの読み出し動作を説明する図。 第４実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。 第４実施形態の不揮発性プログラマブルロジックスイッチの書き込み動作を説明する図。 第４実施形態の不揮発性プログラマブルロジックスイッチの読み出し動作を説明する図。 第５実施形態による不揮発性プログラマブルロジック回路を示す図。
以下、図面を参照して実施形態について説明する。
（第１実施形態）
第１実施形態による不揮発性メモリについて図１を参照して説明する。この第１実施形態の不揮発性メモリは、少なくとも１個のメモリセルを有し、このメモリセルを図１に示す。このメモリセル１は、メモリトランジスタＭＴと、ヒューズ素子１０と、を備えている。メモリトランジスタＭＴは、半導体層２と、この半導体層２に離間して設けられたソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間のチャネル領域となる半導体層２の領域上に設けられたゲート絶縁膜６と、ゲート絶縁膜６上に設けられたゲート電極８と、を備えている。すなわちメモリトランジスタＭＴは通常のＭＯＳトランジスタである。なお、ゲート電極８はヒューズ素子１０を介して配線１８に接続する。
（書き込み方法）
このメモリセル１への書き込みについて説明する。書き込みは、書き込み回路１９によって、ソース領域４ａに印加する電圧Ｖｓおよびドレイン領域４ｂに印加する電圧Ｖｄをそれぞれ接地電圧にするとともに、配線１８およびヒューズ素子１０を介してゲート電極８にプログラム電圧Ｖｐｒｇを印加する。これにより、メモリトランジスタＭＴのゲート絶縁膜６は絶縁破壊され、ソース領域４ａとドレイン領域４ｂは、絶縁破壊されたゲート絶縁膜６およびゲート電極を介して導通する。すなわち、ソース領域４ａ、絶縁破壊されたゲート絶縁膜６、ゲート電極８、およびドレイン領域４ｂへの導通パスが形成される。また、この状態で配線１８およびヒューズ素子１０を介してゲート電極８に電圧を印加すると、配線１８、ヒューズ素子１０、ゲート電極８、ゲート絶縁膜６、ソース領域４ａおよびドレイン領域４ｂに電流が流れる。この電流によってヒューズ素子１０が溶断（破断）するような電圧を配線１８に印加する。これにより、ヒューズ素子１０が断線し、配線１８と、ゲート電極８との間に電流が流れず、メモリセル１への書き込みが終了する。なお、ヒューズ素子１０を破断させる電圧は、プログラム電圧Ｖｐｒｇであってもよいし、プログラム電圧Ｖｐｒｇよりも高い電圧であってもよい。また、プログラム電圧Ｖｐｒｇよりも低い電圧であってもよい。ヒューズ素子１０を破断させるための電圧が、高ければ高いほど、ヒューズ素子１０を破断させるための時間は短くなり、低ければ低いほど、ヒューズ素子１０を破断させるための時間は長くなる。
書き込みが行われたメモリセル１においては、ソース領域４ａとドレイン領域４ｂとの間にゲート絶縁膜６およびゲート電極８を介した導通パスが存在する。このため、ソース領域４ａと、ドレイン領域４ｂとの間は低抵抗状態となる。すなわち、書き込みが行われたメモリセル１のメモリトランジスタＭＴは、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通した２端子素子となる。これに対して、書き込みが行われないメモリセル１においては、ゲート絶縁膜６は絶縁破壊されていないので、ソース領域４ａと、ドレイン領域４ｂとの間は高抵抗状態となる。この場合、メモリトランジスタＭＴは３端子素子となる。
また、本実施形態においては、メモリトランジスタＭＴは、ゲート絶縁膜およびゲート電極からなるゲート構造を有する汎用のＭＯＳトランジスタであったが、ゲート絶縁膜にｈｉｇｈ―ｋ材料を用いたトランジスタであってよい。また、ゲート構造がＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide)構造であるトランジスタを用いてもよい。
（ヒューズ素子）
次に、ヒューズ素子１０の具体例について図２乃至図５を参照して説明する。
ヒューズ素子１０の第１具体例を図２に示す。この第１具体例のヒューズ素子１０は、メモリトランジスタＭＴのゲート電極８とこのゲート電極８に接続する配線１８との間の接続配線１４に設けられる。このヒューズ素子１０は、接続配線１４と同じ幅（図面上で左右方向の寸法）および厚さ（図面上で奥行き方向の寸法）を有しているが、接続配線１４の材料よりも融点の低い材料から構成される。ヒューズ素子１０の材料としては、例えばＳｎＳｂ、ＢｉＳｎ、ＳｎＡｇ、ＺｎＡｌ、またはＩｎＳｎ等が挙げられる。接続配線１４は、コンタクト１２を介してゲート電極８に接続されるとともに、コンタクト１６ａ、１６ｂを介して配線１８に接続される。メモリトランジスタＭＴにおいては、ソース領域４ａがコンタクト７ａを介してソース電極５ａに接続され、ドレイン領域４ｂがコンタクト７ｂを介してドレイン電極５ｂに接続される。メモリセルの書き込み時に、ソース電極５ａおよびドレイン電極５ｂに接地電圧が印加される。
次に、ヒューズ素子１０の第２具体例を図３に示す。この第２具体例のヒューズ素子１０は、メモリトランジスタＭＴのゲート電極８とこのゲート電極８に接続する配線１８との間の接続配線１４に厚さ方向に貫通する開口１１を設けた構成を有している。すなわち、このヒューズ素子１０は、ヒューズ素子１０が設けられない接続配線１４の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子１０の第３具体例を図４に示す。この第３具体例のヒューズ素子１０は、メモリトランジスタＭＴのゲート電極８とこのゲート電極８に接続する配線１８との間の接続配線１４に、接続配線１４の延在する方向に沿って設けられかつ厚さ方向に貫通する開口１３を複数個設けた構成を有している。すなわち、このヒューズ素子１０は、ヒューズ素子１０が設けられない接続配線１４の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子１０の第４具体例を図５に示す。この第４具体例のヒューズ素子１０は、メモリトランジスタＭＴのゲート電極８とこのゲート電極８に接続する配線１８との間の接続配線１４に設けられる。このヒューズ素子１０は、接続配線１４と同じ材料で形成され、接続配線１４と同じ幅（図面上で左右方向の寸法）有するが厚さ（図面上で奥行き方向の寸法）が薄くなっている。すなわち、このヒューズ素子１０は、ヒューズ素子１０が設けられない接続配線１４の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子１０の第５具体例を図６に示す。この第５具体例のヒューズ素子１０は、メモリトランジスタＭＴのゲート電極８とこのゲート電極８に接続する配線１８との間の接続配線１４に設けられる。このヒューズ素子１０は、接続配線１４と同じ材料で形成され、接続配線１４と同じ厚さ（図面上で奥行き方向の寸法）有するが幅（図面上で左右方向の寸法）が狭くなっている。すなわち、このヒューズ素子１０は、ヒューズ素子１０が設けられない接続配線１４の断面積に比べて小さな断面積を有している。
なお、第２乃至第５具体例のヒューズ素子１０においては、破断はエレクトロマイグレーションによって生じる。
以下の説明においては、ソース領域またはソース電極を単にソースとも云い、ドレイン領域またはドレイン電極を単にドレインとも云う。
（第１変形例）
第１実施形態の第１変形例による不揮発性メモリを図７に示す。この第１変形例の不揮発性メモリは、マトリクス状に配列された複数のメモリセル１１１〜１２２と、書き込み／読み出し回路３０、３２と、ビット線ＢＬ１、ＢＬ２と、ワード線ＷＬ１、ＷＬ２と、を有している。各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図１に示すメモリセル１と同じ構成を有している。すなわち、各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、メモリトランジスタＭＴｉｊと、ヒューズ素子１０ｉｊとを備えている。第１行に配列されたメモリトランジスタＭＴ１１、ＭＴ１２は直列に接続されるとともにメモリトランジスタＭＴ１１のソースおよびドレインのうち一方がワード線ＷＬ１に接続される。また、第２行に配列されたメモリトランジスタＭＴ２１、ＭＴ２２は直列に接続されるとともにメモリトランジスタＭＴ２１のソースおよびドレインのうち一方がワード線ＷＬ２に接続される。ワード線ＷＬ１、ＷＬ２は、書き込み／読み出し回路３０によって駆動される。
また、第１列に配列されたメモリトランジスタＭＴｉ１（ｉ＝１，２）は、ゲート電極がヒューズ素子１０ｉ１を介してビット線ＢＬ１に接続される。第２列に配列されたメモリトランジスタＭＴｉ２（ｉ＝１，２）は、ゲート電極がヒューズ素子１０ｉ２を介してビット線ＢＬ２に接続される。ビット線ＢＬ１、ＢＬ２は、書き込み／読み出し回路３２によって
駆動される。
（書き込み動作）
次に、第１変形例の不揮発性メモリにおける書き込み動作について図８を参照して説明する。メモリセル１１１に対して書き込みを行う場合のワード線ＷＬ１、ＷＬ２、およびビット線ＢＬ１、ＢＬ２に印加する電圧条件を図８に示す。まず、書き込み／読み出し回路３０によってワード線ＷＬ１にＶｓｓ（０Ｖ）を印加し、ワード線ＷＬ２に書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。また、書き込み／読み出し回路３２によって、メモリトランジスタがオンする電圧Ｖｐａｓｓをビット線ＢＬ２に印加する。すると、メモリトランジスタＭＴ１２、ＭＴ２２がオンすることにより、メモリトランジスタＭＴ１１、ＭＴ１２のソースおよびドレインには０Ｖが印加され、メモリトランジスタＭＴ２１、ＭＴ２２のソースおよびドレインには書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加される。続いて、書き込み／読み出し回路３２によって、ビット線ＢＬ１にプログラム電圧Ｖｐｒｇを印加する。すると、メモリトランジスタＭＴ１１においては、ゲート電極とソースおよびドレインとの間に、プログラム電圧が印加され、ゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタＭＴ１１のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パスが形成される。その後、書き込み／読み出し回路３２によってビット線ＢＬ１にプログラム電圧Ｖｐｒｇを印加し続けると、ビット線ＢＬ１からヒューズ素子１０１１、メモリトランジスタＭＴ１１のゲート電極、およびゲート絶縁膜を介してソースおよびドレインに電流が流れる。この電流によってヒューズ素子１０１１が溶断され、メモリトランジスタＭＴ１１に書き込みが行われる。すなわち、メモリトランジスタＭＴ１１はソースとドレインとがゲート絶縁膜およびゲート電極を介して導通した２端子素子となる。書き込み禁止電圧Ｖｉｎｈｉｂｉｔとしては、メモリトランジスタのゲートにプログラム電圧Ｖｐｒｇを印加し、このメモリトランジスタのゲート絶縁膜に印加される電圧（＝Ｖｐｒｇ−Ｖｉｎｈｉｉｔ）によってゲート絶縁膜が絶縁破壊されない電圧が選択される。
なお、第１変形例の不揮発性メモリにおいては、同一行の複数のメモリセルのうちの１つのメモリセルに書き込みが行われると、上記同一行の他のメモリセルには書き込みを行うことができない。すなわち、同一行に複数のメモリセルにおいて、２つ以上のメモリセルに書き込みを行うことはできない。
（読み出し動作）
次に、第１変形例による不揮発性メモリにおける読み出し動作について図９を参照して説明する。図９は、メモリセル１１１に書き込みが行われ、メモリトランジスタＭＴ１１のゲート絶縁膜が絶縁破壊されるとともにヒューズ素子１０１１が破断した状態を示す。また、メモリトランジスタＭＴ１１のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス２０が形成されている。
この状態で、メモリセル１１１から情報を読み出す動作は、以下のように行われる。書き込み／読み出し回路３２によって、ビット線ＢＬ１にメモリトランジスタＭＴ２１がオフする電圧Ｖｏｆｆを印加するとともに、ビット線ＢＬ２にメモリトランジスタＭＴ１２、ＭＴ２２がオンする電圧Ｖｐａｓｓを印加する。これにより、メモリトランジスタＭＴ１２，ＭＴ２２がオンするとともにメモリトランジスタＭＴ２１はオフ状態となる。この状態で、書き込み／読み出し回路３０によって、ワード線ＷＬ１に読み出し電圧Ｖｒｅａｄを印加するとともに、ワード線ＷＬ２に０Ｖを印加する。書き込みが行われたメモリトランジスタＭＴ１１においては、ソースとドレインとの間には、ゲート絶縁膜およびゲート電極を介した導通パスが形成されているので、ソース領域とドレイン領域との間は低抵抗状態となる。このとき、ワード線ＷＬ１を流れる電流を検出することにより、メモリトランジスタＭＴ１１に書き込みが行われているか否かの情報、すなわち、メモリトランジスタＭＴ１１に記憶されている情報を読み出すことができる。書き込みが行われていないメモリトランジスタは、ゲート絶縁膜が絶縁破壊されていないので、ソースとドレインとの間は高抵抗状態となる。このため、図９に示すように、メモリトランジスタＭＴ１１に書き込みが行われている場合は、書き込みが行われていない場合に比べてワード線ＷＬ１を流れる電流は高くなる。
このように、読み出し電圧Ｖｒｅａｄが印加されたワード線に流れる電流を検出することにより、このワード線に接続されたメモリセルに書き込みが行われているか否かを知ることができる。メモリセルに書き込まれた情報を複数の配線の接続情報に対応させることにより、第１変形例の不揮発性メモリを用いることにより、複数の回路情報を動的に切り替えることができる。
（第２変形例）
次に、第１実施形態の第２変形例による不揮発性メモリについて図１０乃至図１２を参照して説明する。この第２変形例の不揮発性メモリは、図１０に示すように、マトリクス状に配列されたメモリセル１１１〜１２２と、書き込み／読み出し回路３０と、書き込み／読み出し回路３２と、書き込み回路３４と、ビット線ＢＬ１、ＢＬ２と、ワード線ＷＬ１、ＷＬ２と、を備えている。各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図１に示すメモリセル１と同じ構成を有している。すなわち、各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、メモリトランジスタＭＴｉｊと、ヒューズ素子１０ｉｊとを備えている。メモリトランジスタＭＴｉｊ（ｉ、ｊ＝１，２）は、ソースおよびドレインのうちの一方がビット線ＢＬｊに接続され、他方がワード線ＷＬｉに接続される。また、メモリトランジスタＭＴ２１は、ゲート電極がヒューズ素子１０２１を介してプログラム線ＰＬ１に接続される。メモリトランジスタＭＴ１１およびＭＴ２２はそれぞれ、ゲート電極がヒューズ素子１０１１および１０２２を介してプログラム線ＰＬ２に接続される。メモリトランジスタＭＴ１２は、ゲート電極がヒューズ素子１０１２を介してプログラム線ＰＬ３に接続される。すなわち、１つの対角線に沿って配列された複数のメモリセルのメモリトランジスタのゲート電極は、対応するヒューズ素子を介して同一のプログラム線に接続される。
また、ワード線ＷＬ１、ＷＬ２は、書き込み／読み出し回路３０によって駆動される。ビット線ＢＬ１、ＢＬ２は、書き込み／読み出し回路３２によって駆動される。プログラム線ＰＬ１、ＰＬ２、ＰＬ３は、書き込み回路３４によって駆動される。
（書き込み動作）
次に、第２変形例による不揮発性メモリにおける書き込み動作について図１１を参照して説明する。図１１は、メモリセル１１１に書き込みを行う場合の電圧条件を示す図である。まず、書き込み／読み出し回路３０によって、ワード線ＷＬ１に０Ｖを印加するとともにワード線ＷＬ２に書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。また、書き込み／読み出し回路３２によって、ビット線ＢＬ１に０Ｖを印加するともにビット線ＢＬ２に書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。これにより、書き込みが行われるメモリセル１１１においては、メモリトランジスタＭＴ１１のソースおよびドレインには０Ｖの電圧が印加される。そして、メモリトランジスタＭＴ１２のソースおよびドレインのうちワード線ＷＬ１に接続される領域には０Ｖが印加され、ビット線ＢＬ２に接続される領域には書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加される。また、メモリトランジスタＭＴ２２のソースおよびドレインは共に、書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加される。
この状態で、書き込みが行われるメモリセル１１１のメモリトランジスタＭＴ１１のゲート電極にヒューズ素子１０１１を介して接続されるプログラム線ＰＬ２にプログラム電圧Ｖｐｒｇを印加し、他のプログラム線ＰＬ１、ＰＬ３はフローティング状態にする。すると、メモリトランジスタＭＴ１１においては、ゲート電極とソースとの間、およびゲート電極とドレインとの間には、プログラム電圧Ｖｐｒｇが印加される。これにより、メモリトランジスタＭＴ１１のゲート絶縁膜が絶縁破壊され、ソースとドレインとが、ゲート絶縁膜およびゲート電極を介して導通する導通パスが形成される。この状態で、プログラム電圧Ｖｐｒｇをプログラム線に印加し続けると、プログラム線ＰＬ２からヒューズ素子１０１１、メモリトランジスタＭＴ１１のゲート電極、およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この電流によりヒューズ素子１０１１が溶断し、プログラム線ＰＬ２とメモリトランジスタＭＴ１１のゲート電極が電気的に接続しなくなり、メモリセル１１１に情報が書き込まれる。すなわち、メモリトランジスタＭＴ１１は、ソースとドレインがゲート絶縁膜およびゲート電極を介して導通した２端子素子となる。
なお、プログラム線ＰＬ２にヒューズ素子１０２２を介して接続されるメモリトランジスタＭＴ２２においては、ソースおよびドレインに書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加されている。このため、プログラム線ＰＬ２にプログラム電圧Ｖｐｒｇが印加されても、メモリセル１２２には、書き込みが行われない。また、メモリトランジスタＭＴ１２、ＭＴ２１においては、それぞれのメモリトランジスタのゲート電極がヒューズ素子を介して接続されるプログラム線ＰＬ３、ＰＬ１はフローティング状態となっている。このため、メモリトランジスタＭＴ１２、ＭＴ２１においても書き込みは行われない。
（読み出し動作）
次に、第２変形例による不揮発性メモリにおける読み出し動作について図１２を参照して説明する。図１２は、書き込みが行われたメモリセル１１１から情報を読み出すための電圧条件を示す図である。図１２においては、メモリセル１１に書き込みが行われているので、ヒューズ素子１０１１が破断し、ソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス２０が形成されている状態となっている。この状態で、書き込み／読み出し回路３２によって、ビット線ＢＬ１に読み出し電圧Ｖｒｅａｄを印加する。このとき、ビット線ＢＬ２、ワード線ＷＬ１、ＷＬ２、およびプログラム線ＰＬ１、ＰＬ２、ＰＬ３はフローティング状態とする。メモリトランジスタＭＴ１１のソースとドレインとの間に導通パスが形成されているので、ビット線ＢＬ１からメモリトランジスタＭＴ１１を介してワード線ＷＬ１に電流が流れる。この電流を書き込み／読み出し回路３０が検知することにより、メモリセル１１１に記憶された情報を読み出すことができる。なお、もしメモリセル１１１に書き込みが行われていない場合に、メモリセル１１１に対して上述の読み出し動作を行えば、メモリトランジスタＭＴ１１のソースとドレインとの間には、導通パスが存在しないので、ワード線ＷＬ１には電流が流れない。このようにして、メモリセルから情報を読み出すことができる。
この第２変形例も、第１変形例と同様に、メモリセルに書き込まれた情報を複数の配線の接続情報に対応させることにより、複数の回路情報を動的に切り替えることができる。
（第２実施形態）
第２実施形態による不揮発性プログラマブルロジックスイッチについて図１３乃至図１５を参照して説明する。
第２実施形態の不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチともいう）は、不揮発性メモリを備えており、この不揮発性メモリの回路図を図１３に示す。この不揮発性メモリは、マトリクス状に配列されたメモリセル４０１１〜４０２２と、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、複数の選択線ＳＬａ１、ＳＬｂ１、ＳＬａ２、ＳＬｂ２と、複数のプログラム線ＰＬ１、ＰＬ２と、複数のワード線ＷＬ１、ＷＬ２と、書き込み／読み出し回路５０、５２と、を備えている。
各メモリセル４０ｉｊ（ｉ，ｊ＝１，２）は、メモリトランジスタＭＴｉｊと、選択トランジスタＳＴａｉｊ、ＳＴｂｉｊと、ヒューズ素子１０ｉｊと、を備えている。各メモリトランジスタＭＴｉｊ（ｉ，ｊ＝１，２）においては、ソースおよびドレインの一方がビット線ＢＬｉに接続され、他方がノードＱｉｊに接続される。また、各メモリトランジスタＭＴｉｊ（ｉ，ｊ＝１，２）においては、ゲート電極がヒューズ素子１０ｉｊを介してプログラム線ＰＬｉに接続される。
選択トランジスタＳＴａｉｊ（ｉ，ｊ＝１，２）においては、ソースおよびドレインの一方がノードＱｉｊに接続され、他方がビット線／ＢＬｊに接続され、ゲートが選択線ＳＬａｉに接続される。また選択トランジスタＳＴｂｉｊ（ｉ，ｊ＝１，２）においては、ソースおよびドレインの一方がノードＱｉｊに接続され、他方がワード線ＷＬｉに接続され、ゲートが選択線ＳＬｂｉに接続される。
複数の選択線ＳＬａ１、ＳＬｂ１、ＳＬａ２、ＳＬｂ２、複数のプログラム線ＰＬ１、ＰＬ２、および複数のワード線ＷＬ１、ＷＬ２は、書き込み／読み出し回路５０によって駆動される。複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２は、書き込み／読み出し回路５２によって駆動される。
（書き込み動作）
次に、第２実施形態のロジックスイッチにおいて、選択されたメモリセルに書き込みを行う動作について図１４を参照して説明する。図１４は、メモリセル４０１１を選択し、この選択されたメモリセル４０１１に書き込みを行う場合の電圧印加条件を示す回路図である。
まず、書き込み／読み出し回路５２は、ビット線ＢＬ１、／ＢＬ１にそれぞれ０Ｖを印加するとともに、ビット線ＢＬ２、／ＢＬ２にそれぞれ書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。また、書き込み／読み出し回路５０は、選択トランジスタＳＴａ１１、ＳＴａ１２がオンとなる電圧Ｖｐａｓｓを選択線ＳＬａ１に印加し、選択線ＳＬｂ１、ＳＬａ２、ＳＬｂ２、およびプログラム線ＰＬ２に０Ｖを印加する。これにより、選択トランジスタＳＴａ１１、ＳＴａ１２がオンし、ノードＱ１１、Ｑ１２の電位がそれぞれ、０Ｖ、Ｖｉｎｈｉｂｉｔとなる。続いて、書き込み／読み出し回路５０は、プログラム線ＰＬ１にプログラム電圧Ｖｐｒｇを印加する。なお、このとき、ワード線ＷＬ１、ＷＬ２はフローティング状態になっている。
プログラム線ＰＬ１にプロフラム電圧Ｖｐｒｇが印加されると、プログラム線ＰＬ１とメモリトランジスタＭＴ１１のソースおよびドレインとの間には、プログラム電圧Ｖｐｒｇが印加される。これにより、メモリトランジスタＭＴ１１のゲート絶縁膜が絶縁破壊され、ソースとドレインとが、ゲート絶縁膜およびゲート電極を介して導通する。すなわち、プログラム線ＰＬ１からヒューズ素子１０１１、ゲート電極、およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この状態で、プログラム線ＰＬ１にプログラム電圧Ｖｐｒｇを印加し続けると、上記電流によりヒューズ素子１０１１が溶断され、メモリトランジスタＭＴ１１は、ソースとドレインがゲート絶縁膜およびゲート電極を介して導通した２端子素子となる。すなわち、メモリセル４０１１に情報が書き込まれる。
これに対して、メモリトランジスタＭＴ１２のソースおよびドレインには、それぞれ書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加されているので、プログラム線ＰＬ１にプロフラム電圧Ｖｐｒｇが印加されても、メモリトランジスタＭＴ１２のゲート絶縁膜は絶縁破壊されず、メモリセル４０１２には情報は書き込まれない。
（読み出し動作）
次に、第２実施形態のロジックスイッチにおける読み出し動作について図１５を参照して説明する。図１５は、メモリセル４０１１内のメモリトランジスタＭＴ１１に書き込みが行われた場合に、このメモリセル４０１１を選択して情報を読み出す場合の電圧印加条件を示す回路図である。図１５においては、ヒューズ素子１０１１が破断されているともに、メモリトランジスタＭＴ１１のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス２０が形成されている。
まず、書き込み／読み出し回路５０は、選択線ＳＬａ１に０Ｖを印加することにより選択トランジスタＳＴａ１１，ＳＴａ１２をオフ状態にするとともに、選択線ＳＬｂ１に電圧Ｖｐａｓｓを印加し、選択トランジスタＳＴｂ１１、ＳＴｂ１２をオンにする。この状態において、書き込み／読み出し回路５２は、ビット線ＢＬ１に読み出し電圧Ｖｒｅａｄを印加する。これにより、ビット線ＢＬ１から、メモリトランジスタＭＴ１１、ノードＱ１１、および選択トランジスタＳＴｂ１１を介してワード線ＷＬ１に電流が流れる。
これに対して、もしメモリセル４０１１に書き込みが行われていない場合には、メモリトランジスタＭＴ１１のソースとドレインとは導通していないので、上述の読み出し動作を行っても、ワード線ＷＬ１には電流が流れない。
以上により、メモリセルから情報を読み出すことができる。
以上説明したように、第２実施形態のロジックスイッチによれば、複数の回路情報を動的に切り替えることができる。
（第３実施形態）
次に、第３実施形態による不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）について図１６を参照して説明する。図１６は、第３実施形態のロジックスイッチを示す図である。このロジックスイッチは、メモリセル６０と、ビット線ＢＬ、／ＢＬと、ワード線ＷＬａ、ＷＬｂと、書き込み／読み出し回路７０と、書き込み／読み出し回路７２と、を備えている。メモリセル６０は、直列に接続された２つのメモリトランジスタＭＴａ、ＭＴｂと、ヒューズ素子１０ａ、１０ｂと、パストランジスタＰＴと、を備えている。
メモリトランジスタＭＴａは、ソースおよびドレインの一方がビット線ＢＬに接続され、他方がノードＱに接続され、ゲートがヒューズ素子１０ａを介してワード線ＷＬａに接続される。メモリトランジスタＭＴｂは、ソースおよびドレインの一方がビット線／ＢＬに接続され、他方がノードＱに接続され、ゲートがヒューズ素子１０ｂを介してワード線ＷＬｂに接続される。パストランジスタＰＴは、ゲートがノードＱに接続される。
書き込み／読み出し回路７０はワード線ＷＬａ、ＷＬｂを駆動する。書き込み／読み出し回路７２はビット線ＢＬ、／ＢＬを駆動する。
このように構成されたメモリセルにおいては、２つのメモリトランジスタＭＴａ、ＭＴｂのうち高々一方のメモリトランジスタに書き込みが行われる。書き込みは、まず、書き込み／読み出し回路７２によってビット線ＢＬ、／ＢＬに０Ｖを印加する。続いて、書き込みを行うメモリトランジスタ、例えばメモリトランジスタＭＴａのゲートにヒューズ素子１０ａを介して接続されるワード線ＷＬaに書き込み／読み出し回路７０によってプログラム電圧Ｖｐｒｇを印加するとともに、ワード線ＷＬbには電圧Ｖｐａｓｓを印加する。これにより、メモリトランジスタＭＴｂがオンし、ノードＱの電位も０Ｖとなる。また、ワード線ＷＬaと、メモリトランジスタＭＴａのソースおよびドレインとの間には、プログラム電圧Ｖｐｒｇが印加され、メモリトランジスタＭＴａのゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタＭＴａにおいては、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通する。この状態で、ワード線ＷＬａにプログラム電圧Ｖｐｒｇを印加し続けると、ワード線ＷＬａからヒューズ素子１０ａ、ゲート電極、およびゲート絶縁膜を介してソースおよびドレインに電流が流れる。この電流によってヒューズ素子１０ａが溶断され、メモリセルの書き込みが終了する。
また、読み出しは、以下のように行われる。読み出しを行うメモリトランジスタがメモリトランジスタＭＴａであるとして説明する。まず、書き込み／読み出し回路７２は、読み出しを行うメモリトランジスタＭＴａのソースおよびドレインの一方が接続されるビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加するとともに読み出しを行わないメモリトランジスタＭＴｂが接続されるビット線／ＢＬに０Ｖを印加する。また、書き込み／読み出し回路７０は、読み出しを行わないメモリトランジスタＭＴｂに対応するワード線ＷＬｂに電圧Ｖｐａｓｓを印加する。
メモリトランジスタＭＴａに書き込みが行われている場合は、メモリトランジスタＭＴｂは情報が書き込まれていないので、メモリトランジスタＭＴｂはオンする。また、メモリトランジスタＭＴａのソースとドレインはゲート絶縁膜およびゲート電極を介して導通しているので、ビット線ＢＬからメモリトランジスタＭＴａ、ＭＴｂを介してビット線／ＢＬに電流が流れる。この状態でノードＱの電位は、メモリトランジスタＭＴａの導通抵抗とメモリトランジスタＭＴｂのオン抵抗とによって分圧された電位となる。この分圧された電位によって、パストランジスタＰＴがオンとなるように、メモリトランジスタＭＴａ、ＭＴｂおよびパストランジスタＰＴのサイズ等を調整する。
一方、メモリトランジスタＭＴａに書き込みが行われていない場合は、メモリトランジスタＭＴａのソースとドレインは導通していないので、メモリトランジスタＭＴａはオフとなっている。このとき、メモリトランジスタＭＴｂに書き込みが行われている場合は、メモリトランジスタＭＴｂのソースおよびドレインが導通しているので、ノードＱの電位はビット線／ＢＬの電位に実質的に等しい電位となり、パストランジスタＰＴはオフ状態となる。また、メモリトランジスタＭＴｂに書き込みが行われていない場合は、ワード線ＷＬｂに電圧Ｖｐａｓｓが印加されているので、メモリトランジスタＭＴｂはオン状態となる。このとき、ノードＱの電位はビット線／ＢＬの電位に実質的に等しい電位となり、パストランジスタＰＴはオフ状態となる。
以上説明したように、メモリセルのメモリトランジスタＭＴａ、ＭＴｂに記憶された情報に基づいて、パストランジスタＰＴのオンまたはオフ状態を制御することができる。
（第１変形例）
第３実施形態の第１変形例によるロジックスイッチを図１７に示す。この第１変形例のロジックスイッチは、マトリクス状に配列されたメモリセル６０１１〜６０２２と、書き込み／読み出し回路７０と、書き込み／読み出し回路７２と、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、複数のワード線ＷＬａ１、ＷＬｂ１、ＷＬａ２、ＷＬｂ２と、を備えている。
各メモリセル６０ｉｊ（ｉ，ｊ＝１，２）は、直列に接続された２つのメモリトランジスタＭＴａｉｊ、ＭＴｂｉｊと、ヒューズ素子１０ａｉｊ、１０ｂｉｊと、パストランジスタＰＴｉｊと、を備えている。各メモリトランジスタＭＴａｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線ＢＬｊに接続され、他方がノードＱｉｊに接続され、ゲート電極がヒューズ素子１０ａｉｊを介してワード線ＷＬａｉに接続される。各メモリトランジスタＭＴｂｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線／ＢＬｊに接続され、他方がノードＱｉｊに接続され、ゲート電極がヒューズ素子１０ｂｉｊを介してワード線ＷＬｂｉに接続される。各パストランジスタＰＴｉｊ（ｉ，ｊ＝１，２）は、ゲートがノードＱに接続される。
書き込み／読み出し回路７０は、ワード線ＷＬａ１、ＷＬｂ１、ＷＬａ２、ＷＬｂ２を駆動する。書き込み／読み出し回路７２は、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を駆動する。
（書き込み動作）
次に、第１変形例のロジックスイッチにおける書き込み動作について図１８を参照して説明する。図１８は、第１変形例のロジックスイッチにおいて、メモリセル６０１１を選択してメモリトランジスタＭＴａ１１に書き込みを行う場合の電圧印加条件を示す図である。まず、書き込み／読み出し回路７２は、ビット線ＢＬ１、／ＢＬ１にそれぞれ０Ｖを印加し、ビット線ＢＬ２、／ＢＬ２にそれぞれ書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。書き込み／読み出し回路７０は、ワード線ＷＬａ２、ＷＬｂ２にそれぞれ０Ｖを印加するとともに、ワード線ＷＬａ１にプログラム電圧Ｖｐｒｇを印加し、更にワード線ＷＬｂ１に電圧Ｖｐａｓｓを印加する。
ワード線ＷＬｂ１に電圧Ｖｐａｓｓが印加されたことにより、書き込みが行われないメモリトランジスタＭＴｂ１１はオンとなる。これにより、書き込みが行われるメモリトランジスタＭＴａ１１のソースおよびドレインには、０Ｖが印加される。また、ワード線ＷＬｂ１に電圧Ｖｐａｓｓが印加されたことにより、ワード線ＷＬａ１と、メモリトランジスタＭＴａ１１のソースおよびドレインとの間にはプログラム電圧Ｖｐｒｇが印加され、メモリトランジスタＭＴａ１１のゲート絶縁膜が絶縁破壊され、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通する。この状態で、更にワード線ＷＬａ１にプログラム電圧Ｖｐｒｇを印加し続けると、ワード線ＷＬａ１と、メモリトランジスタＭＴａ１１のソースおよびドレインとの間に電流が流れ、この電流によりヒューズ素子１０ａ１１が溶断される。これにより、メモリトランジスタＭＴａ１１のゲート電極と、ワード線ＷＬａ１とは接続しなくなり、メモリセル６０１１のメモリトランジスタＭＴａ１１に書き込みが行われる。このとき、メモリセル６０１２においては、接続するビット線ＢＬ２、／ＢＬ２にはそれぞれ、書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加されているので、メモリトランジスタＭＴａ１２、ＭＴｂ１２には、書き込みが行われない。
（読み出し動作）
次に、第１変形例のロジックスイッチにおける読み出し動作について図１９を参照して説明する。図１９は、第１変形例のロジックスイッチにおいて、メモリセル６０１１を選択してメモリトランジスタＭＴａ１１に読み出しを行う場合の電圧印加条件を示す図である。図１９においては、ヒューズ素子１０ａ１１が破断されているともに、メモリトランジスタＭＴａ１１のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス２０が形成されている。
まず、書き込み／読み出し回路７０によって、ワード線ＷＬｂに電圧Ｖｐａｓｓを印加し、メモリトランジスタＭＴｂをオンにする。続いて、書き込み／読み出し回路７２によって、ビット線ＢＬ１に読み出し電圧Ｖｒｅａｄを印加するとともに、ビット線／ＢＬ１に０Ｖを印加する。これにより、図１６を参照して説明した第３実施形態の読み出し動作と同様にしてメモリセル６０１１から情報を読み出すことができる。このとき、メモリトランジスタＭＴａ１１に記憶された情報に基づいて、パストランジスタＰＴ１１のオンまたはオフが制御される。
以上説明したように、第３実施形態およびその変形例によれば、複数の回路情報を動的に切り替えることができる。
（第４実施形態）
第４実施形態による不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチとも云う）について図２０を参照して説明する。
この第４実施形態のロジックスイッチは、マトリクス状に配列されたスイッチセルＳＷ１１〜ＳＷ２２と、書き込み／読み出し回路９０と、書き込み／読み出し回路９２と、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、複数のワード線ＷＬａ１、ＷＬｂ１、ＷＬｃ１、ＷＬｄ１、ＷＬａ２、ＷＬｂ２、ＷＬｃ２、ＷＬｄ２と、複数の選択線ＳＬａ１、ＳＬｂ１、ＳＬａ２、ＳＬｂ２と、を備えている。
スイッチセルＳＷｉｊ（ｉ，ｊ＝１，２）は、第１メモリセル８０ａｉｊと、第２メモリセル８０ｂｉｊと、ヒューズ素子１０ａｉｊ、１０ｂｉｊ、１０ｃｉｊ、１０ｄｉｊと、パストランジスタＰＴｉｊと、を備えている。
第１メモリセル８０ａｉｊ（ｉ，ｊ＝１，２）は第１コンテキストのスイッチ情報を記憶し、メモリトランジスタＭＴａｉｊ、ＭＴｂｉｊと、選択トランジスタＳＴａｉｊと、を備えている。メモリトランジスタＭＴａｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線ＢＬｊに接続され、他方がノードＱａｉｊに接続され、ゲート電極がヒューズ素子１０ａｉｊを介してワード線ＷＬａｉに接続される。メモリトランジスタＭＴｂｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線／ＢＬｊに接続され、他方がノードＱａｉｊに接続され、ゲート電極がヒューズ素子１０ｂｉｊを介してワード線ＷＬｂｉに接続される。選択トランジスタＳＴａｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がノードＱａｉｊに接続され、他方がパストランジスタＰＴｉｊのゲートに接続され、ゲートが選択線ＳＬａｉに接続される。
第２メモリセル８０ｂｉｊ（ｉ，ｊ＝１，２）は第２コンテキストのスイッチ情報を記憶し、メモリトランジスタＭＴｃｉｊ、ＭＴｄｉｊと、選択トランジスタＳＴｂｉｊと、を備えている。メモリトランジスタＭＴｃｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線ＢＬｊに接続され、他方がノードＱｂｉｊに接続され、ゲート電極がヒューズ素子１０ｃｉｊを介してワード線ＷＬｃｉに接続される。メモリトランジスタＭＴｄｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がビット線／ＢＬｊに接続され、他方がノードＱｂｉｊに接続され、ゲート電極がヒューズ素子１０ｄｉｊを介してワード線ＷＬｄｉに接続される。選択トランジスタＳＴｂｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインの一方がノードＱｂｉｊに接続され、他方がパストランジスタＰＴｉｊのゲートに接続され、ゲートが選択線ＳＬｂｉに接続される。
書き込み／読み出し回路９０は、複数のワード線ＷＬａ１、ＷＬｂ１、ＷＬｃ１、ＷＬｄ１、ＷＬａ２、ＷＬｂ２、ＷＬｃ２、ＷＬｄ２と、複数の選択線ＳＬａ１、ＳＬｂ１、ＳＬａ２、ＳＬｂ２と、を駆動する。書き込み／読み出し回路９２は、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を駆動する。
（書き込み動作）
次に、第４実施形態のロジックスイッチにおける書き込み動作について図２１を参照して説明する。図２１は、スイッチセルＳＷ１１を選択し、このスイッチセルＳＷ１１におけるメモリセル８０ａ１１のメモリトランジスタＭＴａ１１に書き込みを行う場合の電圧印加条件を示す図である。
まず、書き込み／読み出し回路９２は、書き込みを行うメモリセルＭＴａ１１が属する列のビット線ＢＬ１、／ＢＬ１に０Ｖを印加し、他の列のビット線ＢＬ２、／ＢＬ２に書き込み禁止電圧Ｖｉｎｈｉｂｉｔを印加する。
また、書き込み／読み出し回路９０は、ワード線ＷＬｃ１、ＷＬｄ１および選択線ＳＬａ１、ＳＬｂ１にそれぞれ０Ｖを印加し、メモリセル８０ｂ１１におけるメモリトランジスタＭＴｃ１１、ＭＴｄ１１をオフ状態にするとともに選択トランジスタＳＴａ１１、ＳＴｂ１１をオフ状態にする。
更に、書き込み／読み出し回路９２は、ワード線ＷＬｂ１に電圧Ｖｐａｓｓを印加するとともにワード線ＷＬａ１にプログラム電圧Ｖｐｒｇを印加する。ワード線ＷＬｂ１に電圧Ｖｐａｓｓが印加されたことにより、メモリトランジスタＭＴｂ１１およびメモリトランジスタＭＴｂ１２がそれぞれオン状態となる。これにより、メモリトランジスタＭＴａ１１のソースおよびドレインにはそれぞれ０Ｖが印加され、メモリトランジスタＭＴａ１２のソースおよびドレインにはそれぞれ書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加される。この状態でワード線ＷＬａ１にプログラム電圧Ｖｐｒｇが印加されるので、ワード線ＷＬａ１と、メモリトランジスタＭＴａ１１のソースおよびドレインとの間にはプログラム電圧Ｖｐｒｇが印加され、メモリトランジスタＭＴａ１１のゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタＭＴａ１１のソースとドレインとは、ゲート絶縁膜およびゲート電極を介して導通され、導通パスが形成される。したがって、ワード線ＷＬａ１からヒューズ素子１０ａ１１、メモリトランジスタＭＴａ１１のゲート電極およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この状態でワード線ＷＬａ１にプログラム電圧Ｖｐｒｇを印加し続けると、上記電流により、ヒューズ素子１０ａ１１が溶断され、メモリトランジスタＭＴａ１１への書き込みが終了する。なお、メモリトランジスタＭＴａ１２のソースおよびドレインには書き込み禁止電圧Ｖｉｎｈｉｂｉｔが印加されているので、ワード線ＷＬａ１にプログラム電圧Ｖｐｒｇが印加されても、メモリトランジスタＭＴａ１２には書き込みが行われない。
以上説明したように、選択したスイッチセルのメモリセルに書き込みを行うことができる。なお、本実施形態においても、第３実施形態と同様に、１つのメモリセルにおいては、２つのメモリトランジスタのうち高々１つのメモリセルに書き込みを行う。
（読み出し動作）
次に、第４実施形態のロジックスイッチの読み出し動作について図２２を参照して説明する。図２２は、スイッチセルＳＷ１１を選択し、このスイッチセルＳＷ１１内の書き込みが行われたメモリトランジスタＭＴａ１１から情報を読み出す場合における電圧印加条件を示す図である。図２２においては、ヒューズ素子１０ａ１１が破断されているともに、メモリトランジスタＭＴａ１１のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス２０が形成されている。
まず、書き込み／読み出し回路９０は、ワード線ＷＬｂに電圧Ｖｐａｓｓを印加し、メモリトランジスタＭＴｂ１１をオン状態にするとともに、選択線ＳＬａ１に電圧Ｖｐａｓｓを印加し、選択トランジスタＳＴａ１１をオン状態にする。書き込み／読み出し回路９２は、ビット線ＢＬ１に読み出し電圧Ｖｒｅａｄを印加するとともにビット線／ＢＬ１に０Ｖを印加する。これにより、ビット線ＢＬ１から、メモリトランジスタＭＴａ１１、ノードＱａ１１、およびメモリトランジスタＭＴｂ１１を介してビット線／ＢＬ１に電流が流れる。ノードＱａ１１の電位は、メモリトランジスタＭＴａ１１の導通抵抗と、メモリトランジスタＭＴｂ１１のオン抵抗とによって分圧された電位となる。この分圧された電位によって、パストランジスタＰＴ１１がオン状態となるように、メモリトランジスタＭＴａ１１、ＭＴｂ１１、選択トランジスタＳＴａ１１、およびパストランジスタＰＴ１１のサイズ等を調整する。
一方、仮にメモリトランジスタＭＴａ１１に書き込みが行われていない場合は、メモリトランジスタＭＴａ１１のソースとドレインは導通していないので、メモリトランジスタＭＴａ１１はオフ状態となっている。このとき、メモリトランジスタＭＴｂ１１に書き込みが行われている場合は、メモリトランジスタＭＴｂ１１のソースおよびドレインが導通しているので、ノードＱａ１１の電位はビット線／ＢＬ１の電位に実質的に等しい電位となり、パストランジスタＰＴ１１はオフ状態となる。また、メモリトランジスタＭＴｂ１１に書き込みが行われていない場合は、ワード線ＷＬｂ１に電圧Ｖｐａｓｓが印加されているので、メモリトランジスタＭＴｂ１１はオン状態となる。このとき、ノードＱａ１１の電位はビット線／ＢＬ１の電位に実質的に等しい電位となり、パストランジスタＰＴ１１はオフ状態となる。
以上説明したように、第４実施形態によれば、複数の回路情報を動的に切り替えることができる。
（第５実施形態）
第５実施形態による不揮発性プログラマブルロジック回路を図２３に示す。この不揮発性プログラマブルロジック回路１００は、ＦＰＧＡであって、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、このスイッチブロック１３０が含まれる基本ブロック１１０に属する論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
この第５実施形態の不揮発性プログラマブルロジック回路に用いられるプログラマブル論理回路は、例えば図１０に示す第１実施形態の第２変形例による不揮発性メモリを備えている。この第５実施形態に用いられる不揮発性メモリにおいては、第１実施形態の第２変形例とは異なり、メモリセル１１１、１１２、１２１、１２２は、同じワード線ＷＬに接続される複数のメモリセルのうちの一つをプログラムすると、同じワード線ＷＬに接続される他のメモリセルをプログラムすることはない。例えば、図１０に示すメモリセル１１１をプログラムすると、同じワード線ＷＬ１に接続されるメモリセル１１２はプログラムすることが出来なくなる。すなわち、このように構成することにより、ワード線ＷＬごとに１つのメモリセルをプログラムするということが安定的に実現できる。ＦＰＧＡにおいては、ビット線ＢＬを入力、ワード線ＷＬを出力と考えると、異なるビット線ＢＬの信号が同一のワード線ＷＬに出力されることが無い。このため、第１実施形態の第２変形例による不揮発性メモリを備えたプログラマブル論理回路をＦＰＧＡに用いるのに有効となる。
なお、読み出し動作は、図１０に示す書き込み／読み出し回路３０、３２によって１つのメモリセルを選択し、この選択したメモリセルに接続されるビット線ＢＬに読み出し電圧Ｖｒｅａｄを書き込み／読み出し回路３０によって印加し、上記選択したメモリセルに接続されるワード線に電流が流れるか否かを書き込み／読み出し回路３２によって検知することによって行う。この構成をＦＰＧＡのスイッチブロックや論理ブロックに適用する場合には、この読み出し電圧Ｖｒｅａｄをロジック信号のＨｉｇｈレベルの電圧Ｖｄｄとし、書き込み／読み出し回路３０を入力回路、書き込み／読み出し回路３２を出力回路とすることで、プログラムされたメモリセル１０ｉｊのみロジック信号が通過できる信号切り替え回路として使用することができる。
なお、図１０に示す第２変形例において、書き込み／読み出し回路３０の読み出し部および書き込み部のうちの一方は複数のワード線ＷＬ１、ＷＬ２の一方の端部に接続され、他方は複数のワード線ＷＬ１、ＷＬ２の他方の端部に接続されるように配置してもよい。また、図１０に示す第２変形例において、書き込み／読み出し回路３２の読み出し部および書き込み部のうちの一方は複数のビット線ＢＬ１、ＢＬ２の一方の端部に接続され、他方は複数のビット線ＢＬ１、ＢＬ２の他方の端部に接続されるように配置してもよい。
以上説明したように、第５実施形態によれば、複数の回路情報を動的に切り替えることができる。
（第６実施形態）
第６実施形態による不揮発性プログラマブルロジック回路について図２３を参照して説明する。この不揮発性プログラマブルロジック回路１００は、第５実施形態と同様に、ＦＰＧＡであって、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、このスイッチブロック１３０が含まれる基本ブロック１１０に属する論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
この第６実施形態の不揮発性プログラマブルロジック回路に用いられるスイッチブロック１３０として、第３および第４実施形態およびそれらの変形例のいずれかによる不揮発性プログラマブルロジックスイッチを用いた構成を有している。
この第６実施形態も、第３および第４実施形態およびそれらの変形例と同様に、複数の回路情報を動的に切り替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１１１〜１２２ メモリセル
２ 半導体層
４ａ ソース領域（ソース）
４ｂ ドレイン領域（ドレイン）
６ ゲート絶縁膜
８ ゲート電極
１０、１０１１〜１０２２ ヒューズ素子
１１ 開口
１２ コンタクト
１３ 開口
１４ 接続配線
１６ａ、１６ｂ コンタクト
１８ 配線
１９ 書き込み回路
２０ 導通パス
ＭＴ、ＭＴ１１〜ＭＴ２２ メモリトランジスタ
ＢＬ１、／ＢＬ１ ビット線
ＷＬ１、ＷＬ２ ワード線
３０ 書き込み／読み出し回路
３２ 書き込み／読み出し回路

Claims (17)

  1. 図１
    ソースおよびドレインと、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を含むメモリトランジスタと、
    前記メモリトランジスタの前記ゲート電極が接続される配線と前記ゲート電極との間に設けられたヒューズ素子と、
    を有するメモリセルを備えた不揮発性メモリ。
  2. 前記配線と前記ソースとの間および前記配線と前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えている請求項１記載の不揮発性メモリ。
  3. マトリクス状に配列された複数のメモリセルであって、各メモリセルは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられたゲート電極を含む第１メモリトランジスタと、一端が前記ゲート電極に接続された第１ヒューズ素子と、を含む複数のメモリセルを、備えた不揮発性メモリ。
  4. 各列に対応して設けられた複数の配線であって、各配線は対応する列に配置された各メモリセル内の前記第１ヒューズ素子の他端に接続する、複数の配線を更に備え、
    前記複数のメモリセルのうち、同一行に配置されたメモリセルの組みにおける第１メモリトランジスタは互いに直列に接続される請求項３記載の不揮発性メモリ。
  5. 前記複数の配線から書き込みを行うメモリセルに対応する配線を選択し、前記選択された配線と前記書き込みを行うメモリセル内の前記第１メモリトランジスタの前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項４記載の不揮発性メモリ。
  6. 前記マトリクスの各対角線に対応して設けられた複数の第１配線であって、各第１配線は対応する対角線に配置された各メモリセル内の前記第１ヒューズ素子の他端に接続する、複数の第１配線と、
    前記マトリクスの各行に対応して設けられた複数の第２配線であって、各第２配線は対応する行に配列された各メモリセル内の前記第１メモリトランジスタの前記ソースおよび前記ドレインの一方に接続される、複数の第２配線と、
    前記マトリクスの各列に対応して設けられた複数の第３配線であって、各第３配線は対応する列に配列された各メモリセル内の前記第１メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第３配線と、
    を更に備えた請求項３記載の不揮発性メモリ。
  7. 前記複数の第１配線から書き込みを行うメモリセルにおける前記第１ヒューズ素子の前記他端に接続する第１配線を選択するとともに前記書き込みを行うメモリセル内の前記第１メモリトランジスタの前記ソースおよび前記ドレインが接続する第２配線および第３配線を選択し、前記選択された第１配線と前記書き込みを行うメモリセル内の前記第１メモリトランジスタの前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項６記載の不揮発性メモリ。
  8. 各メモリセルは、第１および第２選択トランジスタを更に含み、前記第１選択トランジスタのソースおよびドレインの一方が前記第１メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、前記第２選択トランジスタのソースおよびドレインの一方が前記第１選択トランジスタの前記ソースおよび前記ドレインの前記一方と前記第１メモリトランジスタの前記ソースおよび前記ドレインの前記一方とに接続され、
    前記メモリは、
    各行に対応して設けられた複数のプログラム線であって、各プログラム線は対応する行に配列されたメモリセルにおける前記第１ヒューズ素子の他端に接続される、複数のプログラム線と、
    各行に対応して設けられた複数の第１選択線であって、各第１選択線は対応する行に配列されたメモリセルにおける前記第１選択トランジスタのゲート電極に接続される、複数の第１選択線と、
    各行に対応して設けられた複数の第２選択線であって、各第２選択線は対応する行に配列されたメモリセルにおける前記第２選択トランジスタのゲート電極に接続される、複数の第２選択線と、
    各行に対応して設けられた複数の第１配線であって、各第１配線は対応する行に配列されたメモリセルにおける前記第２選択トランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第１配線と、
    各列に対応して設けられた複数の第２配線であって、各第２配線は対応する列に配列されたメモリセルにおける前記第１メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第２配線と、
    各列に対応して設けられた複数の第３配線であって、各第３配線は対応する列に配列されたメモリセルにおける前記第１選択トランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第３配線と、
    を更に備えた請求項３記載の不揮発性メモリ。
  9. 書き込みを行うメモリセルにおける、前記第１ヒューズ素子の他端が接続されるプログラム線、前記第１選択トランジスタのゲートが接続される第１選択線、前記第１メモリトランジスタの前記ソースおよびドレインの前記一方に接続される第２配線、および前記第１選択トランジスタの前記ソースおよびドレインの前記他方に接続される第３配線をそれぞれ選択し、前記選択された第１選択線に第１電圧を印加することにより前記選択された第１配線にゲートが接続される第１選択トランジスタをオン状態にし、前記選択された第２および第３配線に第２電圧を印加するとともに前記選択されたプログラム線に第３電圧を印加することにより前記選択されたプログラム線と前記書き込みを行うメモリセルにおける前記第１メモリトランジスタの前記ソースおよびドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項８記載の不揮発性メモリ。
  10. 各メモリセルは、第２メモリトランジスタと、第２ヒューズ素子と、を更に含み、前記第２メモリトランジスタは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられ前記第２ヒューズ素子の一端に接続するゲート電極を有し、前記第１メモリトランジスタの前記ソースおよび前記ドレインの一方が前記第２メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、
    前記メモリは、
    各行に対応して設けられた複数の第１配線であって、各第１配線は対応する行に配列されたメモリセルにおける前記第１ヒューズ素子の他端に接続される、複数の第１配線と、
    各行に対応して設けられた複数の第２配線であって、各第２配線は対応する行に配列されたメモリセルにおける前記第２ヒューズ素子の他端に接続される、複数の第２配線と、
    各列に対応して設けられた複数の第３配線であって、各第３配線は対応する列に配列されたメモリセルにおける前記第１メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第３配線と、
    各列に対応して設けられた複数の第４配線であって、各第４配線は対応する列に配列されたメモリセルにおける前記第２メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第４配線と、
    を更に備えた請求項３記載の不揮発性メモリ。
  11. 書き込みを行うメモリセルにおける前記第１および第２メモリトランジスタから一つのメモリトランジスタを選択し、前記書き込みを行うメモリセルにおける、前記第１ヒューズ素子の他端が接続される第１配線、前記第２ヒューズ素子の他端が接続される第２配線、前記第１メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第３配線、および前記第２メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第４配線をそれぞれ選択し、前記選択された第３および第４配線に第１電圧を印加するとともに、前記選択された前記第１および第２配線にそれぞれ第２および第３電圧を印加することにより、前記書き込みを行うメモリセルにおける選択されないメモリトランジスタをオンさせるとともに前記選択されたメモリトランジスタの前記ゲート電極と前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項１０記載の不揮発性メモリ。
  12. 書き込みが行われたメモリセルにおいては、前記メモリトランジスタの前記ソースと前記ドレインとの間に前記ゲート絶縁膜および前記ゲート電極を介した導通パスが形成されるとともに前記ヒューズ素子が破断される請求項１乃至１１のいずれかに記載の不揮発性メモリ。
  13. 請求項１０または１１記載の不揮発性メモリを含み、各メモリセルは、ゲートが前記第１メモリトランジスタの前記ソースおよび前記ドレインの前記一方と前記第２メモリトランジスタの前記ソースおよび前記ドレインの前記一方とに接続されるパストランジスタを更に備えている不揮発性プログラマブルロジックスイッチ。
  14. マトリクス状に配列された複数のスイッチセルであって、各スイッチセルは、第１メモリセルと、第２メモリセルと、パストランジスタと、を含み、
    前記第１および第２メモリセルのそれぞれは、第１および第２メモリトランジスタと、前記第１メモリトランジスタに対応して設けられた第１ヒューズ素子と、前記第２メモリトランジスタに対応して設けられた第２ヒューズ素子と、選択トランジスタと、を含み、前記第１および第２メモリトランジスタのそれぞれは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられ前記第１および第２ヒューズ素子のうちの対応するヒューズ素子の一端に接続するゲート電極を有し、前記第１メモリトランジスタの前記ソースおよび前記ドレインの一方が前記第２メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、前記選択トランジスタのソースおよびドレインの一方が前記第１メモリトランジスタの前記ソースおよび前記ドレインの一方と前記第２メモリトランジスタの前記ソースおよび前記ドレインの一方とに接続され、前記選択トランジスタの前記ソースおよび前記ドレインの他方が前記パストランジスタのゲートに接続され、
    同一行に配列されたスイッチセルにおける前記第１および第２メモリセルのそれぞれに対応して設けられた複数の第１配線であって、各第１配線は対応するメモリセルにおける前記第１ヒューズ素子の他端に接続される、複数の第１配線と、
    同一行に配列されたスイッチセルにおける前記第１および第２メモリセルのそれぞれに対応して設けられた複数の第２配線であって、各第２配線は対応するメモリセルにおける前記第２ヒューズ素子の他端に接続される、複数の第２配線と、
    同一行に配列されたスイッチセルにおける前記第１および第２メモリセルのそれぞれの選択トランジスタに対応して設けられた複数の第３配線であって、各第３配線は対応する選択トランジスタのゲートに接続される、複数の第３配線と、
    同一列に配列されたスイッチセルに対応して設けられた複数の第４配線であって、各第４配線は対応する列に配列されたスイッチセルの第１および第２メモリセルのそれぞれにおける前記第１メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第４配線と、
    同一列に配列されたスイッチセルに対応して設けられた複数の第５配線であって、各第５配線は対応する列に配列されたスイッチセルの第１および第２メモリセルのそれぞれにおける前記第２メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第５配線と、
    前記スイッチセルにおける第１および第２メモリセルのうち書き込みを行うメモリセルにおける２つのメモリトランジスタから１つのメモリトランジスタを選択し、前記書き込みを行うメモリセルにおける、前記第１ヒューズ素子の他端が接続される第１配線、前記第２ヒューズ素子の他端が接続される第２配線、前記第１メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第４配線、および前記第２メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第５配線をそれぞれ選択し、前記選択された第４および第５配線に第１電圧を印加するとともに、前記選択された前記第１および第２配線にそれぞれ第２および第３電圧を印加することにより、前記書き込みを行うメモリセルにおける選択されないメモリトランジスタをオンさせるとともに前記選択されたメモリトランジスタの前記ゲート電極と前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路と、
    を備えた不揮発性プログラマブルロジックスイッチ。
  15. 書き込みが行われたメモリセルにおいては、前記選択されたメモリトランジスタの前記ソースと前記ドレインとの間に前記ゲート絶縁膜および前記ゲート電極を介した導通パスが形成されるとともに前記選択されたメモリトランジスタの前記ゲート電極に接続する前記ヒューズ素子が破断される請求項１３または１４記載の不揮発性プログラマブルロジックスイッチ。
  16. アレイ状に配置された複数のブロック部を備え、各ブロック部は隣接するブロック部と配線で接続されかつ、論理演算を行う論理ブロックと、隣接するブロック部に接続される配線の接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、
    前記論理ブロックおよび前記スイッチブロックの少なくともいずれかは、請求項６または７記載の不揮発性メモリを備えた不揮発性プログラマブルロジック回路。
  17. アレイ状に配置された複数のブロック部を備え、各ブロック部は隣接するブロック部と配線で接続されかつ、論理演算を行う論理ブロックと、隣接するブロック部に接続される配線の接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、
    前記スイッチブロックは、請求項１３乃至１５のいずれかに記載の不揮発性プログラマブルロジックスイッチを備えた不揮発性プログラマブルロジック回路。
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