JP2015230919A - 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路 - Google Patents
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Abstract
【課題】複数の回路情報を動的に切り替えることのできる不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路を提供する。
【解決手段】不揮発性メモリは、ソース4aおよびドレイン4bと、ソース4aとドレイン4bとの間のチャネル上に設けられたゲート絶縁膜6と、ゲート絶縁膜上に設けられたゲート電極8と、を含むメモリトランジスタMTと、メモリトランジスタMTのゲート電極8が接続される配線18とゲート電極8との間に設けられたヒューズ素子10と、を有するメモリセル1を備えている。
【選択図】図1
【解決手段】不揮発性メモリは、ソース4aおよびドレイン4bと、ソース4aとドレイン4bとの間のチャネル上に設けられたゲート絶縁膜6と、ゲート絶縁膜上に設けられたゲート電極8と、を含むメモリトランジスタMTと、メモリトランジスタMTのゲート電極8が接続される配線18とゲート電極8との間に設けられたヒューズ素子10と、を有するメモリセル1を備えている。
【選択図】図1
Description
本発明の実施形態は、不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路に関する。
プログラマブルロジックスイッチは、論理演算回路や配線回路を再構成する必要のあるFPGA(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオンとオフを切り替える素子である。従来は、そのメモリとしてSRAM(Static Random Access Memory)等の揮発性メモリが使用されている。この揮発性メモリにおいては、電源を切ることによって、格納されたデータは消えるため、電源供給時にはメモリへデータを再度書き込む必要がある。
プログラマブルロジックスイッチのメモリとしては不揮発性のフラッシュメモリを用いる方式が知られている。この方式の一例においては、プログラマブルロジックスイッチのメモリの1つのセルが、2つの不揮発性メモリ素子と、1つのスイッチングトランジスタ(パストランジスタ)とで構成される。不揮発性メモリ素子としては、例えばフラッシュメモリ素子が用いられる。そして2つのフラッシュメモリ素子のいずれかを介して、スイッチングトランジスタのゲートに電源電圧もしくは0Vが入力される。プログラマブルロジックスイッチのメモリをこのような構成とすることで、メモリとしてSRAMを使用した場合と比べて面積も縮小できる。
一方、FPGAの中にはアンチヒューズ素子を用いる方式が知られている。この方式は、特定のアンチヒューズ素子を低抵抗状態に遷移させることで複数の配線を電気的に接続し、さまざまな回路を実現する。
このタイプのFPGAにおいては、配線の接続および非接続が不可逆なので、予期せず回路情報が変更されてしまう心配がない。このため、上記フラッシュメモリを用いたFPGAでは使用が難しかった場面での使用が可能となる。しかし、一度接続してしまった配線を再び非接続にすることができないため、基本的に論理情報のプログラムは一度しかできない。
本実施形態は、複数の回路情報を動的に切り替えることのできる不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路を提供する。
本実施形態による不揮発性メモリは、ソースおよびドレインと、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を含むメモリトランジスタと、前記メモリトランジスタの前記ゲート電極が接続される配線と前記ゲート電極との間に設けられたヒューズ素子と、を有するメモリセルを備えている。
以下、図面を参照して実施形態について説明する。
(第1実施形態)
第1実施形態による不揮発性メモリについて図1を参照して説明する。この第1実施形態の不揮発性メモリは、少なくとも1個のメモリセルを有し、このメモリセルを図1に示す。このメモリセル1は、メモリトランジスタMTと、ヒューズ素子10と、を備えている。メモリトランジスタMTは、半導体層2と、この半導体層2に離間して設けられたソース領域4aおよびドレイン領域4bと、ソース領域4aとドレイン領域4bとの間のチャネル領域となる半導体層2の領域上に設けられたゲート絶縁膜6と、ゲート絶縁膜6上に設けられたゲート電極8と、を備えている。すなわちメモリトランジスタMTは通常のMOSトランジスタである。なお、ゲート電極8はヒューズ素子10を介して配線18に接続する。
第1実施形態による不揮発性メモリについて図1を参照して説明する。この第1実施形態の不揮発性メモリは、少なくとも1個のメモリセルを有し、このメモリセルを図1に示す。このメモリセル1は、メモリトランジスタMTと、ヒューズ素子10と、を備えている。メモリトランジスタMTは、半導体層2と、この半導体層2に離間して設けられたソース領域4aおよびドレイン領域4bと、ソース領域4aとドレイン領域4bとの間のチャネル領域となる半導体層2の領域上に設けられたゲート絶縁膜6と、ゲート絶縁膜6上に設けられたゲート電極8と、を備えている。すなわちメモリトランジスタMTは通常のMOSトランジスタである。なお、ゲート電極8はヒューズ素子10を介して配線18に接続する。
(書き込み方法)
このメモリセル1への書き込みについて説明する。書き込みは、書き込み回路19によって、ソース領域4aに印加する電圧Vsおよびドレイン領域4bに印加する電圧Vdをそれぞれ接地電圧にするとともに、配線18およびヒューズ素子10を介してゲート電極8にプログラム電圧Vprgを印加する。これにより、メモリトランジスタMTのゲート絶縁膜6は絶縁破壊され、ソース領域4aとドレイン領域4bは、絶縁破壊されたゲート絶縁膜6およびゲート電極を介して導通する。すなわち、ソース領域4a、絶縁破壊されたゲート絶縁膜6、ゲート電極8、およびドレイン領域4bへの導通パスが形成される。また、この状態で配線18およびヒューズ素子10を介してゲート電極8に電圧を印加すると、配線18、ヒューズ素子10、ゲート電極8、ゲート絶縁膜6、ソース領域4aおよびドレイン領域4bに電流が流れる。この電流によってヒューズ素子10が溶断(破断)するような電圧を配線18に印加する。これにより、ヒューズ素子10が断線し、配線18と、ゲート電極8との間に電流が流れず、メモリセル1への書き込みが終了する。なお、ヒューズ素子10を破断させる電圧は、プログラム電圧Vprgであってもよいし、プログラム電圧Vprgよりも高い電圧であってもよい。また、プログラム電圧Vprgよりも低い電圧であってもよい。ヒューズ素子10を破断させるための電圧が、高ければ高いほど、ヒューズ素子10を破断させるための時間は短くなり、低ければ低いほど、ヒューズ素子10を破断させるための時間は長くなる。
このメモリセル1への書き込みについて説明する。書き込みは、書き込み回路19によって、ソース領域4aに印加する電圧Vsおよびドレイン領域4bに印加する電圧Vdをそれぞれ接地電圧にするとともに、配線18およびヒューズ素子10を介してゲート電極8にプログラム電圧Vprgを印加する。これにより、メモリトランジスタMTのゲート絶縁膜6は絶縁破壊され、ソース領域4aとドレイン領域4bは、絶縁破壊されたゲート絶縁膜6およびゲート電極を介して導通する。すなわち、ソース領域4a、絶縁破壊されたゲート絶縁膜6、ゲート電極8、およびドレイン領域4bへの導通パスが形成される。また、この状態で配線18およびヒューズ素子10を介してゲート電極8に電圧を印加すると、配線18、ヒューズ素子10、ゲート電極8、ゲート絶縁膜6、ソース領域4aおよびドレイン領域4bに電流が流れる。この電流によってヒューズ素子10が溶断(破断)するような電圧を配線18に印加する。これにより、ヒューズ素子10が断線し、配線18と、ゲート電極8との間に電流が流れず、メモリセル1への書き込みが終了する。なお、ヒューズ素子10を破断させる電圧は、プログラム電圧Vprgであってもよいし、プログラム電圧Vprgよりも高い電圧であってもよい。また、プログラム電圧Vprgよりも低い電圧であってもよい。ヒューズ素子10を破断させるための電圧が、高ければ高いほど、ヒューズ素子10を破断させるための時間は短くなり、低ければ低いほど、ヒューズ素子10を破断させるための時間は長くなる。
書き込みが行われたメモリセル1においては、ソース領域4aとドレイン領域4bとの間にゲート絶縁膜6およびゲート電極8を介した導通パスが存在する。このため、ソース領域4aと、ドレイン領域4bとの間は低抵抗状態となる。すなわち、書き込みが行われたメモリセル1のメモリトランジスタMTは、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通した2端子素子となる。これに対して、書き込みが行われないメモリセル1においては、ゲート絶縁膜6は絶縁破壊されていないので、ソース領域4aと、ドレイン領域4bとの間は高抵抗状態となる。この場合、メモリトランジスタMTは3端子素子となる。
また、本実施形態においては、メモリトランジスタMTは、ゲート絶縁膜およびゲート電極からなるゲート構造を有する汎用のMOSトランジスタであったが、ゲート絶縁膜にhigh―k材料を用いたトランジスタであってよい。また、ゲート構造がMONOS(Metal-Oxide-Nitride-Oxide)構造であるトランジスタを用いてもよい。
(ヒューズ素子)
次に、ヒューズ素子10の具体例について図2乃至図5を参照して説明する。
次に、ヒューズ素子10の具体例について図2乃至図5を参照して説明する。
ヒューズ素子10の第1具体例を図2に示す。この第1具体例のヒューズ素子10は、メモリトランジスタMTのゲート電極8とこのゲート電極8に接続する配線18との間の接続配線14に設けられる。このヒューズ素子10は、接続配線14と同じ幅(図面上で左右方向の寸法)および厚さ(図面上で奥行き方向の寸法)を有しているが、接続配線14の材料よりも融点の低い材料から構成される。ヒューズ素子10の材料としては、例えばSnSb、BiSn、SnAg、ZnAl、またはInSn等が挙げられる。接続配線14は、コンタクト12を介してゲート電極8に接続されるとともに、コンタクト16a、16bを介して配線18に接続される。メモリトランジスタMTにおいては、ソース領域4aがコンタクト7aを介してソース電極5aに接続され、ドレイン領域4bがコンタクト7bを介してドレイン電極5bに接続される。メモリセルの書き込み時に、ソース電極5aおよびドレイン電極5bに接地電圧が印加される。
次に、ヒューズ素子10の第2具体例を図3に示す。この第2具体例のヒューズ素子10は、メモリトランジスタMTのゲート電極8とこのゲート電極8に接続する配線18との間の接続配線14に厚さ方向に貫通する開口11を設けた構成を有している。すなわち、このヒューズ素子10は、ヒューズ素子10が設けられない接続配線14の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子10の第3具体例を図4に示す。この第3具体例のヒューズ素子10は、メモリトランジスタMTのゲート電極8とこのゲート電極8に接続する配線18との間の接続配線14に、接続配線14の延在する方向に沿って設けられかつ厚さ方向に貫通する開口13を複数個設けた構成を有している。すなわち、このヒューズ素子10は、ヒューズ素子10が設けられない接続配線14の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子10の第4具体例を図5に示す。この第4具体例のヒューズ素子10は、メモリトランジスタMTのゲート電極8とこのゲート電極8に接続する配線18との間の接続配線14に設けられる。このヒューズ素子10は、接続配線14と同じ材料で形成され、接続配線14と同じ幅(図面上で左右方向の寸法)有するが厚さ(図面上で奥行き方向の寸法)が薄くなっている。すなわち、このヒューズ素子10は、ヒューズ素子10が設けられない接続配線14の断面積に比べて小さな断面積を有している。
次に、ヒューズ素子10の第5具体例を図6に示す。この第5具体例のヒューズ素子10は、メモリトランジスタMTのゲート電極8とこのゲート電極8に接続する配線18との間の接続配線14に設けられる。このヒューズ素子10は、接続配線14と同じ材料で形成され、接続配線14と同じ厚さ(図面上で奥行き方向の寸法)有するが幅(図面上で左右方向の寸法)が狭くなっている。すなわち、このヒューズ素子10は、ヒューズ素子10が設けられない接続配線14の断面積に比べて小さな断面積を有している。
なお、第2乃至第5具体例のヒューズ素子10においては、破断はエレクトロマイグレーションによって生じる。
以下の説明においては、ソース領域またはソース電極を単にソースとも云い、ドレイン領域またはドレイン電極を単にドレインとも云う。
(第1変形例)
第1実施形態の第1変形例による不揮発性メモリを図7に示す。この第1変形例の不揮発性メモリは、マトリクス状に配列された複数のメモリセル111〜122と、書き込み/読み出し回路30、32と、ビット線BL1、BL2と、ワード線WL1、WL2と、を有している。各メモリセル1ij(i,j=1,2)は、図1に示すメモリセル1と同じ構成を有している。すなわち、各メモリセル1ij(i,j=1,2)は、メモリトランジスタMTijと、ヒューズ素子10ijとを備えている。第1行に配列されたメモリトランジスタMT11、MT12は直列に接続されるとともにメモリトランジスタMT11のソースおよびドレインのうち一方がワード線WL1に接続される。また、第2行に配列されたメモリトランジスタMT21、MT22は直列に接続されるとともにメモリトランジスタMT21のソースおよびドレインのうち一方がワード線WL2に接続される。ワード線WL1、WL2は、書き込み/読み出し回路30によって駆動される。
第1実施形態の第1変形例による不揮発性メモリを図7に示す。この第1変形例の不揮発性メモリは、マトリクス状に配列された複数のメモリセル111〜122と、書き込み/読み出し回路30、32と、ビット線BL1、BL2と、ワード線WL1、WL2と、を有している。各メモリセル1ij(i,j=1,2)は、図1に示すメモリセル1と同じ構成を有している。すなわち、各メモリセル1ij(i,j=1,2)は、メモリトランジスタMTijと、ヒューズ素子10ijとを備えている。第1行に配列されたメモリトランジスタMT11、MT12は直列に接続されるとともにメモリトランジスタMT11のソースおよびドレインのうち一方がワード線WL1に接続される。また、第2行に配列されたメモリトランジスタMT21、MT22は直列に接続されるとともにメモリトランジスタMT21のソースおよびドレインのうち一方がワード線WL2に接続される。ワード線WL1、WL2は、書き込み/読み出し回路30によって駆動される。
また、第1列に配列されたメモリトランジスタMTi1(i=1,2)は、ゲート電極がヒューズ素子10i1を介してビット線BL1に接続される。第2列に配列されたメモリトランジスタMTi2(i=1,2)は、ゲート電極がヒューズ素子10i2を介してビット線BL2に接続される。ビット線BL1、BL2は、書き込み/読み出し回路32によって
駆動される。
駆動される。
(書き込み動作)
次に、第1変形例の不揮発性メモリにおける書き込み動作について図8を参照して説明する。メモリセル111に対して書き込みを行う場合のワード線WL1、WL2、およびビット線BL1、BL2に印加する電圧条件を図8に示す。まず、書き込み/読み出し回路30によってワード線WL1にVss(0V)を印加し、ワード線WL2に書き込み禁止電圧Vinhibitを印加する。また、書き込み/読み出し回路32によって、メモリトランジスタがオンする電圧Vpassをビット線BL2に印加する。すると、メモリトランジスタMT12、MT22がオンすることにより、メモリトランジスタMT11、MT12のソースおよびドレインには0Vが印加され、メモリトランジスタMT21、MT22のソースおよびドレインには書き込み禁止電圧Vinhibitが印加される。続いて、書き込み/読み出し回路32によって、ビット線BL1にプログラム電圧Vprgを印加する。すると、メモリトランジスタMT11においては、ゲート電極とソースおよびドレインとの間に、プログラム電圧が印加され、ゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パスが形成される。その後、書き込み/読み出し回路32によってビット線BL1にプログラム電圧Vprgを印加し続けると、ビット線BL1からヒューズ素子1011、メモリトランジスタMT11のゲート電極、およびゲート絶縁膜を介してソースおよびドレインに電流が流れる。この電流によってヒューズ素子1011が溶断され、メモリトランジスタMT11に書き込みが行われる。すなわち、メモリトランジスタMT11はソースとドレインとがゲート絶縁膜およびゲート電極を介して導通した2端子素子となる。書き込み禁止電圧Vinhibitとしては、メモリトランジスタのゲートにプログラム電圧Vprgを印加し、このメモリトランジスタのゲート絶縁膜に印加される電圧(=Vprg−Vinhiit)によってゲート絶縁膜が絶縁破壊されない電圧が選択される。
次に、第1変形例の不揮発性メモリにおける書き込み動作について図8を参照して説明する。メモリセル111に対して書き込みを行う場合のワード線WL1、WL2、およびビット線BL1、BL2に印加する電圧条件を図8に示す。まず、書き込み/読み出し回路30によってワード線WL1にVss(0V)を印加し、ワード線WL2に書き込み禁止電圧Vinhibitを印加する。また、書き込み/読み出し回路32によって、メモリトランジスタがオンする電圧Vpassをビット線BL2に印加する。すると、メモリトランジスタMT12、MT22がオンすることにより、メモリトランジスタMT11、MT12のソースおよびドレインには0Vが印加され、メモリトランジスタMT21、MT22のソースおよびドレインには書き込み禁止電圧Vinhibitが印加される。続いて、書き込み/読み出し回路32によって、ビット線BL1にプログラム電圧Vprgを印加する。すると、メモリトランジスタMT11においては、ゲート電極とソースおよびドレインとの間に、プログラム電圧が印加され、ゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パスが形成される。その後、書き込み/読み出し回路32によってビット線BL1にプログラム電圧Vprgを印加し続けると、ビット線BL1からヒューズ素子1011、メモリトランジスタMT11のゲート電極、およびゲート絶縁膜を介してソースおよびドレインに電流が流れる。この電流によってヒューズ素子1011が溶断され、メモリトランジスタMT11に書き込みが行われる。すなわち、メモリトランジスタMT11はソースとドレインとがゲート絶縁膜およびゲート電極を介して導通した2端子素子となる。書き込み禁止電圧Vinhibitとしては、メモリトランジスタのゲートにプログラム電圧Vprgを印加し、このメモリトランジスタのゲート絶縁膜に印加される電圧(=Vprg−Vinhiit)によってゲート絶縁膜が絶縁破壊されない電圧が選択される。
なお、第1変形例の不揮発性メモリにおいては、同一行の複数のメモリセルのうちの1つのメモリセルに書き込みが行われると、上記同一行の他のメモリセルには書き込みを行うことができない。すなわち、同一行に複数のメモリセルにおいて、2つ以上のメモリセルに書き込みを行うことはできない。
(読み出し動作)
次に、第1変形例による不揮発性メモリにおける読み出し動作について図9を参照して説明する。図9は、メモリセル111に書き込みが行われ、メモリトランジスタMT11のゲート絶縁膜が絶縁破壊されるとともにヒューズ素子1011が破断した状態を示す。また、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
次に、第1変形例による不揮発性メモリにおける読み出し動作について図9を参照して説明する。図9は、メモリセル111に書き込みが行われ、メモリトランジスタMT11のゲート絶縁膜が絶縁破壊されるとともにヒューズ素子1011が破断した状態を示す。また、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
この状態で、メモリセル111から情報を読み出す動作は、以下のように行われる。書き込み/読み出し回路32によって、ビット線BL1にメモリトランジスタMT21がオフする電圧Voffを印加するとともに、ビット線BL2にメモリトランジスタMT12、MT22がオンする電圧Vpassを印加する。これにより、メモリトランジスタMT12,MT22がオンするとともにメモリトランジスタMT21はオフ状態となる。この状態で、書き込み/読み出し回路30によって、ワード線WL1に読み出し電圧Vreadを印加するとともに、ワード線WL2に0Vを印加する。書き込みが行われたメモリトランジスタMT11においては、ソースとドレインとの間には、ゲート絶縁膜およびゲート電極を介した導通パスが形成されているので、ソース領域とドレイン領域との間は低抵抗状態となる。このとき、ワード線WL1を流れる電流を検出することにより、メモリトランジスタMT11に書き込みが行われているか否かの情報、すなわち、メモリトランジスタMT11に記憶されている情報を読み出すことができる。書き込みが行われていないメモリトランジスタは、ゲート絶縁膜が絶縁破壊されていないので、ソースとドレインとの間は高抵抗状態となる。このため、図9に示すように、メモリトランジスタMT11に書き込みが行われている場合は、書き込みが行われていない場合に比べてワード線WL1を流れる電流は高くなる。
このように、読み出し電圧Vreadが印加されたワード線に流れる電流を検出することにより、このワード線に接続されたメモリセルに書き込みが行われているか否かを知ることができる。メモリセルに書き込まれた情報を複数の配線の接続情報に対応させることにより、第1変形例の不揮発性メモリを用いることにより、複数の回路情報を動的に切り替えることができる。
(第2変形例)
次に、第1実施形態の第2変形例による不揮発性メモリについて図10乃至図12を参照して説明する。この第2変形例の不揮発性メモリは、図10に示すように、マトリクス状に配列されたメモリセル111〜122と、書き込み/読み出し回路30と、書き込み/読み出し回路32と、書き込み回路34と、ビット線BL1、BL2と、ワード線WL1、WL2と、を備えている。各メモリセル1ij(i,j=1,2)は、図1に示すメモリセル1と同じ構成を有している。すなわち、各メモリセル1ij(i,j=1,2)は、メモリトランジスタMTijと、ヒューズ素子10ijとを備えている。メモリトランジスタMTij(i、j=1,2)は、ソースおよびドレインのうちの一方がビット線BLjに接続され、他方がワード線WLiに接続される。また、メモリトランジスタMT21は、ゲート電極がヒューズ素子1021を介してプログラム線PL1に接続される。メモリトランジスタMT11およびMT22はそれぞれ、ゲート電極がヒューズ素子1011および1022を介してプログラム線PL2に接続される。メモリトランジスタMT12は、ゲート電極がヒューズ素子1012を介してプログラム線PL3に接続される。すなわち、1つの対角線に沿って配列された複数のメモリセルのメモリトランジスタのゲート電極は、対応するヒューズ素子を介して同一のプログラム線に接続される。
次に、第1実施形態の第2変形例による不揮発性メモリについて図10乃至図12を参照して説明する。この第2変形例の不揮発性メモリは、図10に示すように、マトリクス状に配列されたメモリセル111〜122と、書き込み/読み出し回路30と、書き込み/読み出し回路32と、書き込み回路34と、ビット線BL1、BL2と、ワード線WL1、WL2と、を備えている。各メモリセル1ij(i,j=1,2)は、図1に示すメモリセル1と同じ構成を有している。すなわち、各メモリセル1ij(i,j=1,2)は、メモリトランジスタMTijと、ヒューズ素子10ijとを備えている。メモリトランジスタMTij(i、j=1,2)は、ソースおよびドレインのうちの一方がビット線BLjに接続され、他方がワード線WLiに接続される。また、メモリトランジスタMT21は、ゲート電極がヒューズ素子1021を介してプログラム線PL1に接続される。メモリトランジスタMT11およびMT22はそれぞれ、ゲート電極がヒューズ素子1011および1022を介してプログラム線PL2に接続される。メモリトランジスタMT12は、ゲート電極がヒューズ素子1012を介してプログラム線PL3に接続される。すなわち、1つの対角線に沿って配列された複数のメモリセルのメモリトランジスタのゲート電極は、対応するヒューズ素子を介して同一のプログラム線に接続される。
また、ワード線WL1、WL2は、書き込み/読み出し回路30によって駆動される。ビット線BL1、BL2は、書き込み/読み出し回路32によって駆動される。プログラム線PL1、PL2、PL3は、書き込み回路34によって駆動される。
(書き込み動作)
次に、第2変形例による不揮発性メモリにおける書き込み動作について図11を参照して説明する。図11は、メモリセル111に書き込みを行う場合の電圧条件を示す図である。まず、書き込み/読み出し回路30によって、ワード線WL1に0Vを印加するとともにワード線WL2に書き込み禁止電圧Vinhibitを印加する。また、書き込み/読み出し回路32によって、ビット線BL1に0Vを印加するともにビット線BL2に書き込み禁止電圧Vinhibitを印加する。これにより、書き込みが行われるメモリセル111においては、メモリトランジスタMT11のソースおよびドレインには0Vの電圧が印加される。そして、メモリトランジスタMT12のソースおよびドレインのうちワード線WL1に接続される領域には0Vが印加され、ビット線BL2に接続される領域には書き込み禁止電圧Vinhibitが印加される。また、メモリトランジスタMT22のソースおよびドレインは共に、書き込み禁止電圧Vinhibitが印加される。
次に、第2変形例による不揮発性メモリにおける書き込み動作について図11を参照して説明する。図11は、メモリセル111に書き込みを行う場合の電圧条件を示す図である。まず、書き込み/読み出し回路30によって、ワード線WL1に0Vを印加するとともにワード線WL2に書き込み禁止電圧Vinhibitを印加する。また、書き込み/読み出し回路32によって、ビット線BL1に0Vを印加するともにビット線BL2に書き込み禁止電圧Vinhibitを印加する。これにより、書き込みが行われるメモリセル111においては、メモリトランジスタMT11のソースおよびドレインには0Vの電圧が印加される。そして、メモリトランジスタMT12のソースおよびドレインのうちワード線WL1に接続される領域には0Vが印加され、ビット線BL2に接続される領域には書き込み禁止電圧Vinhibitが印加される。また、メモリトランジスタMT22のソースおよびドレインは共に、書き込み禁止電圧Vinhibitが印加される。
この状態で、書き込みが行われるメモリセル111のメモリトランジスタMT11のゲート電極にヒューズ素子1011を介して接続されるプログラム線PL2にプログラム電圧Vprgを印加し、他のプログラム線PL1、PL3はフローティング状態にする。すると、メモリトランジスタMT11においては、ゲート電極とソースとの間、およびゲート電極とドレインとの間には、プログラム電圧Vprgが印加される。これにより、メモリトランジスタMT11のゲート絶縁膜が絶縁破壊され、ソースとドレインとが、ゲート絶縁膜およびゲート電極を介して導通する導通パスが形成される。この状態で、プログラム電圧Vprgをプログラム線に印加し続けると、プログラム線PL2からヒューズ素子1011、メモリトランジスタMT11のゲート電極、およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この電流によりヒューズ素子1011が溶断し、プログラム線PL2とメモリトランジスタMT11のゲート電極が電気的に接続しなくなり、メモリセル111に情報が書き込まれる。すなわち、メモリトランジスタMT11は、ソースとドレインがゲート絶縁膜およびゲート電極を介して導通した2端子素子となる。
なお、プログラム線PL2にヒューズ素子1022を介して接続されるメモリトランジスタMT22においては、ソースおよびドレインに書き込み禁止電圧Vinhibitが印加されている。このため、プログラム線PL2にプログラム電圧Vprgが印加されても、メモリセル122には、書き込みが行われない。また、メモリトランジスタMT12、MT21においては、それぞれのメモリトランジスタのゲート電極がヒューズ素子を介して接続されるプログラム線PL3、PL1はフローティング状態となっている。このため、メモリトランジスタMT12、MT21においても書き込みは行われない。
(読み出し動作)
次に、第2変形例による不揮発性メモリにおける読み出し動作について図12を参照して説明する。図12は、書き込みが行われたメモリセル111から情報を読み出すための電圧条件を示す図である。図12においては、メモリセル11に書き込みが行われているので、ヒューズ素子1011が破断し、ソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている状態となっている。この状態で、書き込み/読み出し回路32によって、ビット線BL1に読み出し電圧Vreadを印加する。このとき、ビット線BL2、ワード線WL1、WL2、およびプログラム線PL1、PL2、PL3はフローティング状態とする。メモリトランジスタMT11のソースとドレインとの間に導通パスが形成されているので、ビット線BL1からメモリトランジスタMT11を介してワード線WL1に電流が流れる。この電流を書き込み/読み出し回路30が検知することにより、メモリセル111に記憶された情報を読み出すことができる。なお、もしメモリセル111に書き込みが行われていない場合に、メモリセル111に対して上述の読み出し動作を行えば、メモリトランジスタMT11のソースとドレインとの間には、導通パスが存在しないので、ワード線WL1には電流が流れない。このようにして、メモリセルから情報を読み出すことができる。
次に、第2変形例による不揮発性メモリにおける読み出し動作について図12を参照して説明する。図12は、書き込みが行われたメモリセル111から情報を読み出すための電圧条件を示す図である。図12においては、メモリセル11に書き込みが行われているので、ヒューズ素子1011が破断し、ソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている状態となっている。この状態で、書き込み/読み出し回路32によって、ビット線BL1に読み出し電圧Vreadを印加する。このとき、ビット線BL2、ワード線WL1、WL2、およびプログラム線PL1、PL2、PL3はフローティング状態とする。メモリトランジスタMT11のソースとドレインとの間に導通パスが形成されているので、ビット線BL1からメモリトランジスタMT11を介してワード線WL1に電流が流れる。この電流を書き込み/読み出し回路30が検知することにより、メモリセル111に記憶された情報を読み出すことができる。なお、もしメモリセル111に書き込みが行われていない場合に、メモリセル111に対して上述の読み出し動作を行えば、メモリトランジスタMT11のソースとドレインとの間には、導通パスが存在しないので、ワード線WL1には電流が流れない。このようにして、メモリセルから情報を読み出すことができる。
この第2変形例も、第1変形例と同様に、メモリセルに書き込まれた情報を複数の配線の接続情報に対応させることにより、複数の回路情報を動的に切り替えることができる。
(第2実施形態)
第2実施形態による不揮発性プログラマブルロジックスイッチについて図13乃至図15を参照して説明する。
第2実施形態による不揮発性プログラマブルロジックスイッチについて図13乃至図15を参照して説明する。
第2実施形態の不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチともいう)は、不揮発性メモリを備えており、この不揮発性メモリの回路図を図13に示す。この不揮発性メモリは、マトリクス状に配列されたメモリセル4011〜4022と、複数のビット線BL1、/BL1、BL2、/BL2と、複数の選択線SLa1、SLb1、SLa2、SLb2と、複数のプログラム線PL1、PL2と、複数のワード線WL1、WL2と、書き込み/読み出し回路50、52と、を備えている。
各メモリセル40ij(i,j=1,2)は、メモリトランジスタMTijと、選択トランジスタSTaij、STbijと、ヒューズ素子10ijと、を備えている。各メモリトランジスタMTij(i,j=1,2)においては、ソースおよびドレインの一方がビット線BLiに接続され、他方がノードQijに接続される。また、各メモリトランジスタMTij(i,j=1,2)においては、ゲート電極がヒューズ素子10ijを介してプログラム線PLiに接続される。
選択トランジスタSTaij(i,j=1,2)においては、ソースおよびドレインの一方がノードQijに接続され、他方がビット線/BLjに接続され、ゲートが選択線SLaiに接続される。また選択トランジスタSTbij(i,j=1,2)においては、ソースおよびドレインの一方がノードQijに接続され、他方がワード線WLiに接続され、ゲートが選択線SLbiに接続される。
複数の選択線SLa1、SLb1、SLa2、SLb2、複数のプログラム線PL1、PL2、および複数のワード線WL1、WL2は、書き込み/読み出し回路50によって駆動される。複数のビット線BL1、/BL1、BL2、/BL2は、書き込み/読み出し回路52によって駆動される。
(書き込み動作)
次に、第2実施形態のロジックスイッチにおいて、選択されたメモリセルに書き込みを行う動作について図14を参照して説明する。図14は、メモリセル4011を選択し、この選択されたメモリセル4011に書き込みを行う場合の電圧印加条件を示す回路図である。
次に、第2実施形態のロジックスイッチにおいて、選択されたメモリセルに書き込みを行う動作について図14を参照して説明する。図14は、メモリセル4011を選択し、この選択されたメモリセル4011に書き込みを行う場合の電圧印加条件を示す回路図である。
まず、書き込み/読み出し回路52は、ビット線BL1、/BL1にそれぞれ0Vを印加するとともに、ビット線BL2、/BL2にそれぞれ書き込み禁止電圧Vinhibitを印加する。また、書き込み/読み出し回路50は、選択トランジスタSTa11、STa12がオンとなる電圧Vpassを選択線SLa1に印加し、選択線SLb1、SLa2、SLb2、およびプログラム線PL2に0Vを印加する。これにより、選択トランジスタSTa11、STa12がオンし、ノードQ11、Q12の電位がそれぞれ、0V、Vinhibitとなる。続いて、書き込み/読み出し回路50は、プログラム線PL1にプログラム電圧Vprgを印加する。なお、このとき、ワード線WL1、WL2はフローティング状態になっている。
プログラム線PL1にプロフラム電圧Vprgが印加されると、プログラム線PL1とメモリトランジスタMT11のソースおよびドレインとの間には、プログラム電圧Vprgが印加される。これにより、メモリトランジスタMT11のゲート絶縁膜が絶縁破壊され、ソースとドレインとが、ゲート絶縁膜およびゲート電極を介して導通する。すなわち、プログラム線PL1からヒューズ素子1011、ゲート電極、およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この状態で、プログラム線PL1にプログラム電圧Vprgを印加し続けると、上記電流によりヒューズ素子1011が溶断され、メモリトランジスタMT11は、ソースとドレインがゲート絶縁膜およびゲート電極を介して導通した2端子素子となる。すなわち、メモリセル4011に情報が書き込まれる。
これに対して、メモリトランジスタMT12のソースおよびドレインには、それぞれ書き込み禁止電圧Vinhibitが印加されているので、プログラム線PL1にプロフラム電圧Vprgが印加されても、メモリトランジスタMT12のゲート絶縁膜は絶縁破壊されず、メモリセル4012には情報は書き込まれない。
(読み出し動作)
次に、第2実施形態のロジックスイッチにおける読み出し動作について図15を参照して説明する。図15は、メモリセル4011内のメモリトランジスタMT11に書き込みが行われた場合に、このメモリセル4011を選択して情報を読み出す場合の電圧印加条件を示す回路図である。図15においては、ヒューズ素子1011が破断されているともに、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
次に、第2実施形態のロジックスイッチにおける読み出し動作について図15を参照して説明する。図15は、メモリセル4011内のメモリトランジスタMT11に書き込みが行われた場合に、このメモリセル4011を選択して情報を読み出す場合の電圧印加条件を示す回路図である。図15においては、ヒューズ素子1011が破断されているともに、メモリトランジスタMT11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
まず、書き込み/読み出し回路50は、選択線SLa1に0Vを印加することにより選択トランジスタSTa11,STa12をオフ状態にするとともに、選択線SLb1に電圧Vpassを印加し、選択トランジスタSTb11、STb12をオンにする。この状態において、書き込み/読み出し回路52は、ビット線BL1に読み出し電圧Vreadを印加する。これにより、ビット線BL1から、メモリトランジスタMT11、ノードQ11、および選択トランジスタSTb11を介してワード線WL1に電流が流れる。
これに対して、もしメモリセル4011に書き込みが行われていない場合には、メモリトランジスタMT11のソースとドレインとは導通していないので、上述の読み出し動作を行っても、ワード線WL1には電流が流れない。
以上により、メモリセルから情報を読み出すことができる。
以上説明したように、第2実施形態のロジックスイッチによれば、複数の回路情報を動的に切り替えることができる。
(第3実施形態)
次に、第3実施形態による不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)について図16を参照して説明する。図16は、第3実施形態のロジックスイッチを示す図である。このロジックスイッチは、メモリセル60と、ビット線BL、/BLと、ワード線WLa、WLbと、書き込み/読み出し回路70と、書き込み/読み出し回路72と、を備えている。メモリセル60は、直列に接続された2つのメモリトランジスタMTa、MTbと、ヒューズ素子10a、10bと、パストランジスタPTと、を備えている。
次に、第3実施形態による不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)について図16を参照して説明する。図16は、第3実施形態のロジックスイッチを示す図である。このロジックスイッチは、メモリセル60と、ビット線BL、/BLと、ワード線WLa、WLbと、書き込み/読み出し回路70と、書き込み/読み出し回路72と、を備えている。メモリセル60は、直列に接続された2つのメモリトランジスタMTa、MTbと、ヒューズ素子10a、10bと、パストランジスタPTと、を備えている。
メモリトランジスタMTaは、ソースおよびドレインの一方がビット線BLに接続され、他方がノードQに接続され、ゲートがヒューズ素子10aを介してワード線WLaに接続される。メモリトランジスタMTbは、ソースおよびドレインの一方がビット線/BLに接続され、他方がノードQに接続され、ゲートがヒューズ素子10bを介してワード線WLbに接続される。パストランジスタPTは、ゲートがノードQに接続される。
書き込み/読み出し回路70はワード線WLa、WLbを駆動する。書き込み/読み出し回路72はビット線BL、/BLを駆動する。
このように構成されたメモリセルにおいては、2つのメモリトランジスタMTa、MTbのうち高々一方のメモリトランジスタに書き込みが行われる。書き込みは、まず、書き込み/読み出し回路72によってビット線BL、/BLに0Vを印加する。続いて、書き込みを行うメモリトランジスタ、例えばメモリトランジスタMTaのゲートにヒューズ素子10aを介して接続されるワード線WLaに書き込み/読み出し回路70によってプログラム電圧Vprgを印加するとともに、ワード線WLbには電圧Vpassを印加する。これにより、メモリトランジスタMTbがオンし、ノードQの電位も0Vとなる。また、ワード線WLaと、メモリトランジスタMTaのソースおよびドレインとの間には、プログラム電圧Vprgが印加され、メモリトランジスタMTaのゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタMTaにおいては、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通する。この状態で、ワード線WLaにプログラム電圧Vprgを印加し続けると、ワード線WLaからヒューズ素子10a、ゲート電極、およびゲート絶縁膜を介してソースおよびドレインに電流が流れる。この電流によってヒューズ素子10aが溶断され、メモリセルの書き込みが終了する。
また、読み出しは、以下のように行われる。読み出しを行うメモリトランジスタがメモリトランジスタMTaであるとして説明する。まず、書き込み/読み出し回路72は、読み出しを行うメモリトランジスタMTaのソースおよびドレインの一方が接続されるビット線BLに読み出し電圧Vreadを印加するとともに読み出しを行わないメモリトランジスタMTbが接続されるビット線/BLに0Vを印加する。また、書き込み/読み出し回路70は、読み出しを行わないメモリトランジスタMTbに対応するワード線WLbに電圧Vpassを印加する。
メモリトランジスタMTaに書き込みが行われている場合は、メモリトランジスタMTbは情報が書き込まれていないので、メモリトランジスタMTbはオンする。また、メモリトランジスタMTaのソースとドレインはゲート絶縁膜およびゲート電極を介して導通しているので、ビット線BLからメモリトランジスタMTa、MTbを介してビット線/BLに電流が流れる。この状態でノードQの電位は、メモリトランジスタMTaの導通抵抗とメモリトランジスタMTbのオン抵抗とによって分圧された電位となる。この分圧された電位によって、パストランジスタPTがオンとなるように、メモリトランジスタMTa、MTbおよびパストランジスタPTのサイズ等を調整する。
一方、メモリトランジスタMTaに書き込みが行われていない場合は、メモリトランジスタMTaのソースとドレインは導通していないので、メモリトランジスタMTaはオフとなっている。このとき、メモリトランジスタMTbに書き込みが行われている場合は、メモリトランジスタMTbのソースおよびドレインが導通しているので、ノードQの電位はビット線/BLの電位に実質的に等しい電位となり、パストランジスタPTはオフ状態となる。また、メモリトランジスタMTbに書き込みが行われていない場合は、ワード線WLbに電圧Vpassが印加されているので、メモリトランジスタMTbはオン状態となる。このとき、ノードQの電位はビット線/BLの電位に実質的に等しい電位となり、パストランジスタPTはオフ状態となる。
以上説明したように、メモリセルのメモリトランジスタMTa、MTbに記憶された情報に基づいて、パストランジスタPTのオンまたはオフ状態を制御することができる。
(第1変形例)
第3実施形態の第1変形例によるロジックスイッチを図17に示す。この第1変形例のロジックスイッチは、マトリクス状に配列されたメモリセル6011〜6022と、書き込み/読み出し回路70と、書き込み/読み出し回路72と、複数のビット線BL1、/BL1、BL2、/BL2と、複数のワード線WLa1、WLb1、WLa2、WLb2と、を備えている。
第3実施形態の第1変形例によるロジックスイッチを図17に示す。この第1変形例のロジックスイッチは、マトリクス状に配列されたメモリセル6011〜6022と、書き込み/読み出し回路70と、書き込み/読み出し回路72と、複数のビット線BL1、/BL1、BL2、/BL2と、複数のワード線WLa1、WLb1、WLa2、WLb2と、を備えている。
各メモリセル60ij(i,j=1,2)は、直列に接続された2つのメモリトランジスタMTaij、MTbijと、ヒューズ素子10aij、10bijと、パストランジスタPTijと、を備えている。各メモリトランジスタMTaij(i,j=1,2)は、ソースおよびドレインの一方がビット線BLjに接続され、他方がノードQijに接続され、ゲート電極がヒューズ素子10aijを介してワード線WLaiに接続される。各メモリトランジスタMTbij(i,j=1,2)は、ソースおよびドレインの一方がビット線/BLjに接続され、他方がノードQijに接続され、ゲート電極がヒューズ素子10bijを介してワード線WLbiに接続される。各パストランジスタPTij(i,j=1,2)は、ゲートがノードQに接続される。
書き込み/読み出し回路70は、ワード線WLa1、WLb1、WLa2、WLb2を駆動する。書き込み/読み出し回路72は、ビット線BL1、/BL1、BL2、/BL2を駆動する。
(書き込み動作)
次に、第1変形例のロジックスイッチにおける書き込み動作について図18を参照して説明する。図18は、第1変形例のロジックスイッチにおいて、メモリセル6011を選択してメモリトランジスタMTa11に書き込みを行う場合の電圧印加条件を示す図である。まず、書き込み/読み出し回路72は、ビット線BL1、/BL1にそれぞれ0Vを印加し、ビット線BL2、/BL2にそれぞれ書き込み禁止電圧Vinhibitを印加する。書き込み/読み出し回路70は、ワード線WLa2、WLb2にそれぞれ0Vを印加するとともに、ワード線WLa1にプログラム電圧Vprgを印加し、更にワード線WLb1に電圧Vpassを印加する。
次に、第1変形例のロジックスイッチにおける書き込み動作について図18を参照して説明する。図18は、第1変形例のロジックスイッチにおいて、メモリセル6011を選択してメモリトランジスタMTa11に書き込みを行う場合の電圧印加条件を示す図である。まず、書き込み/読み出し回路72は、ビット線BL1、/BL1にそれぞれ0Vを印加し、ビット線BL2、/BL2にそれぞれ書き込み禁止電圧Vinhibitを印加する。書き込み/読み出し回路70は、ワード線WLa2、WLb2にそれぞれ0Vを印加するとともに、ワード線WLa1にプログラム電圧Vprgを印加し、更にワード線WLb1に電圧Vpassを印加する。
ワード線WLb1に電圧Vpassが印加されたことにより、書き込みが行われないメモリトランジスタMTb11はオンとなる。これにより、書き込みが行われるメモリトランジスタMTa11のソースおよびドレインには、0Vが印加される。また、ワード線WLb1に電圧Vpassが印加されたことにより、ワード線WLa1と、メモリトランジスタMTa11のソースおよびドレインとの間にはプログラム電圧Vprgが印加され、メモリトランジスタMTa11のゲート絶縁膜が絶縁破壊され、ソースとドレインとがゲート絶縁膜およびゲート電極を介して導通する。この状態で、更にワード線WLa1にプログラム電圧Vprgを印加し続けると、ワード線WLa1と、メモリトランジスタMTa11のソースおよびドレインとの間に電流が流れ、この電流によりヒューズ素子10a11が溶断される。これにより、メモリトランジスタMTa11のゲート電極と、ワード線WLa1とは接続しなくなり、メモリセル6011のメモリトランジスタMTa11に書き込みが行われる。このとき、メモリセル6012においては、接続するビット線BL2、/BL2にはそれぞれ、書き込み禁止電圧Vinhibitが印加されているので、メモリトランジスタMTa12、MTb12には、書き込みが行われない。
(読み出し動作)
次に、第1変形例のロジックスイッチにおける読み出し動作について図19を参照して説明する。図19は、第1変形例のロジックスイッチにおいて、メモリセル6011を選択してメモリトランジスタMTa11に読み出しを行う場合の電圧印加条件を示す図である。図19においては、ヒューズ素子10a11が破断されているともに、メモリトランジスタMTa11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
次に、第1変形例のロジックスイッチにおける読み出し動作について図19を参照して説明する。図19は、第1変形例のロジックスイッチにおいて、メモリセル6011を選択してメモリトランジスタMTa11に読み出しを行う場合の電圧印加条件を示す図である。図19においては、ヒューズ素子10a11が破断されているともに、メモリトランジスタMTa11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
まず、書き込み/読み出し回路70によって、ワード線WLbに電圧Vpassを印加し、メモリトランジスタMTbをオンにする。続いて、書き込み/読み出し回路72によって、ビット線BL1に読み出し電圧Vreadを印加するとともに、ビット線/BL1に0Vを印加する。これにより、図16を参照して説明した第3実施形態の読み出し動作と同様にしてメモリセル6011から情報を読み出すことができる。このとき、メモリトランジスタMTa11に記憶された情報に基づいて、パストランジスタPT11のオンまたはオフが制御される。
以上説明したように、第3実施形態およびその変形例によれば、複数の回路情報を動的に切り替えることができる。
(第4実施形態)
第4実施形態による不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)について図20を参照して説明する。
第4実施形態による不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)について図20を参照して説明する。
この第4実施形態のロジックスイッチは、マトリクス状に配列されたスイッチセルSW11〜SW22と、書き込み/読み出し回路90と、書き込み/読み出し回路92と、複数のビット線BL1、/BL1、BL2、/BL2と、複数のワード線WLa1、WLb1、WLc1、WLd1、WLa2、WLb2、WLc2、WLd2と、複数の選択線SLa1、SLb1、SLa2、SLb2と、を備えている。
スイッチセルSWij(i,j=1,2)は、第1メモリセル80aijと、第2メモリセル80bijと、ヒューズ素子10aij、10bij、10cij、10dijと、パストランジスタPTijと、を備えている。
第1メモリセル80aij(i,j=1,2)は第1コンテキストのスイッチ情報を記憶し、メモリトランジスタMTaij、MTbijと、選択トランジスタSTaijと、を備えている。メモリトランジスタMTaij(i,j=1,2)は、ソースおよびドレインの一方がビット線BLjに接続され、他方がノードQaijに接続され、ゲート電極がヒューズ素子10aijを介してワード線WLaiに接続される。メモリトランジスタMTbij(i,j=1,2)は、ソースおよびドレインの一方がビット線/BLjに接続され、他方がノードQaijに接続され、ゲート電極がヒューズ素子10bijを介してワード線WLbiに接続される。選択トランジスタSTaij(i,j=1,2)は、ソースおよびドレインの一方がノードQaijに接続され、他方がパストランジスタPTijのゲートに接続され、ゲートが選択線SLaiに接続される。
第2メモリセル80bij(i,j=1,2)は第2コンテキストのスイッチ情報を記憶し、メモリトランジスタMTcij、MTdijと、選択トランジスタSTbijと、を備えている。メモリトランジスタMTcij(i,j=1,2)は、ソースおよびドレインの一方がビット線BLjに接続され、他方がノードQbijに接続され、ゲート電極がヒューズ素子10cijを介してワード線WLciに接続される。メモリトランジスタMTdij(i,j=1,2)は、ソースおよびドレインの一方がビット線/BLjに接続され、他方がノードQbijに接続され、ゲート電極がヒューズ素子10dijを介してワード線WLdiに接続される。選択トランジスタSTbij(i,j=1,2)は、ソースおよびドレインの一方がノードQbijに接続され、他方がパストランジスタPTijのゲートに接続され、ゲートが選択線SLbiに接続される。
書き込み/読み出し回路90は、複数のワード線WLa1、WLb1、WLc1、WLd1、WLa2、WLb2、WLc2、WLd2と、複数の選択線SLa1、SLb1、SLa2、SLb2と、を駆動する。書き込み/読み出し回路92は、複数のビット線BL1、/BL1、BL2、/BL2を駆動する。
(書き込み動作)
次に、第4実施形態のロジックスイッチにおける書き込み動作について図21を参照して説明する。図21は、スイッチセルSW11を選択し、このスイッチセルSW11におけるメモリセル80a11のメモリトランジスタMTa11に書き込みを行う場合の電圧印加条件を示す図である。
次に、第4実施形態のロジックスイッチにおける書き込み動作について図21を参照して説明する。図21は、スイッチセルSW11を選択し、このスイッチセルSW11におけるメモリセル80a11のメモリトランジスタMTa11に書き込みを行う場合の電圧印加条件を示す図である。
まず、書き込み/読み出し回路92は、書き込みを行うメモリセルMTa11が属する列のビット線BL1、/BL1に0Vを印加し、他の列のビット線BL2、/BL2に書き込み禁止電圧Vinhibitを印加する。
また、書き込み/読み出し回路90は、ワード線WLc1、WLd1および選択線SLa1、SLb1にそれぞれ0Vを印加し、メモリセル80b11におけるメモリトランジスタMTc11、MTd11をオフ状態にするとともに選択トランジスタSTa11、STb11をオフ状態にする。
更に、書き込み/読み出し回路92は、ワード線WLb1に電圧Vpassを印加するとともにワード線WLa1にプログラム電圧Vprgを印加する。ワード線WLb1に電圧Vpassが印加されたことにより、メモリトランジスタMTb11およびメモリトランジスタMTb12がそれぞれオン状態となる。これにより、メモリトランジスタMTa11のソースおよびドレインにはそれぞれ0Vが印加され、メモリトランジスタMTa12のソースおよびドレインにはそれぞれ書き込み禁止電圧Vinhibitが印加される。この状態でワード線WLa1にプログラム電圧Vprgが印加されるので、ワード線WLa1と、メモリトランジスタMTa11のソースおよびドレインとの間にはプログラム電圧Vprgが印加され、メモリトランジスタMTa11のゲート絶縁膜が絶縁破壊される。これにより、メモリトランジスタMTa11のソースとドレインとは、ゲート絶縁膜およびゲート電極を介して導通され、導通パスが形成される。したがって、ワード線WLa1からヒューズ素子10a11、メモリトランジスタMTa11のゲート電極およびゲート絶縁膜を介して、ソースおよびドレインに電流が流れる。この状態でワード線WLa1にプログラム電圧Vprgを印加し続けると、上記電流により、ヒューズ素子10a11が溶断され、メモリトランジスタMTa11への書き込みが終了する。なお、メモリトランジスタMTa12のソースおよびドレインには書き込み禁止電圧Vinhibitが印加されているので、ワード線WLa1にプログラム電圧Vprgが印加されても、メモリトランジスタMTa12には書き込みが行われない。
以上説明したように、選択したスイッチセルのメモリセルに書き込みを行うことができる。なお、本実施形態においても、第3実施形態と同様に、1つのメモリセルにおいては、2つのメモリトランジスタのうち高々1つのメモリセルに書き込みを行う。
(読み出し動作)
次に、第4実施形態のロジックスイッチの読み出し動作について図22を参照して説明する。図22は、スイッチセルSW11を選択し、このスイッチセルSW11内の書き込みが行われたメモリトランジスタMTa11から情報を読み出す場合における電圧印加条件を示す図である。図22においては、ヒューズ素子10a11が破断されているともに、メモリトランジスタMTa11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
次に、第4実施形態のロジックスイッチの読み出し動作について図22を参照して説明する。図22は、スイッチセルSW11を選択し、このスイッチセルSW11内の書き込みが行われたメモリトランジスタMTa11から情報を読み出す場合における電圧印加条件を示す図である。図22においては、ヒューズ素子10a11が破断されているともに、メモリトランジスタMTa11のソースとドレインとの間にゲート絶縁膜およびゲート電極を介した導通パス20が形成されている。
まず、書き込み/読み出し回路90は、ワード線WLbに電圧Vpassを印加し、メモリトランジスタMTb11をオン状態にするとともに、選択線SLa1に電圧Vpassを印加し、選択トランジスタSTa11をオン状態にする。書き込み/読み出し回路92は、ビット線BL1に読み出し電圧Vreadを印加するとともにビット線/BL1に0Vを印加する。これにより、ビット線BL1から、メモリトランジスタMTa11、ノードQa11、およびメモリトランジスタMTb11を介してビット線/BL1に電流が流れる。ノードQa11の電位は、メモリトランジスタMTa11の導通抵抗と、メモリトランジスタMTb11のオン抵抗とによって分圧された電位となる。この分圧された電位によって、パストランジスタPT11がオン状態となるように、メモリトランジスタMTa11、MTb11、選択トランジスタSTa11、およびパストランジスタPT11のサイズ等を調整する。
一方、仮にメモリトランジスタMTa11に書き込みが行われていない場合は、メモリトランジスタMTa11のソースとドレインは導通していないので、メモリトランジスタMTa11はオフ状態となっている。このとき、メモリトランジスタMTb11に書き込みが行われている場合は、メモリトランジスタMTb11のソースおよびドレインが導通しているので、ノードQa11の電位はビット線/BL1の電位に実質的に等しい電位となり、パストランジスタPT11はオフ状態となる。また、メモリトランジスタMTb11に書き込みが行われていない場合は、ワード線WLb1に電圧Vpassが印加されているので、メモリトランジスタMTb11はオン状態となる。このとき、ノードQa11の電位はビット線/BL1の電位に実質的に等しい電位となり、パストランジスタPT11はオフ状態となる。
以上説明したように、第4実施形態によれば、複数の回路情報を動的に切り替えることができる。
(第5実施形態)
第5実施形態による不揮発性プログラマブルロジック回路を図23に示す。この不揮発性プログラマブルロジック回路100は、FPGAであって、アレイ状に配置された複数の基本ブロック110を有している。各基本ブロック110は、隣接する基本ブロック110と配線で接続される。各基本ブロック110は、論理ブロック120と、スイッチブロック130と、を備えている。論理ブロック120は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
第5実施形態による不揮発性プログラマブルロジック回路を図23に示す。この不揮発性プログラマブルロジック回路100は、FPGAであって、アレイ状に配置された複数の基本ブロック110を有している。各基本ブロック110は、隣接する基本ブロック110と配線で接続される。各基本ブロック110は、論理ブロック120と、スイッチブロック130と、を備えている。論理ブロック120は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
各スイッチブロック130は、隣接する基本ブロック110に接続される配線の接続/非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック130は、このスイッチブロック130が含まれる基本ブロック110に属する論理ブロック120との接続も行う。論理ブロック120およびスイッチブロック130はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
この第5実施形態の不揮発性プログラマブルロジック回路に用いられるプログラマブル論理回路は、例えば図10に示す第1実施形態の第2変形例による不揮発性メモリを備えている。この第5実施形態に用いられる不揮発性メモリにおいては、第1実施形態の第2変形例とは異なり、メモリセル111、112、121、122は、同じワード線WLに接続される複数のメモリセルのうちの一つをプログラムすると、同じワード線WLに接続される他のメモリセルをプログラムすることはない。例えば、図10に示すメモリセル111をプログラムすると、同じワード線WL1に接続されるメモリセル112はプログラムすることが出来なくなる。すなわち、このように構成することにより、ワード線WLごとに1つのメモリセルをプログラムするということが安定的に実現できる。FPGAにおいては、ビット線BLを入力、ワード線WLを出力と考えると、異なるビット線BLの信号が同一のワード線WLに出力されることが無い。このため、第1実施形態の第2変形例による不揮発性メモリを備えたプログラマブル論理回路をFPGAに用いるのに有効となる。
なお、読み出し動作は、図10に示す書き込み/読み出し回路30、32によって1つのメモリセルを選択し、この選択したメモリセルに接続されるビット線BLに読み出し電圧Vreadを書き込み/読み出し回路30によって印加し、上記選択したメモリセルに接続されるワード線に電流が流れるか否かを書き込み/読み出し回路32によって検知することによって行う。この構成をFPGAのスイッチブロックや論理ブロックに適用する場合には、この読み出し電圧Vreadをロジック信号のHighレベルの電圧Vddとし、書き込み/読み出し回路30を入力回路、書き込み/読み出し回路32を出力回路とすることで、プログラムされたメモリセル10ijのみロジック信号が通過できる信号切り替え回路として使用することができる。
なお、図10に示す第2変形例において、書き込み/読み出し回路30の読み出し部および書き込み部のうちの一方は複数のワード線WL1、WL2の一方の端部に接続され、他方は複数のワード線WL1、WL2の他方の端部に接続されるように配置してもよい。また、図10に示す第2変形例において、書き込み/読み出し回路32の読み出し部および書き込み部のうちの一方は複数のビット線BL1、BL2の一方の端部に接続され、他方は複数のビット線BL1、BL2の他方の端部に接続されるように配置してもよい。
以上説明したように、第5実施形態によれば、複数の回路情報を動的に切り替えることができる。
(第6実施形態)
第6実施形態による不揮発性プログラマブルロジック回路について図23を参照して説明する。この不揮発性プログラマブルロジック回路100は、第5実施形態と同様に、FPGAであって、アレイ状に配置された複数の基本ブロック110を有している。各基本ブロック110は、隣接する基本ブロック110と配線で接続される。各基本ブロック110は、論理ブロック120と、スイッチブロック130と、を備えている。論理ブロック120は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
第6実施形態による不揮発性プログラマブルロジック回路について図23を参照して説明する。この不揮発性プログラマブルロジック回路100は、第5実施形態と同様に、FPGAであって、アレイ状に配置された複数の基本ブロック110を有している。各基本ブロック110は、隣接する基本ブロック110と配線で接続される。各基本ブロック110は、論理ブロック120と、スイッチブロック130と、を備えている。論理ブロック120は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。
各スイッチブロック130は、隣接する基本ブロック110に接続される配線の接続/非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック130は、このスイッチブロック130が含まれる基本ブロック110に属する論理ブロック120との接続も行う。論理ブロック120およびスイッチブロック130はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
この第6実施形態の不揮発性プログラマブルロジック回路に用いられるスイッチブロック130として、第3および第4実施形態およびそれらの変形例のいずれかによる不揮発性プログラマブルロジックスイッチを用いた構成を有している。
この第6実施形態も、第3および第4実施形態およびそれらの変形例と同様に、複数の回路情報を動的に切り替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1、111〜122 メモリセル
2 半導体層
4a ソース領域(ソース)
4b ドレイン領域(ドレイン)
6 ゲート絶縁膜
8 ゲート電極
10、1011〜1022 ヒューズ素子
11 開口
12 コンタクト
13 開口
14 接続配線
16a、16b コンタクト
18 配線
19 書き込み回路
20 導通パス
MT、MT11〜MT22 メモリトランジスタ
BL1、/BL1 ビット線
WL1、WL2 ワード線
30 書き込み/読み出し回路
32 書き込み/読み出し回路
2 半導体層
4a ソース領域(ソース)
4b ドレイン領域(ドレイン)
6 ゲート絶縁膜
8 ゲート電極
10、1011〜1022 ヒューズ素子
11 開口
12 コンタクト
13 開口
14 接続配線
16a、16b コンタクト
18 配線
19 書き込み回路
20 導通パス
MT、MT11〜MT22 メモリトランジスタ
BL1、/BL1 ビット線
WL1、WL2 ワード線
30 書き込み/読み出し回路
32 書き込み/読み出し回路
Claims (17)
- 図1
ソースおよびドレインと、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を含むメモリトランジスタと、
前記メモリトランジスタの前記ゲート電極が接続される配線と前記ゲート電極との間に設けられたヒューズ素子と、
を有するメモリセルを備えた不揮発性メモリ。 - 前記配線と前記ソースとの間および前記配線と前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えている請求項1記載の不揮発性メモリ。
- マトリクス状に配列された複数のメモリセルであって、各メモリセルは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられたゲート電極を含む第1メモリトランジスタと、一端が前記ゲート電極に接続された第1ヒューズ素子と、を含む複数のメモリセルを、備えた不揮発性メモリ。
- 各列に対応して設けられた複数の配線であって、各配線は対応する列に配置された各メモリセル内の前記第1ヒューズ素子の他端に接続する、複数の配線を更に備え、
前記複数のメモリセルのうち、同一行に配置されたメモリセルの組みにおける第1メモリトランジスタは互いに直列に接続される請求項3記載の不揮発性メモリ。 - 前記複数の配線から書き込みを行うメモリセルに対応する配線を選択し、前記選択された配線と前記書き込みを行うメモリセル内の前記第1メモリトランジスタの前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項4記載の不揮発性メモリ。
- 前記マトリクスの各対角線に対応して設けられた複数の第1配線であって、各第1配線は対応する対角線に配置された各メモリセル内の前記第1ヒューズ素子の他端に接続する、複数の第1配線と、
前記マトリクスの各行に対応して設けられた複数の第2配線であって、各第2配線は対応する行に配列された各メモリセル内の前記第1メモリトランジスタの前記ソースおよび前記ドレインの一方に接続される、複数の第2配線と、
前記マトリクスの各列に対応して設けられた複数の第3配線であって、各第3配線は対応する列に配列された各メモリセル内の前記第1メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第3配線と、
を更に備えた請求項3記載の不揮発性メモリ。 - 前記複数の第1配線から書き込みを行うメモリセルにおける前記第1ヒューズ素子の前記他端に接続する第1配線を選択するとともに前記書き込みを行うメモリセル内の前記第1メモリトランジスタの前記ソースおよび前記ドレインが接続する第2配線および第3配線を選択し、前記選択された第1配線と前記書き込みを行うメモリセル内の前記第1メモリトランジスタの前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項6記載の不揮発性メモリ。
- 各メモリセルは、第1および第2選択トランジスタを更に含み、前記第1選択トランジスタのソースおよびドレインの一方が前記第1メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、前記第2選択トランジスタのソースおよびドレインの一方が前記第1選択トランジスタの前記ソースおよび前記ドレインの前記一方と前記第1メモリトランジスタの前記ソースおよび前記ドレインの前記一方とに接続され、
前記メモリは、
各行に対応して設けられた複数のプログラム線であって、各プログラム線は対応する行に配列されたメモリセルにおける前記第1ヒューズ素子の他端に接続される、複数のプログラム線と、
各行に対応して設けられた複数の第1選択線であって、各第1選択線は対応する行に配列されたメモリセルにおける前記第1選択トランジスタのゲート電極に接続される、複数の第1選択線と、
各行に対応して設けられた複数の第2選択線であって、各第2選択線は対応する行に配列されたメモリセルにおける前記第2選択トランジスタのゲート電極に接続される、複数の第2選択線と、
各行に対応して設けられた複数の第1配線であって、各第1配線は対応する行に配列されたメモリセルにおける前記第2選択トランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第1配線と、
各列に対応して設けられた複数の第2配線であって、各第2配線は対応する列に配列されたメモリセルにおける前記第1メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第2配線と、
各列に対応して設けられた複数の第3配線であって、各第3配線は対応する列に配列されたメモリセルにおける前記第1選択トランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第3配線と、
を更に備えた請求項3記載の不揮発性メモリ。 - 書き込みを行うメモリセルにおける、前記第1ヒューズ素子の他端が接続されるプログラム線、前記第1選択トランジスタのゲートが接続される第1選択線、前記第1メモリトランジスタの前記ソースおよびドレインの前記一方に接続される第2配線、および前記第1選択トランジスタの前記ソースおよびドレインの前記他方に接続される第3配線をそれぞれ選択し、前記選択された第1選択線に第1電圧を印加することにより前記選択された第1配線にゲートが接続される第1選択トランジスタをオン状態にし、前記選択された第2および第3配線に第2電圧を印加するとともに前記選択されたプログラム線に第3電圧を印加することにより前記選択されたプログラム線と前記書き込みを行うメモリセルにおける前記第1メモリトランジスタの前記ソースおよびドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項8記載の不揮発性メモリ。
- 各メモリセルは、第2メモリトランジスタと、第2ヒューズ素子と、を更に含み、前記第2メモリトランジスタは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられ前記第2ヒューズ素子の一端に接続するゲート電極を有し、前記第1メモリトランジスタの前記ソースおよび前記ドレインの一方が前記第2メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、
前記メモリは、
各行に対応して設けられた複数の第1配線であって、各第1配線は対応する行に配列されたメモリセルにおける前記第1ヒューズ素子の他端に接続される、複数の第1配線と、
各行に対応して設けられた複数の第2配線であって、各第2配線は対応する行に配列されたメモリセルにおける前記第2ヒューズ素子の他端に接続される、複数の第2配線と、
各列に対応して設けられた複数の第3配線であって、各第3配線は対応する列に配列されたメモリセルにおける前記第1メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第3配線と、
各列に対応して設けられた複数の第4配線であって、各第4配線は対応する列に配列されたメモリセルにおける前記第2メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第4配線と、
を更に備えた請求項3記載の不揮発性メモリ。 - 書き込みを行うメモリセルにおける前記第1および第2メモリトランジスタから一つのメモリトランジスタを選択し、前記書き込みを行うメモリセルにおける、前記第1ヒューズ素子の他端が接続される第1配線、前記第2ヒューズ素子の他端が接続される第2配線、前記第1メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第3配線、および前記第2メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第4配線をそれぞれ選択し、前記選択された第3および第4配線に第1電圧を印加するとともに、前記選択された前記第1および第2配線にそれぞれ第2および第3電圧を印加することにより、前記書き込みを行うメモリセルにおける選択されないメモリトランジスタをオンさせるとともに前記選択されたメモリトランジスタの前記ゲート電極と前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路を更に備えた請求項10記載の不揮発性メモリ。
- 書き込みが行われたメモリセルにおいては、前記メモリトランジスタの前記ソースと前記ドレインとの間に前記ゲート絶縁膜および前記ゲート電極を介した導通パスが形成されるとともに前記ヒューズ素子が破断される請求項1乃至11のいずれかに記載の不揮発性メモリ。
- 請求項10または11記載の不揮発性メモリを含み、各メモリセルは、ゲートが前記第1メモリトランジスタの前記ソースおよび前記ドレインの前記一方と前記第2メモリトランジスタの前記ソースおよび前記ドレインの前記一方とに接続されるパストランジスタを更に備えている不揮発性プログラマブルロジックスイッチ。
- マトリクス状に配列された複数のスイッチセルであって、各スイッチセルは、第1メモリセルと、第2メモリセルと、パストランジスタと、を含み、
前記第1および第2メモリセルのそれぞれは、第1および第2メモリトランジスタと、前記第1メモリトランジスタに対応して設けられた第1ヒューズ素子と、前記第2メモリトランジスタに対応して設けられた第2ヒューズ素子と、選択トランジスタと、を含み、前記第1および第2メモリトランジスタのそれぞれは、ソースおよびドレイン、前記ソースと前記ドレインとの間のチャネル上に設けられたゲート絶縁膜、および前記ゲート絶縁膜上に設けられ前記第1および第2ヒューズ素子のうちの対応するヒューズ素子の一端に接続するゲート電極を有し、前記第1メモリトランジスタの前記ソースおよび前記ドレインの一方が前記第2メモリトランジスタの前記ソースおよび前記ドレインの一方に接続され、前記選択トランジスタのソースおよびドレインの一方が前記第1メモリトランジスタの前記ソースおよび前記ドレインの一方と前記第2メモリトランジスタの前記ソースおよび前記ドレインの一方とに接続され、前記選択トランジスタの前記ソースおよび前記ドレインの他方が前記パストランジスタのゲートに接続され、
同一行に配列されたスイッチセルにおける前記第1および第2メモリセルのそれぞれに対応して設けられた複数の第1配線であって、各第1配線は対応するメモリセルにおける前記第1ヒューズ素子の他端に接続される、複数の第1配線と、
同一行に配列されたスイッチセルにおける前記第1および第2メモリセルのそれぞれに対応して設けられた複数の第2配線であって、各第2配線は対応するメモリセルにおける前記第2ヒューズ素子の他端に接続される、複数の第2配線と、
同一行に配列されたスイッチセルにおける前記第1および第2メモリセルのそれぞれの選択トランジスタに対応して設けられた複数の第3配線であって、各第3配線は対応する選択トランジスタのゲートに接続される、複数の第3配線と、
同一列に配列されたスイッチセルに対応して設けられた複数の第4配線であって、各第4配線は対応する列に配列されたスイッチセルの第1および第2メモリセルのそれぞれにおける前記第1メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第4配線と、
同一列に配列されたスイッチセルに対応して設けられた複数の第5配線であって、各第5配線は対応する列に配列されたスイッチセルの第1および第2メモリセルのそれぞれにおける前記第2メモリトランジスタの前記ソースおよび前記ドレインの他方に接続される、複数の第5配線と、
前記スイッチセルにおける第1および第2メモリセルのうち書き込みを行うメモリセルにおける2つのメモリトランジスタから1つのメモリトランジスタを選択し、前記書き込みを行うメモリセルにおける、前記第1ヒューズ素子の他端が接続される第1配線、前記第2ヒューズ素子の他端が接続される第2配線、前記第1メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第4配線、および前記第2メモリトランジスタの前記ソースおよび前記ドレインの前記他方に接続される第5配線をそれぞれ選択し、前記選択された第4および第5配線に第1電圧を印加するとともに、前記選択された前記第1および第2配線にそれぞれ第2および第3電圧を印加することにより、前記書き込みを行うメモリセルにおける選択されないメモリトランジスタをオンさせるとともに前記選択されたメモリトランジスタの前記ゲート電極と前記ソースおよび前記ドレインとの間にプログラム電圧を印加する書き込み回路と、
を備えた不揮発性プログラマブルロジックスイッチ。 - 書き込みが行われたメモリセルにおいては、前記選択されたメモリトランジスタの前記ソースと前記ドレインとの間に前記ゲート絶縁膜および前記ゲート電極を介した導通パスが形成されるとともに前記選択されたメモリトランジスタの前記ゲート電極に接続する前記ヒューズ素子が破断される請求項13または14記載の不揮発性プログラマブルロジックスイッチ。
- アレイ状に配置された複数のブロック部を備え、各ブロック部は隣接するブロック部と配線で接続されかつ、論理演算を行う論理ブロックと、隣接するブロック部に接続される配線の接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、
前記論理ブロックおよび前記スイッチブロックの少なくともいずれかは、請求項6または7記載の不揮発性メモリを備えた不揮発性プログラマブルロジック回路。 - アレイ状に配置された複数のブロック部を備え、各ブロック部は隣接するブロック部と配線で接続されかつ、論理演算を行う論理ブロックと、隣接するブロック部に接続される配線の接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、
前記スイッチブロックは、請求項13乃至15のいずれかに記載の不揮発性プログラマブルロジックスイッチを備えた不揮発性プログラマブルロジック回路。
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