JP4921986B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4921986B2 JP4921986B2 JP2007001666A JP2007001666A JP4921986B2 JP 4921986 B2 JP4921986 B2 JP 4921986B2 JP 2007001666 A JP2007001666 A JP 2007001666A JP 2007001666 A JP2007001666 A JP 2007001666A JP 4921986 B2 JP4921986 B2 JP 4921986B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- read
- memory cell
- bit line
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Description
H. Ito et al. "Pure CMOS One-time Programmable Memory using Gate-OX Antifuse", Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472
図1に本発明の第1の実施の形態に係る不揮発性半導体装置の概略構成を示す概略図である。この実施の形態では、この不揮発性半導体装置は、複数のメモリセル1をマトリックス状に配置してなるメモリセルアレイ2を備えている。図1では、上下方向(ロウ方向)に8個、左右方向(カラム方向)に8個、計64個のメモリセルが配置されているが、本発明がこれに限られないことは言うまでもない。メモリセル1の具体的構造に関しては後述する。
(1)アクティブエリアAA;
(2)ゲート配線GC;
(3)アクティブエリアAA又はゲート配線GCと1層目の金属配線M1とを接続するコンタクトホールCD;
(4)1層目の金属配線M1;
(5)2層目の金属配線M2と1層目の金属配線M1を接続するビアV1; 及び
(6)2層目の金属配線M2
図6Aにおいて、太い点線は1つのメモリセル1が形成される領域を示している。
図7に本発明の第2の実施の形態を示す。第1の実施の形態と同一の構成要素については図面において同一の符号を付し、その詳細な説明は省略する。
また、図10に第2の実施の形態で用いることが出来るメモリセル1のさらに別の構成例を示す。この例では、図8や図9に示したバリア素子10が省略され、書き込み選択素子9および読み出し選択素子11が、直接アンチヒューズ素子7に接続されている。書き込み動作時に印加される高電圧ストレスに素子8、9が十分に耐えられるのであれば、このような構成を採用することが可能である。
図11に本発明の第3の実施の形態を示す。第2の実施の形態との違いは、ワード線WWLp<i>、RWLp<i>と平行に、書き込み電圧PWLを選択されたメモリセル1に選択的に供給するための行電源線PWLp<i>を設けている点である。その他同様の構成要素については、図面において同じ番号を付し、構成に関する詳細な説明を省略する。
2・・・ メモリセルアレイ
3・・・ 行デコーダ
4・・・ センスアンプ
5・・・ 書き込みバッファ
6・・・データバッファ
7・・・アンチヒューズ素子
8・・・ 書き込み制御素子
9・・・書き込み選択素子
10・・・ バリア素子
11・・・ 読み出し選択素子
Claims (5)
- 絶縁破壊の有無によりデータを記憶するアンチヒューズ素子を含むメモリセルをマトリクス状に配置して構成されるメモリセルアレイと、
前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、
前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、
前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、
前記読み出しビット線対に生じる電位差を増幅するセンスアンプと
を備え、
前記読み出しビット線対を構成する正補の読み出しビット線のうち、いずれか一方が偶数番地のワード線に接続された前記メモリセルに接続される一方、他方が奇数番地のワード線に接続された前記メモリセルに接続された
ことを特徴とする不揮発性半導体記憶装置。 - 前記センスアンプの出力信号をラッチするラッチ回路と、
前記ラッチ回路がラッチしたラッチ信号及びロウアドレス信号を入力させて、前記ロウアドレス信号が偶数番目のメモリセルを示す場合と、前記ロウアドレス信号が奇数番目のメモリセルを示す場合とで、前記ラッチ信号を反転させて出力する選択スイッチと
を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記書き込みビット線は、対応する前記読み出しビット線対に挟まれるように形成されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルは、書き込み電源に一端を接続されこの一端と他端との間に印加される電圧による絶縁破壊の有無によりデータを記憶する前記アンチヒューズ素子と、
前記アンチヒューズ素子の他端と前記書き込みビット線との間に接続され前記ワード線の選択により導通状態となる書き込み選択トランジスタと、
前記アンチヒューズ素子の他端と前記読み出しビット線との間に接続され前記ワード線の選択により導通状態となる読み出し選択トランジスタと
を少なくとも備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記ワード線は、データ書き込み時に選択される書き込みワード線と、データ読み出し時に選択される読み出しワード線とを含み、
前記書き込み選択トランジスタは、前記書き込みワード線の選択により導通するようにされ、前記読み出し選択トランジスタは、前記読み出しワード線の選択により導通するようにされた
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007001666A JP4921986B2 (ja) | 2007-01-09 | 2007-01-09 | 不揮発性半導体記憶装置 |
US11/968,893 US7656738B2 (en) | 2007-01-09 | 2008-01-03 | Nonvolatile semiconductor storage device having a low resistance write-bit-line and a low capacitance read-bit-line pair |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007001666A JP4921986B2 (ja) | 2007-01-09 | 2007-01-09 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008171481A JP2008171481A (ja) | 2008-07-24 |
JP4921986B2 true JP4921986B2 (ja) | 2012-04-25 |
Family
ID=39594090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007001666A Expired - Fee Related JP4921986B2 (ja) | 2007-01-09 | 2007-01-09 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7656738B2 (ja) |
JP (1) | JP4921986B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066463A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置 |
JP4921986B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5238458B2 (ja) | 2008-11-04 | 2013-07-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
WO2010147029A1 (ja) | 2009-06-15 | 2010-12-23 | ソニー株式会社 | 半導体デバイス |
JP4937316B2 (ja) * | 2009-08-21 | 2012-05-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8331126B2 (en) * | 2010-06-28 | 2012-12-11 | Qualcomm Incorporated | Non-volatile memory with split write and read bitlines |
US9245647B2 (en) * | 2014-06-30 | 2016-01-26 | Chengdu Monolithic Power Systems Co., Ltd. | One-time programmable memory cell and circuit |
US9362001B2 (en) * | 2014-10-14 | 2016-06-07 | Ememory Technology Inc. | Memory cell capable of operating under low voltage conditions |
US9177665B1 (en) * | 2015-02-07 | 2015-11-03 | Chung Yuan Christian University | Write and read circuit for anti-fuse non-volatile memory |
TWI578325B (zh) * | 2015-08-18 | 2017-04-11 | 力旺電子股份有限公司 | 反熔絲型一次編程的記憶胞及其相關的陣列結構 |
US9941017B1 (en) | 2017-02-16 | 2018-04-10 | Donghyuk Ju | Antifuse one-time programmable semiconductor memory |
US10447508B2 (en) * | 2018-01-16 | 2019-10-15 | Micron Technology, Inc. | Multi-bias level generation and interpolation |
US11152382B2 (en) | 2019-10-28 | 2021-10-19 | Donghyuk Ju | Semiconductor one-time programmable memory for nanometer CMOS |
CN111240884A (zh) * | 2019-12-25 | 2020-06-05 | 上海亮牛半导体科技有限公司 | Efuse的纠错方法 |
US11189356B2 (en) * | 2020-02-27 | 2021-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time-programmable memory |
US11164610B1 (en) | 2020-06-05 | 2021-11-02 | Qualcomm Incorporated | Memory device with built-in flexible double redundancy |
US11177010B1 (en) | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
US20230290387A1 (en) * | 2022-03-10 | 2023-09-14 | Qualcomm Incorporated | Memory circuit architecture with multiplexing between memory banks |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3086247B2 (ja) * | 1990-11-27 | 2000-09-11 | 株式会社東芝 | 半導体メモリセル |
JPH0520884A (ja) * | 1991-07-12 | 1993-01-29 | Toshiba Corp | 半導体記憶装置 |
US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
JP2006172660A (ja) | 2004-12-17 | 2006-06-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP4921986B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2007
- 2007-01-09 JP JP2007001666A patent/JP4921986B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-03 US US11/968,893 patent/US7656738B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008171481A (ja) | 2008-07-24 |
US7656738B2 (en) | 2010-02-02 |
US20080165564A1 (en) | 2008-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4921986B2 (ja) | 不揮発性半導体記憶装置 | |
JP4510057B2 (ja) | 不揮発性半導体記憶装置 | |
US8611122B2 (en) | Semiconductor memory device having vertical transistors | |
JP5396011B2 (ja) | 相変化メモリ装置 | |
US7852656B2 (en) | One-time programmable cell and memory device having the same | |
US6717844B1 (en) | Semiconductor memory device with latch circuit and two magneto-resistance elements | |
JP4855851B2 (ja) | 半導体記憶装置 | |
WO2015012406A1 (ja) | マルチコンテキストコンフィグレーションメモリ | |
US7038925B1 (en) | Static semiconductor memory device having T-type bit line structure | |
JP4647313B2 (ja) | 半導体メモリ | |
WO2010147029A1 (ja) | 半導体デバイス | |
TW201833920A (zh) | 半導體裝置 | |
JP2008123641A (ja) | 不揮発性半導体記憶装置 | |
JP2015230919A (ja) | 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路 | |
JP6218353B2 (ja) | 不揮発性デュアルポートメモリ | |
JP2006134477A (ja) | スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 | |
US6950341B2 (en) | Semiconductor memory device having plural sense amplifiers | |
US10607696B2 (en) | FPGA configuration cell utilizing NVM technology and redundancy | |
JP2018046243A (ja) | 半導体装置およびメモリ素子 | |
KR20160052322A (ko) | 반도체 기억장치 | |
TW201633297A (zh) | 半導體儲存裝置及其驅動方法 | |
KR20090122518A (ko) | 멀티비트 otp 셀 | |
JP2006338730A (ja) | 半導体記憶装置 | |
US20160027509A1 (en) | Memoire non volatile a resistance programmable | |
JP6148534B2 (ja) | 不揮発性メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110912 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120203 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4921986 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |