JP2008123641A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】十分な書込電流を得ることができ、かつデータ読出を正確に行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】この不揮発性半導体記憶装置では、複数のワード線対ＷＬＡ，ＷＬＢと複数のビット線対ＢＬＡ，ＢＬＢとの各交差部に、抵抗体記憶素子１とトランジスタ２，３を含むメモリセルＭＣを配置する。隣接する２つのメモリセルＭＣの抵抗体記憶素子１の一方電極をそれぞれビット線ＢＬＡ，ＢＬＢに接続する。抵抗体記憶素子１の他方電極と２本のソース線ＳＬとの間にそれぞれトランジスタ２，３を接続し、それらのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続する。したがって、２つのトランジスタ２，３を介して抵抗体記憶素子１に十分な書込電流を供給できる。また、ビット線対ＢＬＡ，ＢＬＢに発生した同相ノイズを除去できる。
【選択図】図１

Description

この発明は不揮発性半導体記憶装置に関し、特に、抵抗体記憶素子を備えた不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶する磁気・ランダム・アクセス・メモリ（ＭＲＡＭ）がある。また、ＭＲＡＭの１つに、スピン注入により磁気記憶素子の磁化方向を設定して、その抵抗状態を設定するスピン注入ＭＲＡＭがある。
スピン注入ＭＲＡＭでは、ビット線とソース線の間に磁気抵抗記憶素子とトランジスタが直列接続され、トランジスタのゲートがワード線に接続されている。書込動作時は、書込データに応じた極性の電圧をビット線とソース線の間に印加し、ワード線を選択レベルにしてトランジスタを導通させ、磁気抵抗記憶素子を高抵抗状態または低抵抗状態にする。読出動作時は、ビット線から磁気抵抗記憶素子およびトランジスタを介してソース線に定電流を流し、ビット線の電位としきい値電位の高低を比較し、比較結果に基づいて記憶データを読み出す（たとえば、非特許文献１参照）。
また、いわゆる折り返しビット線構成を採用したＭＲＡＭもある。このＭＲＡＭでは、複数のビット線対と複数のワード線との各交差部に磁気抵抗記憶素子が配置され、１つのビット線対に対応する複数の磁気抵抗記憶素子はそのビット線対に含まれる２本のビット線に交互に接続される。このＭＲＡＭでは、ビット線対に発生した同相ノイズを除去してデータ読出を正確に行なうことができる（たとえば、非特許文献２参照）。
IEDM 2005"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching:Spin-RAM" 2004 Symposium on VLSI Circuits Digest of Technical Papers"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture"
しかし、従来のＭＲＡＭでは、磁気抵抗記憶素子とソース線を１つのトランジスタで接続していたので、書込電流がトランジスタで制限され、十分な書込電流を得ることができないという問題があった。
それゆえに、この発明の主たる目的は、十分な書込電流を得ることができ、かつデータ読出を正確に行なうことが可能な不揮発性半導体記憶装置を提供することである。
この発明の一実施の形態によれば、不揮発性半導体記憶装置は、互いに交差して設けられた複数のワード線対および複数のビット線対と、各ワード線に対応して設けられたソース線と、複数のワード線対と複数のビット線対との各交差部に設けられ、抵抗値の変化によってデータを記憶する抵抗体記憶素子と、各抵抗体記憶素子に対応して設けられたトランジスタ対とを備える。ビット線対の延在方向に隣接する各２つの抵抗体記憶素子のうちの一方の抵抗体記憶素子の一方電極は対応のビット線対のうちの一方のビット線に接続され、他方の抵抗体記憶素子の一方電極は対応のビット線対のうちの他方のビット線に接続される。各トランジスタ対は、対応の抵抗体記憶素子の他方電極と対応の２本のソース線との間にそれぞれ接続され、それらのゲートは対応のワード線対にそれぞれ接続される。この不揮発性半導体記憶装置は、さらに、選択された抵抗体記憶素子に対応するワード線対とビット線対と２本のソース線とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える。
この発明の一実施の形態によれば、複数のワード線対と複数のビット線対との各交差部に抵抗体記憶素子が設けられ、各抵抗体記憶素子に対応してトランジスタ対が設けられる。ビット線対の延在方向に隣接する２つの抵抗体記憶素子のうちの一方の抵抗体記憶素子の一方電極は対応のビット線対のうちの一方のビット線に接続され、他方の各抵抗体記憶素子の一方電極は対応のビット線対のうちの他方のビット線に接続される。各トランジスタ対は、対応の抵抗体記憶素子の他方電極と対応の２本のソース線との間にそれぞれ接続され、それらのゲートは対応のワード線対にそれぞれ接続される。したがって、抵抗体記憶素子の他方電極を２つのトランジスタを介して２本のソース線に接続したので、十分な書込電流を得ることができる。また、折り返しビット線構成を採用したので、データ読出を正確に行なうことができる。
[実施の形態１]
図１は、この発明の実施の形態１による不揮発性半導体記憶装置のメモリアレイＭＡの要部を示す回路図である。図１において、メモリアレイＭＡは、図中Ｙ方向に延在する複数のワード線対ＷＬＡ，ＷＬＢと、図中Ｙ方向に延在する複数のソース線ＳＬと、図中Ｘ方向に延在する複数のビット線対ＢＬＡ，ＢＬＢと、複数のワード線対ＷＬＡ，ＷＬＢと複数のビット線対ＢＬＡ，ＢＬＢとの各交差部に配置されたメモリセルＭＣとを備える。複数のワード線対ＷＬＡ，ＷＬＢと複数のソース線ＳＬとは交互に設けられている。
各メモリセルＭＣは、抵抗体記憶素子１と、２つのＮチャネルＭＯＳトランジスタ２，３とを含む。この不揮発性半導体記憶装置では、いわゆる折り返しビット線構成が採用されている。奇数番のワード線対ＷＬＡ，ＷＬＢに対応するメモリセルＭＣの抵抗体記憶素子１の一方電極は対応のビット線ＢＬＡに接続される。偶数番のワード線対ＷＬＡ，ＷＬＢに対応する抵抗体記憶素子１の一方電極は対応のビット線ＢＬＢに接続される。トランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のワード線対ＷＬＡ，ＷＬＢの両側の２本のソース線ＳＬとの間にそれぞれ接続され、それらのゲートは対応のワード線ＷＬＡ，ＷＬＢにそれぞれ接続される。
抵抗体記憶素子１は、抵抗値の変化によってデータを記憶する素子である。たとえば、抵抗体記憶素子１の一方電極から他方電極に書込電流を流すと抵抗体記憶素子１の抵抗値が高くなり、抵抗体記憶素子１の他方電極から一方電極に書込電流を流すと抵抗体記憶素子１の抵抗値が低くなる。抵抗体記憶素子１の抵抗値は、電源電圧をオフしても変化しない。したがって、抵抗体記憶素子１は、不揮発性記憶素子を構成する。抵抗体記憶素子１に書込電流よりも十分に低い読出電流を流したときの抵抗体記憶素子１の端子間電圧がしきい値電圧よりも大きいか否かを検出することにより、抵抗体記憶素子１の抵抗値すなわち記憶データを読み出すことができる。
抵抗体記憶素子１は、スピン注入素子のような磁気抵抗記憶素子で構成される。スピン注入素子は、上下の強磁性体層と、これらの強磁性体層の間の非磁性体層で構成される。このスピン注入素子において上下の強磁性体層の一方が、その磁化方向が固定される固定層として用いられ、他方が記憶データに応じてその磁化方向が設定される自由層として利用される。
スピン注入素子において、自由層から固定層に向けて書込電流を流すと、固定層から自由層に向かって電子が注入され、注入スピン電子は、その分極方向が固定層の磁化方向と同じとなる。したがって、この場合、自由層の磁化方向が固定層の磁化方向と同じとなる。一方、固定層を介して自由層に電流を注入すると、電子は自由層から固定層に向かって流れる。固定層の磁化方向と反対の分極スピン電子は反射され、固定層の磁化方向と同じ分極のスピン電子が固定層を通過する。応じて、自由層の分極スピン電子としては、固定層の磁化方向と反対方向のスピン分極電子の数が多くなり、応じて、自由層の磁化方向が固定層の磁化方向と反対方向に設定される。この固定層と自由層の磁化方向が平行な状態（同じ状態）は低抵抗状態となり、磁化方向が反平行状態（反対方向）のとき高抵抗状態となる。
この不揮発性半導体記憶装置では、２つのトランジスタ２，３を介して抵抗体記憶素子１に十分な書込電流を流すことができる。また、ワード線対ＷＬＡ，ＷＬＢとビット線対ＢＬＡ，ＢＬＢの交差部において、メモリセルＭＣはビット線対ＢＬＡ，ＢＬＢのうちの一方のビット線（たとえばＢＬＡ）のみに接続され、他方のビット線（この場合はＢＬＢ）に接続されていない。したがって、ビット線対ＢＬＡ，ＢＬＢを用いてメモリセルＭＣのデータを読み出す場合、ビット線ＢＬＡとＢＬＢの両方に乗ったノイズを相殺することが可能になり、データを正確に読み出すことができる。データの書込／読出方法については、後で詳述する。
図２（ａ）は図１に示したメモリアレイＭＡのレイアウトを示す平面図であり、図２（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線断面図である。図２（ａ）（ｂ）において、Ｎ型半導体基板５の表面に複数のＰ型ウェルＰＷが所定の間隔で形成される。Ｐ型ウェルＰＷは、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。
複数のＰ型ウェルＰＷの上方に、複数のワード線ＷＬＡ，ＷＬＢが所定の間隔で形成される。ワード線ＷＬＡ，ＷＬＢの各々は、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。ワード線ＷＬＡ，ＷＬＢをマスクとしてＰ型ウェルＰＷの表面にＮ型不純物が注入されてＮチャネルＭＯＳトランジスタ２，３が形成される。ワード線ＷＬＡとＷＬＢの間の不純物領域がトランジスタ２，３のドレインＤとなり、ワード線ＷＬＡを挟んでドレインＤの反対側の不純物領域がトランジスタ２のソースＳとなり、ワード線ＷＬＢを挟んでドレインＤの反対側の不純物領域がトランジスタ３のソースＳとなる。
トランジスタ２，３のソースＳの上方に、第１メタル層を用いて複数のソース線ＳＬが形成される。各ソース線ＳＬは、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。複数のソース線ＳＬと複数のワード線対ＷＬＡ，ＷＬＢとは交互に配置される。各トランジスタ２のソースＳは、コンタクトホールＣＨを介して上方のソース線ＳＬに接続される。各トランジスタ３のソースＳは、コンタクトホールＣＨを介して上方のソース線ＳＬに接続される。
トランジスタ２，３のドレインＤの上方に第１メタル層を用いて電極ＥＬ１が形成され、電極ＥＬ１はコンタクトホールＣＨを介してドレインＤに接続される。電極ＥＬ１の上方に第２メタル層を用いて電極ＥＬ２が形成され、電極ＥＬ２はスルーホールＴＨを介して電極ＥＬ１に接続される。電極ＥＬ２の上方に第３メタル層を用いて電極ＥＬ３が形成され、電極ＥＬ３はスルーホールＴＨを介して電極ＥＬ２に接続される。電極ＥＬ３の上方に、複数のビット線ＢＬＡ，ＢＬＢが所定の間隔で形成される。ビット線ＢＬＡ，ＢＬＢの各々は、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。複数のビット線ＢＬＡはそれぞれ複数のＰ型ウェルＰＷの上方に配置され、ビット線ＢＬＢは隣接する２つのＰ型ウェルＰＷの間の領域の上方に配置される。
奇数番のワード線対ＷＬＡ，ＷＬＢに対応する電極ＥＬ３とビット線ＢＬＡとの間に抵抗体記憶素子１が形成され、偶数番のワード線対ＷＬＡ，ＷＬＢに対応する電極ＥＬ３とビット線ＢＬＡとの間に抵抗体記憶素子１が形成される。基板５とビット線ＢＬＡ，ＢＬＢの間には絶縁層６が設けられている。
図３は、図１および図２に示したメモリアレイＭＡを備えた不揮発性半導体記憶装置の全体構成を示すブロック図である。図３において、この不揮発性半導体記憶装置は、メモリアレイＭＡ、ワード線駆動回路１０、ソース線駆動回路１１、ビット線選択回路１２、書込／読出回路１３、および制御回路１４を備える。ワード線駆動回路１０は、制御回路１４によって指定されたワード線ＷＬを選択レベルにする。ソース線駆動回路１１は、制御回路１４によって指定されたソース線ＳＬを「Ｈ」レベルまたは「Ｌ」レベルにする。ビット線選択回路１２は、制御回路１４によって指定されたビット線ＢＬを書込／読出回路１３に接続する。書込／読出回路１３は、選択されたメモリセルＭＣのデータの書込／読出を行なう。制御回路１４は、外部アドレス信号、外部制御信号に従って不揮発性半導体記憶装置全体を制御する。
次に、図１および図３を参照して、この不揮発性半導体記憶装置におけるデータの書込方法について説明する。まず外部アドレス信号に従って複数のメモリセルＭＣのうちのいずれかのメモリセルＭＣが選択される。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬ（ＢＬＡまたはＢＬＢ）に高電圧ＶＨが印加され、対応の２本のソース線ＳＬに低電圧ＶＬが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ビット線ＢＬから抵抗体記憶素子１およびトランジスタ２，３を介して２本のソース線ＳＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬ（ＢＬＡまたはＢＬＢ）に低電圧ＶＬが印加され、対応の２本のソース線ＳＬに高電圧ＶＨが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、２本のソース線ＳＬからトランジスタ２，３および抵抗体記憶素子１を介してビット線ＢＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。
次に、図４および図５を参照して、この不揮発性半導体記憶装置のデータの読出方法について説明する。図４において、図面および説明の簡単化のため、各メモリセルＭＣに対応するワード線対ＷＬＡ，ＷＬＢのうちの１本のワード線ＷＬのみが示され、対応の２本のソース線ＳＬのうちの１本のソース線ＳＬのみが示されている。
複数のワード線ＷＬ１〜ＷＬｎ（ただし、ｎは自然数である）と複数のビット線対ＢＬＡ１，ＢＬＢ１〜ＢＬＡ２ｍ，ＢＬＢ２ｍ（ただし、ｍは自然数である）とが交差して設けられ、各ワード線ＷＬに対応してソース線ＳＬが設けられ、ワード線ＷＬとビット線対ＢＬＡ，ＢＬＢの各交差部にメモリセルＭＣが配置される。奇数番のワード線ＷＬ２ｎ−１に対応するメモリセルＭＣは、そのワード線ＷＬ２ｎ−１と、対応のビット線ＢＬＡと、対応のソース線ＳＬ２ｎ−１とに接続される。偶数番のワード線ＷＬ２ｎに対応するメモリセルＭＣは、そのワード線ＷＬ２ｎと、対応のビット線ＢＬＢと、対応のソース線ＳＬ２ｎとに接続される。
１番目と２番目のワード線ＷＬ１，ＷＬ２はダミーワード線として使用され、ダミーワード線ＷＬ１，ＷＬ２に対応するメモリセルＭＣはダミーメモリセルとして使用される。ダミーワード線ＷＬ１，ＷＬ２に対応するメモリセルＭＣのうちの奇数番のビット線対ＢＬ２ｍ−１に対応する各メモリセルＭＣの抵抗体記憶素子１の抵抗値は予め「Ｈ」レベルに設定され、偶数番のビット線対ＢＬ２ｍに対応する各メモリセルＭＣの抵抗体記憶素子１の抵抗値は予め「Ｌ」レベルに設定される。他の各メモリセルＭＣには所望のデータが書き込まれる。所望のデータが書き込まれたメモリセルＭＣの抵抗体記憶素子１の抵抗値をＲとする。
書込／読出回路１３には、コンパレータ１５および抵抗素子１６〜１８が設けられている。抵抗素子１６は、電源電位ＶＣＣのラインとコンパレータ１５の＋側入力端子１５ａとの間に接続される。抵抗素子１７，１８は、電源電位ＶＣＣのラインとコンパレータ１５の−側入力端子１５ｂとの間に並列接続される。抵抗素子１６〜１８の各々は、所定の抵抗値ＲＣを有する。また、ビット線選択回路１２には、各ビット線ＢＬをコンパレータ１５の入力端子１５ａ，１５ｂに選択的に接続する複数のスイッチＳＷが設けられている。
今、奇数番のワード線ＷＬ２ｎ−１と奇数番のビット線対ＢＬＡ１，ＢＬＢ１との交差部のメモリセルＭＣが選択されたものとする。奇数番のワード線ＷＬ２ｎ−１が選択されたので、そのワード線ＷＬ２ｎ−１と偶数番のダミーワード線ＷＬ２が選択され、それらのワード線ＷＬ２ｎ−１，ＷＬ２の各々が高電圧ＶＰＰにされる。このとき、各ビット線ＢＬには、ノイズＶＮが発生する。また、ワード線ＷＬ２ｎ−１，ＷＬ２に対応するソース線ＳＬ２ｎ−１，ＳＬ２が「Ｌ」レベル（接地電位ＧＮＤ）にされる。また、奇数番のビット線対ＢＬＡ１，ＢＬＢ１が選択されたので、そのビット線対ＢＬＡ１，ＢＬＢ１と、偶数番のビット線対ＢＬＡ２ｍ，ＢＬＢ２ｍのうちのビット線ＢＬＢ２ｍとが選択される。ビット線ＢＬＡ１はスイッチＳＷによってコンパレータ１５の＋側入力端子１５ａに接続され、ビット線ＢＬＢ１，ＢＬＢ２ｍは複数のスイッチＳＷによってコンパレータ１５の−側入力端子１５ｂに接続される。
つまり図５に示すように、コンパレータ１５の＋側入力端子１５ａは抵抗値ＲＣの抵抗素子１６を介して電源電位ＶＣＣのラインに接続されるとともに、未知の抵抗値Ｒの抵抗体記憶素子１を介して接地電位ＧＮＤのラインに接続される。また、コンパレータ１５の
−側入力端子１５ｂは、抵抗値ＲＣの抵抗素子１７と抵抗値ＲＣの抵抗素子１８との並列接続体を介して電源電位ＶＣＣのラインに接続されるとともに、「Ｈ」レベルの抵抗値ＲＨの抵抗体記憶素子１と「Ｌ」レベルの抵抗値ＲＬの抵抗体記憶素子１との並列接続体を介して接地電位ＧＮＤのラインに接続される。
抵抗値ＲがＲＨの場合は、＋側入力端子１５ａの電位が−側入力端子１５ｂの電位よりも高くなり、コンパレータ１５の出力信号ＤＡは「Ｈ」レベルになる。抵抗値ＲがＲＬの場合は、＋側入力端子１５ａの電位が−側入力端子１５ｂの電位よりも低くなり、コンパレータ１５の出力信号ＤＡは「Ｌ」レベルになる。したがって、信号ＤＡのレベルを検出することにより、選択されたメモリセルＭＣの記憶データを検出することができる。また、このとき、コンパレータ１５の２つの入力端子１５ａ，１５ｂには同相のノイズＶＮが乗るが、入力端子１５ａのノイズＶＮと入力端子１５ｂのノイズＶＮとが相殺される。したがって、ノイズＶＮの影響を受けることなく、データの読出を正確に行なうことができる。
なお、偶数番のワード線ＷＬ２ｎが選択された場合は、そのワード線ＷＬ２ｎと奇数番のダミーワード線ＷＬ１が選択される。また、偶数番のビット線対ＢＬＡ２，ＢＬＢ２が選択された場合は、そのビット線対ＢＬＡ２，ＢＬＢ２と、奇数番のビット線対ＢＬＡ２ｍ−１，ＢＬＢ２ｍ−１のうちのビット線ＢＬＡ２ｍ−１とが選択される。
図６は、この実施の形態１の比較例となる不揮発性半導体記憶装置のメモリアレイＭＡを示す回路図であって、図１と対比される図である。図６を参照して、このメモリアレイＭＡが図１のメモリアレイＭＡと異なる点は、複数のワード線対ＷＬＡ，ＷＬＢと複数のビット線ＢＬとの各交差部にメモリセルＭＣが配置されている点である。したがって、この比較例では、図４および図５で示したようなデータ読出を行なうことはできない。
図７は、比較例のデータ読出方法を示す回路図であって、図５と対比される図である。図７において、コンパレータ１５の−側入力端子１５ｂには所定のしきい値電圧ＶＴが印加される。選択されたメモリセルＭＣの抵抗体記憶素子１の抵抗値が「Ｈ」レベルのＲＨの場合は、＋側入力端子１５ａの電圧がしきい値電圧ＶＴよりも高くなり、コンパレータ１５の出力信号ＤＡは「Ｈ」レベルとなる。また、選択されたメモリセルＭＣの抵抗体記憶素子１の抵抗値が「Ｌ」レベルのＲＬの場合は、＋側入力端子１５ａの電圧がしきい値電圧ＶＴよりも低くなり、コンパレータ１５の出力信号ＤＡは「Ｌ」レベルとなる。したがって、信号ＤＡのレベルを検出することにより、選択されたメモリセルＭＣの記憶データを検出することができる。ただし、このときコンパレータ１５の２つの入力端子１５ａ，１５ｂのうちの入力端子１５ａのみにノイズＶＮが乗るので、コンパレータ１５がノイズの影響を受け、誤動作を起こす場合がある。
[実施の形態２]
図８は、この発明の実施の形態２による不揮発性半導体記憶装置のメモリアレイＭＡの要部を示す回路図であって、図１と対比される図である。このメモリアレイＭＡが図１のメモリアレイＭＡと異なる主な点は、ソース線ＳＬが図中Ｘ方向に延在している点である。
すなわち図１において、メモリアレイＭＡは、図中Ｙ方向に延在する複数のワード線対ＷＬＡ，ＷＬＢと、図中Ｘ方向に延在する複数のビット線対ＢＬＡ，ＢＬＢと、図中Ｘ方向に延在する複数のソース線ＳＬと、複数のワード線対ＷＬＡ，ＷＬＢと複数のビット線対ＢＬＡ，ＢＬＢとの各交差部に配置されたメモリセルＭＣとを備える。複数のビット線対ＢＬＡ，ＢＬＢと複数のソース線ＳＬとは交互に設けられている。
各メモリセルＭＣは、抵抗体記憶素子１と、２つのＮチャネルＭＯＳトランジスタ２，３とを含む。この不揮発性半導体記憶装置では、いわゆる折り返しビット線構成が採用されている。奇数番のワード線対ＷＬＡ，ＷＬＢに対応するメモリセルＭＣの抵抗体記憶素子１の一方電極は対応のビット線ＢＬＡに接続される。偶数番のワード線対ＷＬＡ，ＷＬＢに対応する抵抗体記憶素子１の一方電極は対応のビット線ＢＬＢに接続される。トランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のソース線ＳＬとの間に並列接続され、それらのゲートは対応のワード線ＷＬＡ，ＷＬＢにそれぞれ接続される。
この不揮発性半導体記憶装置では、２つのトランジスタ２，３を介して抵抗体記憶素子１に十分な書込電流を流すことができる。また、ワード線対ＷＬＡ，ＷＬＢとビット線対ＢＬＡ，ＢＬＢの交差部において、メモリセルＭＣはビット線対ＢＬＡ，ＢＬＢのうちの一方のビット線（たとえばＢＬＡ）のみに接続され、他方のビット線（この場合はＢＬＢ）に接続されていない。したがって、実施の形態１と同様に、ビット線対ＢＬＡ，ＢＬＢを用いてメモリセルＭＣのデータを読み出す場合、ビット線ＢＬＡとＢＬＢの両方に乗ったノイズを相殺することが可能になり、データを正確に読み出すことができる。
また、この実施の形態２では、各ビット線対ＢＬＡ，ＢＬＢに対応してソース線ＳＬが設けられているので、複数のメモリセルＭＣに互いに異なるデータを同時に書込むことができる。
なお、この実施の形態２では、抵抗体記憶素子１の一方電極をビット線ＢＬＡまたはＢＬＢに接続し、抵抗体記憶素子１の他方電極とソース線ＳＬとの間にトランジスタ２，３を並列接続したが、抵抗体記憶素子１の一方電極をソース線ＳＬに接続し、抵抗体記憶素子１の他方電極とビット線ＢＬＡまたはＢＬＢとの間にトランジスタ２，３を並列接続しても同じ効果が得られることは言うまでもない。
図９（ａ）は図８に示したメモリアレイのレイアウトを示す平面図であって、図２（ａ）と対比される図である。図９（ｂ）は図９（ａ）のＩＸＢ−ＩＸＢ線断面図である。図９（ａ）（ｂ）において、Ｎ型半導体基板５の表面に複数のＰ型ウェルＰＷが所定の間隔で形成される。Ｐ型ウェルＰＷは、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。
複数のＰ型ウェルＰＷの上方に、複数のワード線ＷＬＡ，ＷＬＢが所定の間隔で形成される。ワード線ＷＬＡ，ＷＬＢの各々は、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。ワード線ＷＬＡ，ＷＬＢをマスクとしてＰ型ウェルＰＷの表面にＮ型不純物が注入されてＮチャネルＭＯＳトランジスタ２，３が形成される。ワード線ＷＬＡとＷＬＢの間の不純物領域がトランジスタ２，３のドレインＤとなり、ワード線ＷＬＡを挟んでドレインＤの反対側の不純物領域がトランジスタ２のソースＳとなり、ワード線ＷＬＢを挟んでドレインＤの反対側の不純物領域がトランジスタ３のソースＳとなる。
トランジスタ２，３のソースＳの上方に、第１メタル層を用いて複数のソース線ＳＬが形成される。各ソース線ＳＬは、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。各ソース線ＳＬは、対応のＰ型ウェルＰＷの一方側の上方に形成される。各トランジスタ２のソースＳは、コンタクトホールＣＨを介して上方のソース線ＳＬに接続される。各トランジスタ３のソースＳは、コンタクトホールＣＨを介して上方のソース線ＳＬに接続される。
トランジスタ２，３のドレインＤの上方に第１メタル層を用いて電極ＥＬ１が形成され、電極ＥＬ１はコンタクトホールＣＨを介してドレインＤに接続される。電極ＥＬ１の上方に第２メタル層を用いて電極ＥＬ２が形成され、電極ＥＬ２はスルーホールＴＨを介して電極ＥＬ１に接続される。電極ＥＬ２の上方に第３メタル層を用いて電極ＥＬ３が形成され、電極ＥＬ３はスルーホールＴＨを介して電極ＥＬ２に接続される。電極ＥＬ３の上方に、複数のビット線ＢＬＡ，ＢＬＢが所定の間隔で形成される。ビット線ＢＬＡ，ＢＬＢの各々は、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。複数のビット線ＢＬＡはそれぞれ複数のＰ型ウェルＰＷの上方に配置され、ビット線ＢＬＢは隣接する２つのＰ型ウェルＰＷの間の領域の上方に配置される。
奇数番のワード線対ＷＬＡ，ＷＬＢに対応する電極ＥＬ３とビット線ＢＬＡとの間に抵抗体記憶素子１が形成され、偶数番のワード線対ＷＬＡ，ＷＬＢに対応する電極ＥＬ３とビット線ＢＬＢとの間に抵抗体記憶素子１が形成される。基板５とビット線ＢＬＡ，ＢＬＢの間には絶縁層６が設けられている。
[実施の形態３]
図１０は、この発明の実施の形態３による不揮発性半導体記憶装置のメモリアレイＭＡの要部を示す回路図である。
図１０において、メモリアレイＭＡは、予め３本ずつグループ化され、図中Ｙ方向に延在する複数のワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，…と、図中Ｘ方向に延在する複数のビット線対ＢＬＡ，ＢＬＢと、それぞれビット線ＢＬＡ，ＢＬＢに対応して設けられ、図中Ｘ方向に延在するソース線ＳＬＡ，ＳＬＢと、各ワード線グループと各ビット線対ＢＬＡ，ＢＬＢとの交差部に設けられた１対のメモリセルＭＣとを含む。
１対のメモリセルＭＣのうちの一方のメモリセルＭＣは、対応のワード線グループのうちの１番目のワード線ＷＬＡと２番目のワード線ＷＬＢと対応のビット線ＢＬＡとの交差部に配置される。他方のメモリセルＭＣは、対応のワード線グループのうちの２番目のワード線ＷＬＢと３番目のワード線ＷＬＣと対応のビット線ＢＬＢとの交差部に配置される。
各メモリセルＭＣは、抵抗体記憶素子１と、２つのＮチャネルＭＯＳトランジスタ２，３とを含む。抵抗体記憶素子１の一方電極は対応のビット線ＢＬＡまたはＢＬＢに接続される。一方のメモリセルＭＣのトランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のソース線ＳＬＡとの間に並列接続され、それらのゲートは対応のワード線ＷＬＡ，ＷＬＢにそれぞれ接続される。他方のメモリセルＭＣのトランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のソース線ＳＬＢとの間に並列接続され、それらのゲートは対応のワード線ＷＬＢ，ＷＬＣにそれぞれ接続される。
次に、この不揮発性半導体記憶装置におけるデータの書込方法について説明する。今、ワード線ＷＬＡ，ＷＬＢとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに高電圧ＶＨが印加され、対応のソース線ＳＬＡに低電圧ＶＬが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ビット線ＢＬＡから抵抗体記憶素子１およびトランジスタ２，３を介してソース線ＳＬＡに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに低電圧ＶＬが印加され、対応のソース線ＳＬＡに高電圧ＶＨが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ソース線ＳＬＡからトランジスタ２，３および抵抗体記憶素子１を介してビット線ＢＬＡに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。
なお、ワード線ＷＬＡ，ＷＬＢに高電圧ＶＰＰを印加したときにワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢとの交差部のメモリセルＭＣのトランジスタ２も導通するが、ビット線ＢＬＢとソース線ＳＬＢを同電位（たとえばＶＬ）にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、ワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに高電圧ＶＨが印加され、対応のソース線ＳＬＢに低電圧ＶＬが印加され、対応のワード線対ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ビット線ＢＬＢから抵抗体記憶素子１およびトランジスタ２，３を介してソース線ＳＬＢに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに低電圧ＶＬが印加され、対応のソース線ＳＬＢに高電圧ＶＨが印加され、対応のワード線対ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ソース線ＳＬＢからトランジスタ２，３および抵抗体記憶素子１を介してビット線ＢＬＢに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。この実施の形態３では、２つのトランジスタ２，３を介して抵抗体記憶素子１に十分な書込電流を供給することができる。
なお、ワード線ＷＬＢ，ＷＬＣに高電圧ＶＰＰを印加したときにワード線ＷＬＡ，ＷＬＢとビット線ＢＬＢとの交差部のメモリセルＭＣのトランジスタ３も導通するが、ビット線ＢＬＡとソース線ＳＬＡを同電位（たとえばＶＬ）にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、この不揮発性半導体記憶装置におけるデータの読出方法について説明する。ワード線ＷＬＡ，ＷＬＢとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＡのみに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ２，３のうちのトランジスタ２のみが導通状態にされる。このとき、ビット線ＢＬＡとソース線ＳＬＡの間に抵抗体記憶素子１が接続され、ビット線ＢＬＢとソース線ＳＬＢの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
また、ワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＣのみに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ２，３のうちのトランジスタ３のみが導通状態にされる。このとき、ビット線ＢＬＢとソース線ＳＬＢの間に抵抗体記憶素子１が接続され、ビット線ＢＬＡとソース線ＳＬＡの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
また、この実施の形態３では、各ビット線対ＢＬＡ，ＢＬＢに対応してソース線対ＳＬＡ，ＳＬＢが設けられているので、複数のメモリセルＭＣに互いに異なるデータを同時に書込むことができる。
なお、この実施の形態３では、抵抗体記憶素子１の一方電極をビット線ＢＬＡまたはＢＬＢに接続し、抵抗体記憶素子１の他方電極とソース線ＳＬＡまたはＳＬＢとの間にトランジスタ２，３を並列接続したが、抵抗体記憶素子１の一方電極をソース線ＳＬＡまたはＳＬＢに接続し、抵抗体記憶素子１の他方電極とビット線ＢＬＡまたはＢＬＢとの間にトランジスタ２，３を並列接続しても同じ効果が得られることは言うまでもない。
[実施の形態４]
図１１は、この発明の実施の形態４による不揮発性半導体記憶装置のメモリアレイＭＡの要部を示す回路図である。
図１１において、メモリアレイＭＡは、予め３本ずつグループ化され、図中Ｙ方向に延在する複数のワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，…と、図中Ｘ方向に延在する複数のビット線対ＢＬＡ，ＢＬＢと、各ビット線対ＢＬＡ，ＢＬＢに対応して設けられ、図中Ｘ方向に延在するソース線ＳＬと、各ワード線グループと各ビット線対ＢＬＡ，ＢＬＢとの交差部に設けられた１対のメモリセルＭＣとを含む。
１対のメモリセルＭＣのうちの一方のメモリセルＭＣは、対応のワード線グループのうちの１番目のワード線ＷＬＡと２番目のワード線ＷＬＢと対応のビット線ＢＬＡとの交差部に配置される。他方のメモリセルＭＣは、対応のワード線グループのうちの２番目のワード線ＷＬＢと３番目のワード線ＷＬＣと対応のビット線ＢＬＢとの交差部に配置される。
各メモリセルＭＣは、抵抗体記憶素子１と、２つのＮチャネルＭＯＳトランジスタ２，３とを含む。抵抗体記憶素子１の一方電極は対応のソース線ＳＬに接続される。一方のメモリセルＭＣのトランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のビット線ＢＬＡとの間に並列接続され、それらのゲートは対応のワード線ＷＬＡ，ＷＬＢにそれぞれ接続される。他方のメモリセルＭＣのトランジスタ２，３は、対応の抵抗体記憶素子１の他方電極と対応のビット線ＢＬＢとの間に並列接続され、それらのゲートは対応のワード線ＷＬＢ，ＷＬＣにそれぞれ接続される。
なお、ビット線対ＢＬＡ，ＢＬＢの延在方向に隣接する２つのメモリセルＭＣのうちの一方のメモリセルＭＣのトランジスタ２と他方のメモリセルＭＣのトランジスタ３との間に接続されたＮチャネルＭＯＳトランジスタ２０は、隣接する２つのメモリセルＭＣを同じＰ型ウェルＰＷに形成した場合にできる寄生トランジスタである。このトランジスタ２０のソースとドレインは短絡されているので、不揮発性半導体記憶装置の書込／読出動作に悪影響を及ぼすことはない。
次に、この不揮発性半導体記憶装置におけるデータの書込方法について説明する。今、ワード線ＷＬＡ，ＷＬＢとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに高電圧ＶＨが印加され、対応のソース線ＳＬＡおよびビット線ＢＬＢに低電圧ＶＬが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ビット線ＢＬＡからトランジスタ２，３および抵抗体記憶素子１を介してソース線ＳＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに低電圧ＶＬが印加され、対応のソース線ＳＬおよびビット線ＢＬＢに高電圧ＶＨが印加され、対応のワード線対ＷＬＡ，ＷＬＢに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ソース線ＳＬから抵抗体記憶素子１およびトランジスタ２，３を介してビット線ＢＬＡに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。
なお、ワード線ＷＬＡ，ＷＬＢに高電圧ＶＰＰを印加したときにワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢとの交差部のメモリセルＭＣのトランジスタ２も導通するが、ビット線ＢＬＢとソース線ＳＬを同電位（たとえばＶＬ）にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、ワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに高電圧ＶＨが印加され、対応のソース線ＳＬおよびビット線ＢＬＡに低電圧ＶＬが印加され、対応のワード線対ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ビット線ＢＬＢからトランジスタ２，３および抵抗体記憶素子１を介してソース線ＳＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに低電圧ＶＬが印加され、対応のソース線ＳＬおよびビット線ＢＬＡに高電圧ＶＨが印加され、対応のワード線対ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２，３が導通し、ソース線ＳＬから抵抗体記憶素子１およびトランジスタ２，３を介してビット線ＢＬＢに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。この実施の形態４では、２つのトランジスタ２，３を介して抵抗体記憶素子１に十分な書込電流を供給することができる。
なお、ワード線ＷＬＢ，ＷＬＣに高電圧ＶＰＰを印加したときにワード線ＷＬＡ，ＷＬＢとビット線ＢＬＢとの交差部のメモリセルＭＣのトランジスタ３も導通するが、ビット線ＢＬＡとソース線ＳＬを同電位（たとえばＶＬ）にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、この不揮発性半導体記憶装置におけるデータの読出方法について説明する。ワード線ＷＬＡ，ＷＬＢとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＡのみに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ２，３のうちのトランジスタ２のみが導通状態にされる。このとき、ビット線ＢＬＡとソース線ＳＬの間に抵抗体記憶素子１が接続され、ビット線ＢＬＢとソース線ＳＬの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
また、ワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＣのみに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ２，３のうちのトランジスタ３のみが導通状態にされる。このとき、ビット線ＢＬＢとソース線ＳＬの間に抵抗体記憶素子１が接続され、ビット線ＢＬＡとソース線ＳＬの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
また、この実施の形態４では、各ビット線対ＢＬＡ，ＢＬＢに対応してソース線ＳＬが設けられているので、複数のメモリセルＭＣに互いに異なるデータを同時に書込むことができる。
なお、この実施の形態４では、抵抗体記憶素子１の一方電極をソース線ＳＬに接続し、抵抗体記憶素子１の他方電極とビット線ＢＬＡまたはＢＬＢとの間にトランジスタ２，３を並列接続したが、抵抗体記憶素子１の一方電極をビット線ＢＬＡまたはＢＬＢに接続し、抵抗体記憶素子１の他方電極とソース線ＳＬとの間にトランジスタ２，３を並列接続しても同じ効果が得られることは言うまでもない。
[実施の形態５]
図１２は、この発明の実施の形態５による不揮発性半導体記憶装置のメモリアレイＭＡの要部を示す回路図である。
図１２において、メモリアレイＭＡは、予め３本ずつグループ化され、図中Ｙ方向に延在する複数のワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，…と、複数のワード線グループと交互に設けられ、図中Ｙ方向に延在する複数のソース線ＳＬと、図中Ｘ方向に延在する複数のビット線対ＢＬＡ，ＢＬＢと、それぞれビット線ＢＬＡ，ＢＬＢに対応して設けられ、各ワード線グループと各ビット線対ＢＬＡ，ＢＬＢとの交差部に設けられた１対のメモリセルＭＣとを含む。
各メモリセルＭＣは、抵抗体記憶素子１と、３つのＮチャネルＭＯＳトランジスタ２，３，４とを含む。１対のメモリセルＭＣの抵抗体記憶素子１の一方電極は対応のビット線ＢＬＡ，ＢＬＢにそれぞれ接続される。各メモリセルＭＣのトランジスタ２〜４は、対応のワード線グループの両側の２本のソース線ＳＬの間に直列接続され、それらのゲートは対応のワード線ＷＬＡ，ＷＬＢ，ＷＬＢにそれぞれ接続される。ビット線ＢＬＡに対応するメモリセルＭＣの抵抗体記憶素子１の他方電極は、トランジスタ２，３間のノードに接続される。ビット線ＢＬＢに対応するメモリセルＭＣの抵抗体記憶素子１の他方電極は、トランジスタ３，４間のノードに接続される。
次に、この不揮発性半導体記憶装置におけるデータの書込方法について説明する。今、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに高電圧ＶＨが印加され、対応のソース線ＳＬＡに低電圧ＶＬが印加され、対応のワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２〜４が導通し、ビット線ＢＬＡから抵抗体記憶素子１およびトランジスタ２〜４を介して２本のソース線ＳＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＡに低電圧ＶＬが印加され、対応の２本のソース線ＳＬに高電圧ＶＨが印加され、対応のワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２〜４が導通し、２本のソース線ＳＬからトランジスタ２〜４および抵抗体記憶素子１を介してビット線ＢＬＡに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。
なお、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰを印加したときにワード線ＷＬＡ，ＷＬＢ，ＷＬＣとビット線ＢＬＢとの交差部のメモリセルＭＣのトランジスタ２〜４も導通するが、ビット線ＢＬＢをソース線ＳＬと同電位にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定されたものとする。そのメモリセルＭＣにデータ“１”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに高電圧ＶＨが印加され、対応のソース線ＳＬＢに低電圧ＶＬが印加され、対応のワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２〜４が導通し、ビット線ＢＬＢから抵抗体記憶素子１およびトランジスタ２〜４を介して２本のソース線ＳＬに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定される。
また、そのメモリセルＭＣにデータ“０”を書込む場合は、そのメモリセルＭＣに対応するビット線ＢＬＢに低電圧ＶＬが印加され、対応の２本のソース線ＳＬに高電圧ＶＨが印加され、対応のワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰ（＞ＶＨ）が印加される。これにより、そのメモリセルＭＣのトランジスタ２〜４が導通し、２本のソース線ＳＬからトランジスタ２〜４および抵抗体記憶素子１を介してビット線ＢＬＢに書込電流が流れ、抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定される。抵抗体記憶素子１の抵抗値は、書込電流を遮断した後も変化しない。この実施の形態５では、３つのトランジスタ２〜４を介して抵抗体記憶素子１に十分な書込電流を供給することができる。
なお、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣに高電圧ＶＰＰを印加したときにワード線ＷＬＡ，ＷＬＢ，ＷＬＣとビット線ＢＬＡとの交差部のメモリセルＭＣのトランジスタ２〜４も導通するが、ビット線ＢＬＡをソース線ＳＬと同電位にすることにより、そのメモリセルＭＣへのデータ書込を防止する。
次に、この不揮発性半導体記憶装置におけるデータの読出方法について説明する。ワード線ＷＬＡ，ＷＬＢ，ＷＬＣとビット線ＢＬＡの交差部のメモリセルＭＣ（図中、左上のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＡのみにに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ２のみが導通状態にされる。このとき、ビット線ＢＬＡとソース線ＳＬの間に抵抗体記憶素子１が接続され、ビット線ＢＬＢとソース線ＳＬの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
また、ワード線ＷＬＢ，ＷＬＣとビット線ＢＬＢの交差部のメモリセルＭＣ（図中、右下のメモリセルＭＣ）が外部アドレス信号によって指定された場合は、対応のワード線グループのうちのワード線ＷＬＣのみに高電圧ＶＰＰが印加され、そのメモリセルＭＣのトランジスタ４３のみが導通状態にされる。このとき、ビット線ＢＬＢとソース線ＳＬの間に抵抗体記憶素子１が接続され、ビット線ＢＬＡとソース線ＳＬの間に抵抗体記憶素子１は接続されないので、実施の形態１と同様の方法でデータ読出を正確に行なうことができる。
図１３（ａ）は図１２に示したメモリアレイＭＡのレイアウトを示す平面図であり、図１３（ｂ）は図１３（ａ）のＸＩＩＩＢ−ＸＩＩＩＢ線断面図である。図１３（ａ）（ｂ）において、Ｎ型半導体基板５の表面に複数のＰ型ウェルＰＷが所定の間隔で形成される。Ｐ型ウェルＰＷは、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。
複数のＰ型ウェルＰＷの上方に、複数のワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，…が所定の間隔で形成される。ワード線ＷＬＡ，ＷＬＢ，ＷＬＣの各々は、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。ワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，…をマスクとしてＰ型ウェルＰＷの表面にＮ型不純物が注入されてＮチャネルＭＯＳトランジスタ２〜４が形成される。ワード線ＷＬＡとＷＬＢの間の不純物領域がトランジスタ２，３のドレインＤ（またはソースＳ）となり、ワード線ＷＬＡを挟んでドレインＤ（またはソースＳ）の反対側の不純物領域がトランジスタ２のソースＳ（またはドレインＤ）となる。ワード線ＷＬＢとＷＬＣの間の不純物領域がトランジスタ３，４のソースＳ（またはドレインＤ）となり、ワード線ＷＬＣを挟んでソースＳ（またはドレインＤ）の反対側の不純物領域がトランジスタ４のドレインＤ（またはソースＳ）となる。
トランジスタ２のソースＳ（またはドレインＤ）の上方に、第１メタル層を用いてソース線ＳＬが形成される。各ソース線ＳＬは、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。複数のソース線ＳＬと複数のワード線グループＷＬＡ，ＷＬＢ，ＷＬＣとは交互に配置される。各トランジスタ２のソースＳ（またはドレインＤ）は、コンタクトホールＣＨを介して上方のソース線ＳＬに接続される。
トランジスタ２，３のドレインＤ（またはソースＳ）の上方に第１メタル層を用いて電極ＥＬ１が形成され、電極ＥＬ１はコンタクトホールＣＨを介してドレインＤ（またはソースＳ）に接続される。トランジスタ３，４のドレインＤ（またはソースＳ）の上方に第１メタル層を用いて電極ＥＬ１が形成され、電極ＥＬ１はコンタクトホールＣＨを介してドレインＤ（またはソースＳ）に接続される。電極ＥＬ１の上方に第２メタル層を用いて電極ＥＬ２が形成され、電極ＥＬ２はスルーホールＴＨを介して電極ＥＬ１に接続される。電極ＥＬ２の上方に第３メタル層を用いて電極ＥＬ３が形成され、電極ＥＬ３はスルーホールＴＨを介して電極ＥＬ２に接続される。
電極ＥＬ３の上方に、複数のビット線ＢＬＡ，ＢＬＢが所定の間隔で形成される。ビット線ＢＬＡ，ＢＬＢの各々は、所定の幅を有し、帯状に形成され、図中Ｘ方向に延在する。複数のビット線対ＢＬＡ，ＢＬＢはそれぞれ複数のＰ型ウェルＰＷの上方に配置される。トランジスタ２，３のドレインＤ（またはソースＳ）に対応する電極ＥＬ３とビット線ＢＬＡとの間に抵抗体記憶素子１が接続され、トランジスタ３，４のドレインＤ（またはソースＳ）に対応する電極ＥＬ３とビット線ＢＬＢとの間に抵抗体記憶素子１が接続される。基板５とビット線ＢＬＡ，ＢＬＢの間には絶縁層６が設けられている。
なお、以上の実施の形態１〜５では、抵抗体記憶素子１の抵抗値が「Ｈ」レベルである場合をデータ“１”とし、抵抗体記憶素子１の抵抗値が「Ｌ」レベルである場合をデータ“０”としたが、抵抗体記憶素子１の抵抗値が「Ｈ」レベルである場合をデータ“０”とし、抵抗体記憶素子１の抵抗値が「Ｌ」レベルである場合をデータ“１”としてもよい。
また、ビット線ＢＬから抵抗体記憶素子１を介してソース線ＳＬに書込電流が流れた場合に抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定され、その逆方向に書込電流が流れた場合に抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定されるとした。しかし、ビット線ＢＬから抵抗体記憶素子１を介してソース線ＳＬに書込電流が流れた場合に抵抗体記憶素子１の抵抗値が「Ｌ」レベルに設定され、その逆方向に書込電流が流れた場合に抵抗体記憶素子１の抵抗値が「Ｈ」レベルに設定されることとしてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明の実施の形態１による不揮発性半導体記憶装置のメモリアレイの要部を示す回路図である。 図１に示したメモリアレイのレイアウトを示す図である。 図１に示したメモリアレイを備えた不揮発性半導体記憶装置の全体構成を示すブロック図である。 図３に示した不揮発性半導体記憶装置のデータ読出方法を示す回路ブロック図である。 図４に示したデータ読出方法を説明するための回路図である。 発明の実施の形態１の比較例を示す回路図である。 図６に示した不揮発性半導体記憶装置のデータ読出方法を示す回路図である。 この発明の実施の形態２による不揮発性半導体記憶装置のメモリアレイの要部を示す回路図である。 図８に示したメモリアレイのレイアウトを示す図である。 この発明の実施の形態３による不揮発性半導体記憶装置のメモリアレイの要部を示す回路図である。 この発明の実施の形態４による不揮発性半導体記憶装置のメモリアレイの要部を示す回路図である。 この発明の実施の形態５による不揮発性半導体記憶装置のメモリアレイの要部を示す回路図である。 図１２に示したメモリアレイのレイアウトを示す図である。
符号の説明
ＭＡ メモリアレイ、ＷＬ，ＷＬＡ，ＷＬＢ，ＷＬＣ ワード線、ＢＬ，ＢＬＡ，ＢＬＢ ビット線、ＳＬ，ＳＬＡ，ＳＬＢ ソース線、ＭＣ メモリセル、１ 抵抗体記憶素子、２〜４，２０ ＮチャネルＭＯＳトランジスタ、５ Ｎ型半導体基板、６ 絶縁層、ＰＷ Ｐ型ウェル、Ｓ ソース、Ｄ ドレイン、ＣＨ コンタクトホール、ＴＨ スルーホール、ＥＬ 電極、１０ ワード線駆動回路、１１ ソース線駆動回路、１２ ビット線選択回路、１３ 書込／読出回路、１４ 制御回路、１５ コンパレータ、１６〜１８ 抵抗素子、ＳＷ スイッチ、ＶＮ ノイズ。

Claims (7)

  1. 互いに交差して設けられた複数のワード線対および複数のビット線対と、
    各ワード線に対応して設けられたソース線と、
    前記複数のワード線対と前記複数のビット線対との各交差部に設けられ、抵抗値の変化によってデータを記憶する抵抗体記憶素子と、
    各抵抗体記憶素子に対応して設けられたトランジスタ対とを備え、
    前記ビット線対の延在方向に隣接する各２つの抵抗体記憶素子のうちの一方の抵抗体記憶素子の一方電極は対応のビット線対のうちの一方のビット線に接続され、他方の抵抗体記憶素子の一方電極は対応のビット線対のうちの他方のビット線に接続され、
    各トランジスタ対は、対応の抵抗体記憶素子の他方電極と対応の２本のソース線との間にそれぞれ接続され、それらのゲートは対応のワード線対にそれぞれ接続され、
    さらに、選択された抵抗体記憶素子に対応するワード線対とビット線対と２本のソース線とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える、不揮発性半導体記憶装置。
  2. 互いに交差して設けられた複数のワード線対および複数のビット線対と、
    各ビット線対に対応して設けられたソース線と、
    前記複数のワード線対と前記複数のビット線対との各交差部に設けられ、抵抗値の変化によってデータを記憶する抵抗体記憶素子と、
    各抵抗体記憶素子に対応して設けられたトランジスタ対とを備え、
    前記ビット線対の延在方向に隣接する２つの抵抗体記憶素子はそれぞれ対応のビット線対に含まれる２本のビット線に対応して設けられ、
    各抵抗体記憶素子の一方電極は対応のビット線または対応のソース線に接続され、
    各トランジスタ対は、対応の抵抗体記憶素子の他方電極と対応のソース線または対応のビット線との間に並列接続され、それらのゲートは対応のワード線対にそれぞれ接続され、
    さらに、選択された抵抗体記憶素子に対応するワード線対とビット線対とソース線とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える、不揮発性半導体記憶装置。
  3. 予め３本ずつグループ化された複数のワード線と、
    前記複数のワード線と交差して設けられた複数のビット線対と、
    各ビット線対に対応して設けられたソース線対と、
    複数のワード線グループと前記複数のビット線対との各交差部に設けられ、各々が抵抗値の変化によってデータを記憶する抵抗体記憶素子対と、
    各抵抗体記憶素子に対応して設けられたトランジスタ対とを備え、
    各抵抗体記憶素子対はそれぞれ対応のビット線対に含まれる２本のビット線に対応して設けられ、
    各ソース線対に含まれる２本のソース線はそれぞれ対応のビット線対に含まれる２本のビット線に対応して設けられ、
    各抵抗体記憶素子の一方電極は対応のビット線または対応のソース線に接続され、
    前記抵抗体記憶素子対のうちの一方の抵抗体記憶素子に対応するトランジスタ対は、対応の抵抗体記憶素子の他方電極と対応のソース線または対応のビット線との間に並列接続され、それらのゲートは対応のワード線グループのうちの１番目のワード線と２番目のワード線にそれぞれ接続され、
    前記抵抗体記憶素子対のうちの他方の抵抗体記憶素子に対応するトランジスタ対は、対応の抵抗体記憶素子の他方電極と対応のソース線または対応のビット線との間に並列接続され、それらのゲートは対応のワード線グループのうちの２番目のワード線と３番目のワード線にそれぞれ接続され、
    さらに、選択された抵抗体記憶素子に対応する２本のワード線とビット線対とソース線対とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える、不揮発性半導体記憶装置。
  4. 予め３本ずつグループ化された複数のワード線と、
    前記複数のワード線と交差して設けられた複数のビット線対と、
    各ビット線対に対応して設けられたソース線と、
    複数のワード線グループと前記複数のビット線対との各交差部に設けられ、各々が抵抗値の変化によってデータを記憶する抵抗体記憶素子対と、
    各抵抗体記憶素子に対応して設けられたトランジスタ対とを備え、
    各抵抗体記憶素子対はそれぞれ対応のビット線対に含まれる２本のビット線に対応して設けられ、
    各抵抗体記憶素子の一方電極は対応のビット線または対応のソース線に接続され、
    前記抵抗体記憶素子対のうちの一方の抵抗体記憶素子に対応するトランジスタ対は、対応の抵抗体記憶素子の他方電極と対応のソース線または対応のビット線との間に並列接続され、それらのゲートは対応のワード線グループのうちの１番目のワード線と２番目のワード線にそれぞれ接続され、
    前記抵抗体記憶素子対のうちの他方の抵抗体記憶素子に対応するトランジスタ対は、対応の抵抗体記憶素子の他方電極と対応のソース線または対応のビット線との間に並列接続され、それらのゲートは対応のワード線グループのうちの２番目のワード線と３番目のワード線にそれぞれ接続され、
    さらに、選択された抵抗体記憶素子に対応する２本のワード線とビット線対とソース線とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える、不揮発性半導体記憶装置。
  5. 予め３本ずつグループ化された複数のワード線と、
    前記複数のワード線と交差して設けられた複数のビット線対と、
    各ワード線グループに対応して設けられたソース線対と、
    複数のワード線グループと前記複数のビット線対との各交差部に設けられ、各々が抵抗値の変化によってデータを記憶する抵抗体記憶素子対と、
    各抵抗体記憶素子に対応して設けられた３つのトランジスタとを備え、
    前記３つのトランジスタは、対応のソース線対の間に直列接続され、それらのゲートは対応のワード線グループの３本のワード線にそれぞれ接続され、
    各抵抗体記憶素子対のうちの一方の抵抗体記憶素子の一方電極は対応のビット線対のうちの一方のビット線に接続され、その他方電極は対応の３つのトランジスタのうちの１番目のトランジスタと２番目のトランジスタとの間に接続され、
    各抵抗体記憶素子対のうちの他方の抵抗体記憶素子の一方電極は対応のビット線対のうちの他方のビット線に接続され、その他方電極は対応の３つのトランジスタのうちの２番目のトランジスタと３番目のトランジスタとの間に接続され、
    さらに、選択された抵抗体記憶素子に対応する２本のワード線とビット線対とソース線対とを用いてその抵抗体記憶素子のデータの書込／読出を行なう書込／読出回路を備える、不揮発性半導体記憶装置。
  6. 前記抵抗体記憶素子は磁気抵抗記憶素子である、請求項１から請求項５までのいずれかに記載の不揮発性半導体記憶装置。
  7. 前記磁気抵抗記憶素子はスピン注入素子である、請求項６に記載の不揮発性半導体記憶装置。
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