JP2010225224A - 抵抗変化型メモリ - Google Patents
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Abstract
【解決手段】本発明の例に関わる抵抗変化型メモリは、第1の方向に延在するビット線BL1と、第2の方向に延在するビット線bBL1,bBL2と、ワード線WL1,WL2と、制御端子がワード線WL1に接続され、電流経路の一端が第2のビット線bBL1に接続される選択トランジスタST1と、制御端子がワード線WL2に接続され、電流経路の一端がビット線bBL2に接続され、電流経路の他端が選択トランジスタST1の他端と共有ノードN1をなす選択トランジスタST2と、一端がビット線BL1に接続され、他端が共有ノードN1に接続される抵抗変化型記憶素子10と、を備える。
【選択図】図1
Description
以下、図1乃至図20を参照して、本発明の実施形態に係る抵抗変化型メモリについて、説明する。
図1乃至図4を用いて、本実施形態に係る抵抗変化型メモリ(MRAM)のメモリセルについて、説明する。
第2の選択トランジスタST2のゲートは、ワード線WL2に電気的に接続されている。選択トランジスタST2の電流経路(ソース/ドレイン)の一端は、ビット線(第3のビット線)bBL2に電気的に接続されている。
選択トランジスタST1の電流経路の他端は選択トランジスタST2の電流経路の他端に電気的に接続され、その接続点は共有ノードN1となっている。
ビット線BL1に対してビット線対をなすビット線は、ビット線bBL1とビット線bBL2である。2本のビット線bBL1,bBL2は、Y方向、すなわち、ビット線BL1に交差する方向に延在している。
基板(活性領域)1上には、ゲート絶縁膜20,22を介して、2つのゲート電極21,23がそれぞれ設けられる。2つのゲート電極21,23は、所定の間隔を空けて互いに隣り合う。2つのゲート電極21,23は、Y方向に延在し、2本のワード線WL1,WL2としてそれぞれ用いられる。
選択トランジスタST1及び選択トランジスタST2は、ワード線WL1,WL2(ゲート電極21,23)間の基板1内に設けられたソース/ドレイン領域32,33を共有する。2つの選択トランジスタST1,ST2によって共有されるソース/ドレイン領域32,33は、共有ノードN1となる。
つまり、選択トランジスタST1が有するソース/ドレイン領域30,31は、ビット線bBL1として用いられ、Y方向に延在する。選択トランジスタST2が有するソース/ドレイン領域34,35は、ビット線bBL2として用いられ、Y方向に延在する。
尚、共有ノードN1となるソース/ドレイン領域32,33は、Y方向に延在せず、素子分離絶縁層(図示せず)によって、Y方向において電気的に分離される。
共有ノードN1となるソース/ドレイン領域32,33上に、コンタクト40が設けられる。
そして、本実施形態に係る抵抗変化型メモリに用いられる1つのメモリセルMC1は、1つの抵抗変化型記憶素子(例えば、MTJ素子)10と2つの選択トランジスタST1,ST2とから構成される。
図6乃至図9を用いて、図1乃至図4に示されるメモリセルを用いたメモリセルアレイの回路構成及び構造について、説明する。
図6は、本実施形態に係る抵抗変化型メモリ(MRAM)のメモリセルアレイ100の回路構成を示す等価回路図である。
図7乃至図9を用いて、本実施形態に係る抵抗変化型メモリ(MRAM)のメモリセルアレイの構造について説明する。図7は、MRMAのメモリセルアレイ100の平面図である。図8は、図7のA−A’線に沿った断面図である。図9は、図8のB−B’線に沿った断面図である。尚、図2乃至図4を用いて説明した要素と同じ構成要素については、同一の符号を付し、その説明は必要に応じて行う。
素子分離絶縁層50は、例えばSTI(Shallow trench Isolation)により構成される。素子分離絶縁層50には、例えば、酸化シリコンが用いられる。
格子状のX方向に延在している領域aaxは、上層ビット線BL1,BL2の下方に設けられている。この領域aax内に、MTJ素子101〜106及び選択トランジスタST11〜ST16,ST21〜ST26が設けられている。
図10乃至図12を用いて、本実施形態に係る抵抗変化型メモリ(MRAM)の動作について、説明する。尚、ここでは、図5乃至図9も適宜用いて、MRAMの動作について、説明する。
まず、図5を用いて、スピン注入書き込み方式によるMTJ素子10の書き込み動作について説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
本実施形態においては、1つのメモリセルは2本のワード線に接続されているため、ワード線WL3及びワード線WL4が活性化される。これによって、1つの選択セルMC2を構成している2つの選択トランジスタST12,ST22がオンする。
非選択セルMC1,MC3〜MC6に接続された残りのワード線(非選択ワード線とよぶ)WL1,WL2、WL5,WL6は、“L”レベルの状態に維持される。
以下、図11及び図12を用いて、本実施形態に係るMRAMの読み出し動作について、説明する。
図11に示される読み出し動作では、選択セルMC2内の2つの選択トランジスタST12,ST22のうち、ワード線WL3に接続された選択トランジスタST22はオンされ、ワード線WL4に接続された選択トランジスタST12はオフされている。よって、読み出し電流をMTJ素子102に供給するのに寄与するトランジスタは、選択トランジスタST22のみである。それゆえ、選択セルMC2内のMTJ素子102に供給される読み出し電流の大きさを制限でき、読み出し電流の電流値は書き込み電流(磁化反転電流)よりも十分に小さくなる。
よって、供給された読み出し電流によって、MTJ素子102にデータが書き込まれるのを防止できる。
(4) 実施例
図13乃至図15を用いて、本発明の実施形態に係る抵抗変化型メモリ(MRAM)のより具体的な実施例について、説明する。図13は、本適用例に係るメモリセルアレイの平面構造を示している。また、図14の(a)は、図13のC−C’線に沿う断面を示し、図14の(b)は図13のD−D’線に沿う断面図を示している。尚、図13のA−A’線に沿う断面は、図8に示される図と実質的に同じであるので、ここでの説明は省略する。
そして、引き出し配線M1は、コンタクト47を経由して、1つのメモリセルブロックMB内の下層ビット線bBL1〜bBL4のそれぞれに、共通に電気的に接続される。コンタクト47は、下層ビット線bBL1〜bBL4のY方向に突起した部分に配置される。
また、引き出し配線M1は、上層ビット線BL1〜BL4と同じ材料(例えば、金属)が用いられ、且つ、上記のように、下層ビット線bBL1〜bBL4として機能するソース/ドレイン領域(シリサイド層/不純物拡散層)のY方向の長さは短くされているので、下層ビット線bBL1〜bBL4の抵抗値及び寄生容量を低減できる。
図13及び図14に示される構成において、1つの引き出し配線M1が、メモリセルブロックMB内の複数の下層ビット線bBL1〜bBL4に共通に接続されているため、書き込み又は読み出し動作時、下層ビット線bBL1〜bBL4の電位の制御は、すべて同じ電位が供給される。
また、この場合においても、X方向に隣接するメモリセル間の電気的な分離は、選択トランジスタのカットオフによって、実現できる。よって、選択セルMC2のX方向に隣接するメモリセルに迂回電流は流れない。
また、選択セルに対する読み出し動作においても書き込み動作と同様に、非選択上層ビット線が選択下層ビット線と同じ電位に設定することによって、選択セルと同じ下層ビット線に接続された非選択セルに対して、迂回電流が流れることはない。
本発明の実施形態に係る抵抗変化型メモリ、例えば、MRAMにおいて、図1乃至図9を用いて説明したように、対をなす複数のビット線BL1,bBL1,bBL2は、交差する方向に延在する。本実施形態において、ビット線対は、3本のビット線BL1,bBL1,bBL2から構成され、異なる配線レベルに形成される。1本のビット線(上層ビット線)BL1は、第1の方向(Y方向)に延在し、基板1上方に設けられる。2本のビット線(下層ビット線)bBL1,bBL2は、第2の方向(X方向)に延在し、基板1内に設けられる。本実施形態では、1本の上層ビット線BL1に対して、2本の下層ビット線bBL1,bBL2が、対をなしている。
また、上記のメモリセルを用いてメモリセルアレイを構成する場合、隣接するメモリセル間の電気的な分離は、絶縁層を埋め込んだ素子分離領域を用いずに、メモリセルに含まれる選択トランジスタのカットオフ、或いは、隣接するメモリセル間で共有される下層ビット線(選択トランジスタのソース/ドレイン領域)の電位の制御によって、実現される。
これによって、図10を用いて説明した書き込み動作のように、2つの選択トランジスタST1,ST2の駆動力が確保され、MTJ素子10に対する書き込み電流の供給に、2つの選択トランジスタが寄与する。これによって、1Tr+1MTJ型のメモリセルに比較して、書き込み電流の電流量を大きくでき、MTJ素子の磁化配列を変化させるのに十分な大きさの書き込み電流を、MTJ素子に供給できる。よって、書き込み電流の大きさが不足して、MTJ素子にデータが書き込まれないのを防止でき、正常にデータを書き込むことができる。
また、図11及び図12に示されるように、読み出し動作時においては、一方の選択トランジスタをオフにしておく、或いは、2つの選択トランジスタを低いゲート電位で駆動させることで、読み出し電流を小さくできる。よって、大きな読み出し電流がMTJ素子に供給されることはなく、読み出しディスターブを低減できる。
しかし、本実施形態のメモリは、2つの選択トランジスタの駆動力が、電流の供給に寄与する。また、図13及び図14に示したように、本実施形態のメモリは、例えば、所定の本数(例えば、4本)の上層ビット線にそれぞれ接続された複数のメモリセルを1つの単位(メモリセルブロック)として設定し、下層ビット線を共有する上層ビット線の本数及び下層ビット線の配線長を制限する。これによって、ビット線の充電に要する時間を削減し、対をなす複数のビット線が交差する方向に延在する構成を有するメモリセルアレイであっても、メモリの高速動作を実現できる。
図16乃至図18を参照して、本発明の実施形態に係る抵抗変化型メモリ(MRAM)の変形例について、説明する。尚、上述と同じ構成要素について、同じ符号を付し、重複する説明は、必要に応じて行う。
図16は、本変形例に係るメモリセルアレイの平面構造を示している。また、図17は、図16のE−E’線に沿う断面を示し、図18は、図16のF−F’線に沿う断面図を示している。
その代わりに、基板1表面領域を、ストライプ状の半導体領域AALとストライプ状の素子分離領域STILとによって構成できるので、基板1表面の加工が容易になる。
また、図7に示すように、素子分離領域STIの平面形状が四角形状である場合、露光やエッチングの条件に依存して、四角形の角が欠けた形状、或いは、四角形の角が丸くなった形状になることがある。これに起因して、ソース/ドレイン領域(下層ビット線)の形状の歪みや、ゲート長方向(X方向)の端部における電界の歪みが生じ、メモリセルの動作特性が劣化する。また、素子分離領域の形状の欠陥は不均一に生じるので、メモリセルアレイ100内に設けられた複数のメモリセル間に、特性のばらつきが生じる。
上述のように、本発明の抵抗変化型メモリとしては、MRAM以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ReRAM及びPRAMについて説明する。
図19は、ReRAMに用いられる抵抗変化型記憶素子10の構成を示す概略図である。抵抗変化型記憶素子10は、下部電極11、上部電極15、及びこれらに挟まれた記録層80を備えている。
セット電圧Vsetは下部電極11に対して上部電極15に正の電圧を印加する正バイアス、リセット電圧Vresetは下部電極11に対して上部電極15に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“0”データ及び“1”データに対応させることで、抵抗変化型記憶素子10が1ビットデータを記憶することができる。
図20は、PCRAMに用いられる抵抗変化型記憶素子10の構成を示す概略図である。抵抗変化型記憶素子10は、下部電極11、ヒーター層81、記録層82、上部電極15が順に積層されて構成されている。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
Claims (5)
- 第1の方向に延在する第1のビット線と、
前記第1の方向と交差する第2の方向に延在する第2及び第3のビット線と、
前記第2の方向に延在する第1及び第2のワード線と、
制御端子が前記第1のワード線に接続され、電流経路の一端が前記第2のビット線に接続される第1の選択トランジスタと、
制御端子が前記第2のワード線に接続され、電流経路の一端が前記第3のビット線に接続され、電流経路の他端が前記第1の選択トランジスタの他端と共有ノードをなす第2の選択トランジスタと、
一端が前記第1のビット線に接続され、他端が前記共有ノードに接続され、且つ、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、
を具備することを特徴とする抵抗変化型メモリ。 - 第1の方向に延在する第1のビット線と、
基板内に設けられ、前記第1の方向に交差する第2の方向に延在し、第2のビット線として機能する第1のソース/ドレイン領域と、基板内に設けられる第2のソース/ドレイン領域と、ゲート絶縁膜を介して前記第1及び第2のソース/ドレイン領域間の前記基板上に設けられる第1のゲート電極とを有する第1の選択トランジスタと、
前記第1の選択トランジスタと共有する前記第2のソース/ドレイン領域と、前記基板内に設けられ、前記第2の方向に延在し、第3のビット線として機能する第3のソース/ドレイン領域と、ゲート絶縁膜を介して前記第2及び第3のソース/ドレイン領域間の前記基板上に設けられる第2のゲート電極とを有する第2の選択トランジスタと、
前記第1のビット線の下方に配置され、前記第1のビット線に接続された一端と、前記第2のソース/ドレイン領域に接続された他端とを有し、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、
を具備することを特徴とする抵抗変化型メモリ。 - 書き込み動作において、
前記抵抗変化型記憶素子が書き込みの対象となった場合に、前記第1及び第2の選択トランジスタがオンされ、前記第1のビット線が、前記第2及び第3のビット線と異なる電位にされ、
前記抵抗変化型記憶素子が書き込みの対象とならない場合、前記第2及び第3のビット線のうち少なくとも一方の電位が、前記第1のビット線と同じ電位にされる、
ことを特徴とする請求項1又は2に記載の抵抗変化型メモリ。 - 読み出し動作において、
前記抵抗変化型記憶素子が読み出しの対象となった場合に、前記第1の選択トランジスタはオンされ、前記第2の選択トランジスタはオフされ、前記第1のビット線が、前記第2及び第3のビット線と異なる電位にされ、
前記抵抗変化型記憶素子が読み出しの対象とならない場合、前記第2及び第3のビット線のうち少なくとも一方の電位が、前記第1のビット線と同じ電位にされる、
ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。 - 読み出し動作において、
前記抵抗変化型記憶素子が読み出しの対象となった場合に、前記第1のビット線に第1の電位を供給し、前記第2及び第3のビット線に前記第1の電位と異なる第2の電位を供給し、前記第1及び第2のワード線に、前記第1の電位と前記第2の電位との中間の第3の電位を供給して、前記第3の電位を用いて、前記第1及び第2の選択トランジスタを駆動し、
前記抵抗変化型記憶素子が読み出しの対象とならない場合、前記第2及び第3のビット線のうち少なくとも一方の電位が、前記第1のビット線と同じ電位にされる、
ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100530A (ja) * | 2009-10-30 | 2011-05-19 | Honeywell Internatl Inc | 回転−トルク転送磁気リード・アクセス・メモリのための選択デバイス |
WO2016043338A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | 不揮発性メモリ |
US11049538B2 (en) | 2019-01-17 | 2021-06-29 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
WO2021188134A1 (en) * | 2020-03-20 | 2021-09-23 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1677371A1 (en) | 2004-12-30 | 2006-07-05 | STMicroelectronics S.r.l. | Dual resistance heater for phase change devices and manufacturing method thereof |
JP4940260B2 (ja) * | 2009-03-18 | 2012-05-30 | 株式会社東芝 | 抵抗変化型メモリ装置 |
JP2012015458A (ja) | 2010-07-05 | 2012-01-19 | Toshiba Corp | 抵抗変化型半導体メモリ |
CN102290103A (zh) * | 2011-04-27 | 2011-12-21 | 上海新储集成电路有限公司 | 可达到无穷次疲劳的相变存储器 |
US9384810B2 (en) * | 2012-08-10 | 2016-07-05 | Qulacomm Incorporated | Monolithic multi-channel adaptable STT-MRAM |
US9735382B2 (en) * | 2012-11-08 | 2017-08-15 | Palo Alto Research Center Incorporated | Circuit layout for thin film transistors in series or parallel |
US8981446B2 (en) * | 2013-03-22 | 2015-03-17 | Takashi Nakazawa | Magnetic memory and manufacturing method thereof |
JP2014203931A (ja) * | 2013-04-03 | 2014-10-27 | 株式会社東芝 | 磁気メモリ、スピン素子およびスピンmosトランジスタ |
US9190452B2 (en) * | 2013-04-25 | 2015-11-17 | Keisuke Nakatsuka | Semiconductor memory device |
US9230629B2 (en) | 2013-09-06 | 2016-01-05 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2015079869A (ja) | 2013-10-17 | 2015-04-23 | ソニー株式会社 | メモリ装置、アクセス方法 |
FR3024272B1 (fr) | 2014-07-25 | 2017-12-08 | Commissariat Energie Atomique | Memoire non volatile a resistance programmable |
US9734881B2 (en) * | 2015-02-02 | 2017-08-15 | Globalfoundries Singapore Pte. Ltd. | High sensing margin magnetic resistive memory device in which a memory cell read and write select transistors to provide different read and write paths |
EP3282449B1 (en) * | 2015-06-02 | 2019-08-07 | Huawei Technologies Co. Ltd. | Signal processing circuit |
US9520173B1 (en) * | 2016-02-29 | 2016-12-13 | Freescale Semiconductor, Inc. | Magnetic random access memory (MRAM) and method of operation |
KR102379706B1 (ko) * | 2017-10-25 | 2022-03-28 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
US10319440B1 (en) * | 2018-03-27 | 2019-06-11 | International Business Machines Corporation | Void control of confined phase change memory |
US10825514B2 (en) | 2018-04-20 | 2020-11-03 | International Business Machines Corporation | Bipolar switching operation of confined phase change memory for a multi-level cell memory |
US11107979B2 (en) * | 2018-12-28 | 2021-08-31 | Spin Memory, Inc. | Patterned silicide structures and methods of manufacture |
US10788547B2 (en) * | 2019-01-17 | 2020-09-29 | Sandisk Technologies Llc | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
WO2021253716A1 (zh) * | 2020-06-19 | 2021-12-23 | 长鑫存储技术有限公司 | 存储单元及其数据读写方法、存储阵列 |
CN112634959A (zh) * | 2020-11-30 | 2021-04-09 | 光华临港工程应用技术研发(上海)有限公司 | 深层神经网络权重存储器件及其制备方法、电子装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213639A (ja) * | 2006-02-07 | 2007-08-23 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2008123641A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091703A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
JP2008130995A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 半導体記憶装置 |
JP5091495B2 (ja) * | 2007-01-31 | 2012-12-05 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
-
2009
- 2009-03-23 JP JP2009070583A patent/JP4846817B2/ja not_active Expired - Fee Related
-
2010
- 2010-03-17 US US12/726,203 patent/US20100238711A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213639A (ja) * | 2006-02-07 | 2007-08-23 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2008123641A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100530A (ja) * | 2009-10-30 | 2011-05-19 | Honeywell Internatl Inc | 回転−トルク転送磁気リード・アクセス・メモリのための選択デバイス |
WO2016043338A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | 不揮発性メモリ |
JP2016062634A (ja) * | 2014-09-19 | 2016-04-25 | 株式会社東芝 | 不揮発性メモリ |
US9805780B2 (en) | 2014-09-19 | 2017-10-31 | Kabushiki Kaisha Toshiba | Nonvolatile memory with magnetoresistive element and transistor |
US11049538B2 (en) | 2019-01-17 | 2021-06-29 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
WO2021188134A1 (en) * | 2020-03-20 | 2021-09-23 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
Also Published As
Publication number | Publication date |
---|---|
US20100238711A1 (en) | 2010-09-23 |
JP4846817B2 (ja) | 2011-12-28 |
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