JP2008091703A - 半導体記憶装置 - Google Patents

Abstract

【課題】より微細化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１の方向に延在するビット線と、第１の方向に延在するソース線と、半導体基板２１に設けられ、かつ第１の方向に延在する活性領域ＡＡと、活性領域ＡＡに設けられ、かつソース領域２５を共有する第１および第２の選択トランジスタ１２と、一端が第１の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端がビット線に電気的に接続された第１の記憶素子１１と、一端が第２の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端がビット線に電気的に接続された第２の記憶素子１１とを含む。ソース線は、ビット線に隣接する第１および第２の配線部分４１、４２と、第１の配線部分４１と第２の配線部分４２とを接続し、かつソース領域に電気的に接続された第３の配線部分４３とを含む。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特に情報を記録する記録層として抵抗値の変化する記録層を含むメモリセルを備えた半導体記憶装置に関する。

近年、新しい原理に基づいて情報を記録する固体メモリが多数提案されているが、中でも、固体磁気メモリとして、トンネル磁気抵抗（ＴＭＲ:Tunneling Magnetoresistive）効果を利用する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）が脚光を浴びている。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子の磁化状態によりデータを記憶する点に特徴を有する。

従来型の配線電流による磁場でデータの書き込みを行うＭＲＡＭにおいては、ＭＴＪ素子サイズを縮小すると保持力が大きくなるために、書き込みに必要な電流が大きくなる傾向がある。上述した従来型ＭＲＡＭでは、大容量化に向けたセルサイズの微細化と低電流化の両立は不可能である。

このような課題を克服する書き込み方式としてスピン角運動量移動（ＳＭＴ：Spin Momentum Transfer）書き込み方式を用いたスピン注入型ＭＲＡＭが提案されている。スピン注入型ＭＲＡＭでは、データの書き込みは、ＭＴＪ素子を膜面垂直方向に流れる電流で行い、この電流の向きでフリー層のスピンの向きを変える。また、１つのメモリセルは、１つのＭＴＪ素子と１つの選択トランジスタとから構成されている。例えば、この選択トランジスタは、セル面積縮小のために、ソース領域を隣接セルと共有している。

しかしながら、スピン注入型ＭＲＡＭにおいて、２つの選択トランジスタでソース領域を共有する場合、そのソース電位を配線で供給するには（１）選択トランジスタのゲート電極に平行にソース電位配線をレイアウトするか、（２）選択トランジスタのゲート電極に垂直にソース電位配線をレイアウトするかの２通りがある。（２）の場合、選択トランジスタのゲート電極に垂直に配置されている活性領域では、ソース電位配線から選択トランジスタのソース領域に直接コンタクトを形成できないという問題がある。

この種の関連技術として、ＭＲＡＭセルを２つのワード線毎に１つの書き込みワード線を必要とし、２つのビット線毎に１つのグランド線だけを必要とするよう配置して、配線数を減少させる技術が開示されている（特許文献１参照）。
特開２００５−１９１５２３号公報

本発明は、より微細化が可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板の上方に設けられ、かつ第１の方向に延在するビット線と、前記半導体基板の上方に設けられ、かつ前記第１の方向に延在するソース線と、前記半導体基板に設けられ、かつ前記第１の方向に延在する活性領域と、前記活性領域に設けられ、かつソース領域を共有する第１および第２の選択トランジスタと、一端が前記第１の選択トランジスタのドレイン領域に電気的に接続され、他端が前記ビット線に電気的に接続された第１の記憶素子と、一端が前記第２の選択トランジスタのドレイン領域に電気的に接続され、他端が前記ビット線に電気的に接続された第２の記憶素子とを具備する。前記ソース線は、前記ビット線に対して前記第１の方向に直交する第２の方向に隣接する第１および第２の配線部分と、前記第１の配線部分と前記第２の配線部分とを接続し、かつ前記ソース領域に電気的に接続された第３の配線部分とを含む。

本発明の第２の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、かつ第１の方向に延在する活性領域と、前記活性領域に設けられ、かつソース領域を共有する第１および第２の選択トランジスタと、一端が前記第１の選択トランジスタのドレイン領域に電気的に接続された第１の記憶素子と、一端が前記第２の選択トランジスタのドレイン領域に電気的に接続された第２の記憶素子と、前記半導体基板の上方に設けられ、かつ前記第１および第２の記憶素子の他端にそれぞれ電気的に接続され、かつ前記第１の方向に対して斜め方向に延在する第１および第２のビット線と、前記半導体基板の上方に設けられ、かつ前記ソース領域に電気的に接続され、かつ前記斜め方向に延在するソース線とを具備する。

本発明によれば、より微細化が可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿った半導体記憶装置の断面図である。なお、図２では、構成の理解を容易にするために、基板と配線層との間に設けられた層間絶縁層の図示（ハッチング）を省略している。

本実施形態では、情報を記憶する記憶素子１１としてＭＴＪ素子１１を用いている。すなわち、図１に示した半導体記憶装置は、ＭＲＡＭにより構成される。

図２において、Ｐ型導電性の基板２１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板２１としては、例えばシリコン（Ｓｉ）が用いられる。半導体基板２１は、表面領域に素子分離絶縁層２２を具備し、素子分離絶縁層２２が形成されていない半導体基板２１の表面領域が素子を形成する複数の活性領域ＡＡとなっている。素子分離絶縁層２２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ２２としては、例えばシリコン酸化膜が用いられる。

各々の活性領域ＡＡは、Ｘ方向に延在するように、半導体基板２１内に設けられている。各々の活性領域ＡＡには、２つの選択トランジスタ１２が設けられている。具体的には、活性領域ＡＡ内には、ソース領域２５およびドレイン領域２６が設けられている。ソース領域２５およびドレイン領域２６はそれぞれ、活性領域ＡＡに高濃度のＮ^＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたＮ^＋型拡散領域により構成される。

ソース領域２５およびドレイン領域２６間で活性領域ＡＡ上（すなわち、チャネル領域上）には、Ｙ方向に延在するように、ゲート絶縁膜２４を介してゲート電極２３が設けられている。このゲート電極２３は、図１に示したワード線ＷＬに対応する。ゲート絶縁膜２４としては、例えばシリコン酸化膜が用いられる。ゲート電極２３としては、例えば多結晶シリコンが用いられる。

ドレイン領域２６上には、コンタクト層２７を介してＭＴＪ素子１１が設けられている。ＭＴＪ素子１１の平面形状については特に限定されない。例えば、四角形であってもよいし、円形、楕円形などであってもよい。本実施形態では、四角形を一例として示している。ＭＴＪ素子１１上には、コンタクト層２８を介してＸ方向に延在するビット線ＢＬが設けられている。ソース領域２５上には、コンタクト層２９を介してＸ方向に延在するソース線ＳＬが設けられている。

同一の活性領域ＡＡに設けられた２つの選択トランジスタ１２は、ソース領域２５を共有している。そして、これら２つの選択トランジスタ１２はそれぞれ、ソース領域２５を介して共通のソース線ＳＬに接続されている。例えば、図２に示すように、２つの選択トランジスタ１２−１、１２−２は、ソース領域２５を共有している。そして、選択トランジスタ１２−１には、コンタクト層２７を介してＭＴＪ素子１１−１が接続されている。選択トランジスタ１２−２には、コンタクト層２７を介してＭＴＪ素子１１−２が接続されている。２つのＭＴＪ素子１１−１、１１−２はそれぞれ、コンタクト層２８を介して、同一のビット線ＢＬｉ＋１に接続されている。

また、ソース線ＳＬは、第１メタル配線層（Ｍ１）に設けられている。ビット線ＢＬは、第１メタル配線層（Ｍ１）の上に層間絶縁層を介して設けられた第２メタル配線層（Ｍ２）に設けられている。

図３は、図１に示したＭＲＡＭの回路図である。ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施形態では、ビット線ＢＬｉ〜ＢＬｉ＋２）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬｉ〜ＷＬｉ＋３）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。複数のソース線ＳＬは、電気的に接続されている。

ビット線ＢＬとワード線ＷＬとの交差する領域には、メモリセルＭＣが配置されている。１つのメモリセルＭＣは、１つのＭＴＪ素子１１および１つの選択トランジスタ１２から構成されている。ＭＴＪ素子１１の一方の端子は、ビット線ＢＬに接続されている。ＭＴＪ素子１１の他方の端子は、選択トランジスタ１２のドレイン端子に接続されている。選択トランジスタ１２のソース端子は、ソース線ＳＬに接続されている。選択トランジスタ１２のゲート端子は、ワード線ＷＬに接続されている。そして、図３に示した回路図において、Ｘ方向に隣接する複数のメモリセルＭＣは、同一のビットＢＬおよび同一のソース線ＳＬに接続されている。

メモリセルＭＣの選択は、ワード線ＷＬおよびビット線ＢＬにより行なわれる。また、メモリセルＭＣへの情報の書き込み、およびメモリセルＭＣからの情報の読み出しは、電源回路（図示せず）によりビット線ＢＬおよびソース線ＳＬに所定電圧を印加することで行なわれる。

次に、ＭＴＪ素子１１の構成の一例について説明する。図４は、ＭＴＪ素子１１の構成を示す断面図である。図４において、磁性層中に描かれた矢印は、磁化方向を示している。

ＭＴＪ素子１１は、固定層（ピン層）３２および記録層（フリー層）３４と、これらピン層３２およびフリー層３４の間に挟まれた非磁性層３３とで構成された積層構造を有している。この積層構造の底面および上面にはそれぞれ、下部電極３１および上部電極３５が設けられている。下部電極３１および上部電極３５としては、例えばタンタル（Ｔａ）が用いられる。

ピン層３２は、強磁性体からなり、磁化（或いはスピン）の方向が固定されている。フリー層３４は、強磁性体からなり、磁化の方向が変化（反転）する。このＭＴＪ素子１１は、膜面（或いは積層面）に垂直な方向に双方向に通電されることにより、フリー層３４の磁化の方向を反転させ、情報の記録を行う磁気抵抗効果型素子である。すなわち、双方向の電流通電により、ピン層３２からフリー層３４へピン層３２のスピンの角運動量が移動され、スピン角運動量の保存則に従い、スピン角運動量がフリー層３４のスピンに移動されることで、フリー層３４の磁化の方向が反転する、いわゆる、スピン注入書込み方式に用いられる磁気抵抗効果型素子である。

ピン層３２の膜厚は、磁化方向を固定するために、フリー層３４の膜厚より厚くなっている。或いは、強磁性層に反強磁性層を付加することで、交換結合により磁化方向を固定してもよい。これにより、ピン層３２は、電流が流れても磁化はほとんど影響を受けない。

強磁性層としては、Ｆｅ、Ｃｏ、及びＮｉ等の金属或いはそれらの合金を用いることができる。反強磁性層としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、或いはＦｅ_２Ｏ_３等を用いることができる。非磁性層３３は、金属であってもよいし、絶縁体であってもよい。ＭＴＪ素子１１は、非磁性層３３が絶縁体の場合はＴＭＲ（Tunneling Magnetoresistive）効果、金属の場合はＧＭＲ（Giant Magnetoresistive）効果を有することになる。非磁性層３３は、絶縁体としては、ＭｇＯ、ＡｌＯ（例えばＡｌ_２Ｏ_３）等が用いられ、金属の場合は、Ｃｕ、Ｐｔ等が用いられる。

このように構成されたＭＴＪ素子１１において、データの書き込みは、以下のように行われる。先ず、ＭＴＪ素子１１は、膜面（或いは積層面）に垂直な方向において、双方向に電流通電される。

ピン層３２側から電子（すなわち、ピン層３２からフリー層３４へ向かう電子）を供給した場合、ピン層３２の容易磁化方向と同じ方向にスピン偏極された電子がフリー層３４に注入される。この場合、フリー層３４の磁化の方向は、ピン層３２の容易磁化方向と同じ方向に揃えられる。これにより、ピン層３２とフリー層３４との磁化の方向が平行配列となる。この平行配列のときはＭＴＪ素子１１の抵抗値は最も小さくなり、この場合をデータ“０”と規定する。

一方、フリー層３４側から電子（すなわち、フリー層３４からピン層３２へ向かう電子）を供給した場合、ピン層３２により反射されることでピン層３２の容易磁化方向と反対方向にスピン偏極された電子がフリー層３４に注入される。この場合、フリー層３４の磁化の方向は、ピン層３２の容易磁化方向と反対方向に揃えられる。これにより、ピン層３２とフリー層３４との磁化の方向が反平行配列となる。この反平行配列のときはＭＴＪ素子１１の抵抗値は最も大きくなり、この場合をデータ“１”と規定する。なお、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆平行（平行でかつ向きが反対）であることを意味する。

データの読み出しは、ＭＴＪ素子１１に読み出し電流を供給することで行われる。この読み出し電流は、書き込み電流よりも小さい値に設定される。前述したように、ＭＴＪ素子１１は、磁気抵抗効果により、ピン層３２とフリー層３４との磁化の方向が平行配列か反平行配列かで異なる抵抗値を有する。この抵抗値の変化を読み出し電流に基づいて検出する。

ところで、図１に示すように、各ソース線ＳＬは、平面形状が波形である。具体的には、ソース線ＳＬは、第１の配線部分４１、第２の配線部分４２、および第３の配線部分４３を含んで構成されている。第１および第２の配線部分４１、４２はそれぞれ、Ｘ方向に延在し、かつ、平面図において（すなわち、上からの投影図において）、ビット線ＢＬに対してＹ方向に所定間隔を空けて隣接している。また、第１および第２の配線部分４１、４２はそれぞれ、ビット線ＢＬに対して同じ側に隣接している。

第３の配線部分４３は、第１の配線部分４１と第２の配線部分４２との間に設けられ、これらを電気的に接続する。また、第３の配線部分４３は、Ｖ字形である。第３の配線部分４３の先端部分（Ｖ字形の先端部分）は、選択トランジスタ１２のソース領域２５上方に配置される。そして、この先端部分は、コンタクト層２９を介して直接ソース領域２５に接続されている。

なお、第１の配線部分４１の他端は、他の第３の配線部分に接続される。同様に、第２の配線部分４２の他端は、他の第３の配線部分に接続される。すなわち、直線状の配線部分とＶ字形の配線部分とが順に繰り返されて、１本のソース線ＳＬが構成される。

Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。なお、並進対称とは、１つの活性領域ＡＡを同一方向に一定間隔で並行移動したときに、当該活性領域ＡＡと他の活性領域ＡＡとが重なることをいう。また、Ｙ方向に隣接する複数のソース線ＳＬも、互いに並進対称である。

このように構成されたＭＲＡＭでは、面積を縮小することが可能となる。特に、Ｙ方向の面積縮小が可能である。具体的には、リソグラフィやエッチング技術等によって決まる最小加工寸法をＦ（Minimum Feature Size）とすると、メモリセルＭＣのＸ方向の長さは３Ｆ、Ｙ方向の長さは２Ｆとなる。したがって、メモリセルＭＣのサイズは、６Ｆ^２となる。

また、ソース線ＳＬを波形にしたことにより、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。これにより、ソース領域２５にソース線ＳＬを接続するために使用される引き出し配線が不要となる。この結果、製造コストを低減することが可能となる。

なお、本実施形態では、記憶素子１１としてＭＴＪ素子１１を用いる場合を例に説明したが、他の種類の記憶素子１１、例えば相変化素子１１を用いることも可能である。すなわち、半導体記憶装置として相変化ランダムアクセスメモリ（ＰＲＡＭ：Phase change ＲＡＭ）を用いることも可能である。

相変化素子１１は、記録層としての相変化膜３６を有している。図５は、相変化素子１１の構成を示す断面図である。相変化膜３６は、下部電極３１と上部電極３５との間に配置されている。

相変化膜３６は、上部電極３５から下部電極３１へ向かって電流を流すことで発生する熱により結晶状態から非晶質状態へ、或いは非晶質状態から結晶状態へ相変化する。相変化膜３６は、結晶状態の場合は抵抗値が低くなり（低抵抗状態）、非晶質状態の場合は抵抗値が高くなる（高抵抗状態）。

相変化膜３６の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。

次に、相変化素子１１と選択トランジスタ１２とから構成されたメモリセルＭＣへの情報の書き込み動作について説明する。まず、相変化膜３６にパルス状の電流を印加する。相変化膜３６は、この電流パルスにより加熱される。この電流パルスの電流値は、相変化膜３６の温度が結晶化温度閾値ＴＨ以上になるように設定される。なお、結晶化温度閾値ＴＨとは、結晶状態から非晶質状態に変化するときの温度である。電流パルス印加により加熱された相変化膜３６の温度は、電流パルス印加後に急速に下がる。このとき、相変化膜３６は、非晶質状態（高抵抗状態）となる。

一方、相変化膜３６にパルス状の電流に続いて、電流値を下げた低電流を印加する。この場合には、電流パルス印加により加熱された相変化膜３６の温度は低下するものの、低電流印加により温度は緩やかに低下する。このとき、相変化膜３６は、結晶状態（低抵抗状態）となる。

すなわち、電流により加熱された相変化膜３６は、結晶化温度閾値ＴＨ以上に加熱され、印加電流パルスの立ち下がりの条件により、結晶化温度閾値ＴＨ付近での温度降下が小さい場合には結晶化状態（低抵抗状態）になり、結晶化温度閾値ＴＨ付近で温度降下が大きい場合には非晶質状態（高抵抗状態）を維持する。

そして、相変化膜３６が非晶質状態（高抵抗状態）の場合を“０”データ、結晶状態（低抵抗状態）の場合を“１”データと規定することで、メモリセルＭＣに２進情報を書き込むことができる。なお、相変化膜３６に供給する電流は、ビット線ＢＬおよびソース線ＳＬを制御することにより設定される。情報の読み出しは、前述したＭＴＪ素子の場合と同じである。

このように、本実施形態は、記憶素子１１として相変化素子１１を用いたＰＲＡＭに適用することも可能である。

（第２の実施形態）
第２の実施形態は、ソース線ＳＬの他の構成例について示している。すなわち、ソース線の形状を上記第１の実施形態で示したソース線ＳＬと異なる形状にして、ＭＲＡＭの面積を縮小するようにしている。

図６は、本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図である。図７は、図６に示したＶＩＩ−ＶＩＩ線に沿ったＭＲＡＭの断面図である。なお、図７では、構成の理解を容易にするために、基板と配線層との間に設けられた層間絶縁層の図示（ハッチング）を省略している。なお、本実施形態のＭＲＡＭの回路図は、上記第１の実施形態で示した回路図と同じである。

図６に示すように、各ソース線ＳＬは、Ｘ方向に延在し、平面形状が波形である。具体的には、ソース線ＳＬは、第１の配線部分４１、第２の配線部分４２、および第３の配線部分４３を含んで構成されている。第１および第２の配線部分４１、４２はそれぞれ、Ｘ方向に延在し、かつ、平面図において（すなわち、上からの投影図において）、ビット線ＢＬに対してＹ方向に所定間隔を空けて隣接している。さらに、第１の配線部分４１と第２の配線部分４２とは、ビット線ＢＬを挟むように配置されている。換言すると、第１の配線部分４１と第２の配線部分４２とは、ビット線ＢＬに対して互いに反対側に配置されている。

第３の配線部分４３は、第１の配線部分４１と第２の配線部分４２との間に設けられ、これらを電気的に接続する。また、第３の配線部分４３は、Ｘ方向に対して斜め方向に延在している。第３の配線部分４３の中間部は、選択トランジスタ１２のソース領域２５上方に配置される。この中間部は、コンタクト層２９を介して直接ソース領域２５に接続されている。そして、直線状の配線部分と斜め方向に延在した配線部分とが繰り返されて、１本のソース線ＳＬが構成されている。

Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。Ｙ方向に隣接する複数のソース線ＳＬも、互いに並進対称である。また、ソース線ＳＬは、第１メタル配線層（Ｍ１）に設けられている。ビット線ＢＬは、第１メタル配線層（Ｍ１）上に層間絶縁層を介して設けられた第２メタル配線層（Ｍ２）に設けられている。

このようにしてＭＲＡＭを構成した場合でも、上記第１の実施形態と同様の効果を得ることができる。本実施形態では、メモリセルＭＣのＸ方向の長さは３Ｆ、Ｙ方向の長さは２Ｆとなる。したがって、メモリセルＭＣのサイズは、６Ｆ^２となる。

なお、第２の実施形態は、上記第１の実施形態と同様に、記憶素子１１として相変化素子１１を用いたＰＲＡＭに適用することも可能である。

（第３の実施形態）
第３の実施形態は、ソース線ＳＬおよびビット線ＢＬを活性領域ＡＡの延在方向（あるいは、ワード線ＷＬの延在方向）に対して斜め方向に延在するように配置することで、ＭＲＡＭの面積を縮小するようにしている。

図８は、本発明の第３の実施形態に係るＭＲＡＭの構成を示す平面図である。図９は、図８に示したＩＸ−ＩＸ線に沿ったＭＲＡＭの断面図である。なお、図９では、構成の理解を容易にするために、基板と配線層との間に設けられた層間絶縁層の図示（ハッチング）を省略している。

半導体基板２１には、複数の活性領域ＡＡが設けられている。各々の活性領域ＡＡは、Ｘ方向に延在している。活性領域ＡＡには、２つの選択トランジスタ１２が設けられている。同一の活性領域ＡＡに設けられた２つの選択トランジスタ１２は、ソース領域２５を共有している。そして、これら２つの選択トランジスタ１２はそれぞれ、ソース領域２５を介して共通のソース線ＳＬに接続されている。

例えば、図９に示すように、２つの選択トランジスタ１２−１、１２−２は、ソース領域２５を共有している。選択トランジスタ１２−１には、コンタクト層２７を介してＭＴＪ素子１１−１が接続されている。ＭＴＪ素子１１−１は、コンタクト層２８を介して、ビット線ＢＬｉ＋２に接続されている。

選択トランジスタ１２−２には、コンタクト層２７を介してＭＴＪ素子１１−２が接続されている。ＭＴＪ素子１１−２は、コンタクト層２８を介して、ビット線ＢＬｉ＋３に接続されている。

複数のワード線ＷＬに対応する複数のゲート電極２３は、Ｙ方向に延在するように、半導体基板２１上にゲート絶縁膜２４を介して設けられている。複数のゲート電極２３は、等間隔で配置されている。

ところで、ビット線ＢＬおよびソース線ＳＬは、Ｘ方向あるいはＹ方向に対して斜め方向に延在している。１本のソース線ＳＬは、２本のビット線ＢＬの間に配置されている。また、ソース線ＳＬは、第１メタル配線層（Ｍ１）に設けられている。ビット線ＢＬは、第１メタル配線層（Ｍ１）上に層間絶縁層を介して設けられた第２メタル配線層（Ｍ２）に設けられている。

同一のビット線ＢＬおよび同一のソース線ＳＬに接続された複数のメモリセルＭＣに対応する複数の活性領域ＡＡは、ビット線ＢＬおよびソース線ＳＬの延在方向と同じ斜め方向に隣接するように配置されている。すなわち、上記斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。

換言すると、第１の活性領域ＡＡと、この第１の活性領域ＡＡに対して斜め方向に隣接する第２の活性領域ＡＡとは、Ｙ方向に所定間隔を空けて配置されている。さらに、第１の活性領域ＡＡは、この第１の活性領域ＡＡに対して斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線ＷＬ一本分ずらして配置されている。

図１０は、図８に示したＭＲＡＭの回路図である。ビット線ＢＬｉ＋２とビット線ＢＬｉ＋３との間には、ソース線ＳＬが設けられている。そして、ビット線ＢＬｉ＋２に接続されたメモリセル列と、ビット線ＢＬｉ＋３に接続されたメモリセル列とは、１本のソース線ＳＬを共有している。

このように構成されたＭＲＡＭでは、選択トランジスタ１２のソース領域２５とソース線ＳＬとを、コンタクト層２９で直接接続することが可能となる。また、本実施形態によれば、ＭＲＡＭの面積を縮小することが可能となる。本実施形態では、メモリセルＭＣのＸ方向の長さは３Ｆ、Ｙ方向の長さは２Ｆとなる。したがって、メモリセルＭＣのサイズは、６Ｆ^２となる。

なお、第３の実施形態は、上記第１の実施形態と同様に、記憶素子１１として相変化素子１１を用いたＰＲＡＭに適用することも可能である。

（第４の実施形態）
第４の実施形態は、ビット線を活性領域ＡＡの延在方向（あるいは、ワード線ＷＬの延在方向）に対して斜め方向に延在するように配置する場合におけるＭＲＡＭの他の構成例である。

図１１は、本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面図である。図１２は、図１１に示したＸＩＩ−ＸＩＩ線に沿ったＭＲＡＭの断面図である。なお、図１２では、構成の理解を容易にするために、基板と配線層との間に設けられた層間絶縁層の図示（ハッチング）を省略している。図１３は、図１１に示したＭＲＡＭの回路図である。

半導体基板２１には、複数の活性領域ＡＡが設けられている。各々の活性領域ＡＡは、Ｘ方向に延在している。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。複数のワード線ＷＬ（本実施形態では、ワード線ＷＬｉ〜ＷＬｉ＋３）に対応する複数のゲート電極２３はそれぞれ、Ｙ方向に延在している。

ＭＲＡＭは、複数の第１のビット線ＢＬ（本実施形態では、ビット線ＢＬｉ〜ＢＬｉ＋３）、および複数の第２のビット線／ＢＬ（本実施形態では、ビット線／ＢＬｉ〜／ＢＬｉ＋３）を備えている。第１のビット線ＢＬおよび第２のビット線／ＢＬはそれぞれ、Ｘ方向あるいはＹ方向に対して斜め方向に延在している。また、複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは交互に配置されている。複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは、同一のメタル配線層（Ｍ１）に設けられている。

各々の活性領域ＡＡには、２つの選択トランジスタ１２が設けられている。同一の活性領域ＡＡに設けられた２つの選択トランジスタ１２は、ソース領域２５を共有している。そして、これら２つの選択トランジスタ１２はそれぞれ、ソース領域２５を介して共通のビット線に接続されている。

例えば、図１２に示すように、２つの選択トランジスタ１２−１、１２−２は、ソース領域２５を共有している。このソース領域２５は、コンタクト層２９を介して第２のビット線／ＢＬｉ＋１に接続されている。選択トランジスタ１２−１には、コンタクト層２７を介してＭＴＪ素子１１−１が接続されている。ＭＴＪ素子１１−１は、コンタクト層２８を介して、第１のビット線ＢＬｉ＋１に接続されている。選択トランジスタ１２−２には、コンタクト層２７を介してＭＴＪ素子１１−２が接続されている。ＭＴＪ素子１１−２は、コンタクト層２８を介して、第１のビット線ＢＬｉ＋２に接続されている。

また、任意の第１のビット線ＢＬには、メモリセルＭＣに含まれるＭＴＪ素子１１の上部電極と、他のメモリセルＭＣに含まれる選択トランジスタ１２のソース領域とが接続されている。同様に、任意の第２のビット線／ＢＬには、メモリセルＭＣに含まれるＭＴＪ素子１１の上部電極と、他のメモリセルＭＣに含まれる選択トランジスタ１２のソース領域とが接続されている。

このように構成されたＭＲＡＭでは、選択トランジスタ１２のソース領域２５とソース線とを、コンタクト層２９で直接接続することが可能となる。また、本実施形態によれば、ＭＲＡＭの面積を縮小することが可能となる。本実施形態では、メモリセルＭＣのＸ方向の長さは３Ｆ、Ｙ方向の長さは２Ｆとなる。したがって、メモリセルＭＣのサイズは、６Ｆ^２となる。

また、第１のビット線ＢＬと第２のビット線／ＢＬとを同じ配線層に形成することができるため、ＭＲＡＭの配線層を１層少なくすることができる。これにより、プロセスステップを少なくすることができるため、製造コストを低減することができる。また、ＭＲＡＭの縦方向の微細化が可能となる。

なお、第４の実施形態は、上記第１の実施形態と同様に、記憶素子１１として相変化素子１１を用いたＰＲＡＭに適用することも可能である。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図。 図１に示したＩＩ−ＩＩ線に沿った半導体記憶装置の断面図。 図１に示したＭＲＡＭの回路図。 ＭＴＪ素子１１の構成を示す断面図。 相変化素子１１の構成を示す断面図。 本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図。 図６に示したＶＩＩ−ＶＩＩ線に沿ったＭＲＡＭの断面図。 本発明の第３の実施形態に係るＭＲＡＭの構成を示す平面図。 図８に示したＩＸ−ＩＸ線に沿ったＭＲＡＭの断面図。 図１０は、図８に示したＭＲＡＭの回路図。 本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面図。 図１１に示したＸＩＩ−ＸＩＩ線に沿ったＭＲＡＭの断面図。 図１１に示したＭＲＡＭの回路図。

符号の説明

ＡＡ…活性領域、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＭＣ…メモリセル、１１…記憶素子、１２…選択トランジスタ、２１…半導体基板、２２…素子分離絶縁層、２３…ゲート電極、２４…ゲート絶縁膜、２５…ソース領域、２６…ドレイン領域、２７〜２９…コンタクト層、３１…下部電極、３２…固定層（ピン層）、３３…非磁性層、３４…記録層（フリー層）、３５…上部電極、３６…相変化膜、４１…第１の配線部分、４２…第２の配線部分、４３…第３の配線部分。

Claims (5)

1. 半導体基板と、
   前記半導体基板の上方に設けられ、かつ第１の方向に延在するビット線と、
   前記半導体基板の上方に設けられ、かつ前記第１の方向に延在するソース線と、
   前記半導体基板に設けられ、かつ前記第１の方向に延在する活性領域と、
   前記活性領域に設けられ、かつソース領域を共有する第１および第２の選択トランジスタと、
   一端が前記第１の選択トランジスタのドレイン領域に電気的に接続され、他端が前記ビット線に電気的に接続された第１の記憶素子と、
   一端が前記第２の選択トランジスタのドレイン領域に電気的に接続され、他端が前記ビット線に電気的に接続された第２の記憶素子と
   を具備し、
   前記ソース線は、前記ビット線に対して前記第１の方向に直交する第２の方向に隣接する第１および第２の配線部分と、前記第１の配線部分と前記第２の配線部分とを接続し、かつ前記ソース領域に電気的に接続された第３の配線部分とを含むことを特徴とする半導体記憶装置。
2. 前記第１および第２の配線部分は、前記ビット線に対して同じ側に隣接し、
   前記第３の配線部分は、Ｖ字形であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第３の配線部分と前記ソース領域とを電気的に接続するコンタクト層をさらに具備することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 半導体基板と、
   前記半導体基板に設けられ、かつ第１の方向に延在する活性領域と、
   前記活性領域に設けられ、かつソース領域を共有する第１および第２の選択トランジスタと、
   一端が前記第１の選択トランジスタのドレイン領域に電気的に接続された第１の記憶素子と、
   一端が前記第２の選択トランジスタのドレイン領域に電気的に接続された第２の記憶素子と、
   前記半導体基板の上方に設けられ、かつ前記第１および第２の記憶素子の他端にそれぞれ電気的に接続され、かつ前記第１の方向に対して斜め方向に延在する第１および第２のビット線と、
   前記半導体基板の上方に設けられ、かつ前記ソース領域に電気的に接続され、かつ前記斜め方向に延在するソース線と
   を具備することを特徴とする半導体記憶装置。
5. 前記ソース線と前記ソース領域とを電気的に接続するコンタクト層をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。

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