JP2004153181A - 磁気抵抗効果素子および磁気メモリ - Google Patents
磁気抵抗効果素子および磁気メモリ Download PDFInfo
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Abstract
【課題】メモリセルの記憶状態を安定なものとする。
【解決手段】少なくとも１つの書き込み配線２と、書き込み配線の外周の少なくとも一部に設けられ、書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つのデータ記憶部４と、データ記憶部近傍に設置され、データ記憶部の磁化の向きを感知する磁気抵抗効果素子３とを有するメモリセルを備えている。
【選択図】 図１
【解決手段】少なくとも１つの書き込み配線２と、書き込み配線の外周の少なくとも一部に設けられ、書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つのデータ記憶部４と、データ記憶部近傍に設置され、データ記憶部の磁化の向きを感知する磁気抵抗効果素子３とを有するメモリセルを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子および磁気メモリに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭとも云う）とは、情報を記憶するメモリセル部に磁気抵抗効果を持つ磁気抵抗効果素子を用いたメモリ装置で、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁場を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。こうした強磁性体の磁化の向きを情報の記録に用い、それに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。
【０００３】
近年、２つの強磁性層の間にトンネルバリア層と呼ばれる絶縁層を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（以下、ＴＭＲ効果とも云う）により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、トンネル磁気効果を利用した強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）を用いたＭＲＡＭが期待と注目を集めている。
【０００４】
ＭＲＡＭのメモリセルにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層（または基準層とも云う）とし、もう一方の強磁性層を外部磁界に応じて磁化の向きが反転する磁化自由層（または記憶層とも云う）とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の “０”と“１”に対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。
【０００５】
また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って記憶層にはＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、磁化反転に必要な磁場すなわちスイッチング磁場が小さいほうが好ましい。
【０００６】
一方、基準層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。
【０００７】
上述したように、図２１（ａ）に示すように、ＴＭＲ素子３の記憶層３ｃの磁化反転は、書き込み配線８０に流した電流による誘導磁場を用いるため、記憶層３ｃのスイッチング磁場が大きいと書き込み配線に流す電流が大きくなり、消費電力が大きくなるという問題がある。これを解決するために、図２１（ｂ）に示すように書き込み配線８０を軟磁性材料８２で被覆し、書き込み配線８０から発生した誘導磁場をＴＭＲ素子３の近傍で強めるというヨーク付き配線が提案されている。なお、図２１（ａ）、（ｂ）において、ＴＭＲ素子３は、基準層３ａ、トンネルバリア層３ｂ、および記憶層３ｃから構成されている。
【０００８】
書き込み配線の周囲に高透磁率材料からなる薄膜（ヨーク）を設けたＭＲＡＭが提案されている（例えば、特許文献１、および特許文献２参照）。
【０００９】
【特許文献１】
米国特許第５，６５９，４９９号明細書
【特許文献２】
特開２００２−１１０９３８号公報
【００１０】
【発明が解決しようとする課題】
このように、書き込み配線をヨークで被覆する構造により、数倍の磁場が発生することが可能となる。しかし、この付加したヨークに発生する残留磁化等によりＴＭＲ素子の記憶層の記憶状態が不安定になるといった問題がある。
【００１１】
本発明は、上記事情を考慮してなされたものであって、記憶状態が安定な磁気抵抗効果素子および磁気メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の態様による磁気メモリは、少なくとも１つの書き込み配線と、前記書き込み配線の外周の少なくとも一部に設けられ、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つのデータ記憶部と、前記データ記憶部近傍に設置され、前記データ記憶部の磁化の向きを感知する磁気抵抗効果素子とを有するメモリセルを備えていることを特徴とする。ここでデータ記憶部近傍とは、データ記憶部の磁化の向きを磁気抵抗効果素子が読み出すことのできる範囲を示す。
【００１３】
なお、各メモリセルは、前記書き込み配線にソース・ドレインの一方が接続される書き込み選択トランジスタを備えていても良い。
【００１４】
なお、前記データ記憶部が前記書き込み配線の外周の少なくとも３方向を囲むように設けられ、残る１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部の磁化の向きが前記書き込み配線の外周方向に略平行であり、前記データ記憶部の両端に現れた磁化の向きが前記磁気抵抗効果素子により感知されるように構成しても良い。
【００１５】
なお、前記データ記憶部が前記書き込み配線の外周の４方向を囲むように設けられ、このうちの１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが磁気的に結合しているように構成しても良い。
【００１６】
なお、前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが直接接しているように構成しても良い。
【００１７】
なお、複数の共用ビット線と、各共用ビット線からメモリセルごとに枝分かれしたセルビット線とを備え、このセルビット線の外周の少なくとも一部に前記データ記憶部が設けられ、このデータ記憶部近傍に前記磁気抵抗効果素子が設置され、前記セルビット線が前記書き込み配線として機能するように構成しても良い。
【００１８】
なお、前記磁気抵抗効果素子の近傍に設けられ、前記データ記憶部の磁化の向きの感知をアシストするセンスアシスト線を備えるように構成しても良い。
【００１９】
なお、前記データ記憶部の近傍に前記セルビット線と略直交するように設けられ、前記データ記憶部の磁化の向きに直交する方向に磁場を発生するライトアシスト線を備えるように構成しても良い。
なお、前記セルビット線は、対応する前記共用ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記磁気抵抗効果素子を挟んで前記前記第１配線部と略平行に設けられる第３配線部とを有し、前記磁気抵抗効果素子は前記第１配線部または前記第３配線部の一方に電気的に接続され、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍および前記第２記憶部近傍に前記磁気抵抗効果素子が設置されているように構成しても良い。
【００２０】
なお、第１および第２磁気抵抗効果素子を有し、前記セルビット線は、対応する前記共用ビット線から枝分かれし、前記第１磁気抵抗効果素子が電気的に接続する第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記第１配線部と略平行に設けられ前記第２磁気抵抗効果素子が電気的に接続される第３配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍に前記第１磁気抵抗効果素子が設置され、前記第２記憶部近傍に前記第２磁気抵抗効果素子が設置されているように構成しても良い。
【００２１】
なお、前記第１および第２磁気抵抗効果素子の出力を差動で読み出す差動アンプを備えるように構成しても良い。
【００２２】
なお、各メモリセルには第１および第２共用ビット線が対応付けられ、前記セルビット線は、前記第１共用ビット線から枝分かれし、前記磁気抵抗効果素子が電気的に接続する第１配線部と、前記第２共用ビット線から枝分かれし、前記磁気抵抗効果素子を挟んで前記第１配線部に略平行に設けられる部分を有する第２配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第２配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍かつ前記第２記憶部近傍に前記磁気抵抗効果素子が設置され、前記磁気抵抗効果素子は、磁化が固定された磁化固着層と、前記第１記憶部および前記第２記憶部の磁化の向きを感知する磁化自由層とを有し、前記磁化固着層と前記磁化自由層の磁化容易軸方向が略直交しているように構成しても良い。
【００２３】
また、本発明の第２の態様による磁気抵抗効果素子は、書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層に接して設置されたトンネルバリア層、前記トンネルバリア層に接する磁化固着層、前記磁化固着層に接する反強磁性層を有する積層膜とを備えていることを特徴とする。
【００２４】
また、本発明の第３の態様による磁気抵抗効果素子は、書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層上に接して設置された第１のトンネルバリア層、第１のトンネルバリア層に接する第１の磁化固着層、および第１の磁化固着層に接する第１の反強磁性層を有する第１積層膜と、前記磁化自由層下に接して設置された第２のトンネルバリア層、第２のトンネルバリア層に接する第２の磁化固着層、および第２の磁化固着層に接する第２の反強磁性層を有する第２積層膜とを備えていることを特徴とする磁気抵抗効果素子。
【００２５】
なお、前記第１および第２の磁化固着層の一方が、第１強磁性層、この第１強磁性層に接する非磁性層、および前記非磁性層に接する第２強磁性層を備えるように構成しても良い。
また、本発明の第４の態様による磁気メモリは、複数のメモリセルを有し、各メモリセルが上記記載の磁気抵抗効果素子と、を有していることを特徴とする。
【００２６】
【発明の実施の形態】
本発明の実施形態による磁気メモリを説明する前に、各実施形態による磁気メモリに用いられるメモリセルの基本的な構成および動作原理について図１（ａ）、（ｂ）を参照して説明する。
【００２７】
各実施形態による磁気メモリは、複数のメモリセルを有している。そして、各メモリセルには、図１（ａ）、（ｂ）に示すように、書き込み配線となるセルビット線２と、このセルビット線２の外周の一部分を被覆する強磁性材料からなりセルビット線２の外周方向に磁化されているデータ記憶部４と、このデータ記憶部４の近傍に設けられデータ記憶部４の磁化の向きを感知する磁気センサ３とを備えている。セルビット線２は、後述する共用ビット線ＢＬから枝分かれするように形成される。
【００２８】
データ記憶部４は、セルビット線２を流れる電流によって誘導される磁場によって磁化が反転する。すなわち、データ記憶部４の磁化の向きはセルビット線２に流す電流の向きにより決まる。セルビット線２に流す電流を零にしても、データ記憶部４にはセルビット線２の外周方向の磁化が残留する。データ記憶部４に残留した磁化の向きを２進情報“０”と“１”に対応付ける。例えば、図１（ａ）に示す残留磁化の向きを２進情報の“０”に、図１（ｂ）に示す残留磁化の向きを２進情報の“１”に対応付ける。このような対応を付ければ、セルビット線２に流す電流の向きに応じたデータがデータ記憶部４に書き込まれる。そして、データ記憶部４の残留した磁化の向きを、近傍に設けた磁気センサ３で読み出すことによってデータ記憶部４に記憶されたデータが読み出される。
【００２９】
磁気センサ３には、例えば、強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）が用いられる。このＴＭＲ素子３は、磁化が固着された磁化固着層３ａと、トンネルバリア層３ｂと、磁化自由層３ｃとを備えている。磁化自由層３ｃは、データ記憶部４の磁化の方向に応じた磁化の向きを有する。そして、磁化固着層３ａと磁化自由層３ｃとの磁化の向きに応じてＴＭＲ素子３の抵抗が変化するので、このＴＭＲ素子３によってデータ記憶部４の磁化の向き、すなわちデータ記憶部４に記憶されたデータを感知できる。このとき、磁化自由層３ｃの磁化容易軸方向とデータ記憶部４の磁化容易軸方向とは平行であっても平行でなくても構わない。
【００３０】
なお、後述するように、各メモリセルには、個別書き込みのための書き込み選択トランジスタが設けられている。
【００３１】
このようなメモリセルを有する磁気メモリは、セルビット線２から発生した磁場が有効にデータ記憶部４に掛かるため、スイッチング電流が小さい。また、メモリセルのデータ記憶部４にデータを書き込むための書き込み配線はセルビット線２のみである。このため、ビット線とワード線の両方に書き込み電流を流すことが必要である従来の磁気メモリに比べて、消費電力を低減することができる。またメモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。また、データ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００３２】
次に、本発明の各実施形態による磁気メモリに用いられるメモリセルの構成について図２乃至図８を参照して説明する。メモリセルとしては、図２（ａ）に示すように磁気センサ３がデータ記憶部４の下側に設けられたボトムセンサ型と、図２（ｂ）に示すように磁気センサ３がデータ記憶部４の上側に設けられたトップセンサ型の２種類がある。ボトムセンサ型およびトップセンサ型のいずれにおいても、データ記憶部４が書き込み配線２の３方向の面を被覆しており、残る１方向の面に例えばＴＭＲ素子からなる磁気センサ３が設置されている。
【００３３】
本発明の各実施形態においては、データ記憶部４に用いる材料は、Ｃｏ、Ｎｉ、Ｆｅのうち少なくとも１つを含む強磁性材料で、透磁率が大きくかつ残留磁化が大きいことが好ましい。より詳しくは、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、以下の化学式で表されるアモルファス磁性材料または、微結晶強磁性材料；Ｃｏ−Ｆｅ−ＡＡ，Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２， Ｆｅ−ＡＡ−ＡＡ２，Ｃｏ−ＡＡ−ＡＡ２，Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２，Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２，Ｃｏ−Ｆｅ−Ｎｉ−ＡＡから選ばれる少なくとも１種の元素からなる。ここで、ＡＡ，ＡＡ２はＢ，Ｓｉ，Ｇｅ，Ｚｒ，Ｎｂ，Ｐ，Ｍｏ，Ｔａ，Ｎ，Ｃ，Ｃｒ，Ｔｉ，Ａｌ，Ｗ，Ｖ，希土類を表す。
【００３４】
磁気センサ３としては、ボトムピン型ＴＭＲ素子を使う場合と、トップピン型ＴＭＲ素子を用いる場合と、２重のトンネル接合を有する２重接合型ＴＭＲ素子を使う場合がある。いずれの場合も書き込み配線２と磁気抵抗効果素子３とが電気的に接続し、書き込み配線２が読み出し時のビット線となる。
【００３５】
ボトムピン型は、図２（ａ）に示すように、磁化固着層（ピン層とも云う）３ａが底に形成され、この磁化固着層３ａ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上にセンサ層となる磁化自由層（センサ層とも云う）３ｃが形成され、この磁化自由層３ｃ上にコンタクト層５が形成され、このコンタクト層５上に書き込み配線となるセルビット線２が形成されている。そして、このセルビット線２のコンタクト層５に接している面を除く３面をデータ記憶部４が被覆している。
【００３６】
トップピン型は、図２（ｂ）に示すように、セルビット線２の底面および側面を覆うようにデータ記憶部４が形成され、セルビット線２の上面にバッファ層６が形成され、このバッファ層６上にセンサ層となる磁化自由層（センサ層）３ｃが形成され、この磁化自由層３ｃ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上に磁化固着層（ピン層）３ａが形成された構成となっている。
【００３７】
ボトムセンサ型では、センサ層３ｃがデータ記憶部４に近くなるボトムピン型ＴＭＲ素子が好ましい。トップセンサ型ではセンサ層３ｃがデータ記憶部４に近くなるトップピン型ＴＭＲ素子３が好ましい。２重接合型ＴＭＲ素子は、ボトムセンサ型、トップセンサ型のいずれに用いてもセンス感度がやや落ちるが、出力が大きくなる。
【００３８】
ボトムピン型ＴＭＲ素子の一具体例を図３に示す。この図３に示すボトム型ＴＭＲ素子は、Ｔａからなるバッファ層６、ＮｉＦｅＣｒからなる膜厚５ｎｍのシード層３ｅ、ＰｔＭｎからなる膜厚１２ｎｍの反強磁性層３ｄ、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ、ＡｌＯｘからなる膜厚１．２ｎｍのトンネルバリア層３ｂ、ＮｉＦｅからなる膜厚５ｎｍの磁化自由層（センサ層）３ｃ、およびＴａからなる膜厚５０ｎｍのコンタクト層５が順次形成された構成となっている。
【００３９】
トップピン型ＴＭＲ素子の一具体例を図４に示す。この図４に示すトップピン型ＴＭＲ素子は、Ｔａからなるバッファ層６、Ｃｕからなる膜厚５ｎｍのシード層３ｅ、ＮｉＦｅからなる膜厚５ｎｍの磁化自由層（センサ層）３ｃ、ＡｌＯｘからなる膜厚１．２ｎｍのトンネルバリア層３ｂ、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ、ＰｔＭｎからなる膜厚１２ｎｍの反強磁性層３ｄ、およびＴａからなる膜厚５０ｎｍのコンタクト層５が順次形成された構成となっている。
【００４０】
２重接合型ＴＭＲ素子の一具体例を図５に示す。この図５に示す２重接合型ＴＭＲ素子は、Ｔａからなるバッファ層６、Ｒｕからなる膜厚５ｎｍのシード層３ｅ、ＩｒＭｎからなる膜厚１０ｎｍの反強磁性層３ｄ２、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ２、ＡｌＯｘからなる膜厚１ｎｍのトンネルバリア層３ｂ２、ＮｉＦｅＣｏからなる膜厚２ｎｍの磁化自由層（センサ層）３ｃ、ＡｌＯｘからなる膜厚１ｎｍのトンネルバリア層３ｂ１、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ１、ＩｒＭｎからなる膜厚１０ｎｍの反強磁性層３ｄ１、Ｔａからなる膜厚３０ｎｍのコンタクト層５が順次形成された構成となっている。
【００４１】
なお、本発明の各実施形態においては、センサ層３ｃに用いる材料は、Ｃｏ、Ｎｉ、Ｆｅのうち少なくとも１つを含む強磁性材料で、透磁率が大きいことが好ましい。より詳しくは、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金，以下の化学式で表されるアモルファス磁性材料または微結晶強磁性材料；
Ｃｏ−Ｆｅ−ＡＡ，Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２，Ｆｅ−ＡＡ−ＡＡ２，Ｃｏ−ＡＡ−ＡＡ２，Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２，Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２，Ｃｏ−Ｆｅ−Ｎｉ−ＡＡから選ばれる少なくとも１種の元素からなる。ここで、ＡＡ，ＡＡ２はＢ，Ｓｉ，Ｇｅ，Ｚｒ，Ｎｂ，Ｐ，Ｍｏ，Ｔａ，Ｎ，Ｃ，Ｃｒ，Ｔｉ，Ａｌ，Ｗ，Ｖ，希土類を表す。なお、センサ層３ｃの材料はデータ記憶部４の材料と同一でもよく、また、保持力が同じかもしくは小さいことが好ましい。
【００４２】
次に、２重接合型ＴＭＲ素子を用いたメモリセルの構成を図６に示す。この図６に示すメモリセルは、下部電極配線１０上に、バッファ層６、反強磁性層３ｄ２、磁化固着層３ａ２、トンネルバリア層３ｂ２、センサ層３ｃ、トンネルバリア層３ｂ１、磁化固着層３ａ１、反強磁性層３ｄ１、コンタクト層６が積層された２重接合型ＴＭＲ素子が形成されている。そして、この２重接合型ＴＭＲ素子３のコンタクト層６上に書き込み配線となるセルビット線２が形成され、セルビット線２の、２重接合型ＴＭＲ素子３のコンタクト層５と接する面を除く３面をデータ記憶部４が被覆するとともに、このデータ記憶部４は２重接合型ＴＭＲ素子３のセンサ層３ｃの側部まで延在しており、センサ層３ｃに近接して配置された構成となっている。なお、この図６においては、図５に示す２重接合型ＴＭＲ素子のシード層３ｅは図示されていない。
【００４３】
この図６に示すメモリセルにおいては、センサ層３ｃの側部近傍までデータ記憶部４が延在しているため、センサ層３ｃを厚くすることが可能となり、センス感度が向上する。また、センサ層３ｃに強磁性材料からなるデータ記憶部４を近づけて配置する、すなわち、センサ層３ｃとデータ記憶部４とのギャップ８を小さくすることにより、センサ層３とデータ記憶部４との磁気的な結合が大きくなり、センス感度が向上する。
【００４４】
次に、ＴＭＲ素子３とデータ記憶部４とが接触するように配置されるメモリセルの例を、図７を参照して説明する。図７（ａ）はトップセンサ型のメモリセルであって、ＴＭＲ素子としてはトップピン型ＴＭＲ素子３が用いられている。図７（ａ）において、ＴＭＲ素子３のセンサ層３ｃが書き込み配線となるセルビット線２に接するとともにセルビット線２を被覆するデータ記憶部４にも接するように形成されている。そして、このセンサ層３ｃ上にトンネルバリア層３ｂを介して磁化固着層（ピン層）３ａが形成されている。なお、図７（ｂ）に示すように、センサ層３は、強磁性材料が２層以上積層された、例えば、強磁性材料からなる層３ｃ１および層３ｃ２が積層された積層構造であっても良い。
【００４５】
この積層において、センサ層３ｃあるいはセンサ層３ｃ２がデータ記憶部４と同一材料の場合、あたかもデータ記憶部が配線２を取り囲んでいるような配置となり、この構造を環流型記憶部と呼ぶ。このように、センサ層３ｃと書き込み配線２が直接接する構造においては、書き込み配線２から生じた磁場がほとんど外へ漏れないため、小さな電流でのデータ書き込みが可能となる。
【００４６】
なお、図７（ａ）、（ｂ）に示すメモリセルは、トップセンサ型のメモリセルであったが、図７のメモリセルを１８０度回転して上と下を逆にしたボトムセンサ型であっても良い。このボトムセンサ型メモリセルにおいては、ＴＭＲ素子としてボトムピン型ＴＭＲ素子が用いられる。
【００４７】
次に、磁気センサ３とデータ記憶部４とが直接に接続されないが磁気結合されるメモリセルの構成を図８に示す。図８はトップセンサ型のメモリセルであって、ＴＭＲ素子としてはトップピン型ＴＭＲ素子３が用いられている。図８において、書き込み配線となるセルビット線２の４面をデータ記憶部４が被覆し環流型記憶部となっており、このデータ記憶部４上に非磁性層９を介してＴＭＲ素子３のセンサ層３ｃが形成され、このセンサ層３ｃ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上に磁化固着層（ピン層）３ａが形成されている。そしてセンサ層３ｃとデータ記憶部４とが非磁性層９を介して磁気結合されている。磁気結合は強磁性結合、反強磁性結合のいずれでも良い。また、非磁性層９は金属でも絶縁膜でも良い。
【００４８】
非磁性層９として金属材料を用いる場合は、Ｒｕ、Ｃｕ、Ａｕ、Ａｇ、Ｉｒ、Ｃｒ、Ｒｅ、Ｎｂ、Ｐｄ、Ｐｔ等層間磁気結合を生じる材料が好ましい。非磁性層９として絶縁膜を用いる場合は、０．３ｎｍ〜５ｎｍ程度の厚さでトンネルバリアとなっており、界面の凹凸により、ネール結合を生じる。
【００４９】
このようなセンサ層３ｃと書き込み配線２とが磁気結合したメモリセルにおいては、書き込み配線２から生じた磁場がほとんど外へ漏れないため、小さな電流でのデータ書き込みが可能である。
【００５０】
なお、図８に示すメモリセルは、トップセンサ型のメモリセルであったが、図８のメモリセルを１８０度回転して上と下を逆にしたボトムセンサ型であっても良い。このボトムセンサ型メモリセルにおいては、ＴＭＲ素子としてボトムピン型ＴＭＲ素子が用いられる。
【００５１】
（第１実施形態）
次に、第１実施形態による磁気メモリの構成を、図９乃至図１１を参照して説明する。この第１実施形態による磁気メモリは複数のメモリセルを有している。各メモリセルの構成を示す断面図を図９（ａ）に示し、図９（ａ）に示す切断線Ａ−Ａで切断した断面図を図９（ｂ）に示す。また、第１実施形態による磁気メモリのメモリセルアレイの構成を図１０に示す。
【００５２】
各メモリセル１は、図９（ａ）、（ｂ）に示すように、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３と、データ記憶部４と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００５３】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３と電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００５４】
ＴＭＲ素子３は、セルビット線２の第１配線部２ａにコンタクト層５を介して電気的に接続されるセンサ層３ｃと、このセンサ層３ｃに接するトンネルバリア層３ｂと、このトンネルバリア層３ｂに接する磁化固着層３ａとを備えている。この磁化固着層３ａは引き出し電極１０、および接続プラグ１２を介して読み出し選択トランジスタのソースおよびドレインの一方に接続される。なお、図９においては、ＴＭＲ素子３は、接続プラグ１２の位置と異なる位置に設けられているが、接続プラグ１２の真上に設けても良い。
【００５５】
データ記憶部４は、第１配線部２ａのＴＭＲ素子３が接する面を除く３面を被覆するように形成されている。
【００５６】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００５７】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図１０を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル１が選択された場合を考える。上記選択されたメモリセル１にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル１を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉがＯＮされて書き込み選択ワード線ＷＷＬｉが選択されるとともにカラムデコーダ４５によって書き込み電流駆動回路４６が制御されて共用ビット線ＢＬｊが選択され、共用ビット線ＢＬｊに書き込み電流が流れる。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。また、ロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。すると、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル１のセルビット線２に流れる。このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルの書き込み選択トランジスタ１９はＯＦＦ状態であるので、上記選択されない他のメモリセルのセルビット線２には書き込み電流は流れない。選択されたメモリセル１のセルビット線２に流れる書き込み電流によって誘導された電流磁場によってデータ記憶部４の磁化が反転し、データが書き込まれる。
【００５８】
次に、書き込み電流の流し方について説明する。本実施形態では、共用ビット線ＢＬからセルビット線２に分岐して書き込み電流を流す。この書き込み電流を流すための書き込み電流駆動回路４６の概略の構成を図１１に示す。図１１では２組のドライバ７２ａ、７２ｂとシンカー７４ａ、７４ｂが設けられている。各メモリセルの書き込み選択トランジスタ１９には、２方向の電流が流れる。共通ソース線２０の電位を「Ｌ」レベル（例えば０Ｖ）にするか「Ｈ」レベル（例えば１．５Ｖ）にするかによって電流方向が変わる。例えば、カラムがｊ（＝１，・・・）番目のメモリセル１のデータ記憶部４にデータ“１”を書き込む場合には、カラム選択信号ＣＳＬ１ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ０ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ａとシンカー７４ｂがＯＮし、ドライバ７２ｂとシンカー７４ａがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ１からドライバ７２ａ、共用ビット線ＢＬ、セルビット線２、書き込み選択トランジスタ１９、共通ソース線２０、およびシンカー７４ｂを流れる。カラムがｊ（＝１，・・・）番目のメモリセル１にデータ“０”を書き込む場合には、カラム選択信号ＣＳＬ０ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ１ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ｂとシンカー７４ａがＯＮし、ドライバ７２ａとシンカー７４ｂがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ０からドライバ７２ｂ、共通ソース線２０、書き込み選択トランジスタ１９、セルビット線２、共用ビット線ＢＬ、およびシンカー７４ａを流れる。したがって、データ“１”とデータ“０”を書き込む場合とでは、セルビット線２に流れる電流の向きが反対となる。
【００５９】
なお、書き込み電流を流すためには、一般に、ドライバーシンカー対が２対必要となるが、本実施形態においては、図１０に示すように、共通ソース線２０は共用ビット線ＢＬが接続されている書き込み電流駆動回路４６に接続されているので、ドライバーシンカー対を兼用することができる。
【００６０】
書き込み電流がそれほど大きくなく、共用ビット線ＢＬの両端の電圧差がそれほど大きくなければ、各メモリセル１の書き込み選択トランジスタ１９はＮチャネルＭＯＳＦＥＴが一つで済む。電流が大きい場合は、各メモリセルにＰチャンネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを設ける場合もあるが、高密度メモリを実現するには各セルに書き込み選択トランジスタ１９は一つが望ましい。
【００６１】
次に、再び図２に戻り、選択されたメモリセルからビットデータを読み出す場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル１を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３２ｉがＯＮされて読み出し選択ワード線ＲＷＬｉが選択されるとともにカラムデコーダ４５によって書き込み電流駆動回路４６が制御されて共用ビット線ＢＬｊ電流が流れる。このとき、カラムデコーダ４５によってカラム選択トランジスタ３７ｊがＯＮされる。なお、ロウ選択トランジスタ３１ｉはＯＦＦ状態となっている。このとき、ロウ選択トランジスタ３２ｉがＯＮ状態となっているので、選択されたメモリセル１の読み出し選択トランジスタ１７もＯＮ状態となり、上記電流は共用ビット線ＢＬｊからセルビット線２、ＴＭＲ素子３、および読み出し選択トランジスタ１７を流れる。これにより、共用ビット線ＢＬｊの電位はＴＭＲ素子３の抵抗に応じた値となる。この電位がカラム選択トランジスタ３７ｊを介してセンスアンプ６２に送られ、基準電位ＶＲＥＦと比較されることにより、データ記憶部４に記憶されたデータが読み出される。
【００６２】
以上説明したように、本実施形態によれば、セルビット線２から発生した磁場が有効にデータ記憶部４に掛かるため、スイッチング電流が小さい。また、メモリセルのデータ記憶部４にデータを書き込むための書き込み配線はセルビット線２のみである。このため、ビット線とワード線の両方に書き込み電流を流すことが必要である従来の磁気メモリに比べて、書き込み電流を少なくすることが可能となり、消費電力を低減することができる。またメモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。そしてデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６３】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリを、図１２を参照して説明する。図１２は、第２実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第２実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１に、引き出し電極１０の下部に絶縁膜（図示せず）を介してセンスアシスト線２１を設けた構成となっている。そして、データ書き込み時にセンスアシスト線２１に電流を流し、ＴＭＲ素子３の磁化困難軸方向に磁場を発生させる。この磁場により、ＴＭＲ素子３のセンサ層の磁化容易軸方向のスイッチング磁場が小さくなり第１実施形態の場合よりもセンス感度を向上させることができる。
【００６４】
この第２実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６５】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリを、図１３を参照して説明する。図１３は、第３実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第３実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１に、データ記憶部４の上部に絶縁膜（図示せず）を介してライトアシスト線２２を設けた構成となっている。このライトアシスト線２２は、セルビット線２の第１配線部２ａとほぼ直交するように設置されている。
【００６６】
このように構成された第３実施形態において、データ書き込み時にライトアシスト線２２に電流を流し、データ記憶部４の磁化の向きに直交する方向に磁場を発生させる。この磁場により、データ記憶部４の磁化反転をアシストすることにより、セルビット線２に流す書き込み電流を低減することができる。
【００６７】
この第３実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６８】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリを、図１４を参照して説明する。図１４は、第４実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第４実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１において、読み出し選択トランジスタ１７を削除し、代わりに読み出しワード線ＲＷＬを設けた構成となっている。すなわち、本実施形態による磁気メモリは、読み出しに選択トランジスタを用いない単純マトリックスクロスポイント型である。
【００６９】
このように構成された本実施形態による磁気メモリにおいて、選択されるメモリセルに書き込みを行う場合は、この選択されるメモリセル１に接続する共用ビット線ＢＬと、当該メモリセルを選択する書き込みワード線ＷＷＬをＯＮにする。すると、セルビット線２に書き込み電流が流れ、第１配線２ａの外周方向に発生した磁場によりデータ記憶部４の磁化が反転する。読み出しは、選択されるメモリセルに接続する共用ビット線ＢＬと、当該メモリセルを選択する読み出しワード線ＲＷＬをＯＮにし、選択されるメモリセル１のＴＭＲ素子３に流れる電流により、すなわち共用ビット線ＢＬの電位によりデータ記憶部４に記憶されたデータを読み出す。
【００７０】
この第４実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００７１】
（第５実施形態）
次に、本発明の第５実施形態による磁気メモリを、図１５（ａ）、（ｂ）、（ｃ）を参照して説明する。図１５（ａ）は、第５実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第５実施形態による磁気メモリは、図１４に示す第４実施形態による磁気メモリの各メモリセル１のセルビット線２に、第２配線部２ｂと接続プラグ７との間に第３配線部２ｃを設けるとともに、この第３配線部２ｃを被覆する第２データ記憶部４ａを設けた構成となっている。そして、第３配線部２ｃは、読み出しワード線ＲＷＬの下側に絶縁膜を介して配置された構成となっている。すなわち、２つのデータ記憶部４，４ａが同一セルビット線２上でかつ上下に並ぶように設けられており、その間にＴＭＲ素子３が設置されている。また、第３配線部２ｃも共用ビット線ＢＬとほぼ平行な部分を有している。
【００７２】
このように構成された本実施形態においては、図１５（ｂ）、（ｃ）に示すように、上下２つのデータ記憶部４、４ａから発生する磁場の向きはＴＭＲ素子３の近傍では同じになるため、センス感度が向上する。なお、図１５（ｂ）、（ｃ）は、図１５（ａ）に示す切断線Ａ−Ａで切断した断面図であって、図１５（ｂ）は、データ記憶部４、４ａにデータ“０”を書き込む場合を示し、図１５（ｃ）は、データ記憶部４、４ａにデータ“１”を書き込む場合を示す。
【００７３】
この第５実施形態も第４実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４、４ａの体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００７４】
なお、この第５実施形態においては、磁気抵抗効果素子３は、第１配線部２ａに電気的に接続されるように設けられたが、第１配線部２ａに電気的に接続されず、第３配線部２ｃに電気的に接続されるように設けても良い。
【００７５】
（第６実施形態）
次に、本発明の第６実施形態による磁気メモリを、図１６（ａ）、（ｂ）、（ｃ）を参照して説明する。図１６（ａ）は、第６実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第６実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２、５１と、ＴＭＲ素子からなる磁気センサ３Ａと、データ記憶部４、４ａと、書き込み選択トランジスタ１９、５４とを備えている。
【００７６】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３Ａと電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００７７】
ＴＭＲ素子３Ａは、セルビット線２の第１配線部２ａにコンタクト層５を介して電気的に接続されるセンサ層３ｃと、このセンサ層３ｃに接するトンネルバリア層３ｂと、このトンネルバリア層３ｂに接する磁化固着層（基準層）３ａとを備えている。そしてセンサ層３ｃと磁化固着層３ａの磁化容易軸が直交するように形成されている。これにより、ＴＭＲ素子３Ａに印加される外部磁場ＨとＴＭＲ素子３Ａの抵抗値Ｒが図１６（ｃ）に示すように、線形の関係となる。なお、磁化固着層３ａは読み出しワード線ＲＷＬに接続される。
【００７８】
セルビット線５１は、共用ビット線ＢＬ１から枝分かれして読み出しワード線の下部に図示しない絶縁膜を介して形成され、接続プラグ５２を介して書き込み選択トランジスタ５４のソースおよびドレインの一方に接続される配線部５１ａを有している。配線部５１ａは、共用ビット線ＢＬ１とほぼ平行な部分を有している。
【００７９】
データ記憶部４は、図１６（ｂ）に示すように、第１配線部２ａのＴＭＲ素子３が接する面を除く３面を被覆するように形成されている。また、データ記憶部４ａは、配線部５１ａの、読み出しワード線ＲＷＬに対向する面を除く３面を被覆するように形成されている。
【００８０】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。また、書き込み選択トランジスタ５４は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線５５に接続され、ゲートが書き込み選択ワード線ＷＷＬ１を兼ねている。
【００８１】
このように構成された本実施形態による磁気メモリにおいては、ＴＭＲ素子３Ａの上下にデータ記憶部４、４ａが設けられ、それぞれ独立にデータ書き込みができるようになっている。ＴＭＲ素子３Ａのセンサ層３ｃの、２つのデータ記憶部４、４ａからの距離が異なるため、センサ層３ｃ近傍での磁場の強さが、２つのデータ記憶部４、４ａの磁化の向きの組み合わせにより４通りある。このため、ＴＭＲ素子３Ａの出力が４値となる（図１６（ｃ）参照）。
【００８２】
この第６実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４、４ａの体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００８３】
（第７実施形態）
次に、本発明の第７実施形態による磁気メモリを、図１７（ａ）、（ｂ）を参照して説明する。図１７（ａ）は、第７実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１７（ｂ）は図１７（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第７実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４と、書き込み選択トランジスタ１９とを備えている。
【００８４】
セルビット線２は、共用ビット線ＢＬから枝分かれした第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００８５】
データ記憶部４は、図１７（ｂ）に示すように、第１配線部２ａの周囲を完全に被覆するように形成されており、このデータ記憶部４は環流型の磁気回路を構成する環流型記憶部である。
【００８６】
ＴＭＲ素子３１は、第１配線部２ａ上のデータ記憶部４に図示しないコンタクト層を介して電気的に接続され、データ記憶部４とコンタクト層を介して強磁性結合したセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しワード線ＲＷＬ１に接続される。
【００８７】
ＴＭＲ素子３２は、第１配線部２ａ下のデータ記憶部４に図示しないコンタクト層を介して電気的に接続され、データ記憶部４とコンタクト層を介して強磁性結合したセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬ２に接続される。
【００８８】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００８９】
このように構成された本実施形態による磁気メモリにおいて、データ記憶部４の上下にＴＭＲ素子３１、３２が設置され、それぞれのＴＭＲ素子３１、３２が感じる磁場の向きは、常に互いに反対となる。それぞれのＴＭＲ素子３１、３２からの出力を差動アンプ６５によって読み出すことにより出力が２倍になる。
【００９０】
この第７実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００９１】
（第８実施形態）
次に、本発明の第８実施形態による磁気メモリを、図１８（ａ）、（ｂ）を参照して説明する。図１８（ａ）は、第７実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１８（ｂ）は図１８（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第８実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４１、４２と、書き込み選択トランジスタ１９とを備えている。
【００９２】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３１と電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され図示しない絶縁膜を介してＴＭＲ素子３１の側部に沿って形成された第２配線部２ｂと、この第２配線部２ｂに一端が接続され他端が接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第３配線部２ｃとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。また、第３配線部２ｃも共用ビット線ＢＬとほぼ平行な部分を有している。
【００９３】
ＴＭＲ素子３１は、第１配線部２ａ下に設けられ、この第１配線部２ａにコンタクト層５１を介して電気的に接続されるセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しワード線ＲＷＬ１に接続される。
【００９４】
ＴＭＲ素子３２は、第３配線部２ｃ下に設けられ、この第３配線部２ｃにコンタクト層５２を介して電気的に接続されるセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬ２に接続される。
【００９５】
データ記憶部４１は、図１８（ｂ）に示すように、ＴＭＲ素子３１のコンタクト層５１と接する面を除く３面を被覆するとともに、センサ層３ｃ１まで延在するように形成されている。データ記憶部４２は、図１８（ｂ）に示すように、ＴＭＲ素子３２のコンタクト層５２と接する面を除く３面を被覆するとともに、センサ層３ｃ２まで延在するように形成されている。
【００９６】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００９７】
このように構成された本実施形態による磁気メモリにおいて、データ記憶部４１、４２が同一セルビット線２上に２つ設けられており、それぞれの磁化の向きは互いに反対向きとなるように配置されている。２つのデータ記憶部４１、４２は、同一層にあっても上下にあってもかまわないが、上下に並ぶ方が高密度化できる。それぞれのデータ記憶部４１、４２に対応した磁気センサ３１、３２が存在し、それぞれからの出力を差動アンプ６５で読み出すことにより出力が２倍になる。
【００９８】
この第８実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００９９】
（第９実施形態）
次に、本発明の第９実施形態による磁気メモリを、図１９（ａ）、（ｂ）を参照して説明する。図１９（ａ）は、第９実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１９（ｂ）は図１９（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第９実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４と、書き込み選択トランジスタ１９とを備えている。
【０１００】
セルビット線２は、共用ビット線ＢＬから枝分かれした第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【０１０１】
データ記憶部４は、図１９（ｂ）に示すように、第１配線部２ａの周囲を完全に被覆するように形成されており、このデータ記憶部４は環流型の磁気回路を構成する環流型記憶部である。
【０１０２】
ＴＭＲ素子３１は、第１配線部２ａ上のデータ記憶部４に接するセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しビット線ＲＢＬに接続される。磁化固着層３ａ１は、非磁性層を挟んで２つの強磁性層が積層されたシンセティック構造となっている。
【０１０３】
ＴＭＲ素子３２は、第１配線部２ａ下のデータ記憶部４に接するセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬに接続される。磁化固着層３ａ２は単層の強磁性層から構成される。したがって、ＴＭＲ素子３１とＴＭＲ素子３２は環流型磁化自由層となるデータ記憶部４を介して接続された２重接合のＴＭＲ素子を構成する。
【０１０４】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【０１０５】
このように構成された本実施形態による磁気メモリにおいて、選択されたメモリセルのデータ記憶部４へのデータの書き込みは、書き込み選択ワード線ＷＷＬをＯＮし、セルビット線２に書き込み電流を流すことにより、データ記憶部４にデータを書き込む。データ記憶部４からデータの読み出しは、読み出しビット線ＲＢＬと読み出しワード線ＲＷＬとの間の、環流磁化自由層を有する２重接合のＴＭＲ素子に電流を流し、この２重接合を有するＴＭＲ素子の抵抗に応じた電位差を検出することにより行う。
【０１０６】
なお、本実施形態においては、ＴＭＲ素子３１の磁化固着層３ａ１は、非磁性層を挟んで２つの強磁性層が積層されたシンセティック構造で、ＴＭＲ素子３２の磁化固着層３ａ２は単層の強磁性層であったが、ＴＭＲ素子３２の磁化固着層３ａ２をシンセティック構造でＴＭＲ素子３１の磁化固着層３ａ１を単層の強磁性層としても良い。
【０１０７】
この第９実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【０１０８】
（第１０実施形態）
次に、本発明の第１０実施形態による磁気メモリを、図２０（ａ）、（ｂ）を参照して説明する。図２０（ａ）は、第１０実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図２０（ｂ）は図２０（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第１０実施形態による磁気メモリは、図１９に示す第９実施形態の磁気メモリにおいて、ＴＭＲ素子３２の反強磁性層３ｄ２がバッファ層６を介して読み出しワード線ＲＷＬに接続され、この読み出しワード線ＲＷＬは読み出しビット線ＲＢＬとほぼ直交するように配置された構成となっている。
【０１０９】
このように構成された本実施形態による磁気メモリのメモリセルへのデータの書き込みおよびメモリセルからのデータの読み出しは第９実施形態の場合と同様にして行う。
【０１１０】
この第１０実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【０１１１】
なお、第１乃至第１０実施形態においては、磁気抵抗効果素子としてＴＭＲ素子を用いた場合を説明したが、本発明はこれに限定されるものではなく、巨大磁気抵抗効果を有する巨大磁気抵抗効果素子等の磁気センサを用いても良い。
【０１１２】
（第１１実施形態）
次に、本発明の第１１実施形態による磁気メモリの製造方法を説明する。この第１１実施形態による製造方法は、図１５に示す第５実施形態による磁気メモリを製造するものであり、以下、図１５を参照して説明する。
【０１１３】
まず、ｐ型シリコン基板を用意する。次に、書き込み選択トランジスタ１９としてＮチャンネルＭＯＳＦＥＴを通常のＣＭＯＳプロセスで形成する。このとき、ゲート電極はそのまま書き込み選択ワード線ＷＷＬとして働くよう形成する。ドレインとソース上に電極７を形成し、共通ソース線２０を配線する。
【０１１４】
次に、絶縁層（図示せず）を形成する。その後、第３配線部２ｃを形成する。第３配線部６ｃに用いる材料は、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ等が考えられるが、ここではダマシン法で形成したＣｕが用いられている。第３配線部２ｃには強磁性体であるＮｉＦｅからなるデータ記憶部４ａが被覆された配線となっている。なお、データ記憶部４ａにはバリアメタルとしてＮｉＦｅの外側にＴｉＮ、ＮｉＦｅとＣｕの間にはＣｏＦｅが挿入されている。
【０１１５】
次に、図示しない絶縁膜を形成し、その上に読み出しワード線ＲＷＬを形成し、更に図示しない絶縁膜を被覆し、この絶縁膜を、読み出しワード線ＲＷＬが露出するように平坦化する。次に、ＴＭＲ積層膜３を堆積する。このＴＭＲ積層膜３は、ワード線ＲＷＬ上に、膜厚２０ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＲｕからなるバッファ層、膜厚６ｎｍのＩｒＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ７９Ｆｅ２１からなる磁化自由層、膜厚２ｎｍのＴａからなる表面保護層、膜厚２０ｎｍのＲｕからなる表面保護層、Ｔａからなる上部接続層を順次積層することによって得られる。
【０１１６】
次に、上部接続層のＴａをハードマスクとして用いて、ＴＭＲ積層膜３を所定の形状にエッチング、例えば０．２４×０．４８μｍ２の長方形にし、ＴＭＲ素子３を形成する。その後、層間絶縁膜（図示せず）を堆積する。ＴＭＲ素子３の横に、垂直方向のセルビット線２ｂを形成するための直方体のビアホールを上記層間絶縁膜に形成する。続いてこのビアホールをＷで埋め込み、セルビット線２ｂを形成する。
【０１１７】
次に、ＴＭＲ素子３の上部接続層とコンタクトが取れるよう上記層間絶縁膜をエッチングする。共用ビット線ＢＬおよびセルビット線２ａを形成するためにＡｌからなる金属膜を、ＴＭＲ素子３の上部接続層と接続するように、また垂直方向のセルビット線２ｂと接続するように堆積する。続いて、共用ビット線ＢＬおよびセルビット線を形成するようにＡｌからなる金属膜をエッチングする。平面配置で見ると、各ＴＭＲ素子３の間に共用ビット線ＢＬを配置し、そこから分岐したセルビット線２が各ＴＭＲ素子３の直上を通るよう配置する。
【０１１８】
次に、セルビット線２ａの最上層と側面を強磁性体であるＮｉＦｅ膜で被覆し、データ記憶部４が形成された配線とする。なお、ＮｉＦｅからなるデータ記憶部４とセルビット線２ａとの間にはバリアメタルとしてＣｏＦｅ膜が挿入されている。また、バリアメタルとしては、ＣｏＦｅの代わりにＴａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮなども使い得る。なお、データ記憶部４の上にＴｉＮからなるバリアメタルを形成しても良い。
【０１１９】
データ記憶部４を形成した後、図示しない保護層を堆積する。続いて、磁場中でアニールし、ＴＭＲ素子３と、データ記憶部４，４ａに一括して同じ方向に一軸磁気異方性を付与する。アニール条件は、例えば、３００℃で１時間、１０ｋＯｅの磁場中で行う。最後に全てのセルビット線にデータ“０”または“１”を書き込むための書き込み電流を流し、磁化状態を初期化する。
【０１２０】
【発明の効果】
以上、述べたように、本発明によれば、メモリセルの記憶状態が安定で消費電力が少ないものとすることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態による磁気メモリに用いられるメモリセルの基本的な構成および動作を示す断面図。
【図２】本発明の各実施形態による磁気メモリに用いられるメモリセルの構成を示す断面図。
【図３】ボトムピン型のＴＭＲ素子の構成を示す断面図。
【図４】トップピン型のＴＭＲ素子の構成を示す断面図。
【図５】２重接合型ＴＭＲ素子の構成を示す断面図。
【図６】２重接合型ＴＭＲ素子を用いた本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図７】磁気センサとデータ記憶部とが接触するように配置された、本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図８】磁気センサとデータ記憶部とが磁気結合される、本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図９】本発明の第１実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１０】第１実施形態による磁気メモリのメモリセルアレイの構成を示す配線図。
【図１１】書き込み電流駆動回路の一具体例の構成を説明する図。
【図１２】本発明の第２実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１３】本発明の第３実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１４】本発明の第４実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１５】本発明の第５実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１６】本発明の第６実施形態による磁気メモリのメモリセルの構成を示す図。
【図１７】本発明の第７実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１８】本発明の第８実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１９】本発明の第９実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２０】本発明の第１０実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２１】従来のメモリセルの構成を示す断面図。
【符号の説明】
１ メモリセル
２ セルビット線（書き込み配線）
２ａ 第１配線部
２ｂ 第２配線部
２ｃ 第３配線部
３ 磁気センサ（ＴＭＲ素子）
３ａ 磁化固着層
３ｂ トンネルバリア層
３ｃ 磁化自由層（センサ層）
３ｄ 反強磁性層
４ データ記憶部
５ コンタクト層
６ バッファ層
７ 接続プラグ
８ ギャップ
１０ 引き出し電極
１２ 接続プラグ
１７ 読み出し選択トランジスタ
１８ 接続プラグ
１９ 書き込み選択トランジスタ
２０ 共通ソース線
【発明の属する技術分野】
本発明は、磁気抵抗効果素子および磁気メモリに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭとも云う）とは、情報を記憶するメモリセル部に磁気抵抗効果を持つ磁気抵抗効果素子を用いたメモリ装置で、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁場を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。こうした強磁性体の磁化の向きを情報の記録に用い、それに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。
【０００３】
近年、２つの強磁性層の間にトンネルバリア層と呼ばれる絶縁層を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（以下、ＴＭＲ効果とも云う）により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、トンネル磁気効果を利用した強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）を用いたＭＲＡＭが期待と注目を集めている。
【０００４】
ＭＲＡＭのメモリセルにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層（または基準層とも云う）とし、もう一方の強磁性層を外部磁界に応じて磁化の向きが反転する磁化自由層（または記憶層とも云う）とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の “０”と“１”に対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。
【０００５】
また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って記憶層にはＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、磁化反転に必要な磁場すなわちスイッチング磁場が小さいほうが好ましい。
【０００６】
一方、基準層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。
【０００７】
上述したように、図２１（ａ）に示すように、ＴＭＲ素子３の記憶層３ｃの磁化反転は、書き込み配線８０に流した電流による誘導磁場を用いるため、記憶層３ｃのスイッチング磁場が大きいと書き込み配線に流す電流が大きくなり、消費電力が大きくなるという問題がある。これを解決するために、図２１（ｂ）に示すように書き込み配線８０を軟磁性材料８２で被覆し、書き込み配線８０から発生した誘導磁場をＴＭＲ素子３の近傍で強めるというヨーク付き配線が提案されている。なお、図２１（ａ）、（ｂ）において、ＴＭＲ素子３は、基準層３ａ、トンネルバリア層３ｂ、および記憶層３ｃから構成されている。
【０００８】
書き込み配線の周囲に高透磁率材料からなる薄膜（ヨーク）を設けたＭＲＡＭが提案されている（例えば、特許文献１、および特許文献２参照）。
【０００９】
【特許文献１】
米国特許第５，６５９，４９９号明細書
【特許文献２】
特開２００２−１１０９３８号公報
【００１０】
【発明が解決しようとする課題】
このように、書き込み配線をヨークで被覆する構造により、数倍の磁場が発生することが可能となる。しかし、この付加したヨークに発生する残留磁化等によりＴＭＲ素子の記憶層の記憶状態が不安定になるといった問題がある。
【００１１】
本発明は、上記事情を考慮してなされたものであって、記憶状態が安定な磁気抵抗効果素子および磁気メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の態様による磁気メモリは、少なくとも１つの書き込み配線と、前記書き込み配線の外周の少なくとも一部に設けられ、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つのデータ記憶部と、前記データ記憶部近傍に設置され、前記データ記憶部の磁化の向きを感知する磁気抵抗効果素子とを有するメモリセルを備えていることを特徴とする。ここでデータ記憶部近傍とは、データ記憶部の磁化の向きを磁気抵抗効果素子が読み出すことのできる範囲を示す。
【００１３】
なお、各メモリセルは、前記書き込み配線にソース・ドレインの一方が接続される書き込み選択トランジスタを備えていても良い。
【００１４】
なお、前記データ記憶部が前記書き込み配線の外周の少なくとも３方向を囲むように設けられ、残る１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部の磁化の向きが前記書き込み配線の外周方向に略平行であり、前記データ記憶部の両端に現れた磁化の向きが前記磁気抵抗効果素子により感知されるように構成しても良い。
【００１５】
なお、前記データ記憶部が前記書き込み配線の外周の４方向を囲むように設けられ、このうちの１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが磁気的に結合しているように構成しても良い。
【００１６】
なお、前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが直接接しているように構成しても良い。
【００１７】
なお、複数の共用ビット線と、各共用ビット線からメモリセルごとに枝分かれしたセルビット線とを備え、このセルビット線の外周の少なくとも一部に前記データ記憶部が設けられ、このデータ記憶部近傍に前記磁気抵抗効果素子が設置され、前記セルビット線が前記書き込み配線として機能するように構成しても良い。
【００１８】
なお、前記磁気抵抗効果素子の近傍に設けられ、前記データ記憶部の磁化の向きの感知をアシストするセンスアシスト線を備えるように構成しても良い。
【００１９】
なお、前記データ記憶部の近傍に前記セルビット線と略直交するように設けられ、前記データ記憶部の磁化の向きに直交する方向に磁場を発生するライトアシスト線を備えるように構成しても良い。
なお、前記セルビット線は、対応する前記共用ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記磁気抵抗効果素子を挟んで前記前記第１配線部と略平行に設けられる第３配線部とを有し、前記磁気抵抗効果素子は前記第１配線部または前記第３配線部の一方に電気的に接続され、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍および前記第２記憶部近傍に前記磁気抵抗効果素子が設置されているように構成しても良い。
【００２０】
なお、第１および第２磁気抵抗効果素子を有し、前記セルビット線は、対応する前記共用ビット線から枝分かれし、前記第１磁気抵抗効果素子が電気的に接続する第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記第１配線部と略平行に設けられ前記第２磁気抵抗効果素子が電気的に接続される第３配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍に前記第１磁気抵抗効果素子が設置され、前記第２記憶部近傍に前記第２磁気抵抗効果素子が設置されているように構成しても良い。
【００２１】
なお、前記第１および第２磁気抵抗効果素子の出力を差動で読み出す差動アンプを備えるように構成しても良い。
【００２２】
なお、各メモリセルには第１および第２共用ビット線が対応付けられ、前記セルビット線は、前記第１共用ビット線から枝分かれし、前記磁気抵抗効果素子が電気的に接続する第１配線部と、前記第２共用ビット線から枝分かれし、前記磁気抵抗効果素子を挟んで前記第１配線部に略平行に設けられる部分を有する第２配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第２配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍かつ前記第２記憶部近傍に前記磁気抵抗効果素子が設置され、前記磁気抵抗効果素子は、磁化が固定された磁化固着層と、前記第１記憶部および前記第２記憶部の磁化の向きを感知する磁化自由層とを有し、前記磁化固着層と前記磁化自由層の磁化容易軸方向が略直交しているように構成しても良い。
【００２３】
また、本発明の第２の態様による磁気抵抗効果素子は、書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層に接して設置されたトンネルバリア層、前記トンネルバリア層に接する磁化固着層、前記磁化固着層に接する反強磁性層を有する積層膜とを備えていることを特徴とする。
【００２４】
また、本発明の第３の態様による磁気抵抗効果素子は、書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層上に接して設置された第１のトンネルバリア層、第１のトンネルバリア層に接する第１の磁化固着層、および第１の磁化固着層に接する第１の反強磁性層を有する第１積層膜と、前記磁化自由層下に接して設置された第２のトンネルバリア層、第２のトンネルバリア層に接する第２の磁化固着層、および第２の磁化固着層に接する第２の反強磁性層を有する第２積層膜とを備えていることを特徴とする磁気抵抗効果素子。
【００２５】
なお、前記第１および第２の磁化固着層の一方が、第１強磁性層、この第１強磁性層に接する非磁性層、および前記非磁性層に接する第２強磁性層を備えるように構成しても良い。
また、本発明の第４の態様による磁気メモリは、複数のメモリセルを有し、各メモリセルが上記記載の磁気抵抗効果素子と、を有していることを特徴とする。
【００２６】
【発明の実施の形態】
本発明の実施形態による磁気メモリを説明する前に、各実施形態による磁気メモリに用いられるメモリセルの基本的な構成および動作原理について図１（ａ）、（ｂ）を参照して説明する。
【００２７】
各実施形態による磁気メモリは、複数のメモリセルを有している。そして、各メモリセルには、図１（ａ）、（ｂ）に示すように、書き込み配線となるセルビット線２と、このセルビット線２の外周の一部分を被覆する強磁性材料からなりセルビット線２の外周方向に磁化されているデータ記憶部４と、このデータ記憶部４の近傍に設けられデータ記憶部４の磁化の向きを感知する磁気センサ３とを備えている。セルビット線２は、後述する共用ビット線ＢＬから枝分かれするように形成される。
【００２８】
データ記憶部４は、セルビット線２を流れる電流によって誘導される磁場によって磁化が反転する。すなわち、データ記憶部４の磁化の向きはセルビット線２に流す電流の向きにより決まる。セルビット線２に流す電流を零にしても、データ記憶部４にはセルビット線２の外周方向の磁化が残留する。データ記憶部４に残留した磁化の向きを２進情報“０”と“１”に対応付ける。例えば、図１（ａ）に示す残留磁化の向きを２進情報の“０”に、図１（ｂ）に示す残留磁化の向きを２進情報の“１”に対応付ける。このような対応を付ければ、セルビット線２に流す電流の向きに応じたデータがデータ記憶部４に書き込まれる。そして、データ記憶部４の残留した磁化の向きを、近傍に設けた磁気センサ３で読み出すことによってデータ記憶部４に記憶されたデータが読み出される。
【００２９】
磁気センサ３には、例えば、強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）が用いられる。このＴＭＲ素子３は、磁化が固着された磁化固着層３ａと、トンネルバリア層３ｂと、磁化自由層３ｃとを備えている。磁化自由層３ｃは、データ記憶部４の磁化の方向に応じた磁化の向きを有する。そして、磁化固着層３ａと磁化自由層３ｃとの磁化の向きに応じてＴＭＲ素子３の抵抗が変化するので、このＴＭＲ素子３によってデータ記憶部４の磁化の向き、すなわちデータ記憶部４に記憶されたデータを感知できる。このとき、磁化自由層３ｃの磁化容易軸方向とデータ記憶部４の磁化容易軸方向とは平行であっても平行でなくても構わない。
【００３０】
なお、後述するように、各メモリセルには、個別書き込みのための書き込み選択トランジスタが設けられている。
【００３１】
このようなメモリセルを有する磁気メモリは、セルビット線２から発生した磁場が有効にデータ記憶部４に掛かるため、スイッチング電流が小さい。また、メモリセルのデータ記憶部４にデータを書き込むための書き込み配線はセルビット線２のみである。このため、ビット線とワード線の両方に書き込み電流を流すことが必要である従来の磁気メモリに比べて、消費電力を低減することができる。またメモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。また、データ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００３２】
次に、本発明の各実施形態による磁気メモリに用いられるメモリセルの構成について図２乃至図８を参照して説明する。メモリセルとしては、図２（ａ）に示すように磁気センサ３がデータ記憶部４の下側に設けられたボトムセンサ型と、図２（ｂ）に示すように磁気センサ３がデータ記憶部４の上側に設けられたトップセンサ型の２種類がある。ボトムセンサ型およびトップセンサ型のいずれにおいても、データ記憶部４が書き込み配線２の３方向の面を被覆しており、残る１方向の面に例えばＴＭＲ素子からなる磁気センサ３が設置されている。
【００３３】
本発明の各実施形態においては、データ記憶部４に用いる材料は、Ｃｏ、Ｎｉ、Ｆｅのうち少なくとも１つを含む強磁性材料で、透磁率が大きくかつ残留磁化が大きいことが好ましい。より詳しくは、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、以下の化学式で表されるアモルファス磁性材料または、微結晶強磁性材料；Ｃｏ−Ｆｅ−ＡＡ，Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２， Ｆｅ−ＡＡ−ＡＡ２，Ｃｏ−ＡＡ−ＡＡ２，Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２，Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２，Ｃｏ−Ｆｅ−Ｎｉ−ＡＡから選ばれる少なくとも１種の元素からなる。ここで、ＡＡ，ＡＡ２はＢ，Ｓｉ，Ｇｅ，Ｚｒ，Ｎｂ，Ｐ，Ｍｏ，Ｔａ，Ｎ，Ｃ，Ｃｒ，Ｔｉ，Ａｌ，Ｗ，Ｖ，希土類を表す。
【００３４】
磁気センサ３としては、ボトムピン型ＴＭＲ素子を使う場合と、トップピン型ＴＭＲ素子を用いる場合と、２重のトンネル接合を有する２重接合型ＴＭＲ素子を使う場合がある。いずれの場合も書き込み配線２と磁気抵抗効果素子３とが電気的に接続し、書き込み配線２が読み出し時のビット線となる。
【００３５】
ボトムピン型は、図２（ａ）に示すように、磁化固着層（ピン層とも云う）３ａが底に形成され、この磁化固着層３ａ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上にセンサ層となる磁化自由層（センサ層とも云う）３ｃが形成され、この磁化自由層３ｃ上にコンタクト層５が形成され、このコンタクト層５上に書き込み配線となるセルビット線２が形成されている。そして、このセルビット線２のコンタクト層５に接している面を除く３面をデータ記憶部４が被覆している。
【００３６】
トップピン型は、図２（ｂ）に示すように、セルビット線２の底面および側面を覆うようにデータ記憶部４が形成され、セルビット線２の上面にバッファ層６が形成され、このバッファ層６上にセンサ層となる磁化自由層（センサ層）３ｃが形成され、この磁化自由層３ｃ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上に磁化固着層（ピン層）３ａが形成された構成となっている。
【００３７】
ボトムセンサ型では、センサ層３ｃがデータ記憶部４に近くなるボトムピン型ＴＭＲ素子が好ましい。トップセンサ型ではセンサ層３ｃがデータ記憶部４に近くなるトップピン型ＴＭＲ素子３が好ましい。２重接合型ＴＭＲ素子は、ボトムセンサ型、トップセンサ型のいずれに用いてもセンス感度がやや落ちるが、出力が大きくなる。
【００３８】
ボトムピン型ＴＭＲ素子の一具体例を図３に示す。この図３に示すボトム型ＴＭＲ素子は、Ｔａからなるバッファ層６、ＮｉＦｅＣｒからなる膜厚５ｎｍのシード層３ｅ、ＰｔＭｎからなる膜厚１２ｎｍの反強磁性層３ｄ、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ、ＡｌＯｘからなる膜厚１．２ｎｍのトンネルバリア層３ｂ、ＮｉＦｅからなる膜厚５ｎｍの磁化自由層（センサ層）３ｃ、およびＴａからなる膜厚５０ｎｍのコンタクト層５が順次形成された構成となっている。
【００３９】
トップピン型ＴＭＲ素子の一具体例を図４に示す。この図４に示すトップピン型ＴＭＲ素子は、Ｔａからなるバッファ層６、Ｃｕからなる膜厚５ｎｍのシード層３ｅ、ＮｉＦｅからなる膜厚５ｎｍの磁化自由層（センサ層）３ｃ、ＡｌＯｘからなる膜厚１．２ｎｍのトンネルバリア層３ｂ、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ、ＰｔＭｎからなる膜厚１２ｎｍの反強磁性層３ｄ、およびＴａからなる膜厚５０ｎｍのコンタクト層５が順次形成された構成となっている。
【００４０】
２重接合型ＴＭＲ素子の一具体例を図５に示す。この図５に示す２重接合型ＴＭＲ素子は、Ｔａからなるバッファ層６、Ｒｕからなる膜厚５ｎｍのシード層３ｅ、ＩｒＭｎからなる膜厚１０ｎｍの反強磁性層３ｄ２、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ２、ＡｌＯｘからなる膜厚１ｎｍのトンネルバリア層３ｂ２、ＮｉＦｅＣｏからなる膜厚２ｎｍの磁化自由層（センサ層）３ｃ、ＡｌＯｘからなる膜厚１ｎｍのトンネルバリア層３ｂ１、ＣｏＦｅからなる膜厚２ｎｍの磁化固着層（ピン層）３ａ１、ＩｒＭｎからなる膜厚１０ｎｍの反強磁性層３ｄ１、Ｔａからなる膜厚３０ｎｍのコンタクト層５が順次形成された構成となっている。
【００４１】
なお、本発明の各実施形態においては、センサ層３ｃに用いる材料は、Ｃｏ、Ｎｉ、Ｆｅのうち少なくとも１つを含む強磁性材料で、透磁率が大きいことが好ましい。より詳しくは、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金，以下の化学式で表されるアモルファス磁性材料または微結晶強磁性材料；
Ｃｏ−Ｆｅ−ＡＡ，Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２，Ｆｅ−ＡＡ−ＡＡ２，Ｃｏ−ＡＡ−ＡＡ２，Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２，Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２，Ｃｏ−Ｆｅ−Ｎｉ−ＡＡから選ばれる少なくとも１種の元素からなる。ここで、ＡＡ，ＡＡ２はＢ，Ｓｉ，Ｇｅ，Ｚｒ，Ｎｂ，Ｐ，Ｍｏ，Ｔａ，Ｎ，Ｃ，Ｃｒ，Ｔｉ，Ａｌ，Ｗ，Ｖ，希土類を表す。なお、センサ層３ｃの材料はデータ記憶部４の材料と同一でもよく、また、保持力が同じかもしくは小さいことが好ましい。
【００４２】
次に、２重接合型ＴＭＲ素子を用いたメモリセルの構成を図６に示す。この図６に示すメモリセルは、下部電極配線１０上に、バッファ層６、反強磁性層３ｄ２、磁化固着層３ａ２、トンネルバリア層３ｂ２、センサ層３ｃ、トンネルバリア層３ｂ１、磁化固着層３ａ１、反強磁性層３ｄ１、コンタクト層６が積層された２重接合型ＴＭＲ素子が形成されている。そして、この２重接合型ＴＭＲ素子３のコンタクト層６上に書き込み配線となるセルビット線２が形成され、セルビット線２の、２重接合型ＴＭＲ素子３のコンタクト層５と接する面を除く３面をデータ記憶部４が被覆するとともに、このデータ記憶部４は２重接合型ＴＭＲ素子３のセンサ層３ｃの側部まで延在しており、センサ層３ｃに近接して配置された構成となっている。なお、この図６においては、図５に示す２重接合型ＴＭＲ素子のシード層３ｅは図示されていない。
【００４３】
この図６に示すメモリセルにおいては、センサ層３ｃの側部近傍までデータ記憶部４が延在しているため、センサ層３ｃを厚くすることが可能となり、センス感度が向上する。また、センサ層３ｃに強磁性材料からなるデータ記憶部４を近づけて配置する、すなわち、センサ層３ｃとデータ記憶部４とのギャップ８を小さくすることにより、センサ層３とデータ記憶部４との磁気的な結合が大きくなり、センス感度が向上する。
【００４４】
次に、ＴＭＲ素子３とデータ記憶部４とが接触するように配置されるメモリセルの例を、図７を参照して説明する。図７（ａ）はトップセンサ型のメモリセルであって、ＴＭＲ素子としてはトップピン型ＴＭＲ素子３が用いられている。図７（ａ）において、ＴＭＲ素子３のセンサ層３ｃが書き込み配線となるセルビット線２に接するとともにセルビット線２を被覆するデータ記憶部４にも接するように形成されている。そして、このセンサ層３ｃ上にトンネルバリア層３ｂを介して磁化固着層（ピン層）３ａが形成されている。なお、図７（ｂ）に示すように、センサ層３は、強磁性材料が２層以上積層された、例えば、強磁性材料からなる層３ｃ１および層３ｃ２が積層された積層構造であっても良い。
【００４５】
この積層において、センサ層３ｃあるいはセンサ層３ｃ２がデータ記憶部４と同一材料の場合、あたかもデータ記憶部が配線２を取り囲んでいるような配置となり、この構造を環流型記憶部と呼ぶ。このように、センサ層３ｃと書き込み配線２が直接接する構造においては、書き込み配線２から生じた磁場がほとんど外へ漏れないため、小さな電流でのデータ書き込みが可能となる。
【００４６】
なお、図７（ａ）、（ｂ）に示すメモリセルは、トップセンサ型のメモリセルであったが、図７のメモリセルを１８０度回転して上と下を逆にしたボトムセンサ型であっても良い。このボトムセンサ型メモリセルにおいては、ＴＭＲ素子としてボトムピン型ＴＭＲ素子が用いられる。
【００４７】
次に、磁気センサ３とデータ記憶部４とが直接に接続されないが磁気結合されるメモリセルの構成を図８に示す。図８はトップセンサ型のメモリセルであって、ＴＭＲ素子としてはトップピン型ＴＭＲ素子３が用いられている。図８において、書き込み配線となるセルビット線２の４面をデータ記憶部４が被覆し環流型記憶部となっており、このデータ記憶部４上に非磁性層９を介してＴＭＲ素子３のセンサ層３ｃが形成され、このセンサ層３ｃ上にトンネルバリア層３ｂが形成され、このトンネルバリア層３ｂ上に磁化固着層（ピン層）３ａが形成されている。そしてセンサ層３ｃとデータ記憶部４とが非磁性層９を介して磁気結合されている。磁気結合は強磁性結合、反強磁性結合のいずれでも良い。また、非磁性層９は金属でも絶縁膜でも良い。
【００４８】
非磁性層９として金属材料を用いる場合は、Ｒｕ、Ｃｕ、Ａｕ、Ａｇ、Ｉｒ、Ｃｒ、Ｒｅ、Ｎｂ、Ｐｄ、Ｐｔ等層間磁気結合を生じる材料が好ましい。非磁性層９として絶縁膜を用いる場合は、０．３ｎｍ〜５ｎｍ程度の厚さでトンネルバリアとなっており、界面の凹凸により、ネール結合を生じる。
【００４９】
このようなセンサ層３ｃと書き込み配線２とが磁気結合したメモリセルにおいては、書き込み配線２から生じた磁場がほとんど外へ漏れないため、小さな電流でのデータ書き込みが可能である。
【００５０】
なお、図８に示すメモリセルは、トップセンサ型のメモリセルであったが、図８のメモリセルを１８０度回転して上と下を逆にしたボトムセンサ型であっても良い。このボトムセンサ型メモリセルにおいては、ＴＭＲ素子としてボトムピン型ＴＭＲ素子が用いられる。
【００５１】
（第１実施形態）
次に、第１実施形態による磁気メモリの構成を、図９乃至図１１を参照して説明する。この第１実施形態による磁気メモリは複数のメモリセルを有している。各メモリセルの構成を示す断面図を図９（ａ）に示し、図９（ａ）に示す切断線Ａ−Ａで切断した断面図を図９（ｂ）に示す。また、第１実施形態による磁気メモリのメモリセルアレイの構成を図１０に示す。
【００５２】
各メモリセル１は、図９（ａ）、（ｂ）に示すように、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３と、データ記憶部４と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００５３】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３と電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００５４】
ＴＭＲ素子３は、セルビット線２の第１配線部２ａにコンタクト層５を介して電気的に接続されるセンサ層３ｃと、このセンサ層３ｃに接するトンネルバリア層３ｂと、このトンネルバリア層３ｂに接する磁化固着層３ａとを備えている。この磁化固着層３ａは引き出し電極１０、および接続プラグ１２を介して読み出し選択トランジスタのソースおよびドレインの一方に接続される。なお、図９においては、ＴＭＲ素子３は、接続プラグ１２の位置と異なる位置に設けられているが、接続プラグ１２の真上に設けても良い。
【００５５】
データ記憶部４は、第１配線部２ａのＴＭＲ素子３が接する面を除く３面を被覆するように形成されている。
【００５６】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００５７】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図１０を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル１が選択された場合を考える。上記選択されたメモリセル１にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル１を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉがＯＮされて書き込み選択ワード線ＷＷＬｉが選択されるとともにカラムデコーダ４５によって書き込み電流駆動回路４６が制御されて共用ビット線ＢＬｊが選択され、共用ビット線ＢＬｊに書き込み電流が流れる。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。また、ロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。すると、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル１のセルビット線２に流れる。このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルの書き込み選択トランジスタ１９はＯＦＦ状態であるので、上記選択されない他のメモリセルのセルビット線２には書き込み電流は流れない。選択されたメモリセル１のセルビット線２に流れる書き込み電流によって誘導された電流磁場によってデータ記憶部４の磁化が反転し、データが書き込まれる。
【００５８】
次に、書き込み電流の流し方について説明する。本実施形態では、共用ビット線ＢＬからセルビット線２に分岐して書き込み電流を流す。この書き込み電流を流すための書き込み電流駆動回路４６の概略の構成を図１１に示す。図１１では２組のドライバ７２ａ、７２ｂとシンカー７４ａ、７４ｂが設けられている。各メモリセルの書き込み選択トランジスタ１９には、２方向の電流が流れる。共通ソース線２０の電位を「Ｌ」レベル（例えば０Ｖ）にするか「Ｈ」レベル（例えば１．５Ｖ）にするかによって電流方向が変わる。例えば、カラムがｊ（＝１，・・・）番目のメモリセル１のデータ記憶部４にデータ“１”を書き込む場合には、カラム選択信号ＣＳＬ１ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ０ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ａとシンカー７４ｂがＯＮし、ドライバ７２ｂとシンカー７４ａがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ１からドライバ７２ａ、共用ビット線ＢＬ、セルビット線２、書き込み選択トランジスタ１９、共通ソース線２０、およびシンカー７４ｂを流れる。カラムがｊ（＝１，・・・）番目のメモリセル１にデータ“０”を書き込む場合には、カラム選択信号ＣＳＬ０ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ１ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ｂとシンカー７４ａがＯＮし、ドライバ７２ａとシンカー７４ｂがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ０からドライバ７２ｂ、共通ソース線２０、書き込み選択トランジスタ１９、セルビット線２、共用ビット線ＢＬ、およびシンカー７４ａを流れる。したがって、データ“１”とデータ“０”を書き込む場合とでは、セルビット線２に流れる電流の向きが反対となる。
【００５９】
なお、書き込み電流を流すためには、一般に、ドライバーシンカー対が２対必要となるが、本実施形態においては、図１０に示すように、共通ソース線２０は共用ビット線ＢＬが接続されている書き込み電流駆動回路４６に接続されているので、ドライバーシンカー対を兼用することができる。
【００６０】
書き込み電流がそれほど大きくなく、共用ビット線ＢＬの両端の電圧差がそれほど大きくなければ、各メモリセル１の書き込み選択トランジスタ１９はＮチャネルＭＯＳＦＥＴが一つで済む。電流が大きい場合は、各メモリセルにＰチャンネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを設ける場合もあるが、高密度メモリを実現するには各セルに書き込み選択トランジスタ１９は一つが望ましい。
【００６１】
次に、再び図２に戻り、選択されたメモリセルからビットデータを読み出す場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル１を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３２ｉがＯＮされて読み出し選択ワード線ＲＷＬｉが選択されるとともにカラムデコーダ４５によって書き込み電流駆動回路４６が制御されて共用ビット線ＢＬｊ電流が流れる。このとき、カラムデコーダ４５によってカラム選択トランジスタ３７ｊがＯＮされる。なお、ロウ選択トランジスタ３１ｉはＯＦＦ状態となっている。このとき、ロウ選択トランジスタ３２ｉがＯＮ状態となっているので、選択されたメモリセル１の読み出し選択トランジスタ１７もＯＮ状態となり、上記電流は共用ビット線ＢＬｊからセルビット線２、ＴＭＲ素子３、および読み出し選択トランジスタ１７を流れる。これにより、共用ビット線ＢＬｊの電位はＴＭＲ素子３の抵抗に応じた値となる。この電位がカラム選択トランジスタ３７ｊを介してセンスアンプ６２に送られ、基準電位ＶＲＥＦと比較されることにより、データ記憶部４に記憶されたデータが読み出される。
【００６２】
以上説明したように、本実施形態によれば、セルビット線２から発生した磁場が有効にデータ記憶部４に掛かるため、スイッチング電流が小さい。また、メモリセルのデータ記憶部４にデータを書き込むための書き込み配線はセルビット線２のみである。このため、ビット線とワード線の両方に書き込み電流を流すことが必要である従来の磁気メモリに比べて、書き込み電流を少なくすることが可能となり、消費電力を低減することができる。またメモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。そしてデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６３】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリを、図１２を参照して説明する。図１２は、第２実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第２実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１に、引き出し電極１０の下部に絶縁膜（図示せず）を介してセンスアシスト線２１を設けた構成となっている。そして、データ書き込み時にセンスアシスト線２１に電流を流し、ＴＭＲ素子３の磁化困難軸方向に磁場を発生させる。この磁場により、ＴＭＲ素子３のセンサ層の磁化容易軸方向のスイッチング磁場が小さくなり第１実施形態の場合よりもセンス感度を向上させることができる。
【００６４】
この第２実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６５】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリを、図１３を参照して説明する。図１３は、第３実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第３実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１に、データ記憶部４の上部に絶縁膜（図示せず）を介してライトアシスト線２２を設けた構成となっている。このライトアシスト線２２は、セルビット線２の第１配線部２ａとほぼ直交するように設置されている。
【００６６】
このように構成された第３実施形態において、データ書き込み時にライトアシスト線２２に電流を流し、データ記憶部４の磁化の向きに直交する方向に磁場を発生させる。この磁場により、データ記憶部４の磁化反転をアシストすることにより、セルビット線２に流す書き込み電流を低減することができる。
【００６７】
この第３実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００６８】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリを、図１４を参照して説明する。図１４は、第４実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第４実施形態による磁気メモリは、図９に示す第１実施形態による磁気メモリの各メモリセル１において、読み出し選択トランジスタ１７を削除し、代わりに読み出しワード線ＲＷＬを設けた構成となっている。すなわち、本実施形態による磁気メモリは、読み出しに選択トランジスタを用いない単純マトリックスクロスポイント型である。
【００６９】
このように構成された本実施形態による磁気メモリにおいて、選択されるメモリセルに書き込みを行う場合は、この選択されるメモリセル１に接続する共用ビット線ＢＬと、当該メモリセルを選択する書き込みワード線ＷＷＬをＯＮにする。すると、セルビット線２に書き込み電流が流れ、第１配線２ａの外周方向に発生した磁場によりデータ記憶部４の磁化が反転する。読み出しは、選択されるメモリセルに接続する共用ビット線ＢＬと、当該メモリセルを選択する読み出しワード線ＲＷＬをＯＮにし、選択されるメモリセル１のＴＭＲ素子３に流れる電流により、すなわち共用ビット線ＢＬの電位によりデータ記憶部４に記憶されたデータを読み出す。
【００７０】
この第４実施形態も第１実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００７１】
（第５実施形態）
次に、本発明の第５実施形態による磁気メモリを、図１５（ａ）、（ｂ）、（ｃ）を参照して説明する。図１５（ａ）は、第５実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第５実施形態による磁気メモリは、図１４に示す第４実施形態による磁気メモリの各メモリセル１のセルビット線２に、第２配線部２ｂと接続プラグ７との間に第３配線部２ｃを設けるとともに、この第３配線部２ｃを被覆する第２データ記憶部４ａを設けた構成となっている。そして、第３配線部２ｃは、読み出しワード線ＲＷＬの下側に絶縁膜を介して配置された構成となっている。すなわち、２つのデータ記憶部４，４ａが同一セルビット線２上でかつ上下に並ぶように設けられており、その間にＴＭＲ素子３が設置されている。また、第３配線部２ｃも共用ビット線ＢＬとほぼ平行な部分を有している。
【００７２】
このように構成された本実施形態においては、図１５（ｂ）、（ｃ）に示すように、上下２つのデータ記憶部４、４ａから発生する磁場の向きはＴＭＲ素子３の近傍では同じになるため、センス感度が向上する。なお、図１５（ｂ）、（ｃ）は、図１５（ａ）に示す切断線Ａ−Ａで切断した断面図であって、図１５（ｂ）は、データ記憶部４、４ａにデータ“０”を書き込む場合を示し、図１５（ｃ）は、データ記憶部４、４ａにデータ“１”を書き込む場合を示す。
【００７３】
この第５実施形態も第４実施形態と同様に、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４、４ａの体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００７４】
なお、この第５実施形態においては、磁気抵抗効果素子３は、第１配線部２ａに電気的に接続されるように設けられたが、第１配線部２ａに電気的に接続されず、第３配線部２ｃに電気的に接続されるように設けても良い。
【００７５】
（第６実施形態）
次に、本発明の第６実施形態による磁気メモリを、図１６（ａ）、（ｂ）、（ｃ）を参照して説明する。図１６（ａ）は、第６実施形態による磁気メモリのメモリセル１の構成を示す断面図である。この第６実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２、５１と、ＴＭＲ素子からなる磁気センサ３Ａと、データ記憶部４、４ａと、書き込み選択トランジスタ１９、５４とを備えている。
【００７６】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３Ａと電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００７７】
ＴＭＲ素子３Ａは、セルビット線２の第１配線部２ａにコンタクト層５を介して電気的に接続されるセンサ層３ｃと、このセンサ層３ｃに接するトンネルバリア層３ｂと、このトンネルバリア層３ｂに接する磁化固着層（基準層）３ａとを備えている。そしてセンサ層３ｃと磁化固着層３ａの磁化容易軸が直交するように形成されている。これにより、ＴＭＲ素子３Ａに印加される外部磁場ＨとＴＭＲ素子３Ａの抵抗値Ｒが図１６（ｃ）に示すように、線形の関係となる。なお、磁化固着層３ａは読み出しワード線ＲＷＬに接続される。
【００７８】
セルビット線５１は、共用ビット線ＢＬ１から枝分かれして読み出しワード線の下部に図示しない絶縁膜を介して形成され、接続プラグ５２を介して書き込み選択トランジスタ５４のソースおよびドレインの一方に接続される配線部５１ａを有している。配線部５１ａは、共用ビット線ＢＬ１とほぼ平行な部分を有している。
【００７９】
データ記憶部４は、図１６（ｂ）に示すように、第１配線部２ａのＴＭＲ素子３が接する面を除く３面を被覆するように形成されている。また、データ記憶部４ａは、配線部５１ａの、読み出しワード線ＲＷＬに対向する面を除く３面を被覆するように形成されている。
【００８０】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。また、書き込み選択トランジスタ５４は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線５５に接続され、ゲートが書き込み選択ワード線ＷＷＬ１を兼ねている。
【００８１】
このように構成された本実施形態による磁気メモリにおいては、ＴＭＲ素子３Ａの上下にデータ記憶部４、４ａが設けられ、それぞれ独立にデータ書き込みができるようになっている。ＴＭＲ素子３Ａのセンサ層３ｃの、２つのデータ記憶部４、４ａからの距離が異なるため、センサ層３ｃ近傍での磁場の強さが、２つのデータ記憶部４、４ａの磁化の向きの組み合わせにより４通りある。このため、ＴＭＲ素子３Ａの出力が４値となる（図１６（ｃ）参照）。
【００８２】
この第６実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４、４ａの体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００８３】
（第７実施形態）
次に、本発明の第７実施形態による磁気メモリを、図１７（ａ）、（ｂ）を参照して説明する。図１７（ａ）は、第７実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１７（ｂ）は図１７（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第７実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４と、書き込み選択トランジスタ１９とを備えている。
【００８４】
セルビット線２は、共用ビット線ＢＬから枝分かれした第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００８５】
データ記憶部４は、図１７（ｂ）に示すように、第１配線部２ａの周囲を完全に被覆するように形成されており、このデータ記憶部４は環流型の磁気回路を構成する環流型記憶部である。
【００８６】
ＴＭＲ素子３１は、第１配線部２ａ上のデータ記憶部４に図示しないコンタクト層を介して電気的に接続され、データ記憶部４とコンタクト層を介して強磁性結合したセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しワード線ＲＷＬ１に接続される。
【００８７】
ＴＭＲ素子３２は、第１配線部２ａ下のデータ記憶部４に図示しないコンタクト層を介して電気的に接続され、データ記憶部４とコンタクト層を介して強磁性結合したセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬ２に接続される。
【００８８】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００８９】
このように構成された本実施形態による磁気メモリにおいて、データ記憶部４の上下にＴＭＲ素子３１、３２が設置され、それぞれのＴＭＲ素子３１、３２が感じる磁場の向きは、常に互いに反対となる。それぞれのＴＭＲ素子３１、３２からの出力を差動アンプ６５によって読み出すことにより出力が２倍になる。
【００９０】
この第７実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００９１】
（第８実施形態）
次に、本発明の第８実施形態による磁気メモリを、図１８（ａ）、（ｂ）を参照して説明する。図１８（ａ）は、第７実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１８（ｂ）は図１８（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第８実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４１、４２と、書き込み選択トランジスタ１９とを備えている。
【００９２】
セルビット線２は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３１と電気的に接続される第１配線部２ａと、この第１配線部２ａに接続され図示しない絶縁膜を介してＴＭＲ素子３１の側部に沿って形成された第２配線部２ｂと、この第２配線部２ｂに一端が接続され他端が接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第３配線部２ｃとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。また、第３配線部２ｃも共用ビット線ＢＬとほぼ平行な部分を有している。
【００９３】
ＴＭＲ素子３１は、第１配線部２ａ下に設けられ、この第１配線部２ａにコンタクト層５１を介して電気的に接続されるセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しワード線ＲＷＬ１に接続される。
【００９４】
ＴＭＲ素子３２は、第３配線部２ｃ下に設けられ、この第３配線部２ｃにコンタクト層５２を介して電気的に接続されるセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬ２に接続される。
【００９５】
データ記憶部４１は、図１８（ｂ）に示すように、ＴＭＲ素子３１のコンタクト層５１と接する面を除く３面を被覆するとともに、センサ層３ｃ１まで延在するように形成されている。データ記憶部４２は、図１８（ｂ）に示すように、ＴＭＲ素子３２のコンタクト層５２と接する面を除く３面を被覆するとともに、センサ層３ｃ２まで延在するように形成されている。
【００９６】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００９７】
このように構成された本実施形態による磁気メモリにおいて、データ記憶部４１、４２が同一セルビット線２上に２つ設けられており、それぞれの磁化の向きは互いに反対向きとなるように配置されている。２つのデータ記憶部４１、４２は、同一層にあっても上下にあってもかまわないが、上下に並ぶ方が高密度化できる。それぞれのデータ記憶部４１、４２に対応した磁気センサ３１、３２が存在し、それぞれからの出力を差動アンプ６５で読み出すことにより出力が２倍になる。
【００９８】
この第８実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【００９９】
（第９実施形態）
次に、本発明の第９実施形態による磁気メモリを、図１９（ａ）、（ｂ）を参照して説明する。図１９（ａ）は、第９実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図１９（ｂ）は図１９（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第９実施形態による磁気メモリは、複数のメモリセル１を有し、各メモリセル１は、書き込み配線となるセルビット線２と、ＴＭＲ素子からなる磁気センサ３１、３２と、データ記憶部４と、書き込み選択トランジスタ１９とを備えている。
【０１００】
セルビット線２は、共用ビット線ＢＬから枝分かれした第１配線部２ａと、この第１配線部２ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部２ｂとを有している。第１配線部２ａは、共用ビット線ＢＬとほぼ平行な部分を有している。第２配線部２ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【０１０１】
データ記憶部４は、図１９（ｂ）に示すように、第１配線部２ａの周囲を完全に被覆するように形成されており、このデータ記憶部４は環流型の磁気回路を構成する環流型記憶部である。
【０１０２】
ＴＭＲ素子３１は、第１配線部２ａ上のデータ記憶部４に接するセンサ層３ｃ１と、このセンサ層３ｃ１に接するトンネルバリア層３ｂ１と、このトンネルバリア層３ｂ１に接する磁化固着層３ａ１と、この磁化固着層３ａ１に接する反強磁性層３ｄ１を備えている。なお、反強磁性層３ｄ１は読み出しビット線ＲＢＬに接続される。磁化固着層３ａ１は、非磁性層を挟んで２つの強磁性層が積層されたシンセティック構造となっている。
【０１０３】
ＴＭＲ素子３２は、第１配線部２ａ下のデータ記憶部４に接するセンサ層３ｃ２と、このセンサ層３ｃ２に接するトンネルバリア層３ｂ２と、このトンネルバリア層３ｂ２に接する磁化固着層３ａ２と、この磁化固着層３ａ２に接する反強磁性層３ｄ２を備えている。なお、反強磁性層３ｄ２は読み出しワード線ＲＷＬに接続される。磁化固着層３ａ２は単層の強磁性層から構成される。したがって、ＴＭＲ素子３１とＴＭＲ素子３２は環流型磁化自由層となるデータ記憶部４を介して接続された２重接合のＴＭＲ素子を構成する。
【０１０４】
書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられる共通ソース線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【０１０５】
このように構成された本実施形態による磁気メモリにおいて、選択されたメモリセルのデータ記憶部４へのデータの書き込みは、書き込み選択ワード線ＷＷＬをＯＮし、セルビット線２に書き込み電流を流すことにより、データ記憶部４にデータを書き込む。データ記憶部４からデータの読み出しは、読み出しビット線ＲＢＬと読み出しワード線ＲＷＬとの間の、環流磁化自由層を有する２重接合のＴＭＲ素子に電流を流し、この２重接合を有するＴＭＲ素子の抵抗に応じた電位差を検出することにより行う。
【０１０６】
なお、本実施形態においては、ＴＭＲ素子３１の磁化固着層３ａ１は、非磁性層を挟んで２つの強磁性層が積層されたシンセティック構造で、ＴＭＲ素子３２の磁化固着層３ａ２は単層の強磁性層であったが、ＴＭＲ素子３２の磁化固着層３ａ２をシンセティック構造でＴＭＲ素子３１の磁化固着層３ａ１を単層の強磁性層としても良い。
【０１０７】
この第９実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【０１０８】
（第１０実施形態）
次に、本発明の第１０実施形態による磁気メモリを、図２０（ａ）、（ｂ）を参照して説明する。図２０（ａ）は、第１０実施形態による磁気メモリのメモリセル１の構成を示す断面図である。図２０（ｂ）は図２０（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この第１０実施形態による磁気メモリは、図１９に示す第９実施形態の磁気メモリにおいて、ＴＭＲ素子３２の反強磁性層３ｄ２がバッファ層６を介して読み出しワード線ＲＷＬに接続され、この読み出しワード線ＲＷＬは読み出しビット線ＲＢＬとほぼ直交するように配置された構成となっている。
【０１０９】
このように構成された本実施形態による磁気メモリのメモリセルへのデータの書き込みおよびメモリセルからのデータの読み出しは第９実施形態の場合と同様にして行う。
【０１１０】
この第１０実施形態による磁気メモリにおいては、メモリセル毎に個別書き込みが可能となるのでスイッチング特性のばらつきの影響が小さくなる。またデータ記憶部４の体積を大きく形状異方性も大きくすることが可能となるためデータ保持状態が安定する。
【０１１１】
なお、第１乃至第１０実施形態においては、磁気抵抗効果素子としてＴＭＲ素子を用いた場合を説明したが、本発明はこれに限定されるものではなく、巨大磁気抵抗効果を有する巨大磁気抵抗効果素子等の磁気センサを用いても良い。
【０１１２】
（第１１実施形態）
次に、本発明の第１１実施形態による磁気メモリの製造方法を説明する。この第１１実施形態による製造方法は、図１５に示す第５実施形態による磁気メモリを製造するものであり、以下、図１５を参照して説明する。
【０１１３】
まず、ｐ型シリコン基板を用意する。次に、書き込み選択トランジスタ１９としてＮチャンネルＭＯＳＦＥＴを通常のＣＭＯＳプロセスで形成する。このとき、ゲート電極はそのまま書き込み選択ワード線ＷＷＬとして働くよう形成する。ドレインとソース上に電極７を形成し、共通ソース線２０を配線する。
【０１１４】
次に、絶縁層（図示せず）を形成する。その後、第３配線部２ｃを形成する。第３配線部６ｃに用いる材料は、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ等が考えられるが、ここではダマシン法で形成したＣｕが用いられている。第３配線部２ｃには強磁性体であるＮｉＦｅからなるデータ記憶部４ａが被覆された配線となっている。なお、データ記憶部４ａにはバリアメタルとしてＮｉＦｅの外側にＴｉＮ、ＮｉＦｅとＣｕの間にはＣｏＦｅが挿入されている。
【０１１５】
次に、図示しない絶縁膜を形成し、その上に読み出しワード線ＲＷＬを形成し、更に図示しない絶縁膜を被覆し、この絶縁膜を、読み出しワード線ＲＷＬが露出するように平坦化する。次に、ＴＭＲ積層膜３を堆積する。このＴＭＲ積層膜３は、ワード線ＲＷＬ上に、膜厚２０ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＲｕからなるバッファ層、膜厚６ｎｍのＩｒＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ７９Ｆｅ２１からなる磁化自由層、膜厚２ｎｍのＴａからなる表面保護層、膜厚２０ｎｍのＲｕからなる表面保護層、Ｔａからなる上部接続層を順次積層することによって得られる。
【０１１６】
次に、上部接続層のＴａをハードマスクとして用いて、ＴＭＲ積層膜３を所定の形状にエッチング、例えば０．２４×０．４８μｍ２の長方形にし、ＴＭＲ素子３を形成する。その後、層間絶縁膜（図示せず）を堆積する。ＴＭＲ素子３の横に、垂直方向のセルビット線２ｂを形成するための直方体のビアホールを上記層間絶縁膜に形成する。続いてこのビアホールをＷで埋め込み、セルビット線２ｂを形成する。
【０１１７】
次に、ＴＭＲ素子３の上部接続層とコンタクトが取れるよう上記層間絶縁膜をエッチングする。共用ビット線ＢＬおよびセルビット線２ａを形成するためにＡｌからなる金属膜を、ＴＭＲ素子３の上部接続層と接続するように、また垂直方向のセルビット線２ｂと接続するように堆積する。続いて、共用ビット線ＢＬおよびセルビット線を形成するようにＡｌからなる金属膜をエッチングする。平面配置で見ると、各ＴＭＲ素子３の間に共用ビット線ＢＬを配置し、そこから分岐したセルビット線２が各ＴＭＲ素子３の直上を通るよう配置する。
【０１１８】
次に、セルビット線２ａの最上層と側面を強磁性体であるＮｉＦｅ膜で被覆し、データ記憶部４が形成された配線とする。なお、ＮｉＦｅからなるデータ記憶部４とセルビット線２ａとの間にはバリアメタルとしてＣｏＦｅ膜が挿入されている。また、バリアメタルとしては、ＣｏＦｅの代わりにＴａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮなども使い得る。なお、データ記憶部４の上にＴｉＮからなるバリアメタルを形成しても良い。
【０１１９】
データ記憶部４を形成した後、図示しない保護層を堆積する。続いて、磁場中でアニールし、ＴＭＲ素子３と、データ記憶部４，４ａに一括して同じ方向に一軸磁気異方性を付与する。アニール条件は、例えば、３００℃で１時間、１０ｋＯｅの磁場中で行う。最後に全てのセルビット線にデータ“０”または“１”を書き込むための書き込み電流を流し、磁化状態を初期化する。
【０１２０】
【発明の効果】
以上、述べたように、本発明によれば、メモリセルの記憶状態が安定で消費電力が少ないものとすることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態による磁気メモリに用いられるメモリセルの基本的な構成および動作を示す断面図。
【図２】本発明の各実施形態による磁気メモリに用いられるメモリセルの構成を示す断面図。
【図３】ボトムピン型のＴＭＲ素子の構成を示す断面図。
【図４】トップピン型のＴＭＲ素子の構成を示す断面図。
【図５】２重接合型ＴＭＲ素子の構成を示す断面図。
【図６】２重接合型ＴＭＲ素子を用いた本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図７】磁気センサとデータ記憶部とが接触するように配置された、本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図８】磁気センサとデータ記憶部とが磁気結合される、本発明の一実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図９】本発明の第１実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１０】第１実施形態による磁気メモリのメモリセルアレイの構成を示す配線図。
【図１１】書き込み電流駆動回路の一具体例の構成を説明する図。
【図１２】本発明の第２実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１３】本発明の第３実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１４】本発明の第４実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１５】本発明の第５実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１６】本発明の第６実施形態による磁気メモリのメモリセルの構成を示す図。
【図１７】本発明の第７実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１８】本発明の第８実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図１９】本発明の第９実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２０】本発明の第１０実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２１】従来のメモリセルの構成を示す断面図。
【符号の説明】
１ メモリセル
２ セルビット線（書き込み配線）
２ａ 第１配線部
２ｂ 第２配線部
２ｃ 第３配線部
３ 磁気センサ（ＴＭＲ素子）
３ａ 磁化固着層
３ｂ トンネルバリア層
３ｃ 磁化自由層（センサ層）
３ｄ 反強磁性層
４ データ記憶部
５ コンタクト層
６ バッファ層
７ 接続プラグ
８ ギャップ
１０ 引き出し電極
１２ 接続プラグ
１７ 読み出し選択トランジスタ
１８ 接続プラグ
１９ 書き込み選択トランジスタ
２０ 共通ソース線
Claims (16)
- 少なくとも１つの書き込み配線と、前記書き込み配線の外周の少なくとも一部に設けられ、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つのデータ記憶部と、前記データ記憶部近傍に設置され、前記データ記憶部の磁化の向きを感知する磁気抵抗効果素子とを有するメモリセルを備えていることを特徴とする磁気メモリ。
- 各メモリセルは、前記書き込み配線にソース・ドレインの一方が接続される書き込み選択トランジスタを備えていることを特徴とする請求項１記載の磁気メモリ。
- 前記データ記憶部が前記書き込み配線の外周の少なくとも３方向を囲むように設けられ、残る１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部の磁化の向きが前記書き込み配線の外周方向に略平行であり、前記データ記憶部の両端に現れた磁化の向きが前記磁気抵抗効果素子により感知される請求項１または２記載の磁気メモリ。
- 前記データ記憶部が前記書き込み配線の外周の４方向を囲むように設けられ、このうちの１方向に前記磁気抵抗効果素子が設置され、前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが磁気的に結合していることを特徴とする請求項１または２記載の磁気メモリ。
- 前記データ記憶部と前記磁気抵抗効果素子の磁化自由層とが直接接していることを特徴とする請求項１乃至４のいずれかに記載の磁気メモリ。
- 複数の共用ビット線と、各共用ビット線からメモリセルごとに枝分かれしたセルビット線とを備え、このセルビット線の外周の少なくとも一部に前記データ記憶部が設けられ、このデータ記憶部近傍に前記磁気抵抗効果素子が設置され、前記セルビット線が前記書き込み配線として機能することを特徴とする請求項１乃至５のいずれかに記載の磁気メモリ。
- 前記磁気抵抗効果素子の近傍に設けられ、前記データ記憶部の磁化の向きの感知をアシストするセンスアシスト線を備えていることを特徴とする請求項１乃至６のいずれかに記載の磁気メモリ。
- 前記データ記憶部の近傍に前記セルビット線と略直交するように設けられ、前記データ記憶部の磁化の向きに直交する方向に磁場を発生するライトアシスト線を備えていることを特徴とする請求項６記載の磁気メモリ。
- 前記セルビット線は、対応する前記共用ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記磁気抵抗効果素子を挟んで前記前記第１配線部と略平行に設けられる第３配線部とを有し、前記磁気抵抗効果素子は前記第１配線部または前記第３配線部の一方に電気的に接続され、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍かつ前記第２記憶部近傍に前記磁気抵抗効果素子が設置されていることを特徴とする請求項６記載の磁気メモリ。
- 第１および第２磁気抵抗効果素子を有し、前記セルビット線は、対応する前記共用ビット線から枝分かれし、前記第１磁気抵抗効果素子が電気的に接続する第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続する第２配線部と、一端が前記第２配線部の他端に接続され前記第１配線部と略平行に設けられ前記第２磁気抵抗効果素子が電気的に接続される第３配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第３配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍に前記第１磁気抵抗効果素子が設置され、前記第２期億部近傍に前記第２磁気抵抗効果素子が設置されていることを特徴とする請求項６記載の磁気メモリ。
- 前記第１および第２磁気抵抗効果素子の出力を差動で読み出す差動アンプを備えたことを特徴とする請求項１０記載の磁気メモリ。
- 各メモリセルには第１および第２共用ビット線が対応付けられ、前記セルビット線は、前記第１共用ビット線から枝分かれし、前記磁気抵抗効果素子が電気的に接続する第１配線部と、前記第２共用ビット線から枝分かれし、前記磁気抵抗効果素子を挟んで前記第１配線部に略平行に設けられる部分を有する第２配線部とを有し、前記データ記憶部は、前記第１配線部の外周部に設けられた第１記憶部と、前記第２配線部の外周部に設けられた第２記憶部とを有し、前記第１記憶部近傍かつ前記第２記憶部近傍に前記磁気抵抗効果素子が設置され、前記磁気抵抗効果素子は、磁化が固定された磁化固着層と、前記第１記憶部および前記第２記憶部の磁化の向きを感知する磁化自由層とを有し、前記磁化固着層と前記磁化自由層の磁化容易軸方向が略直交していることを特徴とする請求項６記載の磁気メモリ。
- 書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層に接して設置されたトンネルバリア層、前記トンネルバリア層に接する磁化固着層、前記磁化固着層に接する反強磁性層を有する積層膜とを備えていることを特徴とする磁気抵抗効果素子。
- 書き込み配線の外周を被覆し、前記書き込み配線に電流を流すことにより磁化方向が反転可能な強磁性体からなる少なくとも１つの磁化自由層と、前記磁化自由層上に接して設置された第１のトンネルバリア層、第１のトンネルバリア層に接する第１の磁化固着層、および第１の磁化固着層に接する第１の反強磁性層を有する第１積層膜と、前記磁化自由層下に接して設置された第２のトンネルバリア層、第２のトンネルバリア層に接する第２の磁化固着層、および第２の磁化固着層に接する第２の反強磁性層を有する第２積層膜とを備えていることを特徴とする磁気抵抗効果素子。
- 前記第１および第２の磁化固着層の一方が、第１強磁性層、この第１強磁性層に接する非磁性層、および前記非磁性層に接する第２強磁性層を備えていることを特徴とする請求項１４記載の磁気抵抗効果素子。
- 複数のメモリセルを有し、各メモリセルが請求項１３乃至１５のいずれかに記載の磁気抵抗効果素子と、を有していることを特徴とする磁気メモリ。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080164A (ja) * | 2004-09-07 | 2006-03-23 | Tdk Corp | 磁気メモリ及びその製造方法 |
| JP2007059865A (ja) * | 2005-07-27 | 2007-03-08 | Tdk Corp | 磁気記憶装置 |
| US7459759B2 (en) | 2005-06-07 | 2008-12-02 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US7916521B2 (en) | 2006-12-20 | 2011-03-29 | Kabushiki Kaisha Toshiba | Magnetic random access memory and write method of the same |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1610386A4 (en) * | 2003-03-31 | 2009-04-01 | Japan Science & Tech Agency | TUNNEL TRANSISTOR WITH SPIN-DEPENDENT TRANSFER CHARACTERISTICS AND NON-VOLATILE MEMORY THEREOF |
| WO2005059953A2 (en) * | 2003-11-10 | 2005-06-30 | C M Innovations, Inc. | Solid state magnetic memory system and method |
| US20050141148A1 (en) * | 2003-12-02 | 2005-06-30 | Kabushiki Kaisha Toshiba | Magnetic memory |
| JP2005317739A (ja) * | 2004-04-28 | 2005-11-10 | Toshiba Corp | 磁気記憶装置およびその製造方法 |
| US7339818B2 (en) * | 2004-06-04 | 2008-03-04 | Micron Technology, Inc. | Spintronic devices with integrated transistors |
| US7372116B2 (en) * | 2004-06-16 | 2008-05-13 | Hitachi Global Storage Technologies Netherlands B.V. | Heat assisted switching in an MRAM cell utilizing the antiferromagnetic to ferromagnetic transition in FeRh |
| JP2006080387A (ja) * | 2004-09-10 | 2006-03-23 | Tdk Corp | 磁気メモリ |
| JP2006120824A (ja) * | 2004-10-21 | 2006-05-11 | Renesas Technology Corp | 磁気記憶装置 |
| ATE541295T1 (de) * | 2005-01-24 | 2012-01-15 | Nxp Bv | Magnetisches speichersystem unter verwendung von mram-abtaster |
| US7312506B2 (en) * | 2005-03-30 | 2007-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory cell structure |
| US7696548B2 (en) * | 2005-08-09 | 2010-04-13 | Magic Technologies, Inc. | MRAM with super-paramagnetic sensing layer |
| JP2008091703A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
| US7782661B2 (en) * | 2007-04-24 | 2010-08-24 | Magic Technologies, Inc. | Boosted gate voltage programming for spin-torque MRAM array |
| JP2010232475A (ja) * | 2009-03-27 | 2010-10-14 | Renesas Electronics Corp | 磁気記憶装置およびその製造方法 |
| US9928891B2 (en) * | 2013-09-20 | 2018-03-27 | Tohoku University | Nonvolatile variable resistance memory circuit which includes magnetic tunnel junction element |
| US9299745B2 (en) * | 2014-05-08 | 2016-03-29 | GlobalFoundries, Inc. | Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same |
| KR101683440B1 (ko) * | 2015-05-13 | 2016-12-07 | 고려대학교 산학협력단 | 자기 메모리 소자 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659499A (en) * | 1995-11-24 | 1997-08-19 | Motorola | Magnetic memory and method therefor |
| DE19836567C2 (de) * | 1998-08-12 | 2000-12-07 | Siemens Ag | Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung |
| JP3515940B2 (ja) | 2000-02-17 | 2004-04-05 | シャープ株式会社 | 磁気トンネル接合素子及びそれを用いた磁気メモリ |
| JP2001230468A (ja) | 2000-02-17 | 2001-08-24 | Sharp Corp | 磁気トンネル接合素子及びそれを用いた磁気メモリ |
| JP4309075B2 (ja) * | 2000-07-27 | 2009-08-05 | 株式会社東芝 | 磁気記憶装置 |
| JP2002230965A (ja) * | 2001-01-24 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 不揮発性メモリ装置 |
| US6650513B2 (en) * | 2001-01-29 | 2003-11-18 | International Business Machines Corporation | Magnetic devices with a ferromagnetic layer having perpendicular magnetic anisotropy and an antiferromagnetic layer for perpendicularly exchange biasing the ferromagnetic layer |
| US6803615B1 (en) * | 2001-02-23 | 2004-10-12 | Western Digital (Fremont), Inc. | Magnetic tunnel junction MRAM with improved stability |
| US6404674B1 (en) * | 2001-04-02 | 2002-06-11 | Hewlett Packard Company Intellectual Property Administrator | Cladded read-write conductor for a pinned-on-the-fly soft reference layer |
| JP2002359387A (ja) * | 2001-06-01 | 2002-12-13 | Canon Inc | 太陽電池設置構造物及び太陽光発電システム |
| JP4771631B2 (ja) * | 2001-09-21 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6606263B1 (en) * | 2002-04-19 | 2003-08-12 | Taiwan Semiconductor Manufacturing Company | Non-disturbing programming scheme for magnetic RAM |
| US6885576B2 (en) * | 2002-08-13 | 2005-04-26 | Micron Technology, Inc. | Closed flux magnetic memory |
| US6909628B2 (en) * | 2003-02-13 | 2005-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell |
-
2002
- 2002-10-31 JP JP2002318965A patent/JP2004153181A/ja active Pending
-
2003
- 2003-10-30 US US10/696,000 patent/US7038939B2/en not_active Expired - Fee Related
-
2006
- 2006-03-07 US US11/368,496 patent/US7266011B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080164A (ja) * | 2004-09-07 | 2006-03-23 | Tdk Corp | 磁気メモリ及びその製造方法 |
| JP4569231B2 (ja) * | 2004-09-07 | 2010-10-27 | Ｔｄｋ株式会社 | 磁気メモリ及びその製造方法 |
| US7459759B2 (en) | 2005-06-07 | 2008-12-02 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| JP2007059865A (ja) * | 2005-07-27 | 2007-03-08 | Tdk Corp | 磁気記憶装置 |
| US7916521B2 (en) | 2006-12-20 | 2011-03-29 | Kabushiki Kaisha Toshiba | Magnetic random access memory and write method of the same |
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