JP2004311513A - 磁気記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】高い信頼性を有する磁気記憶装置およびその製造方法を提供する。
【解決手段】ビット線17と、TMR素子50に磁界を加えてデータを書き換えるライト線15とを備え、ビット線およびライト線は、TMR素子50を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、論理回路部における同じ層の金属配線層19bよりも厚い増厚部17a,17bを有する。
【選択図】 図6
【解決手段】ビット線17と、TMR素子50に磁界を加えてデータを書き換えるライト線15とを備え、ビット線およびライト線は、TMR素子50を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、論理回路部における同じ層の金属配線層19bよりも厚い増厚部17a,17bを有する。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
本発明は、磁気記憶装置およびその製造方法に関し、具体的には、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含む磁気記憶装置とその製造方法に関するものである。
【0002】
【従来の技術】
磁気抵抗(MR:magnetoresistive)効果は、磁性体に磁界を加えることにより電気抵抗が変化する現象であり、磁界センサや磁気ヘッドなどに利用されている。近年、非常に大きな磁気抵抗効果を示す巨大磁気抵抗(GMR:giant magnetoresistance)効果材料として、Fe/Cr、Co/Cuなどの人工格子膜などが学会などで発表されている(たとえば、非特許文献1、2を参照)。
【0003】
また、強磁性層間の交換結合作用がなくなる程度に厚い非磁性金属層を持つ強磁性層/非磁性層/強磁性層/反強磁性層からなる構造のいわゆるスピンバルブ膜が知られている。このスピンバルブ膜では、強磁性層/反強磁性層を交換結合させて、その強磁性層の磁気モーメントを固定し、他方の強磁性層のスピンのみを外部磁場で容易に反転できるようにする。反強磁性体としては、FeMn、IrMn、PtMnなどが用いられる。このスピンバルブ膜の場合、2つの強磁性層間の交換結合が弱いために小さな磁場でスピンが反転できる。このため、上記交換結合膜に比べて高感度の磁気抵抗素子を提供できることから、高密度磁気記録用再生ヘッドとして用いられる。上記のスピンバルブ膜は、膜面内方向に電流を流すことにより用いられる。
【0004】
一方、膜面に対して垂直方向に電流を流す垂直磁気抵抗効果を利用すると、さらに大きな磁気抵抗効果が得られることが、たとえば以下の文献3から知られている。
【0005】
さらには、強磁性層/絶縁層/強磁性層からなる3層膜において、外部磁場によって2つの強磁性層のスピンを互いに平行または反平行にすることにより、膜面垂直方向のトンネル電流の大きさが異なることを利用した、強磁性トンネル接合によるトンネル磁気抵抗(TMR:tunneling magneto−resistive)効果も知られている(たとえば非特許文献4)。
【0006】
また、近年、巨大磁気抵抗素子(GMR素子)およびトンネル磁気抵抗素子(TMR素子)を、不揮発性磁気記憶半導体装置(MRAM:magnetic random access memory)に利用した不揮発メモリが提案されている(たとえば非特許文献5、6および7)。
【0007】
上記不揮発メモリの場合、保磁力の異なる2つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子やTMR素子が検討されている。MRAMへ利用する場合にはこれらの素子をマトリックス状に配置する。そして、別に設けた配線に電流を流して磁界を印加し、各素子を構成する2つの磁性層を互いに平行、反平行に制御することにより、“1”、“0”を記録する。読出しはGMRやTMR効果を利用して行なわれる。
【0008】
MRAMにおいては、GMR効果よりもTMR効果を利用した方が低消費電力であるから、主としてTMR素子を用いることが検討されている。TMR素子を利用したMRAMは、室温でMR変化率が20%以上と大きく、かつトンネル接合における抵抗が大きい。このため、GMR効果を用いる場合より大きな出力電圧が得られること、また読出し時にスピン反転をする必要がなく、それだけ小さい電流で読出しが可能であることなどの特徴がある。このため、TMR素子に対して、高速書込み・読出し可能な低消費電力型の不揮発性半導体記憶装置として期待が高まっている。
【0009】
しかし、従来のMRAMでは、書き込み時において、配線電流が大きく消費電力が大きく、配線の電流密度も大きくなるという問題があった。また、大きな電流を流した場合、意図した選択素子以外の素子の反転が発生するという問題も発生する。この問題を解決するために、パーマロイのような高透磁率の材料によって被覆した配線を形成し、TMR素子に磁界を集中させることも提案されている(たとえば特許文献1)。
【0010】
また、上記の問題の解決については、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などが非常に有効に作用する。
【0011】
【特許文献1】
特開2000−353791号公報
【0012】
【非特許文献1】
D.H. Mosca et al.,”Oscillatory interlayer coupling and giant magnetoresistance in Co/Cu multilayers”, Journal of Magnetism and Magnetic Materials 94 (1991) pp.L1−L5
【0013】
【非特許文献2】
S.S.P.Parkin et al.,”Oscillatory Magnetic Exchange Coupling through Thin Copper Layers”, Physical Review Letters, vol.66, No.16, 22 April 1991, pp.2152−2155
【0014】
【非特許文献3】
W.P.Pratt et al.,”Perpendicular Giant Magnetoresistances of Ag/Co Multilayers”, Physical Review Letters, vol.66, No.23, 10 June 1991, pp.3060−3063
【0015】
【非特許文献4】
T. Miyazaki et al.,”Giant magnetic tunneling effect in Fe/Al2O3/Fe junction”, Journal of Magnetism and Magnetic Materials 139 (1995), pp.L231−L241
【0016】
【非特許文献5】
S.Tehrani et al.,”High density submicron magnetoresistive random access memory (invited)”, Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5822−5827
【0017】
【非特許文献6】
S.S.P.Parkin et al.,”Exchange−biased magnetic tunnel junctions and application to nonvolatile magnetic random access memory (invited)”, Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5828−5833
【0018】
【非特許文献7】
ISSCC 2001 Dig of Tech. Papers, p.122
【0019】
【発明が解決しようとする課題】
しかしながら、論理回路と磁気抵抗素子とを混載するような場合には、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などにより、配線間容量、容量間容量、配線抵抗などの特性が変化する。その結果、製品不良を引き起こす可能性が考えられる。次に、そのことについて説明する。
【0020】
従来のMRAMアーキテクチャでは、素子選択用トランジスタと強磁性トンネル接合素子とを含むメモリセルが、複数のビット線と複数のワード線との交差部に位置する。すなわち、マトリックス状配置とされている。
【0021】
素子選択用トランジスタのソース/ドレインの一方はビット線に、他方は強磁性トンネル接合素子にそれぞれ電気的に接続される。また素子選択用トランジスタのゲートはワード線に電気的に接続されている。このTMR素子の近くを通るように、データ書き換え用のライト線が配置される。
【0022】
書き込み時には、ライト線などに電流が流されることにより磁界が発生し、その磁界によりTMR素子の中の2つの磁性層が互いに平行、反平行となるように磁化されて、“0”、“1”が記録される。
【0023】
読出し時には、所定のワード線を選択駆動することによりそのワード線に接続された素子選択用トランジスタがオン状態とされる。さらに、所定のビット線に電流を流すことによってオン状態の素子選択用トランジスタに接続されたTMR素子にトンネル電流が流される。このときのTMR素子の抵抗に基づいて、電流値の大小が生じ、記憶状態が判定される。つまり、TMR素子は磁化方向が平行では抵抗が小さく、反平行では抵抗が大きいという性質を有する。この性質を利用して、リード(読み出し)線における電流値を読むことにより、選択メモリセルの出力信号が参照セルの出力信号より小さいか大きいかを判定する。この読み出しにより、選択メモリセルの記憶状態“0”、“1”が判定される。
【0024】
MRAMでは、記憶情報の読み出しが記憶状態を破壊することなく行われるため再書き込み動作が不要であり、読み出し速度を高速とすることができる。かつ、磁化反転速度は1ナノ秒以下であるので、情報の書き込みも非常に高速で行うことができる。さらに、磁化反転動作に関しては、反転を繰り返すことにより特性が劣化する疲労現象は生じないといわれている。このため、事実上、動作回数に制限がない不揮発性メモリデバイスを提供できるなどの特徴を有する。
【0025】
上記の特徴は、単体メモリとしても有用であるが、論理回路との混載LSIとした場合に、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境を改善する。さらに、それに止まらず、コンピュータ、携帯端末等への不揮発性メモリ適用による消費電力、動作環境の改善など、非常に効果的なデバイスを提供することができる。
【0026】
MRAMアーキテクチャは、上記非特許文献5に示されるように、第1の金属配線層としての杭打ちソース線層、第2の金属配線層としてのライト線層、第3の金属配線層としてのビット線層などを備える。さらに、これらの金属配線層に加えて、非特許文献5には示されていない、セル選択線層、電源供給線層などを配置した5層以上の金属配線の構成とするのが一般的である。
【0027】
論理LSIでは、デバイスの動作速度やアクセスタイミングの観点から、金属配線層間容量や配線抵抗が設定されている。
【0028】
しかしながら、デバイスの高機能化のため、論理LSIにMRAMのような不揮発性メモリを混載する場合、その混載LSIの製造プロセスおよび構造に起因して、論理回路部において、金属配線層間容量などが設計パラメータから乖離する。この結果、デバイス動作が不良になるという問題が生じる。
【0029】
したがって、非特許文献5に示されように、下層金属配線層間に磁気抵抗効果素子を配置する構造では、安定した動作のための素子レイアウトに関する自由度が小さく、結果的に製品歩留まりが低下するという問題があった。
【0030】
本発明の目的は、高い信頼性を有する磁気記憶装置およびその製造方法を提供することにある。
【0031】
【課題を解決するための手段】
本発明の磁気記憶装置は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置である。この磁気記憶装置は、磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、記論理回路部における同じ層の金属配線層よりも厚い増厚部を有する。
【0032】
上記の磁気記憶装置によれば、メモリセル部(MRAM部)と論理回路部との、金属配線層と層間絶縁膜の膜厚を異なるようにするため、それぞれの部領域でのレイアウトの自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子との距離を減じることが可能となる。このため、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。
【0033】
なお、上記ビット線およびライト線は所定の層に設けられており、以後の説明においてそれを強調するために、それぞれビット線層およびライト線層と記す場合がある。また、金属配線と金属配線層との関係も、上記ビット線とビット線層との関係と同じである。
【0034】
本発明の別の磁気記憶装置は、複数の層間絶縁膜内に配置された磁気記憶装置である。この装置は、磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子と、その磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、2層以上の層間絶縁膜と同層に同じ厚さの複層部を有する。
【0035】
上記の磁気記憶装置によれば、増厚部を有する上述の磁気記憶装置における利点に加えて、絶縁層間膜ごとに配線の厚さを制御できる利点を得ることができる。このため、製造プロセスの制御性が向上し、素子の寸法精度を高めることができ、その結果、安定動作が可能となる。
【0036】
本発明の磁気記憶装置の製造方法は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置を製造する方法である。この製造方法は、第1の金属配線層を形成する工程と、第1の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備え、第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、論理回路部における同層の金属配線層に比べてその厚みが厚い金属配線層を形成する。
【0037】
上記の磁気記憶装置の製造方法によれば、従来のプロセスを用いて、上記の高信頼性の磁気記憶装置を製造できるため、新たな設備投資が必要ない。
【0038】
本発明の別の磁気記憶装置の製造方法では、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含み、複数の層間絶縁膜内に配置された磁気記憶装置を製造する方法である。この製造方法は、第1の金属配線層を形成する工程と、第1の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備える。そして、第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも磁気抵抗効果素子と重なる部分で、2層以上の層間絶縁膜と同層に同厚の金属配線層を形成する。
【0039】
上記の方法によれば、絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、製品の歩留りを向上させることができる。
【0040】
【発明の実施の形態】
次に、磁気抵抗効果素子として、例えばTMR素子を用いた本発明の実施の形態について図面を用いて説明する。
【0041】
(実施の形態1)
図1〜図6は本発明の実施の形態1における磁気記憶装置の製造工程を示す部分断面図である。以後の説明に用いる図面において、図5および図7以外はすべて、(a)メモリセル部および(b)論理回路部の両方を図示している。説明の簡単化のために、とくに断らないかぎり、(a)メモリセル部と(b)論理回路部とを分けることなく説明する。
【0042】
まず、図1を参照して、半導体基板1のメモリセル部および論理回路部の両方に、分離酸化膜2と、トランスファゲートトランジスタ3a、3bと、ゲート絶縁膜5と、ゲート電極4とを、順に形成する。この製造工程は、CMOSを製造するプロセスに基づいて行なうことができる。次いで、第1の層間絶縁膜21、その開口部であるコンタクトホール21a等の下部の構造を形成する。さらに、本図では簡単化のため省略されているが、周辺回路として次の回路部分(c1)〜(c5)などを備える。
(c1)単位記憶回路を構成するメモリセルを選択するためのアドレス信号を外部から受けるロウアンドカラムアドレスバッファ
(c2)そのアドレス信号を解読することによってメモリセルを指定するロウデコーダとカラムデコーダ
(c3)指定されたメモリセルに蓄積された信号を増幅して読み出すためのセンスアンプ
(c4)データ入出力のためのデータインバッファおよびデータアウトバッファ
(c5)クロック信号を発生するためのクロックジェネレータ
図2を参照して、コンタクトホール21a内を埋め込みかつ第1の層間絶縁膜21を覆うように形成したタングステン層に、CMP(Chemical Mechanical Polishing)処理あるいはRIE(Reactive Ion Etching)法などを用いたエッチバック処理を施す。それにより、コンタクトホール21a内にプラグ11を形成する。本実施の形態では、プラグ11の材料として、上述のようにタングステンを用いたが、銅やチタン、タンタルといった金属およびそれら金属の合金や窒化物等も適用できる。なお、プラグ11の形成法としては、めっき法、スパッタリング法やCVD(Chemical Vapor Deposition)法などが適用できる。銅を適用する場合には、いわゆるダマシン法が適用でき、プラグ11の形成と同じ機会に配線層を形成することも可能である。
【0043】
次いで、図3を参照して、プラグ11の上に位置する金属配線層12の形成にはシングルダマシンを用いることができる。また、それより上層の金属配線層13,14,15,16などの形成には、いわゆるデュアルダマシンを適用することができる。これらの方法を用いて、必要な層数になるまで層の形成を繰り返す。この層形成の繰り返しにおいて、層間絶縁膜22,23,24,25および金属配線層14,15,16,17などが堆積されてゆく(図4)。配線層間の膜厚は適用デバイスにより異なるが、本実施の形態では400nmとした。
【0044】
このとき、図4に示すように、TMR素子となる多層膜構造を形成する。図5は、図4に示すTMR素子を含む部分の拡大図である。図4および図5を参照して、まず、銅を適用したライト線15を形成し、そのライト線15上に絶縁層31を形成する。TMR素子50は、この絶縁層31の上に、磁化方向が固定された固着層32と、トンネル絶縁層33と、記録層34とが積層された多層構造を有している。
【0045】
この多層構造には、トランスファゲートトランジスタ3aのソース/ドレインのいずれか一方に電気的に接続され、磁化方向が固定された固着層32と、トンネル絶縁層33と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層34とが積層されている。この多層構造は、所定の形状に加工され、分離され、さらに開口部25aを有する層間絶縁膜25で覆われる。次いで、開口部25aを埋め込むように形成された銅からなるビット線の下部配線層17aが形成される。充填された開口部はプラグを形成することになる。
【0046】
図6に示すように、上記のビット線の下部配線層17aの上にさらにビット線上部配線層17bが形成される。ビット線を形成するこれら部分配線層17a,17bは、シングルダマシン法を2回適用して形成してもよいし、1回のデュアルダマシン法により形成してもよい。これらの金属配線は、メモリセル部のセル選択線として用いられるものである。メモリセル部では下部配線層17aおよび上部配線層17bの2層とも、金属配線層である。ビット線の上部配線層17bと同層の論理回路部の金属配線層19bは、その下側にプラグ配線19aを備え、金属配線層は有していない。ビット線と同じ層の論理回路部の層間絶縁膜26,27においては、上層に金属配線19bが、またその下層に接続プラグ19aが形成される。プラグは、金属配線層から除外して考える。すなわち、ビット線下部配線層17aは、ビット線上部配線層の増厚部を構成する。また、ビット線上部配線層17bとビット線下部配線層17aとで、複層部を構成するということもできる。
【0047】
ビット線17a,17bおよびライト線15には、その延在方向に沿って電流を流し、電流を周回する磁界をTMR素子への書き込みのために発生する。
【0048】
上記の積層構造を含むTMR素子50は、トランスファゲートトランジスタ3aのソース/ドレインのいずれか一方に電気的に接続するために、その積層構造のなかに、図示していない導電層を介在させることがある。その場合、低抵抗の金属、好ましくは白金、ルテニウム、銅、アルミニウム、タンタルなどが選択される。その介在させる導電層の厚さは、引き続き成膜される固着層32、トンネル絶縁層33および記録層34の平坦性を損なわないように、300nm以下とすることが好ましい。
【0049】
固着層32と記録層34は強磁性材料からなり、好ましくはニッケル、鉄、および/またはコバルトを主成分とする磁性材料が用いられる。また、これらの磁性材料に対して、磁気特性向上や熱安定性などのために、硼素、窒素、シリコンなどの添加物が導入される場合もある。さらには、NiMnSb、Co2MnGeなどのハーフメタルなどを用いることもできる。ハーフメタルは一方のスピンバンドにエネルギギャップが存在するので、これを用いるとより大きな磁気抵抗効果を得ることができ、このため大きな信号出力が得られる。これらの磁性材料層の厚さは、好ましくは0.3〜50nm程度とする。
【0050】
一方、トンネル絶縁層33には非磁性材料を用い、好ましくはアルミニウム、シリコン、タンタル、マグネシウムなどの金属およびそれら金属の合金の酸化物または窒化物を用いる。なお、トンネル絶縁層33は0.3〜5nm程度と非常に薄い膜として形成される。
【0051】
固着層32は、たとえば反強磁性層と強磁性層との積層構造とすることにより磁化方向を固定する。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化方向が一定に保たれる。反強磁性層としては、好ましくは鉄などの強磁性材料または貴金属とマンガンとの化合物が選択される。
【0052】
本実施の形態においては、導電層として銅を50nmの厚さに形成する。そして、固着層32としては、反強磁性材料である白金マンガン合金20nmと強磁性材料であるコバルト鉄合金3nmの積層膜構造とする。また、トンネル絶縁層33としてはアルミニウム酸化物を1nmの厚さに形成し、記録層34としてはニッケル鉄合金を3nmの厚さに形成する。
【0053】
上記のTMR素子を構成する薄膜は、分子線エピタキシ(MBE:Molecular Beam Epitaxy)法、各種スパッタ法、化学気相成長(CVD:Chemical Vapor Deposition)法、蒸着法など通常の薄膜形成装置を用いて作製することができる。
【0054】
本実施の形態においては、ドライエッチング工程や洗浄工程で発生する可能性があるダメージからTMR素子50を保護する目的で、図示していないタンタル膜を厚み10nm成膜している。
【0055】
本実施の形態では、TMR素子50は、図7に示すように、トランスファゲートトランジスタ3aのゲート電極4に接続する複数のワード線と、複数のビット線17との各交差部付近に位置し、このためマトリックス状に配置される。ここで、ライト線15とビット線17の少なくともどちらか一方がTMR素子50と電気的に接続されればよい。本実施の形態においては、ビット線17の下部配線層17aが層間絶縁膜25の開口部25aを埋め込んで形成されたプラグにより電気的に接続されている。
【0056】
次に、本実施の形態における磁気記憶装置の情報記憶動作について説明する。書き込みは、ビット線17、ライト線15にそれぞれ与えられる電流が磁界を発生し、その合成磁界がTMR素子50に印加される。合成磁界の方向は記録層34の磁化方向を決定し、情報が記録される。読み出しは、トランスファゲートトランジスタ3a,3bをオンするためにゲート電圧を印加すると、センス信号がビット線17、TMR素子50、プラグ11等を介して流れ、基準値との比較によって記録状態を判定する。
【0057】
本発明による実施の形態によれば、論理回路部の最適なレイアウトを保ちつつ、ビット線に下部配線層17aを設け、ビット線とTMR素子との距離を減じ、かつ断面積を増やすことができる。その結果、MRAM部の消費電力を低減でき、かつ書き込み時のセル選択の信頼性も向上することができる。この構成によれば、論理回路部の特性を劣化させることはない。さらに、本実施の形態では示さなかったが、MRAM領域の書き込み配線15とTMR素子50との距離を減じることも可能である。
【0058】
上記の磁気記憶装置によれば、従来、同一であったMRAM部と論理回路部との金属配線層および層間絶縁膜の膜厚を、増厚部または複層部を設けることにより異なる厚さとできる。このため、それぞれの領域でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子の距離を減じることが可能となる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離したり、デバイス動作が不良になるといった従来の問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【0059】
上記の磁気記憶装置によれば、ビット線の増厚部の形成において、下部配線層17aのように絶縁層間膜により配線の厚さを制御可能となる。すなわち、増厚部を複層部の形成によって実現することができる。このため、製造プロセスの制御性が向上し、素子の寸法精度向上および安定動作が可能となる。言うまでもないが、複層部を形成することなく増厚部を実現してもよいことは、もちろんである。
【0060】
本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも1つが、上側と下側とで異なる線幅を有してもよい。異なる線幅は2種類に限定されず、3種類以上あってもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【0061】
上記本実施の形態の磁気記憶装置においては、磁気抵抗効果素子のビット線およびライト線の少なくとも1つが、磁気抵抗効果素子の底面または上面と物理的に接触してもよい。この構成により、従来のコンタクトホールを介する構造よりも、MRAM領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【0062】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を制御するトランジスタ素子と少なくとも1つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。また、ビット線および/またはライト線の電気抵抗の低減も可能であるため、動作の高速化が可能である。また、大きな配線電流による配線の溶断も防止することが可能であり、高い信頼性を確保することができる。しかも、従来の処理装置を用いて製造できるので、本製品の製造のための設備投資が必要ない。このため、従来と同様の処理コストで製品の高性能化が可能となる。
【0063】
上記本発明の実施の形態の磁気記憶装置によれば、書き込み線抵抗の低減も可能であるため、動作の高速化が可能となる。また、大きな配線電流による配線の溶断も防止することが可能であり、信頼性も向上する。従来のプロセスで形成可能であるため、設備投資が必要なく従来コストでの高性能化が可能となる。
【0064】
(実施の形態2)
図8は、本発明の実施の形態2における磁気記憶装置の作製において、TMR素子を形成した状態を示す図である。また、図9は、図8の状態からさらに下部配線層17aおよび上部配線層17bからなるビット線17を形成した状態を示す図である。図8に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。ただし、実施の形態1ではTMR素子の保護膜としてタンタル膜を厚さ10nm成膜していたが、本実施の形態では、トンネル磁気抵抗素子50を保護する上記保護膜としてタンタル膜を厚さ300nm成膜している。図8および図9では、この保護膜は簡単化のため省略されている。
【0065】
図9に示すように、TMR素子50の上にビット線17を形成する際、実施の形態1と異なり本実施の形態では、ビット線の下部配線層17aは前記TMR素子50と物理的に接触して形成される。すなわち、実施の形態1では、TMR素子50とビット線の下部配線層の底面とは層間絶縁膜25の開口部25aを充填することによって形成されたプラグによって接続される構造を用いたが、本実施の形態では、TMR素子50とビット線の底面とはプラグなしに、直接、接続される。
【0066】
本実施の形態における動作原理は、実施の形態1と同様である。
上記したように、本発明による実施の形態によれば、TMR素子50とビット線17との間にはプラグが介在しないので、ビット線層17とTMR素子50の主表面との距離が減じられる。このため、ビット線層17を流れる電流によって生じる磁界のうち、より強い磁界がTMR素子50に与えられる。このため、より少ないビット線電流によってTMR素子の動作が可能になる。これは、ライト線15がTMR素子50と電気的に接続している構造でも同様である。
【0067】
(実施の形態3)
図10は、本発明の実施の形態3における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図11は、図10の状態から引き続いて、TMR素子およびビット線17を形成した状態を示す図である。図10に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。
【0068】
図10を参照して、2層化したライト線15をデュアルダマシン法により形成する。2層化したライト線の上部配線層15bの線幅を下部配線層15aに対して大きく形成する。この結果、TMR素子に対して、均一な平行磁界を印加することが可能である。これは、実施の形態1および2に示した2層化したビット線17a,17bにおいて、下部配線層17aの線幅を大きくした場合も同様である。なお、図10(b)に示すように、2層化したライト線15a,15bと同じ層の論理回路部には、金属配線16a,16bがデュアルダマシンにより同様に形成される。また、メモリセル部の金属配線14a,14bもデュアルダマシン法により形成される。
【0069】
上記ライト線の下部配線層15aおよび上部配線層15bは、2つの層間絶縁膜24,37に同層、同厚の複層部を構成する。
【0070】
次いで、図11に示すように、実施の形態1と同様に、TMR素子50を形成する。次いで、デュアルダマシン法を用いて、TMR素子50と電気的に接続するためのビット線プラグ17c、およびビット線17を形成する。
【0071】
上記実施の形態における動作原理は、実施の形態1と同様である。
本発明による実施の形態によれば、2層化したライト線(複層部)15a,15bに電流を流すことにより均一な平行磁界を磁気抵抗効果素子50に印加することができる。この結果、書き込み時のセル選択の信頼性を向上することができる。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力を低減することができる。
【0072】
上記の磁気記憶装置によれば、従来、同一であったMRAM部と論理回路部との金属配線層および層間絶縁膜の膜厚を複層部により、異なるようにできる。このため、それぞれの部でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子の距離を減じることができる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離し、デバイス動作が不良になるという従来からの問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【0073】
また、上記の磁気記憶装置によれば、複層部の形成において絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、素子の安定動作が可能となる。
【0074】
上記の本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも1つが、2層以上の絶縁層間膜面内において、それぞれ2つ以上の異なる線幅を有してもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【0075】
上記本実施の形態の磁気記憶装置においては、ビット線およびライト線の少なくとも1つが、磁気抵抗効果素子の底面または上面と物理的に接触している。この構成により、従来のコンタクトホールを介する構造よりも、MRAM領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【0076】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を選択制御するトランジスタ素子と少なくとも1つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。
【0077】
(実施の形態4)
図12は、本発明の実施の形態4における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図13は、図12の状態からTMR素子およびビット線を形成した状態を示す図である。図12に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。
【0078】
図12を参照して、ライト線15a,15bの形成の際に、ライト線が形成されるトレンチの側面および底面に、パーマロイのような高透磁率材料による被覆を形成し、その後にライト線となる金属配線を形成する。このような高透磁率材料による被覆は、分子線エピタキシ(MBE:Molecular Beam Epitaxy)法、各種スパッタ法、化学気相成長(CVD:Chemical Vapor Deposition)法、蒸着法、電解析出法など通常の薄膜形成装置を用いて作製することができる。ビット線およびライト線の少なくとも1つの側面を、パーマロイのような高透磁率材料により被覆することにより、ライト線の回りに発生する磁場を高透磁率材料の開放端から上方のTMR素子に集中させることが可能となる。
【0079】
次いで、図13に示すように、TMR素子50を形成する。この後、層間絶縁膜25,26を堆積し、デュアルダマシン法を用いて、TMR素子50と電気的に接続するプラグ17c、およびビット線17を形成する。
本発明による実施の形態によれば、配線電流磁界の素子への集中が可能であるため、書き込み時の消費電力の低減が可能である。書き込み時のセル選択の信頼性も向上する。
【0080】
(実施の形態に対する付言)
1.本実施の形態では、磁気抵抗効果素子としてTMR素子についてのみ説明したが、ビット線とライト線とを同様に用いる素子であれば、その他の磁気抵抗効果素子を用いてもよい。
2.本実施の形態では、増厚部は層間絶縁膜の単位で厚さを増大させた構造のみを説明したが、増厚部は、層間絶縁膜の厚さ単位で厚さを増大する必要はなく、それより小さく部分的に増大してもよい。
3.本実施の形態では、「平面的に見て少なくとも部分的にTMR素子と重なる部分」については、詳しく言及しなかったが、増厚部、複層部などの範囲は上記のTMR素子と重なる部分に限定してもよいし、層間絶縁膜が形成される全体に及んでもよく、また上記TMR素子と重なる部分を含んで全体に及ばなくてもよい。
4.上記実施の形態においては半導体基板を利用した磁気記憶装置について説明したが、本発明はそれに限定されるものではない。磁気センサ、磁気記録ヘッド、磁気記録媒体などのパターン化された磁気素子および類似する他の装置に広く適用することが可能である。
5.上記実施の形態においては、1つのTMR素子からなるメモリセルについて説明したが、メモリセルは2つ以上のTMR素子が含まれていてもよく、それらのメモリセルは互いに積層されていてもよい。
【0081】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0082】
【発明の効果】
本発明の磁気記憶装置およびその製造方法を用いることにより、単体メモリ構成においても、また論理LSIとMRAMとを混載する構成においても、高い信頼性を確保することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における磁気記憶装置の製造において半導体基板上の層間絶縁膜に開口部を設けた状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図2】図1に示す開口部にプラグを形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図3】ライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図4】TMR素子およびビット線の下層線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図5】TMR素子を含む部分の拡大図である。
【図6】ビット線の上層線を形成した状態を示す図である。
【図7】TMR素子をマトリックス配置したメモリセル部を示す図である。
【図8】本発明の実施の形態2における磁気記憶装置の製造において、TMR素子を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図9】2層のビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図10】本発明の実施の形態3における磁気記憶装置の製造において、2層のライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図11】TMR素子およびビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図12】本発明の実施の形態4における磁気記憶装置の製造において、パーマロイを配置した2層のライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図13】TMR素子およびビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【符号の説明】
1 半導体基板、2 分離酸化膜、3a,3b トランスファゲートトランジスタ、4 ゲート電極、5 ゲート絶縁膜、11,19a プラグ、12,13,14,14a,14b 金属配線、15 ライト線、15a,15b ライト線(複層部)、16,16a,16b,19b 金属配線、17 ビット線、17a ビット線の下部配線層(増厚部,複層部)、17b ビット線の上部配線層、21,22,23,24,25,26,27,37 層間絶縁膜、21a,25a 開口部、31 絶縁膜、32 固着層、33 トンネル絶縁層、34 記録層、35 パーマロイ層、50 TMR素子。
【発明の属する技術分野】
本発明は、磁気記憶装置およびその製造方法に関し、具体的には、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含む磁気記憶装置とその製造方法に関するものである。
【0002】
【従来の技術】
磁気抵抗(MR:magnetoresistive)効果は、磁性体に磁界を加えることにより電気抵抗が変化する現象であり、磁界センサや磁気ヘッドなどに利用されている。近年、非常に大きな磁気抵抗効果を示す巨大磁気抵抗(GMR:giant magnetoresistance)効果材料として、Fe/Cr、Co/Cuなどの人工格子膜などが学会などで発表されている(たとえば、非特許文献1、2を参照)。
【0003】
また、強磁性層間の交換結合作用がなくなる程度に厚い非磁性金属層を持つ強磁性層/非磁性層/強磁性層/反強磁性層からなる構造のいわゆるスピンバルブ膜が知られている。このスピンバルブ膜では、強磁性層/反強磁性層を交換結合させて、その強磁性層の磁気モーメントを固定し、他方の強磁性層のスピンのみを外部磁場で容易に反転できるようにする。反強磁性体としては、FeMn、IrMn、PtMnなどが用いられる。このスピンバルブ膜の場合、2つの強磁性層間の交換結合が弱いために小さな磁場でスピンが反転できる。このため、上記交換結合膜に比べて高感度の磁気抵抗素子を提供できることから、高密度磁気記録用再生ヘッドとして用いられる。上記のスピンバルブ膜は、膜面内方向に電流を流すことにより用いられる。
【0004】
一方、膜面に対して垂直方向に電流を流す垂直磁気抵抗効果を利用すると、さらに大きな磁気抵抗効果が得られることが、たとえば以下の文献3から知られている。
【0005】
さらには、強磁性層/絶縁層/強磁性層からなる3層膜において、外部磁場によって2つの強磁性層のスピンを互いに平行または反平行にすることにより、膜面垂直方向のトンネル電流の大きさが異なることを利用した、強磁性トンネル接合によるトンネル磁気抵抗(TMR:tunneling magneto−resistive)効果も知られている(たとえば非特許文献4)。
【0006】
また、近年、巨大磁気抵抗素子(GMR素子)およびトンネル磁気抵抗素子(TMR素子)を、不揮発性磁気記憶半導体装置(MRAM:magnetic random access memory)に利用した不揮発メモリが提案されている(たとえば非特許文献5、6および7)。
【0007】
上記不揮発メモリの場合、保磁力の異なる2つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子やTMR素子が検討されている。MRAMへ利用する場合にはこれらの素子をマトリックス状に配置する。そして、別に設けた配線に電流を流して磁界を印加し、各素子を構成する2つの磁性層を互いに平行、反平行に制御することにより、“1”、“0”を記録する。読出しはGMRやTMR効果を利用して行なわれる。
【0008】
MRAMにおいては、GMR効果よりもTMR効果を利用した方が低消費電力であるから、主としてTMR素子を用いることが検討されている。TMR素子を利用したMRAMは、室温でMR変化率が20%以上と大きく、かつトンネル接合における抵抗が大きい。このため、GMR効果を用いる場合より大きな出力電圧が得られること、また読出し時にスピン反転をする必要がなく、それだけ小さい電流で読出しが可能であることなどの特徴がある。このため、TMR素子に対して、高速書込み・読出し可能な低消費電力型の不揮発性半導体記憶装置として期待が高まっている。
【0009】
しかし、従来のMRAMでは、書き込み時において、配線電流が大きく消費電力が大きく、配線の電流密度も大きくなるという問題があった。また、大きな電流を流した場合、意図した選択素子以外の素子の反転が発生するという問題も発生する。この問題を解決するために、パーマロイのような高透磁率の材料によって被覆した配線を形成し、TMR素子に磁界を集中させることも提案されている(たとえば特許文献1)。
【0010】
また、上記の問題の解決については、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などが非常に有効に作用する。
【0011】
【特許文献1】
特開2000−353791号公報
【0012】
【非特許文献1】
D.H. Mosca et al.,”Oscillatory interlayer coupling and giant magnetoresistance in Co/Cu multilayers”, Journal of Magnetism and Magnetic Materials 94 (1991) pp.L1−L5
【0013】
【非特許文献2】
S.S.P.Parkin et al.,”Oscillatory Magnetic Exchange Coupling through Thin Copper Layers”, Physical Review Letters, vol.66, No.16, 22 April 1991, pp.2152−2155
【0014】
【非特許文献3】
W.P.Pratt et al.,”Perpendicular Giant Magnetoresistances of Ag/Co Multilayers”, Physical Review Letters, vol.66, No.23, 10 June 1991, pp.3060−3063
【0015】
【非特許文献4】
T. Miyazaki et al.,”Giant magnetic tunneling effect in Fe/Al2O3/Fe junction”, Journal of Magnetism and Magnetic Materials 139 (1995), pp.L231−L241
【0016】
【非特許文献5】
S.Tehrani et al.,”High density submicron magnetoresistive random access memory (invited)”, Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5822−5827
【0017】
【非特許文献6】
S.S.P.Parkin et al.,”Exchange−biased magnetic tunnel junctions and application to nonvolatile magnetic random access memory (invited)”, Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5828−5833
【0018】
【非特許文献7】
ISSCC 2001 Dig of Tech. Papers, p.122
【0019】
【発明が解決しようとする課題】
しかしながら、論理回路と磁気抵抗素子とを混載するような場合には、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などにより、配線間容量、容量間容量、配線抵抗などの特性が変化する。その結果、製品不良を引き起こす可能性が考えられる。次に、そのことについて説明する。
【0020】
従来のMRAMアーキテクチャでは、素子選択用トランジスタと強磁性トンネル接合素子とを含むメモリセルが、複数のビット線と複数のワード線との交差部に位置する。すなわち、マトリックス状配置とされている。
【0021】
素子選択用トランジスタのソース/ドレインの一方はビット線に、他方は強磁性トンネル接合素子にそれぞれ電気的に接続される。また素子選択用トランジスタのゲートはワード線に電気的に接続されている。このTMR素子の近くを通るように、データ書き換え用のライト線が配置される。
【0022】
書き込み時には、ライト線などに電流が流されることにより磁界が発生し、その磁界によりTMR素子の中の2つの磁性層が互いに平行、反平行となるように磁化されて、“0”、“1”が記録される。
【0023】
読出し時には、所定のワード線を選択駆動することによりそのワード線に接続された素子選択用トランジスタがオン状態とされる。さらに、所定のビット線に電流を流すことによってオン状態の素子選択用トランジスタに接続されたTMR素子にトンネル電流が流される。このときのTMR素子の抵抗に基づいて、電流値の大小が生じ、記憶状態が判定される。つまり、TMR素子は磁化方向が平行では抵抗が小さく、反平行では抵抗が大きいという性質を有する。この性質を利用して、リード(読み出し)線における電流値を読むことにより、選択メモリセルの出力信号が参照セルの出力信号より小さいか大きいかを判定する。この読み出しにより、選択メモリセルの記憶状態“0”、“1”が判定される。
【0024】
MRAMでは、記憶情報の読み出しが記憶状態を破壊することなく行われるため再書き込み動作が不要であり、読み出し速度を高速とすることができる。かつ、磁化反転速度は1ナノ秒以下であるので、情報の書き込みも非常に高速で行うことができる。さらに、磁化反転動作に関しては、反転を繰り返すことにより特性が劣化する疲労現象は生じないといわれている。このため、事実上、動作回数に制限がない不揮発性メモリデバイスを提供できるなどの特徴を有する。
【0025】
上記の特徴は、単体メモリとしても有用であるが、論理回路との混載LSIとした場合に、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境を改善する。さらに、それに止まらず、コンピュータ、携帯端末等への不揮発性メモリ適用による消費電力、動作環境の改善など、非常に効果的なデバイスを提供することができる。
【0026】
MRAMアーキテクチャは、上記非特許文献5に示されるように、第1の金属配線層としての杭打ちソース線層、第2の金属配線層としてのライト線層、第3の金属配線層としてのビット線層などを備える。さらに、これらの金属配線層に加えて、非特許文献5には示されていない、セル選択線層、電源供給線層などを配置した5層以上の金属配線の構成とするのが一般的である。
【0027】
論理LSIでは、デバイスの動作速度やアクセスタイミングの観点から、金属配線層間容量や配線抵抗が設定されている。
【0028】
しかしながら、デバイスの高機能化のため、論理LSIにMRAMのような不揮発性メモリを混載する場合、その混載LSIの製造プロセスおよび構造に起因して、論理回路部において、金属配線層間容量などが設計パラメータから乖離する。この結果、デバイス動作が不良になるという問題が生じる。
【0029】
したがって、非特許文献5に示されように、下層金属配線層間に磁気抵抗効果素子を配置する構造では、安定した動作のための素子レイアウトに関する自由度が小さく、結果的に製品歩留まりが低下するという問題があった。
【0030】
本発明の目的は、高い信頼性を有する磁気記憶装置およびその製造方法を提供することにある。
【0031】
【課題を解決するための手段】
本発明の磁気記憶装置は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置である。この磁気記憶装置は、磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、記論理回路部における同じ層の金属配線層よりも厚い増厚部を有する。
【0032】
上記の磁気記憶装置によれば、メモリセル部(MRAM部)と論理回路部との、金属配線層と層間絶縁膜の膜厚を異なるようにするため、それぞれの部領域でのレイアウトの自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子との距離を減じることが可能となる。このため、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。
【0033】
なお、上記ビット線およびライト線は所定の層に設けられており、以後の説明においてそれを強調するために、それぞれビット線層およびライト線層と記す場合がある。また、金属配線と金属配線層との関係も、上記ビット線とビット線層との関係と同じである。
【0034】
本発明の別の磁気記憶装置は、複数の層間絶縁膜内に配置された磁気記憶装置である。この装置は、磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子と、その磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、2層以上の層間絶縁膜と同層に同じ厚さの複層部を有する。
【0035】
上記の磁気記憶装置によれば、増厚部を有する上述の磁気記憶装置における利点に加えて、絶縁層間膜ごとに配線の厚さを制御できる利点を得ることができる。このため、製造プロセスの制御性が向上し、素子の寸法精度を高めることができ、その結果、安定動作が可能となる。
【0036】
本発明の磁気記憶装置の製造方法は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置を製造する方法である。この製造方法は、第1の金属配線層を形成する工程と、第1の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備え、第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、論理回路部における同層の金属配線層に比べてその厚みが厚い金属配線層を形成する。
【0037】
上記の磁気記憶装置の製造方法によれば、従来のプロセスを用いて、上記の高信頼性の磁気記憶装置を製造できるため、新たな設備投資が必要ない。
【0038】
本発明の別の磁気記憶装置の製造方法では、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含み、複数の層間絶縁膜内に配置された磁気記憶装置を製造する方法である。この製造方法は、第1の金属配線層を形成する工程と、第1の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備える。そして、第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも磁気抵抗効果素子と重なる部分で、2層以上の層間絶縁膜と同層に同厚の金属配線層を形成する。
【0039】
上記の方法によれば、絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、製品の歩留りを向上させることができる。
【0040】
【発明の実施の形態】
次に、磁気抵抗効果素子として、例えばTMR素子を用いた本発明の実施の形態について図面を用いて説明する。
【0041】
(実施の形態1)
図1〜図6は本発明の実施の形態1における磁気記憶装置の製造工程を示す部分断面図である。以後の説明に用いる図面において、図5および図7以外はすべて、(a)メモリセル部および(b)論理回路部の両方を図示している。説明の簡単化のために、とくに断らないかぎり、(a)メモリセル部と(b)論理回路部とを分けることなく説明する。
【0042】
まず、図1を参照して、半導体基板1のメモリセル部および論理回路部の両方に、分離酸化膜2と、トランスファゲートトランジスタ3a、3bと、ゲート絶縁膜5と、ゲート電極4とを、順に形成する。この製造工程は、CMOSを製造するプロセスに基づいて行なうことができる。次いで、第1の層間絶縁膜21、その開口部であるコンタクトホール21a等の下部の構造を形成する。さらに、本図では簡単化のため省略されているが、周辺回路として次の回路部分(c1)〜(c5)などを備える。
(c1)単位記憶回路を構成するメモリセルを選択するためのアドレス信号を外部から受けるロウアンドカラムアドレスバッファ
(c2)そのアドレス信号を解読することによってメモリセルを指定するロウデコーダとカラムデコーダ
(c3)指定されたメモリセルに蓄積された信号を増幅して読み出すためのセンスアンプ
(c4)データ入出力のためのデータインバッファおよびデータアウトバッファ
(c5)クロック信号を発生するためのクロックジェネレータ
図2を参照して、コンタクトホール21a内を埋め込みかつ第1の層間絶縁膜21を覆うように形成したタングステン層に、CMP(Chemical Mechanical Polishing)処理あるいはRIE(Reactive Ion Etching)法などを用いたエッチバック処理を施す。それにより、コンタクトホール21a内にプラグ11を形成する。本実施の形態では、プラグ11の材料として、上述のようにタングステンを用いたが、銅やチタン、タンタルといった金属およびそれら金属の合金や窒化物等も適用できる。なお、プラグ11の形成法としては、めっき法、スパッタリング法やCVD(Chemical Vapor Deposition)法などが適用できる。銅を適用する場合には、いわゆるダマシン法が適用でき、プラグ11の形成と同じ機会に配線層を形成することも可能である。
【0043】
次いで、図3を参照して、プラグ11の上に位置する金属配線層12の形成にはシングルダマシンを用いることができる。また、それより上層の金属配線層13,14,15,16などの形成には、いわゆるデュアルダマシンを適用することができる。これらの方法を用いて、必要な層数になるまで層の形成を繰り返す。この層形成の繰り返しにおいて、層間絶縁膜22,23,24,25および金属配線層14,15,16,17などが堆積されてゆく(図4)。配線層間の膜厚は適用デバイスにより異なるが、本実施の形態では400nmとした。
【0044】
このとき、図4に示すように、TMR素子となる多層膜構造を形成する。図5は、図4に示すTMR素子を含む部分の拡大図である。図4および図5を参照して、まず、銅を適用したライト線15を形成し、そのライト線15上に絶縁層31を形成する。TMR素子50は、この絶縁層31の上に、磁化方向が固定された固着層32と、トンネル絶縁層33と、記録層34とが積層された多層構造を有している。
【0045】
この多層構造には、トランスファゲートトランジスタ3aのソース/ドレインのいずれか一方に電気的に接続され、磁化方向が固定された固着層32と、トンネル絶縁層33と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層34とが積層されている。この多層構造は、所定の形状に加工され、分離され、さらに開口部25aを有する層間絶縁膜25で覆われる。次いで、開口部25aを埋め込むように形成された銅からなるビット線の下部配線層17aが形成される。充填された開口部はプラグを形成することになる。
【0046】
図6に示すように、上記のビット線の下部配線層17aの上にさらにビット線上部配線層17bが形成される。ビット線を形成するこれら部分配線層17a,17bは、シングルダマシン法を2回適用して形成してもよいし、1回のデュアルダマシン法により形成してもよい。これらの金属配線は、メモリセル部のセル選択線として用いられるものである。メモリセル部では下部配線層17aおよび上部配線層17bの2層とも、金属配線層である。ビット線の上部配線層17bと同層の論理回路部の金属配線層19bは、その下側にプラグ配線19aを備え、金属配線層は有していない。ビット線と同じ層の論理回路部の層間絶縁膜26,27においては、上層に金属配線19bが、またその下層に接続プラグ19aが形成される。プラグは、金属配線層から除外して考える。すなわち、ビット線下部配線層17aは、ビット線上部配線層の増厚部を構成する。また、ビット線上部配線層17bとビット線下部配線層17aとで、複層部を構成するということもできる。
【0047】
ビット線17a,17bおよびライト線15には、その延在方向に沿って電流を流し、電流を周回する磁界をTMR素子への書き込みのために発生する。
【0048】
上記の積層構造を含むTMR素子50は、トランスファゲートトランジスタ3aのソース/ドレインのいずれか一方に電気的に接続するために、その積層構造のなかに、図示していない導電層を介在させることがある。その場合、低抵抗の金属、好ましくは白金、ルテニウム、銅、アルミニウム、タンタルなどが選択される。その介在させる導電層の厚さは、引き続き成膜される固着層32、トンネル絶縁層33および記録層34の平坦性を損なわないように、300nm以下とすることが好ましい。
【0049】
固着層32と記録層34は強磁性材料からなり、好ましくはニッケル、鉄、および/またはコバルトを主成分とする磁性材料が用いられる。また、これらの磁性材料に対して、磁気特性向上や熱安定性などのために、硼素、窒素、シリコンなどの添加物が導入される場合もある。さらには、NiMnSb、Co2MnGeなどのハーフメタルなどを用いることもできる。ハーフメタルは一方のスピンバンドにエネルギギャップが存在するので、これを用いるとより大きな磁気抵抗効果を得ることができ、このため大きな信号出力が得られる。これらの磁性材料層の厚さは、好ましくは0.3〜50nm程度とする。
【0050】
一方、トンネル絶縁層33には非磁性材料を用い、好ましくはアルミニウム、シリコン、タンタル、マグネシウムなどの金属およびそれら金属の合金の酸化物または窒化物を用いる。なお、トンネル絶縁層33は0.3〜5nm程度と非常に薄い膜として形成される。
【0051】
固着層32は、たとえば反強磁性層と強磁性層との積層構造とすることにより磁化方向を固定する。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化方向が一定に保たれる。反強磁性層としては、好ましくは鉄などの強磁性材料または貴金属とマンガンとの化合物が選択される。
【0052】
本実施の形態においては、導電層として銅を50nmの厚さに形成する。そして、固着層32としては、反強磁性材料である白金マンガン合金20nmと強磁性材料であるコバルト鉄合金3nmの積層膜構造とする。また、トンネル絶縁層33としてはアルミニウム酸化物を1nmの厚さに形成し、記録層34としてはニッケル鉄合金を3nmの厚さに形成する。
【0053】
上記のTMR素子を構成する薄膜は、分子線エピタキシ(MBE:Molecular Beam Epitaxy)法、各種スパッタ法、化学気相成長(CVD:Chemical Vapor Deposition)法、蒸着法など通常の薄膜形成装置を用いて作製することができる。
【0054】
本実施の形態においては、ドライエッチング工程や洗浄工程で発生する可能性があるダメージからTMR素子50を保護する目的で、図示していないタンタル膜を厚み10nm成膜している。
【0055】
本実施の形態では、TMR素子50は、図7に示すように、トランスファゲートトランジスタ3aのゲート電極4に接続する複数のワード線と、複数のビット線17との各交差部付近に位置し、このためマトリックス状に配置される。ここで、ライト線15とビット線17の少なくともどちらか一方がTMR素子50と電気的に接続されればよい。本実施の形態においては、ビット線17の下部配線層17aが層間絶縁膜25の開口部25aを埋め込んで形成されたプラグにより電気的に接続されている。
【0056】
次に、本実施の形態における磁気記憶装置の情報記憶動作について説明する。書き込みは、ビット線17、ライト線15にそれぞれ与えられる電流が磁界を発生し、その合成磁界がTMR素子50に印加される。合成磁界の方向は記録層34の磁化方向を決定し、情報が記録される。読み出しは、トランスファゲートトランジスタ3a,3bをオンするためにゲート電圧を印加すると、センス信号がビット線17、TMR素子50、プラグ11等を介して流れ、基準値との比較によって記録状態を判定する。
【0057】
本発明による実施の形態によれば、論理回路部の最適なレイアウトを保ちつつ、ビット線に下部配線層17aを設け、ビット線とTMR素子との距離を減じ、かつ断面積を増やすことができる。その結果、MRAM部の消費電力を低減でき、かつ書き込み時のセル選択の信頼性も向上することができる。この構成によれば、論理回路部の特性を劣化させることはない。さらに、本実施の形態では示さなかったが、MRAM領域の書き込み配線15とTMR素子50との距離を減じることも可能である。
【0058】
上記の磁気記憶装置によれば、従来、同一であったMRAM部と論理回路部との金属配線層および層間絶縁膜の膜厚を、増厚部または複層部を設けることにより異なる厚さとできる。このため、それぞれの領域でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子の距離を減じることが可能となる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離したり、デバイス動作が不良になるといった従来の問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【0059】
上記の磁気記憶装置によれば、ビット線の増厚部の形成において、下部配線層17aのように絶縁層間膜により配線の厚さを制御可能となる。すなわち、増厚部を複層部の形成によって実現することができる。このため、製造プロセスの制御性が向上し、素子の寸法精度向上および安定動作が可能となる。言うまでもないが、複層部を形成することなく増厚部を実現してもよいことは、もちろんである。
【0060】
本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも1つが、上側と下側とで異なる線幅を有してもよい。異なる線幅は2種類に限定されず、3種類以上あってもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【0061】
上記本実施の形態の磁気記憶装置においては、磁気抵抗効果素子のビット線およびライト線の少なくとも1つが、磁気抵抗効果素子の底面または上面と物理的に接触してもよい。この構成により、従来のコンタクトホールを介する構造よりも、MRAM領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【0062】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を制御するトランジスタ素子と少なくとも1つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。また、ビット線および/またはライト線の電気抵抗の低減も可能であるため、動作の高速化が可能である。また、大きな配線電流による配線の溶断も防止することが可能であり、高い信頼性を確保することができる。しかも、従来の処理装置を用いて製造できるので、本製品の製造のための設備投資が必要ない。このため、従来と同様の処理コストで製品の高性能化が可能となる。
【0063】
上記本発明の実施の形態の磁気記憶装置によれば、書き込み線抵抗の低減も可能であるため、動作の高速化が可能となる。また、大きな配線電流による配線の溶断も防止することが可能であり、信頼性も向上する。従来のプロセスで形成可能であるため、設備投資が必要なく従来コストでの高性能化が可能となる。
【0064】
(実施の形態2)
図8は、本発明の実施の形態2における磁気記憶装置の作製において、TMR素子を形成した状態を示す図である。また、図9は、図8の状態からさらに下部配線層17aおよび上部配線層17bからなるビット線17を形成した状態を示す図である。図8に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。ただし、実施の形態1ではTMR素子の保護膜としてタンタル膜を厚さ10nm成膜していたが、本実施の形態では、トンネル磁気抵抗素子50を保護する上記保護膜としてタンタル膜を厚さ300nm成膜している。図8および図9では、この保護膜は簡単化のため省略されている。
【0065】
図9に示すように、TMR素子50の上にビット線17を形成する際、実施の形態1と異なり本実施の形態では、ビット線の下部配線層17aは前記TMR素子50と物理的に接触して形成される。すなわち、実施の形態1では、TMR素子50とビット線の下部配線層の底面とは層間絶縁膜25の開口部25aを充填することによって形成されたプラグによって接続される構造を用いたが、本実施の形態では、TMR素子50とビット線の底面とはプラグなしに、直接、接続される。
【0066】
本実施の形態における動作原理は、実施の形態1と同様である。
上記したように、本発明による実施の形態によれば、TMR素子50とビット線17との間にはプラグが介在しないので、ビット線層17とTMR素子50の主表面との距離が減じられる。このため、ビット線層17を流れる電流によって生じる磁界のうち、より強い磁界がTMR素子50に与えられる。このため、より少ないビット線電流によってTMR素子の動作が可能になる。これは、ライト線15がTMR素子50と電気的に接続している構造でも同様である。
【0067】
(実施の形態3)
図10は、本発明の実施の形態3における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図11は、図10の状態から引き続いて、TMR素子およびビット線17を形成した状態を示す図である。図10に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。
【0068】
図10を参照して、2層化したライト線15をデュアルダマシン法により形成する。2層化したライト線の上部配線層15bの線幅を下部配線層15aに対して大きく形成する。この結果、TMR素子に対して、均一な平行磁界を印加することが可能である。これは、実施の形態1および2に示した2層化したビット線17a,17bにおいて、下部配線層17aの線幅を大きくした場合も同様である。なお、図10(b)に示すように、2層化したライト線15a,15bと同じ層の論理回路部には、金属配線16a,16bがデュアルダマシンにより同様に形成される。また、メモリセル部の金属配線14a,14bもデュアルダマシン法により形成される。
【0069】
上記ライト線の下部配線層15aおよび上部配線層15bは、2つの層間絶縁膜24,37に同層、同厚の複層部を構成する。
【0070】
次いで、図11に示すように、実施の形態1と同様に、TMR素子50を形成する。次いで、デュアルダマシン法を用いて、TMR素子50と電気的に接続するためのビット線プラグ17c、およびビット線17を形成する。
【0071】
上記実施の形態における動作原理は、実施の形態1と同様である。
本発明による実施の形態によれば、2層化したライト線(複層部)15a,15bに電流を流すことにより均一な平行磁界を磁気抵抗効果素子50に印加することができる。この結果、書き込み時のセル選択の信頼性を向上することができる。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力を低減することができる。
【0072】
上記の磁気記憶装置によれば、従来、同一であったMRAM部と論理回路部との金属配線層および層間絶縁膜の膜厚を複層部により、異なるようにできる。このため、それぞれの部でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくMRAM部の書き込み配線と磁気抵抗効果素子の距離を減じることができる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離し、デバイス動作が不良になるという従来からの問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【0073】
また、上記の磁気記憶装置によれば、複層部の形成において絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、素子の安定動作が可能となる。
【0074】
上記の本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも1つが、2層以上の絶縁層間膜面内において、それぞれ2つ以上の異なる線幅を有してもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【0075】
上記本実施の形態の磁気記憶装置においては、ビット線およびライト線の少なくとも1つが、磁気抵抗効果素子の底面または上面と物理的に接触している。この構成により、従来のコンタクトホールを介する構造よりも、MRAM領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【0076】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を選択制御するトランジスタ素子と少なくとも1つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。
【0077】
(実施の形態4)
図12は、本発明の実施の形態4における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図13は、図12の状態からTMR素子およびビット線を形成した状態を示す図である。図12に示す状態にいたる前の製造工程として、図1〜図3に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態1の製造工程を同様に適用することができる。
【0078】
図12を参照して、ライト線15a,15bの形成の際に、ライト線が形成されるトレンチの側面および底面に、パーマロイのような高透磁率材料による被覆を形成し、その後にライト線となる金属配線を形成する。このような高透磁率材料による被覆は、分子線エピタキシ(MBE:Molecular Beam Epitaxy)法、各種スパッタ法、化学気相成長(CVD:Chemical Vapor Deposition)法、蒸着法、電解析出法など通常の薄膜形成装置を用いて作製することができる。ビット線およびライト線の少なくとも1つの側面を、パーマロイのような高透磁率材料により被覆することにより、ライト線の回りに発生する磁場を高透磁率材料の開放端から上方のTMR素子に集中させることが可能となる。
【0079】
次いで、図13に示すように、TMR素子50を形成する。この後、層間絶縁膜25,26を堆積し、デュアルダマシン法を用いて、TMR素子50と電気的に接続するプラグ17c、およびビット線17を形成する。
本発明による実施の形態によれば、配線電流磁界の素子への集中が可能であるため、書き込み時の消費電力の低減が可能である。書き込み時のセル選択の信頼性も向上する。
【0080】
(実施の形態に対する付言)
1.本実施の形態では、磁気抵抗効果素子としてTMR素子についてのみ説明したが、ビット線とライト線とを同様に用いる素子であれば、その他の磁気抵抗効果素子を用いてもよい。
2.本実施の形態では、増厚部は層間絶縁膜の単位で厚さを増大させた構造のみを説明したが、増厚部は、層間絶縁膜の厚さ単位で厚さを増大する必要はなく、それより小さく部分的に増大してもよい。
3.本実施の形態では、「平面的に見て少なくとも部分的にTMR素子と重なる部分」については、詳しく言及しなかったが、増厚部、複層部などの範囲は上記のTMR素子と重なる部分に限定してもよいし、層間絶縁膜が形成される全体に及んでもよく、また上記TMR素子と重なる部分を含んで全体に及ばなくてもよい。
4.上記実施の形態においては半導体基板を利用した磁気記憶装置について説明したが、本発明はそれに限定されるものではない。磁気センサ、磁気記録ヘッド、磁気記録媒体などのパターン化された磁気素子および類似する他の装置に広く適用することが可能である。
5.上記実施の形態においては、1つのTMR素子からなるメモリセルについて説明したが、メモリセルは2つ以上のTMR素子が含まれていてもよく、それらのメモリセルは互いに積層されていてもよい。
【0081】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0082】
【発明の効果】
本発明の磁気記憶装置およびその製造方法を用いることにより、単体メモリ構成においても、また論理LSIとMRAMとを混載する構成においても、高い信頼性を確保することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における磁気記憶装置の製造において半導体基板上の層間絶縁膜に開口部を設けた状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図2】図1に示す開口部にプラグを形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図3】ライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図4】TMR素子およびビット線の下層線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図5】TMR素子を含む部分の拡大図である。
【図6】ビット線の上層線を形成した状態を示す図である。
【図7】TMR素子をマトリックス配置したメモリセル部を示す図である。
【図8】本発明の実施の形態2における磁気記憶装置の製造において、TMR素子を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図9】2層のビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図10】本発明の実施の形態3における磁気記憶装置の製造において、2層のライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図11】TMR素子およびビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図12】本発明の実施の形態4における磁気記憶装置の製造において、パーマロイを配置した2層のライト線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【図13】TMR素子およびビット線を形成した状態を示す図であり、(a)はメモリセル部であり、(b)は論理回路部である。
【符号の説明】
1 半導体基板、2 分離酸化膜、3a,3b トランスファゲートトランジスタ、4 ゲート電極、5 ゲート絶縁膜、11,19a プラグ、12,13,14,14a,14b 金属配線、15 ライト線、15a,15b ライト線(複層部)、16,16a,16b,19b 金属配線、17 ビット線、17a ビット線の下部配線層(増厚部,複層部)、17b ビット線の上部配線層、21,22,23,24,25,26,27,37 層間絶縁膜、21a,25a 開口部、31 絶縁膜、32 固着層、33 トンネル絶縁層、34 記録層、35 パーマロイ層、50 TMR素子。
Claims (9)
- 論理回路部と、磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置であって、
前記磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、
前記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備え、
前記ビット線およびライト線は、前記磁気抵抗効果素子を上下から挟むように位置し、前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、前記論理回路部における同じ層の金属配線層よりも厚い増厚部を有する、磁気記憶装置。 - 複数の層間絶縁膜内に配置された磁気記憶装置であって、
磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子と、
前記磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、
前記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備え、
前記ビット線およびライト線は、前記磁気抵抗効果素子を上下から挟むように位置し、前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、2層以上の前記層間絶縁膜と同層に同厚の複層部を有する、磁気記憶装置。 - 前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分がダマシン法で形成された配線層である、請求項1または2に記載の磁気記憶装置。
- 前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、上側と下側とで線幅が異なる、請求項1〜3のいずれかに記載の磁気記憶装置。
- 前記ビット線およびライト線の少なくとも一方では、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、その側面が高透磁率材料により被覆されている、請求項1〜4のいずれかに記載の磁気記憶装置。
- 前記ビット線およびライト線の少なくとも1つが、前記磁気抵抗効果素子と接触している、請求項1〜5のいずれかに記載の磁気記憶装置。
- 前記素子選択用トランジスタと少なくとも1つの前記磁気抵抗効果素子とが電気的に接続される、請求項1〜6のいずれかに記載の磁気記憶装置。
- 論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置を製造する方法であって、
第1の金属配線層を形成する工程と、
前記第1の金属配線層の上に、前記磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備え、
前記第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、前記論理回路部における同層の金属配線層に比べてその厚みが厚い金属配線層を形成する、磁気記憶装置の製造方法。 - 磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含み、複数の層間絶縁膜内に配置された磁気記憶装置を製造する方法であって、
第1の金属配線層を形成する工程と、
前記第1の金属配線層の上に、磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子の上に、第2の金属配線層を形成する工程とを備え、
前記第1の金属配線層形成工程および第2の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、2層以上の前記層間絶縁膜と同層に同厚の金属配線層を形成する、磁気記憶装置の製造方法。
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