JP5460606B2 - 分離cppアシスト書込を行うスピン注入mramデバイス - Google Patents

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Description

本発明は、異なる読出パスおよび書込パスを形成すべく上部CPPセルと下部MTJセルとが導電層により分離されているとともに、互いに反対方向の抵抗状態に書き込まれる2つのスピン注入MRAMセルを有するビットセルを備えたスピン注入MRAMセルに関する。
シリコンCMOSと磁気トンネル接合(MTJ:Magnetic Tunnel Junction)技術との組み合わせに基づく磁気抵抗ランダムアクセスメモリ(MRAM:Magnetoresistive Random Access Memory)は、高密度(セル幅:8−25F2)、高速(再生/記録速度:1〜30ns)、および不揮発性のストレージソリューションを将来のメモリ応用に提供するための強力な候補である。MTJは、隣接する反強磁性(AFM:Anti-Ferromagnetic)層によって特定方向にピン止めされた第1の強磁性層と第2の強磁性層(フリー層)との間に形成された、AlOx,AlNxOy,またはMgOx等の薄い誘電体絶縁層を用いている。ピンド層は、例えば、「y」方向の磁化を有する隣接した反強磁性層との交換結合によって、同様に「y」方向に固定された磁気モーメントを有している。フリー層は、ピンド層の磁気モーメントに対して平行または反平行の磁気モーメントを有している。トンネルバリア層は、その厚さが十分に薄く、伝導電子の量子力学的トンネル効果によってこのトンネルバリア層を通過する電流が生じるようになっている。フリー層の磁気モーメントは、外部磁場に応じて変化し、フリー層とピンド層との磁気モーメントの相対角度によって、トンネル電流すなわちトンネル接合抵抗が決定される。センス電流が、上部電極から下部電極へ向かうようにMTJの積層面に対して垂直な方向に通過した際、フリー層およびピンド層の磁化方向が平行状態(「1」記憶状態)の場合には低抵抗が検出され、それらの磁化方向が反平行状態すなわち「0」記憶状態にある場合には高抵抗が検出される。
MRAMデバイスは、水平面において互いに平行に並ぶ複数の第1の導電線のアレイと、この第1の導電線の上方に離間して位置する第2の水平面上に形成されるとともに第1の導電線に対して直交するように互いに平行に延在する第2の導電線のアレイと、第1の導電線(すなわち、ワード線)と第2の導電線(すなわち、ビット線)との間のそれぞれの交差位置に挿入されたMTJセルとによって一般的に構成されている。読出動作の際、MRAMに記憶されている情報は、膜面垂直通電(CPP:Current Perpendicular to Plane)構造の場合、そのMTJセルの内部を上から下に流れるセンス電流を介して、そのMTJセルの磁気的状態(抵抗レベル)を検出することにより読み出される。書込動作に際しては、MTJセルの上下を挟んで交差する2つの導電線としてのビット線およびワード線に電流を印加した結果得られる外部磁場を発生させ、フリー層の磁気的状態をしかるべき状態に変化させることにより、情報がMRAMに書き込まれる。したがって、ワード線とビット線との交差部分の電流を用いて、MTJセルがプログラムされる。図1(A)は、従来のMRAMの反転磁場のアステロイド曲線を示し、図1(B)は、MTJセル3およびこのMTJセル3の下方のワード線2と交差したビット線1を示している。
大きな懸案事項として、複数のビット線に対する同一のワード線に沿うMTJセルにおいて、磁化方向の乱れ(ディスターブ)が生じるという問題が挙げられる。ワード線とビット線との電流により生じる反転磁場の強度は、従来のMRAMでは、約30Oeから60Oeである。MRAMの場合、比較的大きな電流磁場を発生させることにより、記録された情報の書き換えを行う必要がある。したがって、書込動作のための十分な磁場を発生させるため、特定の大きな規模の電流をアドレス配線に流すことが必要となる。
メモリデバイスがますます微小化するに伴い、アドレス配線の幅も同様に減少し、十分な大きさの電流をアドレス配線に供給することが困難となっている。その上、デバイスの保磁力が増加している結果、電流磁場がさらに大きくなり、デバイスの消費電力量も高くなっている。このため、小さな電流を印加することにより磁化方向を反転させることが可能な構成として、スピン注入機構により駆動される磁化反転を採用したメモリ構造が一層の注目を集めている。
スピン注入(スピントルク)磁化反転は、J. Slonczewskiによる特許文献1,およびRedon等による特許文献2に詳細に記載されている。スピン注入効果は、強磁性層\スペーサ層\強磁性層という多層構造の、スピン依存電子伝導特性に起因するものである。スピン偏極電流がCPP構造を有する磁気多層構造の内部を横断するように流れる際、強磁性層へ入射する電子のスピン角運動量(spin angular moment)がその強磁性層と非磁性スペーサ層との界面近傍において、その強磁性層の磁気モーメントと相互に作用する。この相互作用を通じて、電子の角運動量が強磁性層に移動することとなる。例えば、スピン偏極電子が所望とされる容易軸方向の特定の磁気モーメントを有する磁性層を通過した際、このスピン偏極電子により磁気モーメントのベクトルに連続的な回転が生じる。その結果、磁気モーメントのベクトルが、その容易軸方向に沿って反対向きとなる。したがって、スピン偏極電子を磁性層の内部に垂直方向に通過させることにより、磁気モーメントのベクトルを容易軸に沿った所望の2つの方向間で切り替えることができる。なお、スピンRAMと従来のMRAMとの違いは、書込機構が異なるだけであり、読出機構は同じである。
W. Rippard等(非特許文献1)による最近の実験データは、磁気励起としての磁気モーメントトランスファ(magnetic moment transfer)のまさに本質と、それに次ぐ反転動作を裏付けている。また、これらの実験は、J. Slonczewskiによる非特許文献2、およびJ. Sunによる非特許文献3に記載の理論予測を裏付けている。非特許文献2および非特許文献3による理論予測とは、スピン偏極直流電流の条件下の磁化に作用する、スピン注入により生じた正味トルク項(Γ)が、以下の式で表されることを示すものである。
Γ=s nm×(ns×nm
ここでsはスピン角運動量の堆積速度(spin-angular momentum deposition rate)、nsは電流の初期のスピン方向と同じ方向の単位ベクトル、nmはフリー層の磁化方向と同じ方向の単位ベクトルである。上記の式によれば、nsがnmに対して直交する場合、トルクは最大値となることが示されている。
図2は、従来技術に係るスピン注入MRAM(スピンRAMとも称される)を断面方向から見た図である。ストレージ素子(MTJ)10は、ボトム電極16とトップ電極(ビット線)25との間に形成され、下地層17と、反強磁性(AFM:Anti-Ferromagnetic)層18と、複数の層19〜21からなるシンセティック反強磁性(SyAF:Synthetic Anti-Ferromagnetic)参照層と、トンネルバリア層22と、フリーストレージ層23と、キャップ層24とを含んでいる。ボトム電極16は、MTJフリー層23をスイッチングするための電流を供給するCMOSトランジスタに接続されている。このCMOSトランジスタは、ソース12、ドレイン13、およびp型半導体基板11を有している。データの書込を行う際には、ストレージ素子の内部を下から上へ流れる電流が臨界電流に達すると、フリー層23の磁化は、参照層の磁化方向と反平行となるように書き込まれる(すなわち、高抵抗状態となる)。ストレージ素子の内部を上から下へ流れる電流が臨界電流に達すると、フリー層23の磁化は、参照層の磁化方向と平行となるように書き込まれる(すなわち、低抵抗状態となる)。読出動作に際しては、小さい電流がMTJセルの内部を流れ、その抵抗値が予め書き込まれたMTJセル(参照セルと称される)と比較される。これにより、高抵抗状態であるか低抵抗状態であるかの判断がなされる。読出マージンは、磁気抵抗変化率(dR/R)と抵抗分散(resistance variance)係数(σ/μ)との比により一般的に決定される。抵抗分散係数(σ/μ)は、抵抗値の標準偏差σと、抵抗値の平均値μとの比である。
スピン注入反転を行うための臨界電流(Ic)は、[(Ic++Ic-I)/2]として定義され、現在の180nmノードにおける約0.2×0.4μのトップダウン面積(top-down area)を有するサブミクロンMTJの場合では、通常、数ミリアンペアである。臨界電流密度Jc(例えば、Ic/A)は、およそ数107 A/cm2である。スピン注入効果を引き起こすために必要であるこのような高い臨界電流密度は、AlOxやMgO等の薄いトンネルバリア層を破壊する可能性がある。スピン注入磁化反転を90nmテクノロジーノード以降において実現可能とするには、例えば100nmのゲート幅につき100μAを供給可能な一般的なCMOSトランジスタによって駆動する場合、臨界電流密度(Jc)を106 A/cm2 未満とする必要がある。スピンRAM応用の場合では、(極小の)MTJが、AlOxをトンネルバリア層として用いる従来のMRAM−MTJよりも遙かに高い、高トンネル磁気抵抗比(TMRまたはdR/R)を発揮することが必要である。スピン注入反転をMRAM技術に適用するためには、臨界電流Ic(およびその臨界電流密度Jc)が1桁以上低減されることが望ましい。MTJデバイスの電気的破壊(絶縁破壊)を回避するためであり、かつ、下方に配置されるCMOSトランジスタ(特定のメモリセルを選択する際の反転電流を供給するもの)と適合させるためである。
通常、フリー層の磁化反転に要する書込電流密度は、MTJフリー層の磁化モーメント、減衰比、およびスピン角運動量の堆積速度によって主に決定され、MTJの積層構造に用いられる材料の種類および質に左右される。デバイスの寸法がナノメートル規模にまで微小化する中にあって、書込電流密度は不変となっている。したがって、書込電流は、縮小するMTJの寸法に比例して非常に小さなものとなっていることから、デバイスの消費電力は低下している。
また、書込電圧は、MTJのトンネルバリア層を横断して流れることから、MTJセルの信頼性は大きな問題となる。MTJの接合部を横断する電圧が閾値、いわゆる絶縁破壊電圧に達すると、MTJが損なわれるからである。この問題を解消するため、図3に示す新規な設計が米国特許第7,149,106号明細書で提案されている(特許文献3)。書込動作の期間中、ディジット線31からの磁場は、偏極子39の磁化を、フリー層37の磁化が書き込まれている方向である一方向に向かって回転させる。電流41は、書込線の一部分40aから偏極子39に渡ってのみ流れたのち、導電スペーサ38を介して書込線の第2の部分40bへと戻る。この書込電圧41により、磁気偏極子39とフリー層37との間にスピン注入相互作用が発生し、これによりフリー層の磁化に反転が生じる。また、MTJセル30は、AFM/ボトム電極32と、AP2層33と、Ru結合層34と、AP1層35と、トンネルバリア層36とから構成されている。
従来技術を定型的に調査したところ、以下の参考文献を発見した。特許文献4は、非磁性層により分離された2つのメモリセルの積層体を開示している。本願関連出願の特許文献5は、XY面に設けられた複数のメモリ積層体を有し、各積層体は、Z軸方向に沿って積層された2つのメモリセルを有している。
特許文献6は、2つのメモリセルの積層体を示している。下部のセルはより大きく、2つのセルは、銅からなる導電層により分離されている。
特許文献7では、2つの異なるCPPセルがともに積層され、金属ギャップ層により分離されている。
特許文献8は、2つの対をなすMRAMセルから構成されたセキュリティデバイスを開示している。
特許文献9は、行列に配置されたメモリセルのマトリクスを記載している。ある列(または行)のうちの1つのセルの読出が行われている際に、同じ列(または行)の他のセルへの書込が同時に行われる。
特許文献10は、第1の端子と第2の端子との間にスピン注入(ST:Spin Transfer)駆動素子が形成され、第2の端子と第3の端子との間にMTJ素子が配置された、3つの端子を有する磁気メモリデバイスを開示している。ST素子の内部における第1のフリー層の磁化が反対方向に向くことにより、MTJの内部における第2のフリー層の磁化方向が反転し、これによりデータ状態が記録される。ただし、この文献は、2つのフリー層間の相互作用を如何にして最適化することにより、反転の効率性が改善されるかについて教示していない。さらに、このメモリデバイスは読出動作中、ビットセルの外部の参照セルに依存しており、デバイスの速度を遅くするおそれがある。
特許文献11は、磁性材料によるメモリ素子において10年間の最小のデータ保持期間が確保されるようにするため、KusV/kBTにより表される熱因子が40を超えることが必要であると記載している(Kuは異方性定数、Msは飽和磁化、VはFM2フリー層のボリューム、KBはボルツマン定数、Tは温度である)。
米国特許第5695864号明細書 米国特許第6532164号明細書 米国特許第7149106号明細書 米国特許第7173848号明細書 米国特許出願公開第2006/0202244号明細書 米国特許第5930164号明細書 米国特許第6927948号明細書 米国特許出願公開第2006/0146597号明細書 米国特許第7095648号明細書 米国特許第7009877号明細書 米国特許第7230844号明細書
W. Rippard等著、Phys. Rev. Lett.、2004年、p027201(3) C. Slonczewski著、「Current driven excitation of magnetic multilayers」、J. Magn. Magn. Mater.、1996年、V159、L1−L7 J. Sun著、Phys. Rev. B、2000年、Vol.62、p570(5)
特許文献3の構造では、書込電流はフリー層内には直接流れないことから、フリー層の非常に僅かな表面部分の磁化のみが、スピン注入効果による影響を受けることになる。その上、スピン偏極電流をフリー層の磁化に対してより効率的に供給するため、導電スペーサを非常に薄くする必要がある。また、そうした場合であっても、スピン注入効果は依然として非常に小さい可能性がある。したがって、大きな書込電流が必要となる。また、薄い導電スペーサは作製が大変困難である上、スペーサ層に沿って流れる高電流密度により、信頼性の問題が生じるおそれがある。
したがって、MTJのトンネルバリアを破損し得る動作電圧を防止しつつ、低い書込電流および高いdR/Rが得られるスピンRAM用の改良された構造が望まれる。また、MRAMの寸法が縮小するに伴い、再生動作に際して、MTJセルの抵抗値と回路近傍の参照セルとを比較する際、「0」状態と「1」状態とを区別することがますます困難となっている。再生動作の信頼性を改善するとともに、「読出」時間を最小限に抑えるようにするため、ビットの外部の参照セルに依存しないより好ましい方法が理想的に望まれる。
本発明の目的は、従来技術と比較して再生および記録の効率性を高めるべく、スピン注入効果によって動作するCPPセルにおけるフリー層と、その下方のMTJセルにおけるフリー層との間の改善された相互作用がもたらされるスピンRAM構造を提供することにある。
本発明の第2の目的は、上記第1の目的に係る複数のスピンRAMセルを用いることにより、ビットセル毎に2つのスピンRAMセルおよび2つのMTJセルを実現するとともに、一方のMTJセルを、他方のMTJセルが再生されている際にリファレンスとして機能させ、これにより外部参照セルを防止することが可能なスピンRAM回路を提供することにある。
一実施の形態によれば、2つのCPP/MTJサブセルから構成され、各ビットペアにおける2つのCPP/MTJセルが、(0,1)および(1,0)により表される反対方向の抵抗状態に書き込まれるビットセル構造により、効率性の高いスピンRAMデバイスが達成される。各CPP/MTJサブセルは、ボトム電極の上に形成されたMTJセルと、MTJのキャップ層に接する導電性スペーサと、導電性スペーサの上に形成されたCPPセルと、CPPセルのキャップ層に接するビット線と、から構成された積層構造を有している。MTJセルの第1のフリー層は、5Oe未満の小さな異方性を有する一方、CPPセルの第2のフリー層は、少なくとも50Oe、または第1のフリー層の一軸異方性よりも約10倍の、大きな一軸異方性を有することが好ましい。これにより、第2のフリー層からの大きな反磁場が、第1のフリー層の磁気モーメントを容易に反転させるようになる。その結果、それらの磁化方向は反平行となり、第2のフリー層が記録動作に際して磁化反転した場合にも反平行を保ち続ける。一方、第1のフリー層は、CPPフリー層を固定化しないようにするために、第2のフリー層に対しては比較的小さな磁場を発揮する。したがって、書込電流による第2のフリー層のスピン注入反転を、第1のフリー層および第2のフリー層の異方性が緊密に合致している場合と比較して、より生じ易くすることができる。さらに、第2のフリー層は、40よりも高い熱因子KusV/kBTを確保する十分に大きな異方性を有している(Kuは異方性定数、Msは飽和磁化、Vは第2のフリー層のボリューム、KBはボルツマン定数、Tは温度である)。
書込電流は、第1のビット線から第1のCPP/MTJサブセルにおける第1のCPPセルを通過し、導電性スペーサへと流れる。この導電性スペーサは、トランジスタを介して、第2のCPP/MTJサブセルにおける第2のCPPセルの導電性スペーサに接続されている。第2のCPPセルでは、書込電流は導電性スペーサから第2のCPPセルを通過し、接地された第2のビット線へと流れる。トランジスタは、書込ワード線により制御される。CPP/MTJサブセルにおける第2のフリー層の磁化が書込電流により反転すると、磁気結合により、第1のフリー層も同じく磁化反転し、第2のフリー層の磁化に対し反平行の状態を保ち続ける。高い書込電流は、MTJセルを通過することがなく、従前のスピンRAM構造に対し悪影響を及ぼしていたトンネルバリアの絶縁破壊の懸念が防止される。
各CPP/MTJサブセルにおけるボトム電極は、読出ワード線により制御される読出トランジスタを介して、グラウンドに接続されている。再生動作の際、第1のビット線および第2のビット線は、特定の電圧にバイアスされる。読出ワード線がオン状態となると、センス増幅器により、第1のMTJセルと第2のMTJセルとの間の抵抗値差が検出される。第1のMTJセルが、第2のMTJセルの抵抗値未満の抵抗値を有する場合、ビットセルは「1」記憶状態を有するとされる。第1のMTJセルが、第2のMTJセルの抵抗値よりも高い抵抗値を有する場合、ビットセルは「0」記憶状態を有するとされる。
各CPP/MTJサブセルのMTJセル、導電性スペーサ、およびCPPセルは、例えばスパッタ成膜法を用いて、ボトム電極上に順次形成される。各MTJセルは、好ましくは、ボトム電極の上に順次形成された、シード層と、AFM層と、ピンド層と、トンネルバリア層と、フリー層と、キャップ層とから構成されている。トンネルバリア層は、例えば、スパッタ成膜ツールの酸化チャンバにおいてAl層またはMg層を酸化させることにより形成された、AlOx層またはMgOx層である。各CPPセルは、導電性スペーサの上に下部から上部へと順次形成された、シード層と、フリー層と、スペーサと、ピンド層と、AFM層と、キャップ層とを含む、積層構造を有している。
本発明は、CPPセルにおいて低い書込電流が得られ、MTJにおいて高いdR/Rが得られるように、CPPセルとMTJセルとを独立に最適化する場合を見越している。例えば、CPPフリー層からの大きな反磁場を活用し、これによりMTJフリー層の磁気的状態をより効率的に反転させるため、CPPセルは、MTJセルよりも大きな寸法を有していることが好ましい。さらに、CPPセルは、MTJセルとは異なる形状を有してもよい。一実施の形態では、CPPセルは、楕円形状またはアイ(eye)形状に由来する大きな形状異方性を有する一方、MTJセルは、低い異方性を促進すべくほぼ円形の形状を有している。MTJ積層構造の層を成膜し、パターニングすることによりMTJセルが形成された後、このMTJセルに隣接して第1の誘電体層が形成される。次に、例えば、第1の誘電体層の上に第2の誘電体層が形成されたのち、この第2の誘電体層に導電性スペーサおよび書込ワード線が形成される。その後、導電性スペーサの上にCPP積層構造が成膜され、パターニングされることにより、CPPセルが形成される。次に、第3の誘電体層が成膜され、CPPセルと同一平面にされる。そして、従来の方法を用いて、CPPセルの上にビット線が形成される。
また、本発明は、CPPセルとMTJセルとの一方または両方がデュアルスピンバルブ構造を有する実施の形態を包含している。
従来のMRAMの反転磁場のアステロイド曲線を示すグラフ、およびビット線とワード線との間に形成されたMTJセルを有する従来のメモリセルを示す上面図である。 従来技術に係るスピンRAMデバイスを示す断面図である。 導電性スペーサがビット線間に書込電流を通過させ、MTJ素子の磁気偏極子とフリー層との間にスピン注入相互作用を発生させる、従来技術に係るスピンRAM構造を示す断面図である。 本発明の一実施の形態に係るCPP/MTJサブセルを示すとともに、CPPセルとMTJセルとの間の導電性スペーサを介して、同一のビットセルにおける隣接したCPP/MTJサブセルに到る書込電流の方向を示す図と、そのCPP/MTJサブセルにおけるMTJセルの断面図およびCPPセルの断面図である。 本発明に係るビットセルにおける2つのCPP/MTJサブセルの断面図であり、互いに隣接する導電性スペーサを接続するトランジスタを制御するために用いられる書込ワード線を示す図である。 本発明の一実施の形態に係る2つの隣接するビットセルと、再生動作に用いられるセンス増幅器とを示す電気回路図である。
本発明の一形態は、記録動作と再生動作とを個別に最適化できるように、書込経路と読出経路とを分離させたスピンRAMデバイスの内部のCPP/MTJサブセル構造である。この例示的な実施の形態は、CPPセルおよびMTJセルにおけるシングルスピンバルブ構造を示している。ただし、本発明は、CPPセルとMTJセルとの一方または両方がデュアルスピンバルブ構造を有するCPP/MTJサブセルをも包含するものである。この技術に基づくデバイスは、スピンRAMまたはスピン注入MRAMデバイスとも称される。本発明の他の形態は、複数のビットセルと、ワード線と、ビット線とを備え、各ビットセルの内部の一対のCPP/MTJサブセルを活用することにより、再生動作をさらに効率的にすることを可能とする、配線スキームである。当業者であれば、用語「磁気モーメント」と「磁化方向」とは、交互に用いられ得ることを理解することができる。
はじめに、CPP/MTJサブセル構造を説明する。図4(A)は、スピンRAM構造50の断面図を示している。このスピンRAM構造50は、基体(図示せず)の上に形成されたボトム電極51と、ボトム導体の上のMTJセル60と、MTJセルの上面の上の導電性スペーサ70と、導電性スペーサの上のCPPセル80と、導電性スペーサの上方のビット線90とを含んでいる。CPPセル80の内部のフリー層の磁気的方向を反転させるスピン注入効果は、ビット線90からCPPセル80を介して導電性スペーサ70へと流れる書込電流92により生じる。書込電流92は、トランジスタ130を介して、同一のビットセルにおいて隣接するCPP/MTJサブセル(図示せず)に流れる。
図4(B)は、MTJセル60を示している。一実施の形態において、MTJセル60は、ボトムスピンバルブ構造を有している。この場合、シード層61と、AFM1層62と、AP1層63と、結合層64と、AP2層65と、トンネルバリア層66と、フリー層(FM1)67と、キャップ層68とが、ボトム電極(図示せず)の上に順次形成されている。ボトム電極51およびMTJ積層体の複数の層61〜68は、例えばアネルバC−7100薄膜スパッタ装置等の内部で形成される。この薄膜スパッタ装置は、通常、5つのターゲットをそれぞれ有する3つの物理蒸着(PVD:Physical Vapor Deposition)チャンバと、酸化チャンバと、スパッタエッチングチャンバとを有するものである。複数のPVDチャンバのうちの少なくとも一つは、同時スパッタリングが可能である。スパッタ成膜プロセスは、一般的にはアルゴンスパッタガスを必要とし、ターゲットは金属または合金からなり、基体上に成膜される。ボトム電極51と、これを覆う上方のMTJ層とを、スパッタ装置の単一ポンプダウン後に形成することにより、スループットを向上させるようにしてもよい。
シード層61は、例えば、NiCrから構成される。または、のちに順次形成されるMTJの層において滑らかで高密度の成長を促進させる、NiFeもしくはNiFeCr等の他の適した材料から構成される。
AFM層62は、例えば、MnPtから構成される。または、隣接するAP1層63を(例示的実施の形態ではx軸である)特定方向にピン止めするのに有効であるIrMn,NiMn,OsMn,RuMn,RhMn,PdMn,RuRhMn,もしくはMnPtPd等の他の適した材料から構成される。したがって、AFM層62がx軸方向に磁気的に配列している場合、AP1層63も同様にx軸方向にピン止めされている。
AP1層63、結合層64、およびAP2層65は、シンセティック反強磁性(SyAF:Synthetic Anti-Ferromagnetic)ピンド層を形成している。SyAFピンド層をMTJセルに用いることにより、熱安定性が改善される上、フリー層(FM1)67に加わる層間結合磁場(オフセット磁場)が低減される。AP1層63およびAP2層65は、双方とも例えばCoFeから構成される。AP2層65の磁気モーメントは、AP1層63の磁気モーメントと反平行の方向にピン止めされている。AP2層とAP1層とは厚さが僅かに異なっており、これによりSyAFピンド層においてx軸に沿った小さなネット磁気モーメントを発生させている。結合層64は、参照層としても知られているAP1層63とAP2層65との間の交換結合を促進させる。結合層64は、好ましくはルテニウム(Ru)から構成される。
AP2層65の上には、薄いトンネルバリア層66が形成される。トンネルバリア層66は、例えば、AlOx,AlTiOx,またはMgOxから構成され、一般的にはMgOxが好ましい。CoFeBによるAP2層65と、MgOxトンネルバリア66との組み合わせにより、他のトンネルバリア層を用いて得られるdR/Rよりも、高いdR/Rが発揮されるからである。スパッタ成膜法を用いてMgOxトンネルバリアを形成するという、従来技術において一般的に用いられる方法とは異なり、本発明者らは、約6オングストローム(0.6nm)から8オングストローム(0.8nm)厚のMg層を成膜したのち、その場ラジカル酸化(ROX:Radical Oxidation)または自然酸化(NOX:Natural Oxidation)を行い、そして約2オングストローム(0.2nm)から6オングストローム(0.6nm)厚の追加のMg層を成膜するという手法を有利に採用する。トンネルバリア層66は、1つには下層の滑らかなMTJ層に起因して、優れた平滑性と均一性とを有している。ROX処理またはNOX処理は、好ましくはスパッタ成膜装置の酸化チャンバ内で行われる。一実施の形態の場合、ROX処理は、約300から500ワットのRF(高周波)パワー、0.4から0.8標準リットル/分(slm:standard liters per minute)の酸素流量(好ましくは約0.6slm)、および約15秒から50秒間の処理条件から構成される。場合によっては、NOX処理を、1torrの圧力、0.1から1slmの酸素流量(好ましくは約1slm)、および約60秒から120秒間の処理条件から構成し、AP2層65の上のMg層を酸化させるようにしてもよい。ROX処理およびNOX処理の処理条件を選択することにより、MTJセルの設計で規定されている特定のRA値が得られるようにする。例えば、約10Ω・μm2未満の低い面積抵抗RAが所望とされる場合、NOX処理が選ばれる。酸素流量と処理時間との一方または両方を、上述した範囲内で減少させることにより、面積抵抗RA値を低下させることもできる。
フリー層(FM1)67は、例えば単層であり、または、ニッケル(Ni),鉄(Fe),コバルト(Co)およびボロン(B)の合金もしくは三元系(ternary)等の軟磁性材料から構成された複合体である。フリー層67は、書込状態に応じて−x軸方向または+x軸方向に沿って配列した磁気モーメントを有している。AP2層65の磁気モーメントとフリー層67の磁気モーメントとが同一方向に配列している場合、低抵抗状態が生じる。本発明の重要な特徴は、フリー層67が好ましくは10Oe未満、より好ましくは5Oe未満の低い異方性を有していることにより、第1のフリー層(FM1)が、第2のフリー層(図4cのFM2)に対して強力な反磁場を発揮せず、これによりFM2フリー層82が安定化され、書込電流によるスピン注入反転をより発生し難くする点である。さらに、異方性が低いことにより、FM2フリー層82がスピン注入記録動作の期間中に反転した際、FM1フリー層67が、そのFM2フリー層82の影響下でより簡単に回転することができるようになる。MTJセルの形状は、一般的には(材料の選択以外に)FM1フリー層67の異方性を決定付ける重要な要因のうちの1つである。したがって、5Oe未満の異方性を得るために、セルの形状が略円形であることが好ましい。なお、当然のことながら、楕円形状、アイ(eye)形状、または他の円形状のセルは、所望の異方性よりも高い異方性をもたらす可能性がある。ただし、非円形形状の第1の軸が第2の軸と比較して若干長い特定の条件であっても、依然として5Oe未満、または少なくとも10Oe未満の低い異方性がもたらされる場合があるので、本実施の形態は、非円形形状の使用を排除するものではない。
キャップ層68は、好ましくは、タンタル(Ta)、ルテニウム(Ru)、またはMTJセルが高いdR/Rを得ることを可能とする他の材料から構成される。AFM1層62の磁化方向は、例えば、約5000Oeから10000Oeの大きな外部磁場の存在下、250℃から350℃の範囲の高温による熱処理を用いて設定される。その結果、AP1層63の磁気モーメントはAFM1層62からの影響により設定され、AP2層65の磁気モーメントはAP1層63からの影響により設定される。
図4(A)に示すように、MTJセル60とCPPセル80との間の導電性スペーサ70は、例えば、銅(Cu),金(Au),銀(Ag),またはアルミニウム(Al)等の高い導電性を有する材料により構成されている。MTJセル60とCPPセル80とが異なる形状を有する実施の形態の場合、導電性スペーサ70は、例えば、MTJセルまたはCPPセルと同じ形状を有する。導電性スペーサ70は、例えば、スパッタ成膜チャンバにおいて、物理蒸着(PVD:Physical Vapor Deposition)法を用いて成膜される。CPP積層構造が成膜される前に、化学機械研磨(CMP:Chemical Mechanical Polish)法を用いて、導電性スペーサ70の上面を平滑化してもよい。
図4(C)は、CPPセル80を示している。一実施の形態の場合、CPPセルは、導電性スペーサ80の上に下部から上部へと順序通りに形成された、シード層81と、FM2フリー層82と、CPPスペーサ83と、AP3層84と、結合層85と、AP4層86と、AFM2層87と、キャップ層88とから構成されている。キャップ層88は、例えばトップ電極と見なすこともできる。CPPセル80は、上面視(図示せず)で、MTJセル60よりも大きな寸法を有していることが好ましい。CPPの寸法が大きいことにより、FM2フリー層82がFM1フリー層67(図4(B))に対してより大きな反磁場を発揮することが可能となるとともに、記録動作の際にFM1フリー層の磁化方向(反転)をより簡単に回転させる。また、CPPセル80の上面視形状は、楕円形状、アイ(eye)形状、または、FM2フリー層82において高い形状異方性を促し、ひいてはFM1フリー層67に対して高い反磁場を発生させる、他の種類の円形状であることが好ましい。
シード層81は、好ましくは、銅(Cu),金(Au),銀(Ag),アルミニウム(Al),または当該技術分野において非スピン吸収体(non-spin sinker)として知られている他の材料から構成される。換言すると、非スピン吸収体は、FM2フリー層82の減衰比を改善し(すなわち、減少させる)、または少なくとも悪化させないようにするものである。また、シード層81は、その上部の磁性層においてより良好な磁気特性をもたらすとともに、FM2フリー層82に対し低い減衰比をもたらす。
本発明の他の重要な特徴は、FM2フリー層82である。FM2フリー層82は、例えば、単層材料または複合体材料である。FM2フリー層82は、低い減衰比を有し、これにより記録動作に際してCPPセル80におけるスピン注入効果を促進させることが好ましい。さらに、FM2フリー層82は、FM1フリー層67の異方性よりも十分に大きな、相当量の異方性を有することが必要である。FM1フリー層に対して大きな反磁場を発揮させることにより、FM2フリー層の磁気モーメントが反対方向に配向した際に、FM1フリー層の磁化反転を促すためである。一実施の形態の場合、FM2フリー層82は、好ましくは50Oeよりも高い異方性を有し、より好ましくは100Oeよりも高い異方性を有する。前述したように、100Oeよりも高い異方性は、1つには、楕円形状、アイ(eye)形状、または他の円形形状によって得られる。FM2フリー層82の異方性は、FM1フリー層67の異方性よりも、3倍から1000倍上回ることが好ましい。また、FM2フリー層82の異方性は、40よりも高い熱因子KusV/kBTを確保するために、十分に大きいことが必要である(Kuは異方性定数、Msは飽和磁化、VはFM2フリー層のボリューム、KBはボルツマン定数、Tは温度である)。前述したように、40よりも大きな熱因子は、10年間の最小のデータ保持期間を確保する上で必要である。
CPPスペーサ83は、非磁性材料であり、好ましくは、銅(Cu)、金(Au)、または高い導電性を有する材料等の薄い金属層である。CPPスペーサ83は、より良好なスピン注入の効率性をもたらすために、約20オングストローム(2nm)から100オングストローム(10nm)の厚さを有し、より好ましくは、25オングストローム(2.5nm)から60オングストローム(6nm)の厚さを有する。スピン注入の効率性がより良好であることは、FM2フリー層82をスピン注入誘起により磁化反転させることがさらに容易となることと等しい。CPPスペーサ83の厚さが20オングストローム(2nm)未満である場合、スペーサが、FM2フリー層82とAP3層84との間の相互拡散を防止するだけの十分な厚みを有していないおそれがある。CPPスペーサ83が約100オングストローム(10nm)よりも厚い場合、散乱に起因して、スピン偏極の度合いに望ましくない低下が生じる。
AP3層84、結合層85、およびAP4層86は、MTJセル60と同様にSyAFピンド層を形成している。AP3層は、CPPセル80に対する参照層として機能する。AP4ピンド層は、隣接するAFM2層87との結合により特定方向に固定された磁気モーメントを有している。例示的な実施の形態では、AP3層84の磁化方向は−x軸に沿っており、AP4層86およびAFM2層87は、+x軸方向に磁気的に配列している。AP3層84およびAP4層86は、例えば単層、またはニッケル(Ni),鉄(Fe),コバルト(Co)およびボロン(B)のうちの2つ以上から構成された合金またはもしくは三元系等の軟磁性材料の複合体である。AP3層84の磁気モーメントと、AP4層86の磁気モーメントとは、ほぼ同じ大きさである一方、AP1層63およびAP2層65に関して上述した同様の理由により、互いに反対方向に配列している。結合層85は、例えば、ロジウム(Rh),ルテニウム(Ru),またはイリジウム(Ir)から構成される。AFM2層87の磁化方向は、例えば、約5000Oeから10000Oeの大きな外部磁場の存在下、250℃から350℃の範囲の高温による熱処理を用いて設定される。なお、AFM2層87とAFM1層62とは、双方とも+x軸方向に磁気的に配列されるので、AFM2層87の熱処理とAFM1層62の熱処理とを同時に行ってもよい。AFM2層87は、例えば、AFM1層62と同じ材料から構成され、キャップ層88は、キャップ層68と同じ材料から構成される。
各ビットサブセルにおいて、CPPセルは、MTJセルの上に形成され、上面視(図示せず)でMTJセルよりも大きな面積寸法を有している。CPPセルは、上面視で、MTJの面積よりも10%から100%大きな面積を有していることが好ましく、MTJセルの面積よりも30%から60%大きな面積を有していることがより好ましい。当然のことながら、MTJセルに対するCPPセルの面積寸法は重要ではあるものの、その面積の形状も、上述したようにフリー層の異方性の大きさを決定付ける上で重要な要因となる。FM1フリー層67およびFM2フリー層82の形状と面積寸法との双方を最適化することにより、FM2フリー層の異方性がもたらされる。このFM2フリー層の異方性は、FM1フリー層の異方性よりも約3倍から10倍大きいことが好ましく、FM1フリー層の異方性よりも約3倍から1000倍大きいことがより好ましい。FM2フリー層82(図4c)は比較的大きな一軸異方性を有していることから、その磁化方向は、AP3層84(参照層)の磁化方向に平行または反平行として、異方性軸に沿い続ける。FM1フリー層67(図4(B))は比較的小さな異方性を有しているので、このFM1フリー層は、FM2フリー層の磁化からの反磁場による影響を受ける。なお、FM1フリー層67の磁化は、FM2フリー層87の磁化と反平行となることにより、磁気結合相互作用である部分的な閉路磁束磁区(partial flux closure)を形成する。
ビットサブセル50にデータを書き込むには、図4(A)に示すように、電流92をビット線90から注入する。この電流92は、CPPセル80から導電性スペーサ70にわたってのみ流れたのち、書込ワード線110を介して、隣接するビットサブセルおよび他のビット線(図示せず)に流出する。あるいは、この電流92とは反対の方向に電流を流す。スピン注入誘起の反転に起因して、CPPセル80のフリー層がその異方性方向のうちの1つの異方性方向に沿って設定されている場合、CPPフリー層からの反磁場は、MTJフリー層の磁化方向を回転させ、これによりこのCPPフリー層の磁化方向に対する反平行状態が保たれる。
ビットサブセル50からデータを読み出すには、読出電流をビット線90からボトム電極51に流す。CPPセル80とMTJセル60とは直列接続されているものの、CPPセルの抵抗値よりも桁違いに高いMTJセルの抵抗値は、直接読み出されて参照セルの抵抗値と比較される。
本発明のCPP/MTJサブセル構造から得られる利点の1つは、読出パスと書込パスとが分離されていることから、高い書込電流がMTJセルに流れず、トンネルバリアの絶縁破壊(breakdown)に関するスピンRAMの重要な信頼性の問題がもはや懸念とはならないことである。第2の利点は、トンネルバリアの絶縁破壊電圧やMTJフリー層の減衰比に悪影響を及ぼすことを懸念せずに、MTJセルの層61〜68の材料を選択してさらに高いdR/Rおよびさらに低い抵抗分散を得ることにより、MTJセル60を最適化することができることである。同様に、CPPセルの層81〜88の材料を選択してFM2フリー層82においてさらに低い減衰比およびさらに小さな反転電流を得ることにより、CPPセル80を独立して最適化することができる。
一実施の形態では、例えば、スパッタ成膜ツール(sputter deposition tool)を用いてMTJセルの層61〜68を順次形成したのち、これらを従来の方法を用いてこれらをパターニングする。次に、第1の誘電体層(図示せず)を成膜し、これを化学機械研磨(CMP:Chemical Mechanical Polish)法を用いてMTJセル60のキャップ層68と同一平面となるように研磨する。次に、例えば、第1の誘電体層の上に第2の誘電体層(図示せず)を形成したのち、周知の方法を用いて、第2の誘電体層に導電性スペーサ70および書込ワード線110の配線を形成する。CMP法を用いて、導電性スペーサ70と書込ワード線110とを平坦化してもよい。その後、導電性スペーサ70の上にCPP積層構造の層81〜88を形成し、この積層構造を従来の方法を用いてパターニングすることにより、CPPセル80を形成する。第3の誘電体層(図示せず)を成膜し、これをCPPセルと同一平面となるようにする。そして、従来の方法を用いて、CPPセル80および第3の誘電体層の上にビット線90を形成する。
本発明の他の態様は、前述した実施の形態で説明したCPPアシスト記録スキームを採用するとともに、改善された再生アーキテクチャを含むスピンRAM回路を提供することにある。図5に示すように、各ビットセルに2つのビットサブセル50a,50bを設けることにより、改善された再生動作が得られる。第1のビットサブセル50aには、「0」が書き込まれ、第2のビットサブセル50bには、「1」が書き込まれ、これによりビットセル120における(0,1)の抵抗状態を生じさせている。あるいは、例えば、第1のビットサブセル50aには、「1」が書き込まれ、第2のビットサブセル50bには、「0」が書き込まれ、これにより(1,0)の抵抗状態をもたらしている。再生動作では、各ビットセルの抵抗値が比較され、最終的なビット状態が決定される。一実施の形態では、第1のビットサブセル50aが第2のビットサブセル50bよりも高い抵抗値を有している場合、ビットセル120は「0」抵抗状態を有しているとされ、第1のビットサブセル50aが第2のビットサブセル50bよりも低い抵抗値を有している場合、ビットセル120は「1」抵抗状態を有している。このビットセル120の再生方法は、あるビットセルの抵抗値が、この読出対象としてのビットセルから大きく離れ得る参照セルの抵抗値と比較される従来技術に係る構造と比較して、読出信頼性および速度の面で有利である。
書込電流92の経路は、図5に詳細に示されている。一実施の形態では、書込電流92は、ビット線90aを起点として、第1のビットサブセル50aのCPPセル80および導電性スペーサ70aを通過したのち、トランジスタ130を介して流出し、第2のビットサブセル50bの導電性スペーサ70bへと流れる。同時に、トランジスタ130を制御する書込ワード線(図示せず)に電流が注入される。この書込電流92と、書込ワード線に印加される電流とは同時に生じ、これにより電流が導電性スペーサ70aから導電性スペーサ70bへと送り込まれる。書込電流92は、導電性スペーサ70bから、CPPセル80bを介して上に流れ、ビット線90bへと流れる。あるいは、書込電流92は、例えば書込電流92とは反対方向に流れる。この場合、当業者により理解されるように、導電性スペーサ70bから導電性スペーサ70aへと電流を送り出すトランジスタ130に電圧が印加された際、書込電流92はビット線90bからビット線90aへと移動する。
図6は、複数のビットセルから構成されたスピンRAMアレイにおける、2つのビットセル200a,200cを示す電気回路図である。ビットセル200aはM番目のビットセルを表し、ビットセル200cはN番目のビットセルを表している。破線は、各ビットセルの外側の境界線を示している。ビットセル200aは、導電性スペーサ70aにより分離された第1のCPPセル80aおよび第1のMTJセル60aからなる第1のサブセルと、第2の導電性スペーサ70bにより分離された第2のCPPセル80bおよび第2のMTJセル60bからなる第2のサブセルとを有している。第1の書込ワード線110aは、導電性スペーサ70aと導電性スペーサ70bとを接続するトランジスタ130aを制御する。第1のサブセルのボトム電極50aは、読出トランジスタ140aを介してグラウンドに接続され、第2のサブセルのボトム電極50bは、読出トランジスタ150aを介してグラウンドに接続されている。書込ワード線11a,110cと直交する方向には、2つのビット線90a,90bが設けられている。ビット線90aは、第1のサブセルのトップ電極(キャップ層)88aに接続され、ビット線90bは、第2のサブセルのトップ電極(キャップ層)88bに接続されている。
ビットセル200cは、導電性スペーサ70cにより分離された第3のCPPセル80cおよび第3のMTJセル60cから構成された第1のサブセルと、導電性スペーサ70dにより分離された第4のCPPセル80dおよび第4のMTJセル60dから構成された、ビットセル200cにおける第2のサブセルと、を有している。第2の書込ワード線110cは、導電性スペーサ70cと導電性スペーサ70dとを接続し、トランジスタ130cにより制御される。2つのサブセルにおけるボトム電極50cは、トランジスタ140cを介してグラウンドに接続され、ボトム電極50dは、トランジスタ150cを介してグラウンドに接続されている。ビット線90aは、ビットセル200cにおける第1のサブセルのトップ電極(キャップ層)88cに接続され、ビット線90bは、ビットセル200cにおける第2のサブセルのトップ電極(キャップ層)88dに接続されている。
ビットセル200cに「1」を書き込む場合、ビット線90aは書込電流源として機能する一方、ビット線90bは接地(図示せず)される。書込ワード線110cがオン状態になると、書込電流(図示せず)は、ビット線90aからCPPセル80cの内部を上から下に流れたのち、CPPセル80dの内部を下から上に流れ、最後にビット線90bに流れる。また、この書込電流は、CPPセル80cとCPPセル80dとの間を流れる際、導電性スペーサ70cと、書込ワード線110cと、導電性スペーサ80cとを通過する。書込電流は、CPPセル80cおよびCPPセル80dをそれぞれ反対方向に流れる。このため、CPPセル80cとCPPセル80dとは、互いに反対方向の磁化状態に書き込まれる。また、MTJセル60cおよびMTJセル60dは、CPPセル80cおよびCPPセル80dにより発揮される反磁場に起因して以前の状態から回転し、同様に反対方向の磁化方向を有するようになる。例えば、MTJセル60cが高い抵抗値を有する場合、MTJセル60dは低い抵抗値を有する。したがって、ビットセル200cに対し「1」を書き込むことにより、結果としてCPPセル80cの抵抗状態が「0」、CPPセル80dの抵抗状態が「1」となり、MTJセル60cの抵抗状態が「1」、MTJセル60dの抵抗状態が「0」となる。
ビットセル200cに「0」を書き込む場合、ビット線90bは書込電流源として機能する一方、ビット線90aは接地(図示せず)される。書込ワード線110cがオン状態になると、書込電流は、ビット線90bからCPPセル80dの内部を上から下に流れたのち、CPPセル80cの内部を下から上に流れ、最後にビット線90cに流れる。したがって、ビットセル200cに「0」を書き込む動作が完了すると、CPPセル80cの抵抗状態は「1」、CPPセル80dの抵抗状態は「0」となり、MTJセル60cの抵抗状態は「0」、MTJセル60dの抵抗状態は「1」となる。
ビットセル200cのデータを読み出す場合、ビット線90aおよびビット線90bは、いずれも約0.05Vから0.5Vの特定の電圧にバイアスされる。読出ワード線105cがオン状態となると、センス増幅器160により、MTJセル60cとMTJセル60dとの間の抵抗値差が検出される。MTJセル60cがMTJセル60dよりも高い抵抗値を有する場合、ビットセル200cは、「0」抵抗状態を有するとされる。一方、MTJセル60cがMTJセル60dよりも低い抵抗値を有する場合、ビットセル200cは、「1」抵抗状態を有するとされる。したがって、本発明に係る再生動作は、ビットセルの外部の参照セルに依存する従来の再生スキームと比較して、より短い読出時間とより高い読出信頼性とを可能としていることにより、従来技術に対して大幅な改善が得られている。従来技術の場合、MTJセルの抵抗値(R1)は、参照セルの抵抗値(Rref)と比較される。参照セルは、その抵抗値Rrefが高抵抗状態と低抵抗状態との間の平均抵抗値となるように、特に設計されている。(R1−Rref)が0未満である場合、「1」抵抗状態として決定される。高抵抗状態と低抵抗状態との間の平均抵抗値をRrefとして選択した場合、(R1−Rref)の絶対値が非常に小さくなってしまうことがある上、「1」状態を容易に誤って「0」状態として読み出してしまう可能性がある(逆の場合も同様)。本明細書で説明した実施の形態の場合、「0」状態および「1」状態は、R1とR2との特定の大きさを測定するのではなく、単純なRMTJ1>RMTJ2またはRMTJ2>RMTJ1により決定されるので、リードエラーが実質的に最小限に抑えられる。
本発明の好適な実施の形態を参照して本発明を具体的に示し説明したが、当業者であれば、本発明の精神および範囲から逸脱することなく、形式的な変更および詳細な変更をなし得ることを理解することができる。
50…スピンRAM構造、50a,50b…ビットサブセル、50c,50d,51…ボトム電極、60…MTJセル、60a…第1のMTJセル、60b…第2のMTJセル、60c…第3のMTJセル、60d…第4のMTJセル、61…シード層、62…AFM1層、63…AP1層、64…結合層、65…AP2層、66…トンネルバリア層、67…フリー層、68…キャップ層、70…導電性スペーサ、70a…導電性スペーサ(第1の導電性スペーサ)、70b…導電性スペーサ(第2の導電性スペーサ)、70c,70d…導電性スペーサ、80…CPPセル、80a…第1のCPPセル、80b…CPPセル(第2のCPPセル)、80c…第3のCPPセル、80d…第4のCPPセル、81…シード層、82…FM2フリー層、83…CPPスペーサ、84…AP3層、85…結合層、86…AP4層、87…AFM2層、88…キャップ層、88a,88b,88c,88d…トップ電極、90,90a,90b…ビット線、92…書込電流、105c…読出ワード線、110…書込ワード線、110a…第1の書込ワード線、110c…第2の書込ワード線、120…ビットセル、130,130a,130c…トランジスタ、140a,150a…読出トランジスタ、140c,150c…トランジスタ、160…センス増幅器、200a,200c…ビットセル。

Claims (21)

  1. 2つのビットサブセルをそれぞれ含む複数のビットセルからなるビットセルアレイを備えたスピン注入MRAM構造であって、
    前記ビットサブセルは、
    (a)下部電極上に形成され、トンネルバリア層によって分離された第1のフリー層と第1のシンセティックピンド層とを有し、ほぼ零の異方性を有するMTJセルと、
    (b)前記MTJセルの上に形成された導電性スペーサ層と、
    (c)上部電極と共に前記導電性スペーサの上に形成され、非磁性スペーサによって分離された第2のフリー層と第2のシンセティックピンド層とを有し、相当の大きな異方性を有するCPPセルと
    を含み、
    前記第2のフリー層は、前記上部電極に接続されたビット線を流れる書込電流によって反転され、
    前記MTJセルにおける前記第1のフリー層の磁化が前記CPPセルにおける前記第2のフリー層の磁化と反平行をなすことにより、前記第2のフリー層が前記書込電流によって反転されたときに、前記第2のフリー層との磁気結合相互作用によって前記第1のフリー層も反転されるように構成され、
    前記書込電流は前記CPPセルから前記導電性スペーサへ流れ、もしくは、前記導電性スペーサから前記CPPセルを経由して前記ビット線へ流れるものであり、
    各々の前記ビットサブセルにおける前記MTJセルおよびCPPセルは、互いに異なる抵抗状態を有し、
    各々の前記ビットセルにおける前記2つのMTJセルは、互いに異なる抵抗状態を有し、
    各々の前記ビットセルにおける前記2つのCPPセルは、互いに異なる抵抗状態を有し、
    第1のビット線から、第1のCCPセル、第1の導電性スペーサ層、トランジスタ、第2の導電性スペーサ層および第2のCCPセルをこの順に経由して、第2のビット線まで電流を流すことにより、第1のビットサブセルにおける前記第2のフリー層および第2のビットサブセルにおける前記第2のフリー層は、同時に書き込まれる
    スピン注入MRAM構造。
  2. 前記ビットサブセルの各々における前記MTJセルは、シード層と、第1のAFM層と、AP1/結合層/AP2からなる前記第1のシンセティックピンド層と、前記トンネルバリア層と、前記第1のフリー層と、キャップ層とが前記下部電極の上に順に形成されたものであり、
    前記第1のフリー層は、単層構造もしくは各層が軟磁性材料からなる多層構造を有する
    請求項1記載のスピン注入MRAM構造。
  3. 前記MTJセルは、その平面形状が実質的に円形であり、前記第1のフリー層が約5Oe未満の磁気異方性を有し、
    複数の前記CPPセルの各々は、その平面形状が楕円、眼形(eye shape)またはその他の円形(round shape)であり、前記第2のフリー層の磁気異方性が約50Oeよりも大きい
    請求項1記載のスピン注入MRAM構造。
  4. 前記MTJセルは、第1の面積を占めており、
    前記CPPセルは、前記第1の面積よりも大きな第2の面積を占めている
    請求項1記載のスピン注入MRAM構造。
  5. 前記導電性スペーサ層は、Cu,Au,AgおよびAlなどの高導電性材料によって構成されている
    請求項1記載のスピン注入MRAM構造。
  6. 前記CPPセルは、シード層と、前記第2のフリー層と、前記非磁性スペーサと、第1のAFM層と、AP3/結合層/AP4からなる前記第2のシンセティックピンド層と、第2のAFM層と、第2のキャップ層とが前記導電スペーサ層の上に順に形成されたものであり、
    前記第2のフリー層は、単層構造もしくは各層が低減衰比を有する軟磁性材料からなる多層構造を有し、
    前記第2のシード層は、減衰比が劣化しないようにCu,Au,AgまたはAlからなる
    請求項1記載のスピン注入MRAM構造。
  7. 前記第2のフリー層は、熱因子KU S V/kB T>40を満たす十分な大きさの磁気異方性を有している
    請求項1記載のスピン注入MRAM構造。
    但し、KU は磁気異方性定数であり、MS は飽和磁化であり、Vは前記第2のフリー層の体積であり、kB はボルツマン定数であり、Tは温度である。
  8. さらに、前記ビットサブセルへの書込および前記ビットサブセルからの読出を可能とする回路を備え、
    前記回路は、
    (a)前記第1のビットサブセルにおける前記CPPセルの前記上部電極と接する前記第1のビット線、および前記第2のビットサブセルにおける前記CPPセルの前記上部電極と接する前記第2のビット線と、
    (b)前記第1のビットサブセルにおける前記導電スペーサ層と前記第2のビットサブセルにおける前記導電スペーサ層との間に設けられた前記トランジスタを制御し、前記第1のビット線および前記第2のビット線と直交するように配列された書込ワード線と、
    (c)第1および第2の読出トランジスタを制御する読出ワード線と、
    (d)前記第1のビットサブセルにおける前記MTJセルの抵抗値を、前記第2のビットサブセルにおける前記MTJセルの抵抗値と比較するセンスアンプと
    を含み、
    前記第1のビットサブセルにおける前記MTJセルと接続された第1の下部電極が前記第1の読出トランジスタを介して接地電圧と接続され、
    前記第2のビットサブセルにおける前記MTJセルと接続された第2の下部電極が前記第2の読出トランジスタを介して接地電圧と接続されている
    請求項1記載のスピン注入MRAM構造。
  9. 前記第1のビットサブセルの前記MTJセルにおける抵抗値が前記第2のビットサブセルのMTJセルにおける抵抗値よりも高いときに前記ビットセルは抵抗状態0を示し、
    前記第1のビットサブセルの前記MTJセルにおける抵抗値が前記第2のビットサブセルのMTJセルにおける抵抗値よりも低いときに前記ビットセルは抵抗状態1を示す
    請求項7記載のスピン注入MRAM構造。
  10. スピン注入MRAM構造における2つのビットサブセルを含むビットセルの形成方法であって、
    (a)ビットサブセルごとに、読出トランジスタを介して接地電位と接続された下部電極を形成することと、
    (b)前記下部電極の上に、ほぼ零の磁気異方性を示す第1のフリー層とその上面に設けられたキャップ層とによって構成されるMTJセルを形成することと、
    (c)前記キャップ層の上に導電スペーサ層を形成すると共に、第1のビットサブセルにおける第1の導電性スペーサ層を第2のビットサブセルにおける第2の導電性スペーサ層に接続させるトランジスタを形成することと、
    (d)前記第1および第2の導電スペーサ層のそれぞれの上に、実質的に磁気異方性を示す第2のフリー層とその上面に設けられたキャップ層とによって構成されるCPPセルを形成することと
    を含み、
    前記第1のビットサブセルにおける前記第2のフリー層が、前記第2のビットサブセルにおける前記第2のフリー層とは異なる抵抗状態を有するようにする
    ビットセルの形成方法。
  11. 前記MTJセルは、第1のシード層と、第1のAFM層と、AP1/結合層/AP2からなる第1のシンセティックピンド層と、トンネルバリア層と、前記第1のフリー層と、第1のキャップ層とが前記下部電極の上に順に積層されることで形成され、
    前記CPPセルは、シード層と、前記第2のフリー層と、非磁性スペーサと、AP3/結合層/AP4からなる第2のシンセティックピンド層と、第2のAFM層と、キャップ層とが前記導電スペーサ層の上に順に積層されることで形成される
    請求項10記載のビットセルの形成方法。
  12. 前記第1および第2のAFM層の交換ピンニング方向に設定された大きな外部磁場を印加しつつ高温下でアニール処理を行い、前記第1および第2のシンセティックピンド層の磁化方向を、それぞれ、AP1の磁化方向およびAP4の磁化方向と同方向に揃える
    請求項11記載のビットセルの形成方法。
  13. 前記第1のビットサブセルにおける前記CPPセルの上部電極と接するように第1のビット線を形成することと、前記第2のビットサブセルにおける前記CPPセルの上部電極と接するように第2のビット線を形成することと
    を含む請求項11記載のビットセルの形成方法。
  14. 前記CPPセルの形成面積を、前記MTJセルの形成面積よりも大きくする
    請求項11記載のビットセルの形成方法。
  15. 前記第2のフリー層の磁気異方性は、前記第1のフリー層の磁気異方性の約3〜1000倍の大きさである
    請求項11記載のビットセルの形成方法。
  16. 前記トランジスタは、書込ワード線によって制御されると共に、同一のビットセルにおいて書込電流が前記第1の導電スペーサ層から前記第2の導電スペーサ層へ流れるようにする
    請求項11記載のビットセルの形成方法。
  17. スピン注入MRAM構造におけるビットセルへ抵抗状態0を書き込む書込方法であって、
    前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのビットサブセルを備え、
    前記MTJセルは磁気異方性がほぼ零である第1のフリー層を含み、
    前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のビットサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のビットサブセルにおける第2の導電スペーサ層とを含み、
    (a)書込電流を、前記第1のCPPセルの前記上部電極と接続された第1のビット線へ注入し、前記第1のCPPセルを通過させて前記第1の導電スペーサ層へ進入させたのち前記第2の導電スペーサ層へ流入させ、さらに第2のCPPセルからその上部電極と接する第2のビット線へ流入させることで、前記第1のCPPセルにおける抵抗状態0,前記第1のMTJセルにおける抵抗状態1,前記第2のCPPセルにおける抵抗状態1,前記第2のMTJセルにおける抵抗状態0を形成することと、
    (b)同時に、書込ワード線へ電流を供給することで前記トランジスタへの電圧を制御し、前記第1の導電スペーサ層から前記第2の導電スペーサ層へ流れる電流を生じさせることと
    を含む書込方法。
  18. スピン注入MRAM構造におけるビットセルへ抵抗状態1を書き込む書込方法であって、
    前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのビットサブセルを備え、
    前記MTJセルは磁気異方性がほぼ零である第1のフリー層を含み、
    前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のビットサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のビットサブセルにおける第2の導電スペーサ層とを含み、
    (a)書込電流を、前記第2のビットサブセルにおける前記CPPセルの前記上部電極と接続された第2のビット線へ注入し、前記第2のCPPセルを通過させて前記第2の導電スペーサ層へ進入させたのち前記第1の導電スペーサ層へ流入させ、さらに第1のCPPセルからその上部電極と接する第1のビット線へ流入させることで、前記第1のCPPセルにおける抵抗状態1,前記第1のMTJセルにおける抵抗状態0,前記第2のCPPセルにおける抵抗状態0,前記第2のMTJセルにおける抵抗状態1を形成することと、
    (b)同時に、書込ワード線へ電流を供給することで前記トランジスタへの電圧を制御し、前記第2の導電スペーサ層から前記第1の導電スペーサ層へ流れる電流を生じさせることと
    を含む書込方法。
  19. スピン注入MRAM構造におけるビットセルの抵抗状態を読み出す読出方法であって、
    前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのビットサブセルを備え、
    前記MTJセルは、磁気異方性がほぼ零である第1のフリー層を含み、読出ワード線によって制御される読出トランジスタを介して接地された下部電極の上に形成され、
    前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のビットサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のビットサブセルにおける第2の導電スペーサ層とを含み、
    (a)第1のCPPセルと接続された第1のビット線および第2のCPPセルと接続された第2のビット線に対し、一定の電圧でバイアスを印加することと、
    (b)前記読出ワード線に対して電流を供給することで、前記読出トランジスタへ電圧を供給し、センスアンプによって前記ビットサブセルの各々における前記MTJセルの抵抗状態を検出可能とすることと
    を含む読出方法。
  20. 前記一定の電圧は、約0.05V以上0.5V以下である
    請求項19記載の読出方法。
  21. 前記第1のビットサブセルにおける前記MTJセルの抵抗値が前記第2のビットサブセルにおける前記MTJセルの抵抗値よりも大きいときに前記ビットセルが抵抗状態0であるとして検出され、
    前記第2のビットサブセルにおける前記MTJセルの抵抗値が前記第1のビットサブセルにおける前記MTJセルの抵抗値よりも大きいときに前記ビットセルが抵抗状態1であるとして検出される
    請求項19記載の読出方法。
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