KR20120114611A - 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법 - Google Patents

자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

면적 효율 및 센싱 마진을 동시에 확보할 수 있는 반도체 메모리 장치를 개시한다. 개시된 본 발명의 일실시예에 따른 반도체 메모리 장치는, 소스 라인, 상기 소스 라인을 기준으로 상측에 배치되는 제 1 비트 라인, 상기 소스 라인을 기준으로 하측에 배치되는 제 2 비트 라인, 상기 소스 라인과 제 1 비트 라인 사이에 개재되는 제 1 메모리 셀, 및 상기 소스 라인과 상기 제 2 비트 라인 사이에 개재되며, 상기 제 1 메모리 셀과 대칭을 이루는 형태로 적층 배치되는 제 2 메모리 셀을 포함한다.

Description

자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법{Semiconductor Memory Apparatus Having Magnetroresistive Memory Elements and Method of Manufacturing the Same}
본 발명은 반도체 메모리 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 자화 상태를 정보로서 기억하는 자화성 저장 소자를 구비하는 비휘발성 메모리 장치 및 그 구동방법에 관한 것이다.
정보 통신 기기, 특히, 휴대 단말기 등의 개인용 소형 기기가 널리 사용됨에 따라, 상기 기기내에 포함된 메모리 소자나 로직 요소등의 소자에 대해서 고집적화, 고속화, 저전력화등 더욱더 고성능화가 요구되고 있다.
최근, 자성체를 이용한 새로운 비휘발성 메모리로서, 터널 자기 저항 효과를 이용한 MRAM(Magnetic Random Access Memory)등이 실용화되고 있으며, 새로운 고성능화를 위한 연구가 계속되고 있다. 이와 같은 MRAM은 비트 라인과 워드 라인 사이에 흐르는 전류에 의해 발생하는 자기장을 이용하여 메모리 셀의 자유층의 자유 방향을 변화시켜, 스위칭시키는 방식이다. 이와 같은 MRAM은 그것의 구동을 위해 일정한 스위칭 자기장이 필요하여, 최소 스위칭 자기장 확보를 위한 최소 면적이 요구되는 문제점 및 고집적화시킬 경우, 디스터번스(distubance) 위험이 높다는 문제점이 제기되었다.
이에 현재에는 일측으로 스핀(spin)이 극성화된 전류를 제공하여, 전자의 스핀 전달을 통해 자유층의 방향을 변화시키는 STTMRAM(Spin torque transfer MRAM)에 대한 연구가 진행되고 있다. 이러한 STTMRAM은 메모리 셀 별로 스핀 주입을 통해 자유층의 극성을 변화시킬 수 있으므로, 셀 크기가 작을수록 요구 전류가 작아져서 고집적화에 유리하다는 이점이 있다.
STTMRAM은 도 1에 도시된 바와 같이 1개의 트랜지스터(도시되지 않음) 및 1개의 MTJ(magnetic tunnel junction:M)로 구성되는 것이 일반적이다. 이와같은 STTMRAM은 데이터 리드(read)를 위해, 레퍼런스 셀(reference cell)이 필요하다. 여기서, 도면의 BL은 비트 라인 및 SL은 소스 라인을 나타낸다.
여기서, STTMRAM은 1개의 트랜지스터 및 1개의 MTJ 구조의 셀(이하, 싱글 셀)을 포함하는 싱글 셀 어레이 일측에, 레퍼런스 전압을 제공하기 위한 레퍼런스 셀 어레이를 별도로 설치할 수 있다(도 2 참조). 싱글 셀 어레이는 복수의 비트 라인(BL)을 포함하며, 레퍼런스 셀 어레이는 싱글 셀 어레이보다는 적은 수의 레퍼런스 셀(도시되지 않음)을 포함하도록 구성될 수 있어, 면적을 작게 차지한다는 이점이 있다. 하지만, 이러한 레퍼런스 셀 어레이에서 제공되는 레퍼런스 전압으로 하이(H) 또는 로우(L) 레벨의 중간값인 H-L/2의 레퍼런스 전압이 제공되므로, 센싱 마진이 상대적으로 작다는 문제점이 있다. 도 2의 BLR은 레퍼런스 전압 라인을 나타낸다.
다른 형태로는, 도 3에 도시된 바와 같이, 비트 라인(BL) 및 비트 라인 바(BLB)를 교대로 배치하여, 비트 라인(BL)의 어느 한 셀이 선택될 경우, 상기 비트 라인(BL)과 상보 관계에 있는 비트 라인 바(BLB)의 대응 셀이 레퍼런스 셀로 이용되는 것이다. 이와 같은 구조를 트윈 셀 구조라 한다.
상기 트윈 셀 구조는 데이터 리드시 비트 라인에 걸리는 전압(예를 들어 H)과 비트 라인 바에 걸리는 전압(예를 들어 L)의 차(H-L)가 곧 센싱 마진이 된다. 그러므로, 센싱 마진은 상기 싱글 셀 어레이에 2배가 큰 이점이 있는 반면, 상기 트윈 셀 구조는 각각의 비트 라인마다 레퍼런스 라인(레퍼런스 셀)이 구비되어야 하므로, 면적이 상기 싱글 셀 어레이 구조의 2배에 이르는 문제점이 있다.
본 발명은 면적 효율 및 센싱 마진을 동시에 확보할 수 있는 반도체 메모리 장치 및 그 구동방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 소스 라인, 상기 소스 라인을 기준으로 상측에 배치되는 제 1 비트 라인, 상기 소스 라인을 기준으로 하측에 배치되는 제 2 비트 라인, 상기 소스 라인과 제 1 비트 라인 사이에 개재되는 제 1 메모리 셀, 및 상기 소스 라인과 상기 제 2 비트 라인 사이에 개재되며, 상기 제 1 메모리 셀과 대칭을 이루는 형태로 적층 배치되는 제 2 메모리 셀을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 소스 라인, 라이트 또는 리드 모드에 따라, 선택적으로 전압을 상기 소스 라인에 제공하는 모드 선택부, 상기 소스 라인과 연결되는 셀 선택부, 상기 셀 선택부와 비트 라인 사이에 연결되는 제 1 메모리 셀, 및 상기 셀 선택부와 상기 비트 라인과 상보 관계에 있는 비트 라인 바 사이에 연결되는 제 2 메모리 셀을 포함하며, 상기 제 1 및 제 2 메모리 셀은 상기 소스 라인을 중심으로 대칭된 형태로 적층 배치된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구동방법은, 소스 라인을 제 1 레벨로 차지시키는 단계, 상기 소스 라인 상부에 위치하는 제 1 메모리 셀과 전기적으로 연결되는 제 1 비트 라인에 상기 제 1 레벨과 반대인 제 2 레벨의 전압을 인가하는 단계, 상기 소스 라인 하부에 위치하는 제 2 메모리 셀과 전기적으로 연결되는 제 2 비트 라인에 상기 제 1 레벨의 전압을 인가하는 단계, 및 상기 제 1 메모리 셀 및 제 2 메모리 셀 중 선택되는 하나의 메모리 셀을 레퍼런스 셀로 이용하여, 나머지 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구동방법은 소스 라인을 제 1 레벨로 차지시키는 단계, 상기 소스 라인 상부의 제 1 메모리 셀과 연결되는 제 1 비트 라인에 제 1 레벨 또는 상기 제 1 레벨과 반대인 제 2 레벨의 전압을 인가하는 단계, 상기 소스 라인 하부의 제 2 메모리 셀과 연결되는 제 2 비트 라인에 상기 제 1 비트 라인과 반대 레벨의 전압을 인가하는 단계, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 전체의 전류량으로부터 상기 제 1 및 제 2 메모리 셀의 저장된 값을 센싱하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 단위 메모리 셀을 비트 라인과 연결된 제 1 메모리 셀 및 비트 라인 바와 연결된 제 2 메모리 셀로 구성하면서, 이들을 소스 라인을 사이에 두고 상하 대칭적으로 적층된다. 이에 따라, 제 1 및 제 2 메모리 셀이 적층되어 구성되므로, 레퍼런스 셀 어레이의 면적 요구 없이 싱글 셀 어레이의 면적 수준으로 면적을 감소시킬 수 있다.
또한, 이와 같은 반도체 메모리 장치는 제 1 메모리 셀과 제 2 메모리 셀의 전류량에 따라, 해당 메모리 셀의 라이트 값을 리드해 낼 수 있다. 이때, 비트 라인과 비트 라인 바 사이의 전압을 센싱하여 상기 제 1 및 제 2 메모리 셀의 전류값을 측정할 수 있으므로, 센싱 마진이 레퍼런스 셀을 사용하는 경우보다 2배 이상 증대된다.
도 1은 일반적인 자화성 저항 소자의 개략적인 단면도,
도 2는 일반적인 레퍼런스 셀 어레이를 구비한 싱글셀 어레이의 개략적인 평면도,
도 3은 일반적인 트윈셀 어레이의 개략적인 평면도,
도 4는 본 발명의 일 실시예에 따른 라이트 모드에서의 자화성 저항 소자를 포함하는 반도체 메모리 장치의 개략적인 도면,
도 5는 본 발명의 일 실시예에 따른 리드 모드에서의 자화성 저항 소자를 포함하는 반도체 메모리 장치의 개략적인 도면,
도 6은 본 발명의 일 실시예에 따른 리드 모드시 자화성 저항 소자를 포함하는 반도체 메모리 장치의 등가 회로도,
도 7은 본 발명의 다른 실시예에 따른 수평 구조의 소스 라인을 구비한 반도체 메모리 장치의 셀 어레이 구조를 보여주는 회로도, 및
도 8은 본 발명의 다른 실시예에 따른 수직 구조의 소스 라인을 구비한 반도체 메모리 장치의 셀 어레이 구조를 보여주는 회로도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 라이트 동작을 설명하기 위한 도면이고, 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
우선, 도 4를 참조하면, 본 실시예에 따른 반도체 메모리 장치(100)는 소스 라인(SL)을 기준으로 상하 대칭적으로 배치된 제 1 메모리 셀(110) 및 제 2 메모리 셀(120)을 포함한다.
제 1 메모리 셀(110)은 소스 라인(SL)과 제 1 비트 라인(BL) 사이에 위치되며, 소스 라인(SL) 상부에 순차적으로 적층된 제 1 고정층(112), 제 1 정보 저장층(114) 및 제 1 자유층(116)으로 구성될 수 있다.
제 2 메모리 셀(110)은 소스 라인(SL)과 제 2 비트 라인(BLB) 사이에 위치되며, 소스 라인(SL)의 하부에 순차적으로 적층된 제 2 고정층(122), 제 2 정보 저장층(124) 및 제 2 자유층(126)으로 구성될 수 있다. 여기서, 제 1 및 제 2 고정층(112,122)은 Ni,Co 또는 Fe를 포함하는 강자성 물질로서, 예를 들어, NiFe, CoFe, NiFeB, CoFeB, NiGeSiB 또는 CoFeSiB 물질로 이루어질 수 있다. 상기 제 1 및 제 2 정보 저장층(114,124)은 예를 들어 MgO 물질로 형성될 수 있다. 또한, 상기 제 1 및 제 2 자유층(116,126)은 Ni, Co 또는 Fe를 포함하는 강자성 물질로 형성되며, 예를 들어 NiFe, CoFe, NiFeB, CoFeB, NiFeSiB 또는 CoFeSiB 등으로 형성된 것일 수 있다.
여기서, 제 1 비트 라인(BL)은 제 1 자유층(116)과 연결되도록 배치되고, 제 2 비트 라인(BLB)은 제 2 자유층(126)과 연결되도록 배치될 수 있다. 또한, 제1 비트 라인(BL)과 제 2 비트 라인(BLB)은 서로 상보적 전압 레벨을 제공받을 수 있도록, 제 1 전류원(I1) 및 제 2 전류원(I2)과 각각 연결된다. 상기 제 1 및 제 2 전류원(I1,I2)은 제 1 및 제 2 비트 라인(BL,BLB)에 선택적으로 하이 레벨 전압(VH) 또는 로우 레벨 전압(VL)을 각각 제공한다. 여기서, 하이 레벨 전압(VH)은 일반적으로 전원 전압 또는 내부 전압일 수 있고, 로우 레벨 전압(VL)은 그라운드 전압일 수 있다.
또한, 본 실시예의 반도체 메모리 장치(100)는 소스 라인(SL)과 제 1 및 제 2 메모리 셀(110,120) 사이에 스위칭 소자(도시되지 않음)가 더 구비될 수 있다. 상기 스위칭 소자에 대해서는 이하의 도 6 설명 부분에서 보다 상세히 설명할 것이다.
한편, 도면 부호 150은 모드 선택부로서, 모드 신호(MODE)에 응답하여 구동되는 모드 선택 트랜지스터일 수 있다. 모드 선택 트랜지스터(150)는 라이트 인에이블 신호(WE) 또는 리드 인에이블 신호(RD)와 같은 모드 신호(MODE)에 응답하여, 하이 레벨 전압(VH) 또는 로우 레벨 전압(VL)을 상기 소스 라인(SL)에 제공할 수 있도록 제 3 전류원(I3)과 연결된다.
이때, 제 1 비트 라인(BL)과 제 2 비트 라인(BLB)이 상보적인 관계를 유지하고, 소스 라인(SL)에는 일정 전압이 제공되기 때문에, 상기 제 1 메모리 셀(110)과 제 2 메모리 셀(120)의 저장된 데이터 역시 상보적인 관계를 유지하게 된다.
이하, 정보 저장층(114 또는 124)에 데이터를 라이트하는 동작에 대해 개략적으로 설명하면 다음과 같다.
상기 모드 선택 트랜지스터(150)에 라이트 인에이블 신호(WE)가 인가되어, 제 3 전류원(I3)의 전압을 상기 소스 라인(SL)에 제공한다. 이때, 소스 라인(SL)은 하이 레벨 전압(VH)의 전압을 제공받을 수 있다.
한편, 고정층(112,122)은 예를 들어, 제 1 방향(→)으로 자화시킨 상태에서, 외부 자기장 또는 전기장을 통해, 상기 자유층(116,126)을 상기 제 1 방향과 수직인 제 2 방향(←)으로 자화시킨다. 그 후, 고정층(112,122)으로부터, 혹은 자유층(116,126)으로 부터 일방향의 전류를 인가한다. 만일, 고정층(112,122)에서 스핀 극성화된 전류가 인가되는 경우, 다시 말해, 제 3 전류원(I3)에서 하이 레벨 전압(VH)이 선택되는 경우, 정보 저장층(114,124)은 고정층(112,122)의 자화 방향인 제 1 방향(→)으로 자화된다.
한편, 제 1 또는 제 2 자유층(116,126)에서 스핀 극성화된 전류가 인가되는 경우, 다시 말해, 제 1 및 제 2 전류원(I1,I2)으로 부터 해당 자유층(116,126)에 선택적인 하이 레벨 전압(VH)이 인가되면, 제 1 또는 제 2 정보 저장층(114,124) 중 선택된 정보 저장층(114,124)은 해당 자유층(116,126)의 자화 방향인 제 2 방향(←)으로 자화된다.
이에 따라, 상기 정보 저장층(114,124)에 소정의 데이터를 라이트하게 된다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 동작에 대해 설명한다. 여기서, 도 6은 도 5의 비휘발 메모리 장치의 등가 회로도이다.
도 5 및 도 6을 참조하면, 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 센스 앰프(160)가 연결된다.
모드 선택 트랜지스터(150)의 게이트를 통해 리드 인에이블 신호(RD)가 인가되면, 상기 제 3 전류원(I3)은 상기 모드 선택 트랜지스터(150)로 로우 전압 레벨(VL)을 제공한다.
소스 라인(SL)과 제 1 및 제 2 메모리 셀(110,120) 사이에 위치한 셀 스위칭 소자(130)들 중 어느 하나에 워드 라인 신호(WL)가 인가된다. 예를 들어, 제 1 비트 라인(BL)에 하이 레벨 전압(VH)이 인가되고, 제 2 비트 라인(BLB)에 로우 레벨 전압(VL)이 인가된다고 가정하는 경우, 상기 제 1 메모리 셀(110)은 "하이" 상태의 저항을 갖게 되고, 제 2 메모리 셀(120)은 "로우" 상태의 저항을 갖게 된다. 실질적으로 제 1 메모리 셀(110)은 제 2 메모리 셀(120)의 레퍼런스 셀의 역할을 할 수 있고, 제 2 메모리 셀(120)은 제 1 메모리 셀(110)의 레퍼런스 셀의 역할을 할 수 있다.
센스 앰프(160)는 하이 레벨 전압(VH)을 인가받는 제 1 비트 라인(BL)과 로우 레벨 전압(VH)을 인가받는 제 2 비트 라인(BLB)과 연결되어 있으므로, 제 1 및 제 2 메모리 셀을 하나의 단위 메모리 셀로 간주하여, 그것들에 흐르는 전류값으로, 상기 단위 메모리 셀에 저장된(라이트된) 데이터를 센싱한다. 이에 따라, 상기 센스 앰프(160)의 센싱 마진은 VH-VL이 된다.
본 실시예의 제 1 및 제 2 메모리 셀(110,120)은 소스 라인을 기준으로 적층된 구조로 형성되기 때문에, 실질적으로 싱글 셀 어레이 수준의 면적을 갖게 된다. 또한, 이와 같은 제 1 및 제 2 비트 라인은 상술한 바와 같이, 개별 전압을 제공받기 때문에, 상기 제 1 및 제 2 비트 라인 사이에 인가되는 전압차 만큼의 센싱 마진을 확보할 수 있다.
이때, 상기 소스 라인(SL)은 다양한 형태로 배열 가능하다.
도 7에 도시된 바와 같이, 소스 라인(SL<0:n>)은 워드 라인 신호(WL)를 전달하는 워드 라인(WL<0:n>)과 평행하게 배열될 수 있다. 워드 라인(WL<0:n>) 및 소스 라인(SL<0:n>)은 쌍을 이루며, 비트 라인쌍(BL<0:3>,BLB<0:3>)과 직교를 이루도록 배치되어, 메모리 셀 어레이를 구현할 수 있다.
또한, 도 8에 도시된 바와 같이, 소스 라인(SL<0:n>)은 비트 라인쌍(BL<0:3>,BLB<0:3>)과 평행하게 배열되고, 워드 라인(WL<0:n>)과는 수직으로 배열될 수 있다. 이러한 경우, 하나의 메모리 셀을 구성하는 소스 라인(SL<0:n>) 및 비트 라인쌍(BL<0:3>, BLB<0:3>)은 하나의 메모리 셀을 한정하는 공간만큼 이격시켜 배치될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 본 발명에 따르면, 반도체 메모리 장치의 단위 메모리 셀을 비트 라인과 연결된 제 1 메모리 셀 및 비트 라인 바와 연결된 제 2 메모리 셀로 구성하면서, 이들을 소스 라인을 사이에 두고 상하 대칭적으로 적층된다. 이에 따라, 제 1 및 제 2 메모리 셀이 적층되어 구성되므로, 레퍼런스 셀 어레이의 면적 요구 없이 싱글 셀 어레이의 면적 수준으로 면적을 감소시킬 수 있다.
또한, 이와 같은 반도체 메모리 장치는 제 1 메모리 셀과 제 2 메모리 셀의 전류량에 따라, 해당 메모리 셀의 라이트 값을 리드해 낼 수 있다. 이때, 비트 라인과 비트 라인 바 사이의 전압을 센싱하여 상기 제 1 및 제 2 메모리 셀의 전류값을 측정할 수 있으므로, 센싱 마진이 레퍼런스 셀을 사용하는 경우보다 2배 이상 증대된다.
또한, 본 실시예의 경우, 구조적으로는 싱글 셀 어레이 구조를 취하되, 실질적으로 트윈 셀 어레이 구조이므로, 제 1 메모리 셀의 리드시, 제 2 메모리 셀이 레퍼런스 셀로 작용하고, 반대로 제 2 메모리 셀의 리드시, 제 1 메모리 셀이 레퍼런스 셀로 작용한다. 그러므로, 면적을 넓히지 않고도 높은 센싱 마진 및 센싱 특성을 확보할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
110 : 제 1 메모리 셀 120 : 제 2 메모리 셀
SL : 소스 라인 BL : 제 1 비트 라인
BLB : 제 2 비트 라인 I1,I2,I3 : 전류원
130 : 선택 트랜지스터 150 : 모드 선택 트랜지스터

Claims (20)

  1. 소스 라인;
    상기 소스 라인을 기준으로 상측에 배치되는 제 1 비트 라인;
    상기 소스 라인을 기준으로 하측에 배치되는 제 2 비트 라인;
    상기 소스 라인과 제 1 비트 라인 사이에 개재되는 제 1 메모리 셀; 및
    상기 소스 라인과 상기 제 2 비트 라인 사이에 개재되며, 상기 제 1 메모리 셀과 대칭을 이루는 형태로 적층 배치되는 제 2 메모리 셀을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 상기 소스 라인의 상면으로부터 고정층 및 자유층이 순차적으로 적층되어 구성되는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 메모리 셀은 상기 소스 라인의 저면으로부터 고정층 및 자유층이 순차적으로 적층되어 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 셀과 상기 소스 라인 사이에 상기 제 1 및 제 2 메모리 셀을 선택하기 위한 셀 스위칭 소자가 더 연결되어 있는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 셀 스위칭 소자는 워드 라인 신호를 제공받는 모스 트랜지스터인 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인은 서로 상보 관계의 레벨을 제공받는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 비트 라인은 하이 레벨 또는 로우 레벨 전압 및 전류를 선택적으로 제공하는 제 1 전류원과 연결되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 비트 라인은 하이 레벨 및 로우 레벨의 전압 및 전류를 선택적으로 제공하는 제 2 전류원과 연결되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 소스 라인과 제 3 전류원 사이에 연결되며, 모드 선택 신호에 따라 상기 제 3 전류원의 전압 및 전류를 상기 소스 라인에 전달하거나, 상기 소스 라인의 전압을 상기 제 3 전류원으로 전달하는 모드 선택 트랜지스터를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 모드 선택 신호는 라이트 인에이블 신호 또는 리드 인에이블 신호인 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 1 비트 라인과 제 2 비트 라인 사이에 센스 앰프가 더 연결되어, 상기 제 1 및 제 2 메모리 셀의 저장값을 리드하는 반도체 메모리 장치.
  12. 소스 라인;
    라이트 또는 리드 모드에 따라, 선택적으로 전압을 상기 소스 라인에 제공하는 모드 선택부;
    상기 소스 라인과 연결되는 셀 선택부;
    상기 셀 선택부와 비트 라인 사이에 연결되는 제 1 메모리 셀; 및
    상기 셀 선택부와 상기 비트 라인과 상보 관계에 있는 비트 라인 바 사이에 연결되는 제 2 메모리 셀을 포함하며,
    상기 제 1 및 제 2 메모리 셀은 상기 소스 라인을 중심으로 대칭된 형태로 적층 배치되는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 모드 선택부는 라이트 인에이블 신호 또는 리드 인에이블 신호에 응답하여 구동되는 모스 트랜지스터인 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 셀 선택부는 워드 라인 신호에 응답하여 구동되는 모스 트랜지스터인 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 비트 라인에 제 1 전류원이 연결되고,
    상기 비트 라인 바에 제 2 전류원이 연결되고,
    상기 모드 선택부에 제 3 전류원이 연결되며,
    상기 제 1 내지 제 3 전류원 각각은 하이 레벨 및 로우 레벨의 전압을 선택적으로 제공하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제 1 및 제 2 메모리 셀에 의해 하나의 단위 메모리 셀이 한정되는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 비트 라인과 상기 비트 라인 바 사이에 센스 앰프가 더 연결되어, 상기 제 1 및 제 2 메모리 셀의 저장 값을 리드하는 반도체 메모리 장치.
  18. 소스 라인을 제 1 레벨로 차지시키는 단계;
    상기 소스 라인 상부에 위치하는 제 1 메모리 셀과 전기적으로 연결되는 제 1 비트 라인에 상기 제 1 레벨과 반대인 제 2 레벨의 전압을 인가하는 단계;
    상기 소스 라인 하부에 위치하는 제 2 메모리 셀과 전기적으로 연결되는 제 2 비트 라인에 상기 제 1 레벨의 전압을 인가하는 단계; 및
    상기 제 1 메모리 셀 및 제 2 메모리 셀 중 선택되는 하나의 메모리 셀을 레퍼런스 셀로 이용하여, 나머지 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함하는 반도체 메모리 장치 구동방법.
  19. 소스 라인을 제 1 레벨로 차지시키는 단계;
    상기 소스 라인 상부의 제 1 메모리 셀과 연결되는 제 1 비트 라인에 제 1 레벨 또는 상기 제 1 레벨과 반대인 제 2 레벨의 전압을 인가하는 단계;
    상기 소스 라인 하부의 제 2 메모리 셀과 연결되는 제 2 비트 라인에 상기 제 1 비트 라인과 반대 레벨의 전압을 인가하는 단계; 및
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 전류량으로부터 상기 제 1 및 제 2 메모리 저장된 값을 센싱하는 단계를 포함하는 반도체 메모리 장치의 구동방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 제 1 레벨은 로우 레벨이고, 상기 제 2 레벨은 하이 레벨인 반도체 메모리 장치의 구동방법.
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