TW201913656A - 記憶體裝置、用於提供所述記憶體裝置的方法以及三維可堆疊記憶體裝置 - Google Patents

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Abstract

本發明闡述一種記憶體裝置以及用於提供所述記憶體裝置的方法。所述記憶體裝置包括字元線、第一多條位元線、第二多條位元線以及無選擇器記憶單元。每一個無選擇器記憶單元與字元線、所述第一多條位元線中的第一位元線及所述第二多條位元線中的第二位元線進行耦合。所述無選擇器記憶單元包括第一磁性結及第二磁性結。所述第一磁性結及所述第二磁性結各自能夠利用自旋軌道相互作用力矩進行程式化。所述字元線耦合在所述第一磁性結與所述第二磁性結之間。所述第一位元線及所述第二位元線分別與所述第一磁性結及所述第二磁性結進行耦合。所述無選擇器記憶單元被選擇用於基於所述字元線中、所述第一位元線中及所述第二位元線中的電壓進行寫入操作。

Description

無選擇器三維可堆疊記憶體
本發明概念涉及一種半導體裝置及其製作方法。
半導體記憶陣列的發展趨勢是增加面密度（areal density）。儘管尺寸減小會在一定程度上增大面密度，但其他方法可提供另外的有益效果。三維（3D）交叉點記憶陣列能夠實現記憶單元的三維堆疊集成。記憶單元的堆疊會引起更高的面記憶體密度。這種三維交叉點記憶陣列中的每一個記憶單元通常包括與選擇裝置串聯連接的記憶元件。記憶元件可為磁性隧道結或其他電阻性裝置。這種記憶單元的選擇裝置通常是電晶體。三維交叉點記憶陣列還包括位元線、字元線及源極線。位元線耦合到磁性結的一端，而源極線連接到電晶體的源極。字元線向電晶體的柵極提供選擇電壓。當電晶體被使能時，所選擇的記憶單元可被寫入或讀取。
儘管為增大面記憶體密度提供了另外的途徑，但三維可堆疊記憶陣列具有局限性。三維可堆疊記憶陣列可能對存取具有高功率要求。由此，將三維可堆疊記憶體集成到某些技術（例如，片上系統（system-on-a-chip，SoC）裝置）中的能力可能受到限制。然而，由於三維可堆疊記憶體具有使用增大的面記憶體密度的潛力，因此正在進行對三維可堆疊記憶體的研究。
本發明闡述了一種記憶體裝置以及用於提供所述記憶體裝置的方法。所述記憶體裝置包括字元線、第一多條位元線、第二多條位元線以及無選擇器記憶單元。每一個無選擇器記憶單元與字元線、所述第一多條位元線中的第一位元線及所述第二多條位元線中的第二位元線進行耦合。所述無選擇器記憶單元包括第一磁性結及第二磁性結。所述第一磁性結及所述第二磁性結各自能夠利用自旋軌道相互作用力矩進行程式化。所述字元線耦合在所述第一磁性結與所述第二磁性結之間。所述第一位元線及所述第二位元線分別與所述第一磁性結及所述第二磁性結進行耦合。所述無選擇器記憶單元被選擇用於基於所述字元線中的電壓、所述第一位元線中的電壓及所述第二位元線中的電壓進行寫入操作。
所述記憶體裝置可具有降低的面積要求及電壓要求且可用作三維記憶陣列。因此，記憶體密度可得到改善且三維記憶陣列可被集成到另外的技術中。
示例性實施例涉及電子器件，例如採用非易失性記憶體的電子器件。這種電子器件包括但不限於手機、智慧型電話、平板電腦、膝上型電腦、電腦系統、片上系統（SoC）裝置、伺服器、邏輯裝置及其他可攜式及非可攜式計算裝置或元件。提出以下說明是為了使所屬領域中的一般技術人員能夠製作並使用本發明，且以下說明是在專利申請及其要求的上下文中提供。對在本文中闡述的示例性實施例以及一般性原理及特徵的各種修改將顯而易見。示例性實施例主要是針對在具體實施方式中提供的具體方法及系統進行闡述。然而，所述方法及系統在其他實施方式中也將有效地發揮作用。
例如“示例性實施例”、“一個實施例”、及“另一個實施例”等短語可指相同或不同的實施例以及多個實施例。實施例將針對具有某些元件的系統和/或裝置進行闡述。然而，所述系統和/或裝置可包括比圖中所示組件更多或更少的元件，且元件的排列及類型可發生變化，而此並不背離本發明的範圍。示例性實施例還將在具有某些步驟的具體方法的上下文中進行闡述。然而，所述方法及系統對於不與示例性實施例相矛盾的具有不同的和/或附加的步驟以及處於不同次序的步驟的其他方法而言也會有效地發揮作用。因此，本發明並非旨在僅限於圖中所示實施例，而是符合與本文所述原理及特徵相一致的最廣範圍。
在闡述本發明的上下文中（尤其在以上權利要求書的上下文中）使用的用語“一（a及an）”及“所述（the）”以及相似的參考語應被視為涵蓋單數及複數兩者，除非在本文中另外指明或明顯與上下文相矛盾。除非另外注明，否則用語“包括（comprising）”、“具有（having）”、“包括（including）”及“含有（containing）”應被視為開放式用語（即，意指“包括但不限於”）。
除非另外定義，否則本文所用所有技術及科學用語的含意均與本發明所屬領域中的一般技術人員所通常理解的含意相同。應注意，除非另外規定，否則使用本文所提供的任何實例或示例性用語僅旨在更好地說明本發明而並非限制本發明的範圍。另外，除非另外定義，否則常用字典中定義的所有用語不能被過度解釋。
示例性實施例是在具體方法、磁性結及具有某些元件的記憶體的上下文中進行闡述。所屬領域中的一般技術人員將容易地認識到，本發明與具有不與本發明相矛盾的其他的和/或附加元件和/或其他特徵的磁性結及記憶體的使用相一致。所述方法及系統也在對自旋軌道力矩及其他物理現象的當前理解的上下文中進行闡述。然而，本文所述方法及系統不依賴於具體的物理解釋。所屬領域中的一般技術人員還將容易地認識到，所述方法及系統是在與襯底具有具體關係的結構的上下文中進行闡述。所屬領域中的一般技術人員將容易地認識到，所述方法及系統與其他結構相一致。本文所用用語“平面內（in-plane）”是實質上處於磁性結的各個層中的一者或多者的平面內或平行於磁性結的各個層中的一個或多個層的平面。相反，“垂直（perpendicular）”及“垂直於平面（perpendicular-to-plane）”對應于實質上垂直於磁性結的各個層中的一個或多個層的方向。
本發明闡述一種記憶體裝置以及用於提供所述記憶體裝置的方法。所述記憶體裝置包括字元線、第一多條位元線、第二多條位元線以及無選擇器記憶單元。每一個無選擇器記憶單元與字元線、所述第一多條位元線中的第一位元線及所述第二多條位元線中的第二位元線進行耦合。所述無選擇器記憶單元包括第一磁性結及第二磁性結。所述第一磁性結及所述第二磁性結各自能夠利用自旋軌道相互作用力矩進行程式化。所述字元線耦合在所述第一磁性結與所述第二磁性結之間。所述第一位元線及所述第二位元線分別與所述第一磁性結及所述第二磁性結進行耦合。所述無選擇器記憶單元被選擇用於基於所述字元線中的電壓、所述第一位元線中的電壓及所述第二位元線中的電壓進行寫入操作。
圖1A至圖1C繪示可被配置成三維（3D）可堆疊記憶體的無選擇器記憶體100的示例性實施例的一些部分以及這種記憶體的能量狀態。圖1A是表示無選擇器記憶體100的電路元件的透視圖。圖1B繪示無選擇器記憶體100的一部分的剖視圖。圖1C繪示無選擇器記憶體100的一部分的能量與磁狀態關係。為清晰起見，圖1A至圖1C並非按比例繪示且可不示出所有組件。
無選擇器記憶體100包括第一位元線（統稱為位元線110）、第二位元線（統稱為位元線120）、字元線（統稱為第一字元線130）以及無選擇器記憶單元140。為簡明起見，在圖1A中通過虛線矩形以及對應的項目編號表示無選擇器記憶單元140中的僅兩個無選擇器記憶單元140。在所示出的實施例中，存在n條第一位元線110-1至110-n、n條第二位元線110-1至110-n以及m條第一字元線130-1至130-m。n及m中的每一者可為自然數。第一位元線110與第二位元線120實質上平行。第一位元線110及第二位元線120還實質上垂直於第一字元線130。然而，在其他實施例中，第一位元線110、第二位元線120及第一字元線130可呈其他角度。舉例來說，位元線110與位元線120可為平行的但可不垂直於第一字元線130，只要位元線110及位元線120與第一字元線130交叉即可。
每一個無選擇器記憶單元140包括多個磁性結。在所示實施例中，無選擇器記憶單元140包括第一磁性結142及第二磁性結144。在替代實施例中，可包括另一數目的磁性結。第一磁性結142及第二磁性結144在圖1A中被示出為電阻器以及圖1B中示出橫截面。第一磁性結142及第二磁性結144中的每一者包括靠近字元線130的自由層、參考層以及位於自由層與參考層之間的非磁性分隔層。第一字元線130連接在第一磁性結142與第二磁性結144之間，而第一位元線110及第二位元線120分別連接到第一磁性結142的頂部及第二磁性結144的底部。如圖1B中所見，第一磁性結142及第二磁性結144可在平面內方向上偏移開距離d。儘管d被示出為小於l（磁性結的長度），但這不是必需的。然而，偏移量d越小，具體的無選擇器記憶單元140所佔據的面積就越小。因此，一般期望為零偏移量（d = 0）。
第一磁性結142及第二磁性結144可通過自旋軌道相互作用（spin-orbit interaction，SO）力矩進行程式化。SO力矩由寫入電流提供，所述寫入電流是通過連接到期望進行切換的無選擇器記憶單元140的字元線130驅動。由於字元線130中使用的材料，當通過字元線130驅動電流時，在特定方向上極化的自旋會累積在與第一磁性結142及第二磁性結144之間的介面處。這些自旋在第一磁性結142及第二磁性結144的自由層上施加SO力矩。對於所示出的電流Jw1而言，SO力矩處於第一方向上。相反方向上的電流-Jw1提供與第一方向相反的SO力矩。因此，單獨的SO力矩或與另一效應進行組合的SO力矩可使第一磁性結142的自由層的磁矩與第二磁性結144的自由層的磁矩在穩定的狀態之間切換。第一磁性結142及第二磁性結144是利用SO力矩進行程式化，且因此無選擇器記憶單元140是利用SO力矩進行程式化。
為提高字元線130的對第一磁性結142及第二磁性結144進行寫入的能力，可為字元線130選擇會提供高SO力矩的材料（高SO材料）。SO力矩可歸因於自旋霍爾效應（spin Hall effect）或字元線130所特有的另一種類似的自旋軌道相互作用效應。因此，對於字元線130而言，具有高自旋霍爾效應的材料（例如鉑（Pt）、b-鉭（Ta）和/或鉍銅（BiCu））可能是所期望的。這種材料可將電荷電流高效地轉換成自旋極化電流，且因此具有高的自旋霍爾角。自旋霍爾角大於0.05的材料是所期望的。在一些實施例中，對於字元線130而言，自旋霍爾角可高達0.3或大於0.3。在其他實施例中，對於字元線130而言可使用其他高SO材料。
在一些實施例中，字元線130可具有薄的橫截面。舉例來說，厚度t可不大於五納米。在一些實施例中，t為至少兩納米且不大於五納米。在其他實施例中，t為至少一納米且不大於十納米。為在這種減小的厚度下提高字元線130的電阻率，可對字元線130進行摻雜。在一些實施例中，可僅在與無選擇器記憶單元140相鄰的區中利用高SO材料提高電阻率。對於第一字元線130的位於無選擇器記憶單元140之間的部分而言可使用較高導電率的低SO材料。在一些實施例中，如果在字元線130中使用的材料是高電阻性的，則陣列的大小可減小。
除了可通過SO力矩進行程式化之外，第一磁性結142及第二磁性結144還可通過壓控磁各向異性（voltage controlled magnetic anisotropy，VCMA）進行選擇。使用VCMA使得無選擇器記憶單元140能夠不使用選擇器。無選擇器記憶單元140不需要包括用於選擇要進行程式化的記憶單元140的電阻器或其他元件。而是，在第一磁性結142以及第二磁性結144兩端施加合適的電壓便會選擇要進行寫入的對應的無選擇器記憶單元140。更具體來說，在寫入期間向第一磁性結142以及第二磁性結144施加的電壓會減小第一磁性結142以及第二磁性結144的自由層的磁各向異性，從而使得第一磁性結142以及第二磁性結144能夠被程式化。在讀取或保持期間，向第一磁性結142及第二磁性結144施加的電壓被選擇成使得磁各向異性不會降低且第一磁性結142及第二磁性結144可不會無意地被程式化。
還可參照圖1C所示曲線圖190來解釋通過VCMA對無選擇器記憶單元140進行的選擇。第一曲線192及第二曲線194分別繪示在讀取條件及程式化條件下第一磁性結142以及第二磁性結144的能量狀態。第一曲線192及第二曲線194僅用於解釋目的，而並非旨在對應於具體的磁性結。第一磁性結142以及第二磁性結144的穩定狀態是其中對於第一曲線192及第二曲線194而言出現能量最小值的狀態。第一磁性結142及第二磁性結144的穩定狀態是P狀態（自由層磁矩平行於參考層磁矩）以及AP狀態（自由層磁矩反平行於參考層磁矩）。第一曲線192及第二曲線194各自表現出穩定狀態之間的局部最大值或能量勢壘。為了在P狀態與AP狀態之間進行切換，要克服能量勢壘。能量勢壘大部分歸因於第一磁性結142以及第二磁性結144的自由層的磁各向異性。自由層的磁各向異性的差異會造成第一曲線192及第二曲線194的能量勢壘的高度的差異。當在第一磁性結142以及第二磁性結144兩端施加電壓來進行讀取操作時，磁各向異性維持為高。因此，第一曲線192的能量勢壘為高且第一磁性結142與第二磁性結144不太可能進行切換。相反，當在第一磁性結142以及第二磁性結144兩端施加合適的電壓來進行寫入操作時，磁各向異性減小。第二曲線194的穩定狀態之間的能量勢壘減小，從而使第一磁性結142與第二磁性結144更可能進行切換。較低的SO力矩、且因此通過字元線130驅動的較低的寫入電流便可克服此能量勢壘，從而改變第一磁性結142及第二磁性結144的狀態。由於未被選擇進行程式化的磁性結的能量勢壘可較高，因此這種相同的寫入電流及SO力矩可不對未被選擇進行程式化的磁性結進行切換。
在寫入操作期間，向連接到被選擇進行程式化的無選擇器記憶單元的字元線130以及第一位元線110及第二位元線120施加電壓。此會使所選擇的無選擇器記憶單元140中的第一磁性結142及第二磁性結144中的每一者具有第二曲線194。向字元線130施加的電壓可接近電源電壓Vdd。向第一位元線110及第二位元線120施加的電壓為小的，例如小於或等於0.2*Vdd。電源電壓Vdd可處於0.8 V到1.5 V範圍中，此足夠低以與SoC裝置相容。在一些實施例中，向字元線130以及第一位元線110及第二位元線120施加的電壓可分別為±0.8*Vdd以及-0.4*Vdd。第一磁性結142及第二磁性結144兩端的所得電壓會降低能量勢壘以利於對所選擇的無選擇器記憶單元140進行程式化。
另外在寫入操作期間，寫入電流在期望方向上（沿Jw1或-Jw1）被驅動通過所選擇的字元線130。由於自旋霍爾效應或其他SO耦合，通過字元線130的電流會使SO力矩施加到所選擇的無選擇器記憶單元140中的第一磁性結142及第二磁性結144的自由層。由於能量勢壘降低，因此SO力矩足以對所選擇的無選擇器記憶單元140中的第一磁性結142及第二磁性結144的狀態進行切換。對於自旋霍爾效應而言，由於第一磁性結142與第二磁性結144位於字元線130的相對兩側上，因此處於相反方向的SO力矩被施加到第一磁性結142及第二磁性結144。因此，第一磁性結142與第二磁性結144被程式化為互補狀態。當第二磁性結144處於AP（1）狀態時，第一磁性結142處於P（0）狀態，反之亦然。舉例來說，電流Jw1可將第一磁性結142及第二磁性結144寫入到1/0（AP/P）狀態。相反方向上的電流-Jw1將第一磁性結142及第二磁性結144寫入成0/1（P/AP）狀態。
對於讀取操作而言，向連接到所選擇的無選擇器記憶單元140的字元線130以及第一位元線110及第二位元線120施加的電壓會使得所選擇的無選擇器記憶單元140的第一磁性結142及第二磁性結144具有第一曲線192。因此，正在被讀取的第一磁性結142及第二磁性結144不可能被無意地切換。舉例來說，字元線130可處於標稱0.5*Vdd，而第一位元線110及第二位元線120浮動。如上所述，無選擇器記憶單元140的第一磁性結142及第二磁性結144中的一者處於P狀態而第一磁性結142及第二磁性結144中的另一者處於AP狀態。通過低電阻（P狀態）磁性結142或144連接到字元線130的第一位元線110或第二位元線120的電壓分別被上拉到字元線電壓。通過高電阻（AP狀態）磁性結144或142連接到字元線130的位元線120或位元線110分別將其電壓保持為接近浮動。在一些情形中，第一位元線110或第二位元線120可最大浮動到近似Vdd/4。
可對無選擇器記憶單元140執行差分讀取。使用差分感測可實現高雜訊容限讀取（high noise margin read）。另外，對於讀取操作而言可能不需要任何參考單元（reference cell）。此可減少無選擇器記憶體100的感測放大器以及其他外部電路，從而能夠進一步按比例縮放。第一磁性結142及第二磁性結144可基於高隧道磁阻（high tunneling magnetoresistance，TMR）進行優化以實現快速讀取，並且由於基於SO力矩的寫入而從寫入機制解耦合。最終，在保持（既不進行讀取也不進行寫入）期間，第一位元線110及第二位元線120以及字元線130可接地。
因此，無選擇器記憶體100是包括無選擇器記憶單元140的交叉點記憶體。無選擇器記憶單元140利用VCMA選擇與SO力矩寫入的組合。在陣列的邊緣處可存在用於第一字元線130和/或第一位元線110及第二位元線120的多個週邊電晶體（選擇裝置）。然而，各個無選擇器記憶單元140不再需要選擇裝置。因此，選擇裝置的數目可顯著減少。由於不存在選擇裝置，可使各個無選擇器記憶單元140超級可縮放（ultra-scalable）。無選擇器記憶體100可因此被縮放到較高的面密度。在對第一磁性結142及第二磁性結144進行的讀取及寫入中使用的適度的電壓可使得無選擇器記憶體100能夠嵌入在邏輯裝置中。由於使用了差分讀取，因此無選擇器記憶體100可提供高雜訊容限。通過使用VCMA以及SO力矩寫入，會減輕寫入潛行通路（write sneak path）的影響，此可提供階梯函數狀閾限（step function-like thresholding）。通過從單條字元線130同時讀取第一位元線110及第二位元線120，可減小讀取潛行（read sneak）。
無選擇器記憶體100的另外的有益效果在於，無選擇器記憶體100可以三維（3D）形式堆疊。圖2繪示三維可堆疊無選擇器記憶體100A的一部分的示例性實施例。無選擇器記憶體100A包括兩個層。每一層包括由與圖1A至圖1C中所繪示的無選擇器記憶單元140類似的無選擇器記憶單元140形成的陣列。無選擇器記憶體100A的第一層類似於無選擇器記憶體100且包括第一字元線130第一第一字元線130、第一位元線110及第二位元線120以及m*n個無選擇器記憶單元140。第二層包括另外的字元線160、另外的位元線150以及另外的m*n個無選擇器記憶單元140。另外的位元線150類似於位元線120。字元線160類似於第一字元線130第一第一字元線130。第一層與第二層共用位元線110。儘管示出兩個層，然而在無選擇器記憶體100A上或無選擇器記憶體100A下方可能堆疊有另外的層。因此，無選擇器記憶體100及100A可垂直地集成。
無選擇器記憶體100A共用記憶體100的有益效果。舉例來說，無選擇器記憶體100A是無選擇器的、高度可縮放的、可因所要求的電壓適度而嵌入在邏輯裝置中，且對於讀取操作而言可展現出高雜訊容限。另外，無選擇器記憶體100A是可以三維形式進行堆疊的。此可使得能夠實現更大的記憶體密度和/或更高的總儲存容量。
圖3A至圖3B繪示無選擇器記憶體200的一部分的另一個示例性實施例的剖視圖。為清晰起見，圖3A至圖3B並非按比例繪示。無選擇器記憶體200類似於無選擇器記憶體100。因此，無選擇器記憶體200包括第四位元線240及第五位元線290、第三字元線250以及無選擇器記憶單元202，它們分別類似於第一位元線110及第二位元線120、第一字元線130以及無選擇器記憶單元140。因此，第三字元線250包含高SO材料，例如Pt、b-Ta和/或BiCu。無選擇器記憶單元202包括第三磁性結260及第四磁性結210，第三磁性結260及第四磁性結210分別類似於第一磁性結142及第二磁性結144。
第四磁性結210類似於第二磁性結144。第四磁性結210生長在位於第四磁性結210與第四位元線240之間的可選的基礎層（晶種層）232上。第四磁性結210包括自由層212、非磁性分隔層214及參考層220。還可存在其他層（例如，極化增強層（polarization enhancement layer）、晶種層和/或頂蓋層），但為簡明起見未示出這些其他層。第四磁性結210還可包括對稱性中斷層230以及可選的相互作用調節層216。可使用相互作用調節層216來控制第三字元線250與自由層212之間的相互作用。舉例來說，相互作用調節層216可為用於增大自由層212上的因第三字元線250引起的SO力矩的薄鉿（Hf）層。
參考層220具有高的垂直磁各向異性（perpendicular magnetic anisotropy，PMA）以及在第四磁性結210的操作期間實質上固定的磁矩221。因此，參考層220具有比參考層220平面外退磁能大的PMA能。磁矩221穩定地垂直於平面。參考層220被示出為單個層。然而，在其他實施例中，參考層220可為多層。舉例來說，參考層220可為合成反鐵磁體（synthetic antiferromagnet，SAF），合成反鐵磁體包括與一個或多個非磁性層交錯且夾置所述一個或多個非磁性層的多個鐵磁性層。在一些實施例中，參考層220可包括被釕（Ru）層分隔開的兩個(鈷鐵)(1-x) 硼x （(CoFe)(1-x) Bx ）層，其中0 ＜ x ＜ 1。這種鐵磁性層可具有至少四納米且不大於十納米的厚度。在其他實施例中，參考層220可為某種其他多層和/或可具有以另一種方式進行耦合的層。
非磁性分隔層214可為隧道勢壘層。舉例來說，非磁性分隔層214可為具有（100）取向的晶體氧化鎂（MgO）隧道勢壘。這種非磁性分隔層214可不僅會增強第四磁性結210的隧道磁阻（TMR），而且還會增大自由層212的PMA。晶體MgO隧道勢壘層214可具有至少一納米且不大於兩納米的厚度。可期望MgO隧道勢壘214更厚以增強VCMA。也可為其他厚度。上述差分讀取可有助於減輕因MgO隧道勢壘層214較厚而使讀取信號較弱的情況。在替代實施例中，非磁性分隔層214可具有包括但不限於導電層的另一種結構。
自由層212可具有高的PMA。因此，自由層212具有比自由層212平面外退磁能大的PMA能。自由層212的磁矩213穩定地垂直於平面。可為自由層212選擇高PMA材料。自由層212還可被摻雜有例如不大於20原子%的鋁等材料以增大PMA且使第四磁性結210更可縮放。磁矩213是可改變的，以使自由層212能夠用於儲存資料。因此，在圖3A中，自由層212的磁矩213反平行於參考層220的磁矩221（AP狀態）。在圖3B中，自由層212的磁矩213平行於參考層220的磁矩221（P狀態）。自由層212被繪示為單個層。然而，在其他實施例中，自由層212可為多層。舉例來說，自由層212可為SAF。在其他實施例中，自由層212可為某種其他多層和/或可具有以另一種方式進行耦合的層。在一些實施例中，自由層212可包括(CoFe)1-y B層和/或(鈷鐵)1-y 鋁y （(CoFe)1-y Aly ）層或者由(CoFe)1-y B層和/或(CoFe)1-y Aly 層組成，其中0 ≦ y ＜ 1。在其他實施例中，可使用其他的或另外的合金和/或多層。
自由層212還被配置成具有VCMA。因此，通過所施加的電壓來對自由層212與非磁性分隔層214之間的介面磁各向異性進行調節。因此，當第三字元線250中的電壓以及第四位元線240中的電壓被設定成對無選擇器記憶單元202進行程式化時，自由層212更可能進行切換。相似地，當第三字元線250中的電壓以及第四位元線240中的電壓被設定成對無選擇器記憶單元202進行讀取時，自由層212不太可能進行切換。因此，自由層212在進行程式化期間比在保持或讀取操作期間更可能進行切換。
第四磁性結210還可包括對稱性中斷層230。在例如其中來自第三字元線250的SO力矩是由於自旋霍爾效應引起的情形以及其中期望SO力矩在不存在另一種效應的情況下對自由層212進行程式化的情形中，存在對稱性中斷層230。對稱性中斷層230用於中斷自由層212的垂直於平面對稱性。因此，對稱性中斷層230向自由層212的磁矩213提供平面內交換偏壓驅動擾動（in-plane exchange bias driven perturbation）（由箭頭231示出）。此使得處於平面內的自旋霍爾力矩能夠對自由層212進行程式化。在一些實施例中，對稱性中斷層230是反鐵磁（antiferromagnetic，AFM）層。AFM層可包括厚度為至少三納米且不大於五納米的銥錳（IrMn）。即使對稱性中斷層230可不具有淨磁矩，AFM對稱性中斷層230仍可提供平面內擾動。在另一個實施例中，對稱性中斷層230可為具有平面內磁矩的硬磁層、包括鐵磁性層的雙層，所述鐵磁性層交換耦合到AFM層以使得鐵磁層具有平面內磁矩。這些層可提供會擾動自由層212的磁矩213的小的有效場（例如，不大於五毫特斯拉（milliTesla））。可對對稱性中斷層230使用其他單層或多層。
第三磁性結260類似於第四磁性結210。第三磁性結260因此包括可選的相互作用調節層266、具有磁矩263的自由層262、非磁性分隔層264、具有磁矩271的參考層270以及對稱性中斷層280，這些層分別類似於可選的相互作用調節層216、具有磁矩213的自由層212、非磁性分隔層214、具有磁矩221的參考層220以及對稱性中斷層230。因此，自由層262可通過SO力矩進行程式化，具有高的PMA及VCMA。參考層270還具有高的PMA。然而，可將各個元件的次序反轉以使得自由層262最接近第三字元線250。圖中還示出位於第三磁性結260與第五位元線290之間的頂蓋層282。頂蓋層282可包含例如Ta等材料。
第四磁性結210與第五磁性結260被配置成使得參考層磁矩221與參考層磁矩271平行。自由層212與自由層262是通過被驅動通過第三字元線250的相同的寫入電流來進行寫入，且位於第三字元線250的相對兩側上。因此，由於自旋霍爾效應引起的SO力矩將自由層212及自由層262程式化成具有反平行磁矩。因此，當第四磁性結210處於AP狀態時，第三磁性結260處於P狀態，反之亦然。如與第一磁性結142及第二磁性結144一樣，第四磁性結210及第三磁性結260被寫入成互補狀態。在圖3A及圖3B中示出這些配置。在圖3A中，第三磁性結260處於低電阻（P）狀態，且第四磁性結210處於高電阻（AP）狀態。在圖3B中，第三磁性結260處於高電阻（AP）狀態，且第四磁性結210處於低電阻（P）狀態。
使用無選擇器記憶單元202的無選擇器記憶體200共用無選擇器磁性記憶體100及100A的有益效果。舉例來說，無選擇器記憶體200是無選擇器的，其利用第四磁性結210及第三磁性結260的VCMA來選擇記憶單元。無選擇器記憶單元202因此具有高的可縮放性。第四磁性結210及第三磁性結260還可利用由第三字元線250產生的SO力矩進行程式化。無選擇器記憶體200可因對第四磁性結210及第三磁性結260進行程式化所要求的電壓適度而嵌入在邏輯裝置中。無選擇器記憶體200可因使用差分讀取而表現出高的雜訊容限。無選擇器記憶體200還可以三維形式進行堆疊。可採用與無選擇器記憶體100A類似的方式來包括與所示出的層類似但共用位元線的多個層。此可使得能夠實現更大的記憶體密度和/或更高的總儲存容量。
無選擇器記憶體200還可因各個層的高PMA而具有較高的平面內記憶體密度。第四磁性結210及第三磁性結260的磁矩被取向為垂直於平面且因各個層的高PMA而為穩定的。因此，長度l以及寬度（與頁面的平面垂直）可相對于傳統的平面內磁性結減小。在一些實施例中，第四磁性結210及第三磁性結260具有圓形佔用面積（footprint）以使得長度與寬度相同。第四磁性結210及第三磁性結260的直徑/長度可小於四十納米。在一些實施例中，長度和/或直徑可不超過三十納米。除了通過垂直堆疊及高可縮放性提供增大的記憶體密度之外，無選擇器記憶體200還可具有增大的面密度。
圖4繪示無選擇器記憶體200A的一部分的另一個示例性實施例。無選擇器記憶體200A類似於無選擇器記憶體200。因此，類似的元件具有類似的標記。無選擇器記憶體200A包括第三字元線250、第四位元線240及第五位元線290以及無選擇器記憶單元202A，它們分別類似於第三字元線250、第四位元線240及第五位元線290以及無選擇器記憶單元202。第五磁性結210A及第六磁性結260A分別類似於第四磁性結210及第三磁性結260。然而，參考層220A及270A明確地為SAF。因此，參考層220A包括被非磁性層224分隔開的鐵磁性層222與鐵磁性層226。非磁性層224可為Ru層。Ru層的厚度可被選擇成使得鐵磁性層222與鐵磁性層226通過魯德曼-基特爾-勝谷-良田（Ruderman-Kittel-Kasuya-Yosida，RKKY）耦合進行反鐵磁性耦合。因此，鐵磁性層222的磁矩223與鐵磁性層226的磁矩225反平行。相似地，參考層270A包括被非磁性層274分隔開的鐵磁性層272與鐵磁性層276。因此，鐵磁性層272的磁矩273與鐵磁性層276的磁矩275反平行。最接近自由層212的鐵磁性層226的磁矩225與最接近自由層262的鐵磁性層272的磁矩273平行。
無選擇器記憶體200A採用與無選擇器記憶體100、100A及200類似的方式發揮作用。因此，無選擇器記憶體200A也具有無選擇器記憶體100、100A及200的有益效果。舉例來說，無選擇器記憶體200A是無選擇器的且具有高的可縮放性，其利用第五磁性結210A及第六磁性結260A的VCMA來選擇記憶單元。第五磁性結210A及第六磁性結260A還可利用由第三字元線250產生的SO力矩進行程式化。無選擇器記憶體200A可因對第五磁性結210A及第六磁性結260A進行程式化所要求的電壓適度而嵌入在邏輯裝置中。無選擇器記憶體200A可因使用差分讀取而表現出高的雜訊容限且可以三維形式進行堆疊。此可使得能夠實現更大的記憶體密度和/或更高的總儲存容量。無選擇器記憶體200A可因第五磁性結210A及第六磁性結260A具有高的PMA而具有較高的平面內密度。除了通過垂直堆疊提供增大的記憶體密度之外，無選擇器記憶體200A還可具有增大的面密度。
圖5繪示無選擇器記憶體200B的一部分的另一個示例性實施例。無選擇器記憶體200B類似於無選擇器記憶體200及200A。因此，類似的元件具有類似的標記。無選擇器記憶體200B包括第三字元線250、第四位元線240及第五位元線290以及無選擇器記憶單元202B，它們分別類似於第三字元線250、第四位元線240及第五位元線290以及無選擇器記憶單元202/202A。第七磁性結210B及第八磁性結260B分別類似於第四磁性結210/第五磁性結210A以及第三磁性結260/第六磁性結260A。參考層220B及270B明確地為SAF。
另外，對稱性中斷層230及280的位置已發生移動。對稱性中斷層230位於自由層212與非磁性分隔層214之間。對稱性中斷層280位於自由層262與非磁性分隔層264之間。此位置可使得對稱性中斷層230及對稱性中斷層280能夠分別更容易地影響自由層212及自由層262的磁對稱性。然而，預期隧道磁阻會劣化。
無選擇器記憶體200B以與無選擇器記憶體100、100A、200及200A類似的方式發揮作用。因此，無選擇器記憶體200B也具有無選擇器記憶體100、100A、200及200A的有益效果。舉例來說，無選擇器記憶體200是無選擇器的、具有高的可縮放性的，利用第七磁性結210B及第八磁性結260B的VCMA來選擇記憶單元且利用由第三字元線250產生的SO力矩來對第七磁性結210B及第八磁性結260B進行程式化。無選擇器記憶體200B可因對第七磁性結210B及第八磁性結260B進行程式化所要求的電壓適度而嵌入在邏輯裝置中。無選擇器記憶體200B可因使用差分讀取而表現出高的雜訊容限。由於TMR（讀取信號）預期會減小，因此差分讀取在此實施例中可為更期望的。無選擇器記憶體200B是可以三維形式進行堆疊的。此可使得能夠實現更大的記憶體密度和/或更高的總儲存容量。無選擇器記憶體200B可因第七磁性結210B及第八磁性結260B具有高的PMA而具有較高的平面內密度。除了通過垂直堆疊提供增大的記憶體密度之外，無選擇器記憶體200B還可具有增大的面密度。
已針對無選擇器記憶體100、100A、200、200A及200B闡述了各種特徵。所屬領域中的一般技術人員將認識到，這些特徵可按圖中未示出且不與本文所述的裝置及方法相矛盾的方式進行組合。因此，不需要明確地繪示出根據本文所述方法、系統及裝置的無選擇器記憶體和/或其組件。
圖6是繪示用於提供三維無選擇器可堆疊記憶體（例如，無選擇器記憶體100、100A、200、200A和/或200B）的方法300的示例性實施例的流程圖。為簡明起見，一些步驟可被省略、以另一種次序執行、和/或進行組合。另外，方法300可在已執行用於形成記憶體的其他步驟之後開始。方法300也在無選擇器記憶體100的上下文中進行闡述。然而，可製作另一個無選擇器記憶體，例如無選擇器記憶體100A、200、200A和/或200B。
步驟302：提供位元線120。在一些實施例中，可使用鑲嵌工藝在絕緣層中形成導電線。作為另外一種選擇，均厚沉積（blanket deposit）用於位元線的高導電率層且接著使用光刻將所述高導電率層圖案化成位元線120。沉積覆蓋位元線120的介電層且將所述介電層平坦化以暴露出位元線120。還可形成磁性結144的接觸件。
步驟304：形成無選擇器記憶單元140的一部分。換句話說，製作磁性結144。在位元線上沉積包括磁性結的各個層的磁性結堆疊。舉例來說，可在晶片的表面上沉積基礎（晶種）層232、對稱性中斷層230、參考層220、非磁性分隔層214、自由層212及相互作用調節層216。可接著使用遮罩工藝來對磁性結堆疊的一些部分進行蝕刻。遮罩覆蓋磁性結堆疊的電連接到位元線120且將形成磁性結144的部分。移除磁性結堆疊的暴露部分。在磁性結144上沉積介電層（圖中未示出）。可將介電層平坦化成使得介電層的其餘部分填充不同記憶單元的磁性結144之間的區。還可形成磁性結144的頂部接觸件。由此提供可通過SO力矩進行程式化並利用VCMA進行選擇的磁性結144。
步驟306：提供字元線130。沉積具有高SO力矩的字元線130的材料。舉例來說，可均厚沉積例如Pt、b-Ta和/或BiCu等材料。提供遮罩來覆蓋高SO力矩材料的將形成字元線130的部分。移除各個層的暴露部分以形成垂直於位元線120的字元線130。磁性結144駐留在其中字元線130與位元線120交叉的區處。在字元線130上沉積絕緣層（圖中未示出）且將所述絕緣層平坦化以暴露出字元線130。還可在字元線130上形成磁性結142的接觸件。
步驟308：形成無選擇器記憶單元140的其餘部分。換句話說，製作磁性結142。所使用的工藝可類似於對於磁性結144而言所遵循的工藝。在位元線上沉積包括磁性結142的各個層的磁性結堆疊。可在晶片的表面上沉積相互作用調節層266、自由層262、非磁性分隔層264、參考層270、對稱性中斷層280及頂蓋層282。可接著使用遮罩工藝來對磁性結堆疊的一些部分進行蝕刻。硬遮罩覆蓋磁性結堆疊的電連接到字元線130且將形成磁性結142的部分。移除磁性結堆疊的暴露部分。在磁性結142上沉積介電層（圖中未示出）。可將介電層平坦化成使得介電層的其餘部分填充不同記憶單元的磁性結142之間的區。還可形成磁性結142的頂部接觸件（圖中未示出）。由此提供可通過SO力矩進行程式化並利用VCMA進行選擇的磁性結142。
步驟310：製作位元線110。均厚沉積用於位元線的高導電率層且接著使用遮罩工藝將所述高導電率層圖案化成位元線110。位元線110可實質上平行於位元線120且被定位成使得磁性結142駐留在位元線120與字元線130交叉的區中。沉積用於覆蓋位元線的介電層並將所述介電層平坦化。無選擇器記憶體100的製作此時便可完成。
利用步驟302至310，可形成無選擇器記憶體100。然而，記憶體100是三維可堆疊記憶體。可形成類似於無選擇器記憶體100的另外的層。因此，通過步驟312，可重複進行步驟304至310。重複這些步驟來使每一個磁性結142及144的自由層更接近對應的字元線130/160且使毗鄰的層共用位元線110或120。舉例來說，可形成磁性結142及144、字元線160以及另外的位元線150。
因此，利用方法300，可形成具有通過SO力矩進行程式化且利用VCMA進行選擇的高PMA單元的無選擇器記憶體100、100A、200、200A、200B和/或類似的無選擇器記憶體。因此，可實現無選擇器記憶體100、100A、200、200A和/或200B中的一者或多者的優點。
圖7是繪示用於提供三維記憶體（例如，無選擇器記憶體100、100A、200、200A和/或200B）的單元的磁性結的方法320的示例性實施例的流程圖。為簡明起見，一些步驟可被省略、以另一種次序執行、和/或進行組合。另外，方法320可在已執行用於形成記憶體的其他步驟之後開始。方法320也在無選擇器記憶體200以及磁性結260的上下文中進行闡述。然而，可形成另一個無選擇器記憶體（例如，無選擇器記憶體100A、200、200A和/或200B）的其他磁性結（例如，磁性結210、210A、260A、210B和/或260B）。
通過步驟322，可提供相互作用調節層266。步驟322可包括例如提供Hf的除塵（dusting）。在其他實施例中，可省略步驟322。通過步驟324，提供自由層262。步驟324因此包括：沉積表現出期望的VCMA且可利用SO力矩進行程式化的層的材料。如上所述，還期望步驟324中提供的自由層262具有高的PMA。通過步驟326，提供非磁性分隔層264。步驟326可包括沉積MgO層以及對所述層進行退火以提供具有期望取向的晶體MgO層。通過步驟328，提供參考層270。步驟328可包括提供SAF，例如參考層270A及270B。另外，在步驟328中提供的參考層270具有高的PMA。通過步驟330，還提供對稱性中斷層280。對於磁性結260及260A而言，在步驟328之後執行步驟330。對於磁性結260B而言，在步驟324之後以及步驟326之前執行步驟330。儘管被闡述為提供各個層，然而所屬領域中的一般技術人員將認識到，步驟322至步驟330大體沉積堆疊中的所有層，且接著通過光刻來界定各個磁性結。
以上述次序進行的方法320可提供駐留在字元線130/250上的磁性結142、260、260A及260B。對於磁性結144、210、210A及210B而言，次序是不同的。對於磁性結210及210A而言，可將各步驟的次序反轉（330、328、326、324、322）。對於磁性結210B而言，可將各步驟的次序反轉，只是可在步驟324與步驟322之間執行步驟330（328、326、324、330、322）。
因此，利用方法320，可形成具有通過SO力矩進行程式化且利用VCMA進行選擇的單元的無選擇器記憶體100、100A、200、200A、200B和/或類似的無選擇器記憶體的磁性結142、144、210、260、210A、260A和/或260B。因此，可實現無選擇器記憶體100、100A、200、200A和/或200B中的一者或多者的優點。
已闡述了用於提供無選擇器三維可堆疊記憶體的方法及系統。所述方法及系統已根據所示出的示例性實施例進行了闡述，且所屬領域中的一般技術人員將容易地認識到可存在實施例的變化，且任何變化均將處於所述方法及系統的精神及範圍內。因此，在不背離所附權利要求書的精神及範圍的條件下，所屬領域中的一般技術人員可作出許多修改。
100‧‧‧無選擇器記憶體/記憶體/無選擇器磁性記憶體
100A‧‧‧三維可堆疊無選擇器記憶體/無選擇器記憶體/無選擇器磁性記憶體
110‧‧‧位元線/第一位元線
110-1、110-2、110-n‧‧‧第一位元線
120‧‧‧位元線/第二位元線
120-1、120-2、120-n‧‧‧第二位元線
130‧‧‧第一字元線/字元線
130-1、130-2、130-m‧‧‧第一字元線
140‧‧‧無選擇器記憶單元/記憶單元
142‧‧‧第一磁性結/磁性結
144‧‧‧第二磁性結/磁性結
150-1、150-2、150-n‧‧‧位元線
160-1、160-2、160-m‧‧‧字元線
190‧‧‧曲線圖
192‧‧‧第一曲線
194‧‧‧第二曲線
200、200A、200B‧‧‧無選擇器記憶體
202、202A、202B‧‧‧無選擇器記憶單元
210‧‧‧第四磁性結/磁性結
210A‧‧‧第五磁性結/磁性結
210B‧‧‧第七磁性結/磁性結
212、262‧‧‧自由層
213、223、225、263、273、275‧‧‧磁矩
214‧‧‧非磁性分隔層/晶體MgO隧道勢壘層/MgO隧道勢壘/MgO隧道勢壘層
216、266‧‧‧相互作用調節層
220、220A、220B、270、270A、270B‧‧‧參考層
221‧‧‧參考層磁矩/磁矩
222、226、272、276‧‧‧鐵磁性層
224、274‧‧‧非磁性層
230、280‧‧‧對稱性中斷層
231、281‧‧‧箭頭
232‧‧‧基礎層
240‧‧‧第四位元線
250‧‧‧第三字元線/字元線
260‧‧‧第三磁性結/磁性結
260A‧‧‧第六磁性結/磁性結
260B‧‧‧第八磁性結/磁性結
264‧‧‧非磁性分隔層
271‧‧‧磁矩/參考層磁矩
282‧‧‧頂蓋層
290‧‧‧第五位元線
300、320‧‧‧方法
302、304、306、308、310、312、322、324、326、328、330‧‧‧步驟
d‧‧‧距離/偏移
Jw1‧‧‧電流
l‧‧‧長度
t‧‧‧厚度
圖1A至圖1C繪示可被配置成三維可堆疊記憶體的無選擇器記憶體的示例性實施例的一些部分以及這種記憶體的能量狀態。 圖2繪示三維可堆疊無選擇器記憶體的一部分的另一個示例性實施例。 圖3A至圖3B繪示無選擇器記憶體的一部分的示例性實施例，其中無選擇器記憶單元處於不同狀態。 圖4繪示無選擇器記憶體的一部分的另一個示例性實施例。 圖5繪示無選擇器記憶體的一部分的另一個示例性實施例。 圖6是繪示用於提供三維無選擇器可堆疊記憶體的方法的示例性實施例的流程圖。 圖7是繪示用於提供磁性結的方法的示例性實施例的流程圖，所述磁性結可用於無選擇器記憶單元中、可利用自旋軌道力矩進行程式化並且通過壓控磁各向異性進行選擇。

Claims (20)

  1. 一種記憶體裝置，包括： 多條字元線； 第一多條位元線；以及， 第二多條位元線； 多個無選擇器記憶單元，所述多個無選擇器記憶單元中的一個無選擇器記憶單元與所述多條字元線中的一個字元線、所述第一多條位元線中的第一位元線及所述第二多條位元線中的第二位元線進行耦合，所述一個無選擇器記憶單元包括多個磁性結，所述一個字元線耦合在所述多個磁性結中的第一磁性結與第二磁性結之間，所述第一磁性結及所述第二磁性結是利用自旋軌道相互作用力矩進行程式化的，所述第一位元線與所述第一磁性結進行耦合，所述第二位元線與所述第二磁性結進行耦合， 其中所述一個無選擇器記憶單元被選擇用於基於所述一個字元線中的電壓、所述第一位元線中的電壓及所述第二位元線中的電壓進行寫入操作。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述多個磁性結中的每一者更包括： 參考層； 非磁性分隔層； 自由層，利用所述自旋軌道相互作用力矩進行程式化，所述非磁性分隔層位於所述自由層與所述參考層之間；以及 對稱性中斷層； 其中所述一個字元線包含自旋軌道相互作用材料且與所述第一磁性結的所述自由層及所述第二磁性結的所述自由層進行耦合。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述多個無選擇器記憶單元中的每一者被配置成用於差分讀取。
  4. 如申請專利範圍第2項所述的記憶體裝置，其中所述一個字元線具有不超過五納米的橫截面高度。
  5. 如申請專利範圍第2項所述的記憶體裝置，其中所述參考層具有比參考層平面外退磁能大的參考層垂直磁各向異性，且其中所述自由層具有比自由層平面外退磁能大的自由層垂直磁各向異性。
  6. 如申請專利範圍第2項所述的記憶體裝置，其中所述參考層是合成反鐵磁體，且所述非磁性分隔層是隧道勢壘層。
  7. 如申請專利範圍第2項所述的記憶體裝置，其中所述一個無選擇器記憶單元更包括： 相互作用調節層，位於所述自由層與所述一個字元線之間。
  8. 如申請專利範圍第2項所述的記憶體裝置，其中所述一個字元線毗鄰所述第一磁性結的所述自由層及所述第二磁性結的所述自由層。
  9. 如申請專利範圍第2項所述的記憶體裝置，其中所述對稱性中斷層包括以下中的至少一者：反鐵磁層、硬磁性層及雙層，所述雙層包括所述反鐵磁層及磁耦合到所述反鐵磁層的磁性層。
  10. 如申請專利範圍第7項所述的記憶體裝置，其中所述對稱性中斷層具有選自第一位置及第二位置的位置，所述第一位置鄰近所述參考層以使得所述參考層位於所述非磁性分隔層與所述對稱性中斷層之間，所述第二位置位於所述自由層與所述非磁性分隔層之間。
  11. 如申請專利範圍第1項所述的記憶體裝置，其中第一多條位元線實質上平行於所述第二多條位元線，且其中所述多條字元線實質上垂直於所述第一多條位元線。
  12. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體裝置是包括多個層次的三維可堆疊記憶體裝置，所述多個層次中的每一者包括所述多條字元線、所述第一多條位元線、所述第二多條位元線及所述多個無選擇器記憶單元，所述多個層次中的一個層次的所述第一多條位元線用作所述多個層次中的毗鄰層次的所述第二多條位元線。
  13. 一種三維可堆疊記憶體裝置，包括： 多個層次，所述多個層次中的每一者包括多條字元線、第一多條位元線、第二多條位元線及多個無選擇器記憶單元，所述多個層次中的一個層次的所述第一多條位元線用作所述多個層次中的毗鄰層次的所述第二多條位元線，其中 所述多條字元線包含自旋軌道相互作用材料； 所述第一多條位元線垂直於所述多條字元線； 所述第二多條位元線平行於所述第一多條位元線； 所述多個無選擇器記憶單元中的每一者包括多個磁性結，所述多個磁性結中的每一者包括對稱性中斷層、參考層、利用自旋軌道相互作用力矩進行程式化的自由層以及位於所述自由層與所述參考層之間的非磁性分隔層，所述參考層位於所述對稱性中斷層與所述非磁性分隔層之間，所述多條字元線中的一個字元線耦合在第一磁性結的所述自由層與第二磁性結的所述自由層之間，所述第一多條位元線中的第一位元線與所述第一磁性結的所述對稱性中斷層進行耦合，所述第二多條位元線中的第二位元線與所述第二磁性結的所述對稱性中斷層進行耦合。
  14. 一種提供記憶體裝置的方法，包括： 提供第一多條位元線； 提供與所述第一多條位元線進行耦合的多個無選擇器記憶單元的第一部分，所述多個無選擇器記憶單元中的一個無選擇器記憶單元包括多個磁性結，所述多個無選擇器記憶單元的所述第一部分包括所述多個磁性結中的第一磁性結，所述第一磁性結利用自旋軌道相互作用力矩進行程式化； 提供與所述多個無選擇器記憶單元的所述第一部分進行耦合的多條字元線； 提供與所述多條字元線進行耦合的所述多個無選擇器記憶單元的第二部分，所述多個無選擇器記憶單元的所述第二部分包括所述多個磁性結的第二磁性結，所述第二磁性結利用所述自旋軌道相互作用力矩進行程式化；以及 提供與所述多個無選擇器記憶單元的所述第二部分進行耦合的第二多條位元線； 其中所述一個無選擇器記憶單元是基於與所述一個無選擇器記憶單元進行耦合的所述多條字元線中的一個字元線中的電壓、所述第一多條位元線中的第一位元線中的電壓、以及所述第二多條位元線中的第二位元線中的電壓而被選擇用於寫入操作。
  15. 如申請專利範圍第14項所述的方法，其中第一磁性結及所述第二磁性結各自包括參考層、非磁性分隔層、利用所述自旋軌道相互作用力矩進行程式化的自由層、及對稱性中斷層，所述非磁性分隔層位於所述自由層與所述參考層之間；且其中提供所述多條字元線的步驟更包括： 提供用於所述多條字元線中的每一者的自旋軌道相互作用材料，所述多條字元線中的每一者與所述第一磁性結的所述自由層及所述第二磁性結的所述自由層進行耦合。
  16. 如申請專利範圍第15項所述的方法，其中所述參考層具有比參考層平面外退磁能大的參考層垂直磁各向異性，且其中所述自由層具有比自由層平面外退磁能大的自由層垂直磁各向異性。
  17. 如申請專利範圍第15項所述的方法，其中所述無選擇器記憶單元中的每一者更包括： 相互作用調節層，位於所述自由層與所述一個字元線之間。
  18. 如申請專利範圍第15項所述的方法，其中所述一個字元線毗鄰所述第一磁性結的所述自由層與所述第二磁性結的所述自由層。
  19. 如申請專利範圍第15項所述的方法，其中第一多條位元線實質上平行於所述第二多條位元線，且其中所述多條字元線實質上垂直於所述第一多條位元線。
  20. 如申請專利範圍第15項所述的方法，其中所述記憶體裝置是三維可堆疊記憶體裝置，所述記憶體裝置包括多個層次，所述多個層次中的第一層次包括所述多條位元線、所述第二多條位元線、所述多條字元線及所述多個無選擇器記憶單元，所述方法更包括： 提供所述多個層次中的另一層次，提供所述另一層次的步驟包括： 提供與所述第二多條位元線進行耦合的另外多個無選擇器記憶單元的第一部分，所述另外多個無選擇器記憶單元中的一個另外無選擇器記憶單元包括另外多個磁性結，所述另外多個無選擇器記憶單元的所述第一部分包括所述另外多個磁性結中的第一另外磁性結，所述第一另外磁性結利用所述自旋軌道相互作用力矩進行程式化； 提供與所述另外多個無選擇器記憶單元的所述第一部分進行耦合的另外多條字元線； 提供與所述多條字元線進行耦合的所述另外多個無選擇器記憶單元的第二部分，所述另外多個無選擇器記憶單元的所述第二部分包括所述另外多個磁性結的第二另外磁性結，所述第二另外磁性結利用所述自旋軌道相互作用力矩進行程式化； 提供與所述另外多個無選擇器記憶單元的所述第二部分進行耦合的第三多條位元線； 其中所述一個另外無選擇器記憶單元是基於與所述一個另外無選擇器記憶單元進行耦合的所述另外多條字元線中的一個另外字元線中的電壓、所述第二多條位元線中的第一另外位元線中的電壓、所述第三多條位元線中的第二另外位元線中的電壓而被選擇用於寫入操作。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) * 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US10991406B2 (en) * 2018-11-26 2021-04-27 Arm Limited Method, system and device for magnetic memory
WO2020172891A1 (zh) * 2019-02-28 2020-09-03 华为技术有限公司 存储器和存取方法
US11177430B2 (en) 2019-06-17 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11251362B2 (en) 2020-02-18 2022-02-15 International Business Machines Corporation Stacked spin-orbit-torque magnetoresistive random-access memory
EP4117034A4 (en) * 2020-03-05 2023-11-22 TDK Corporation MAGNETIC RECORDING ARRAY, NEUROMORPHIC DEVICE AND CONTROL METHOD FOR MAGNETIC RECORDING ARRAY
CN111354850B (zh) * 2020-03-09 2022-06-24 清华大学 自旋轨道耦合磁性器件、电子装置及其操作和制造方法
US11101004B1 (en) * 2020-06-22 2021-08-24 Macronix International Co., Ltd. Memory device and reading method

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023723B2 (en) * 2002-11-12 2006-04-04 Nve Corporation Magnetic memory layers thermal pulse transitions
KR100923298B1 (ko) 2003-01-18 2009-10-23 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
US7166881B2 (en) 2003-10-13 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-sensing level MRAM structures
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
KR20120058113A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법
KR20120114611A (ko) * 2011-04-07 2012-10-17 에스케이하이닉스 주식회사 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법
WO2013095540A1 (en) 2011-12-22 2013-06-27 Intel Corporation Memory with elements having two stacked magnetic tunneling junction (mtj) devices
US9853053B2 (en) * 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
US9286953B2 (en) * 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2015102739A2 (en) * 2013-10-18 2015-07-09 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers
US9384812B2 (en) 2014-01-28 2016-07-05 Qualcomm Incorporated Three-phase GSHE-MTJ non-volatile flip-flop
CN107004440B (zh) * 2014-07-17 2021-04-16 康奈尔大学 基于用于有效自旋转移矩的增强自旋霍尔效应的电路和装置
US9548095B2 (en) 2014-08-20 2017-01-17 Everspin Technologies, Inc. Redundant magnetic tunnel junctions in magnetoresistive memory
US9647032B2 (en) * 2014-08-27 2017-05-09 Avalanche Technology, Inc. Spin-orbitronics device and applications thereof
CN104393169B (zh) * 2014-10-10 2017-01-25 北京航空航天大学 一种无需外部磁场的自旋轨道动量矩磁存储器
US9589619B2 (en) 2015-02-09 2017-03-07 Qualcomm Incorporated Spin-orbit-torque magnetoresistive random access memory with voltage-controlled anisotropy
US20170092842A1 (en) 2015-09-04 2017-03-30 The Regents Of The University Of California Strained voltage-controlled magnetic memory elements and devices
US20170117027A1 (en) 2015-10-21 2017-04-27 HGST Netherlands B.V. Top pinned sot-mram architecture with in-stack selector
US9608039B1 (en) 2015-11-16 2017-03-28 Samsung Electronics Co., Ltd. Magnetic junctions programmable using spin-orbit interaction torque in the absence of an external magnetic field
US10305026B2 (en) * 2015-11-19 2019-05-28 Samsung Electronics Co., Ltd. Cross-point architecture for spin-transfer torque magnetoresistive random access memory with spin orbit writing
US9805795B2 (en) * 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch

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