KR20190029407A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20190029407A
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 워드 라인을 포함하는 복수의 워드 라인, 제1 비트 라인을 포함하는 복수의 제1 비트 라인, 제2 비트 라인을 포함하는 복수의 제2 비트 라인 및 셀렉터리스 메모리 셀을 포함하는 복수의 셀렉터리스(selectorless) 메모리 셀을 포함하고, 셀렉터리스 메모리 셀은, 워드 라인, 제1 비트 라인, 및 제2 비트 라인과 연결되고, 셀렉터리스 메모리 셀은, 제1 자기 접합 및 제2 자기 접합을 포함하는 복수의 자기 접합(magnetic junction)을 포함하고, 워드 라인은, 제1 자기 접합과 제2 자기 접합 사이에 연결되고, 제1 자기 접합 및 제2 자기 접합은 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 프로그래밍되고, 제1 비트 라인은 제1 자기 접합과 연결되고, 제2 비트 라인은 제2 자기 접합과 연결되고, 셀렉터리스 메모리 셀은, 워드 라인의 전압, 제1 비트 라인의 전압 및 제2 비트 라인의 전압에 기초하여 기록 동작을 위해 선택된다.

Description

반도체 장치 및 이의 제조 방법 {Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 어레이의 경향은 증가된 면밀도에 관한 것일 수 있다. 비록 크기의 감소는 면밀도를 약간 증가시키지만, 다른 접근법은 추가적인 이점을 제공할 수 있다. 3차원 크로스 포인트(cross point) 메모리 어레이는, 메모리 셀을 3차원으로 적층되도록 할 수 있다. 메모리 셀의 적층은, 면적 메모리 밀도를 높일 수 있다. 이러한 3차원 크로스 포인트 메모리 어레이 내의 메모리 셀 각각은, 선택 장치와 직렬로 연결된 메모리 장치를 포함할 수 있다.
메모리 장치는 자기 터널 접합(magnetic tunneling junction) 또는 다른 저항성 장치일 수 있다. 이러한 메모리 셀을 위한 선택 장치는, 트랜지스터일 수 있다. 3차원 크로스 포인트 메모리 어레이는 또한, 비트 라인, 워드 라인 및 소스 라인을 포함할 수 있다. 비트 라인은 자기 접합의 일단에 연결되며 소스 라인은 트랜지스터의 소오스에 연결될 수 있다. 워드 라인은 트랜지스터의 게이트에 선택 전압을 제공할 수 있다. 트랜지스터가 인에이블되면, 선택된 메모리 셀은 기록되거나 판독될 수 있다.
면적 메모리 밀도를 증가시키기 위한 추가적인 수단을 제공하더라도, 3차원 메모리 어레이에는 한계가 있을 수 있다. 3차원으로 적층 가능한 메모리 어레이는, 액세스 시 높은 전력을 요구할 수 있다. 따라서, 예를 들어, 시스템 온 칩(SoC) 장치와 같은 특정 기술에 3차원으로 적층 가능한 메모리를 통합하는 기능은, 제한될 수 있다. 그러나, 면적 메모리 밀도를 증가시키는 데에 이용될 수 있는 잠재력으로 인해, 3차원으로 적층 가능한 메모리에 대한 연구는 진행 중이다.
본 발명이 해결하고자 하는 기술적 과제는 면밀도를 증가시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 워드 라인을 포함하는 복수의 워드 라인, 제1 비트 라인을 포함하는 복수의 제1 비트 라인, 제2 비트 라인을 포함하는 복수의 제2 비트 라인 및 셀렉터리스 메모리 셀을 포함하는 복수의 셀렉터리스(selectorless) 메모리 셀을 포함하고, 셀렉터리스 메모리 셀은, 워드 라인, 제1 비트 라인, 및 제2 비트 라인과 연결되고, 셀렉터리스 메모리 셀은, 제1 자기 접합 및 제2 자기 접합을 포함하는 복수의 자기 접합(magnetic junction)을 포함하고, 워드 라인은, 제1 자기 접합과 제2 자기 접합 사이에 연결되고, 제1 자기 접합 및 제2 자기 접합은 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 프로그래밍되고, 제1 비트 라인은 제1 자기 접합과 연결되고, 제2 비트 라인은 제2 자기 접합과 연결되고, 셀렉터리스 메모리 셀은, 워드 라인의 전압, 제1 비트 라인의 전압 및 제2 비트 라인의 전압에 기초하여 기록 동작을 위해 선택된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 복수의 층(level)으로, 상기 복수의 층 각각은 복수의 워드 라인, 복수의 제1 비트 라인, 복수의 제2 비트 라인, 및 복수의 셀렉터리스 메모리 셀을 포함하는 복수의 층을 포함하고, 상기 복수의 층 중 하나의 층에 대한 상기 복수의 제1 비트 라인은, 상기 복수의 층 중 인접한 층에 대한 상기 복수의 제2 비트 라인이고, 상기 복수의 워드 라인은 스핀 궤도 상호작용(spin-orbit interaction (SO)) 물질을 포함하고, 상기 복수의 제1 비트 라인은 상기 복수의 워드 라인에 수직하고, 상기 복수의 제2 비트 라인은 상기 복수의 제1 비트 라인과 평행하고, 상기 복수의 셀렉터리스 메모리 셀 각각은, 복수의 자기 접합을 포함하고, 상기 복수의 자기 접합 각각은, 대칭 파괴 층, 기준층, 스핀 궤도 상호작용 토크를 이용하여 프로그래밍이 가능한 자유층, 및 상기 자유층과 상기 기준층 사이의 비자성 스페이서 층을 포함하고, 상기 기준층은, 상기 대칭 파괴 층과 상기 비자성 스페이서 층 사이에 배치되고, 상기 복수의 워드 라인 중 하나인 워드 라인은, 제1 자기 접합의 자유층 및 제2 자기 접합의 자유층 사이에 연결되고, 상기 복수의 제1 비트 라인 중 하나인 제1 비트 라인은, 상기 제1 자기 접합의 대칭 파괴 층과 연결되고, 상기 복수의 제2 비트 라인 중 하나인 제2 비트 라인은, 상기 제2 자기 접합의 대칭 파괴 층과 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 복수의 제1 비트 라인을 제공하고, 상기 복수의 제1 비트 라인과 연결되는 복수의 제1 셀렉터리스 메모리 셀의 제1 부분을 제공하고, 상기 복수의 제1 셀렉터리스 메모리 셀의 제1 부분과 연결되는 복수의 제1 워드 라인을 제공하고, 상기 복수의 제1 셀렉터리스 메모리 셀의 제2 부분과 연결되는 복수의 제2 비트 라인을 제공하는 것을 포함하고, 상기 복수의 제1 셀렉터리스 메모리 셀 중 하나인 제1 셀렉터리스 메모리 셀은 복수의 제1 자기 접합(magnetic junction)을 포함하고, 상기 복수의 제1 셀렉터리스 메모리 셀의 제1 부분은, 상기 복수의 제1 자기 접합 중 하나인 제1 자기 접합을 포함하고, 상기 제1 자기 접합은, 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 프로그래밍 가능하고, 상기 복수의 제1 셀렉터리스 메모리 셀의 제2 부분은, 상기 복수의 제1 자기 접합 중 다른 하나인 제2 자기 접합을 포함하고, 상기 제2 자기 접합은 스핀 궤도 상호작용 토크를 이용하여 프로그래밍 가능하고, 상기 제1 셀렉터리스 메모리 셀은, 상기 제1 셀렉터리스 메모리 셀과 연결된, 상기 복수의 제1 워드 라인 중 하나인 제1 워드 라인의 전압, 상기 복수의 제1 비트 라인 중 하나인 제1 비트 라인의 전압 및 상기 복수의 제2 비트 라인 중 하나인 제2 비트 라인의 전압에 기초하여, 기록 동작을 위해 선택될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a, 도 1b, 및 도 1c 각각은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다.
도 3a 및 도 3b 각각은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리와 같은 3차원 셀렉터리스 적층 가능한 메모리를 제공할 수 있는 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리와 같은 3차원 메모리의 셀을 위한 자기 접합을 제공할 수 있는 방법을 설명하기 위한 순서도이다.
예시적인 실시예들은, 비휘발성 메모리를 사용하는 것과 같은 전자 장치에 관한 것일 수 있다. 이러한 전자 장치들은 휴대 전화, 스마트 폰, 태블릿, 랩톱, 컴퓨터 시스템, 시스템 온 칩 장치, 서버, 로직 장치 및 기타 휴대용 및 비 휴대용 컴퓨팅 장치나 구성 요소를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하의 설명은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자가 본 발명을 제작하고 이용할 수 있도록 제시되며, 특허 출원 및 그에 따른 요구 사항의 맥락에서 제공된다. 본 명세서에 개시되는 특징, 일반적인 원리 및 예시적인 실시예들에 대한 다양한 변형 예들은 쉽게 명백해질 것이다. 예시적인 실시예들은 특정 구현 예에서 제공되는 특정 방법 및 시스템의 측면에서 주로 설명될 수 있다. 그러나, 방법 및 시스템은 다른 구현에서 효과적으로 동작할 수 있다.
"몇몇 실시예", "일 실시예" 및 "다른 실시예"와 같은 문구는, 동일하거나 상이한 실시예들 뿐만 아니라, 복수의 실시예들을 지칭할 수도 있다. 실시예들은, 특정 구성 요소를 갖는 장치 및/또는 시스템에 관해 설명될 것이다. 그러나, 시스템 및/또는 장치들은 도시된 것보다 많거나 적은 구성 요소들을 포함할 수 있고, 구성 요소의 배열 및 유형의 변형은 본 발명의 범위를 벗어나지 않고 이루어질 수 있다. 실시예들은 또한, 특정 단계를 갖는 특정 방법에 관해 설명될 수 있다. 그러나, 방법 및 시스템은 예시적인 실시예들과 모순되지 않는 상이한 순서를 갖는 단계, 추가적이거나 다른 단계를 갖는 다른 방법들에 대해 효과적으로 동작할 수 있다. 따라서, 본 발명은 도시된 실시예들에 한정되는 것은 아니고, 본 명세서에 개시된 특징 및 원리들과 일치하는 가장 넓은 범위에 따른다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
예시적인 실시예들은 특정 구성 요소를 갖는 메모리, 자기 접합(magnetic junction), 특정 방법과 관련되어 설명된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이, 본 발명과 모순되지 않는 다른 특징 및/또는 추가적이거나 다른 구성 요소를 갖는 메모리 및 자기 접합의 이용과 일치함을 용이하게 인식할 수 있을 것이다. 방법 및 시스템은 또한, 스핀 궤도 토크(spin-orbit torque) 및 다른 물리적 현상에 대한 현 수준의 이해의 측면에서 기술될 수 있다. 그러나, 본 명세서에 개시된 방법 및 시스템은 특정 물리적 현상에 의존하지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 또한, 기판에 대한 특정 관계를 갖는 구조와 관련하여 방법 및 시스템이 기술되고 있다는 것을 쉽게 인식할 수 있을 것이다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 방법 및 시스템이 다른 구조와 일치함을 쉽게 인식할 수 있을 것이다. 본 명세서에서 사용된 "평면 내(in-plan)"는 실질적으로 자기 접합의 하나 이상의 층의 평면과 평행하거나, 자기 접합의 하나 이상의 층 내일 수 있다. 반대로, "수직" 및 "평면에 대해 수직"은 자기 접합의 하나 이상의 층에 실질적으로 수직인 방향에 대응될 수 있다.
메모리 장치 및 메모리 장치를 제공하는 방법이 설명된다. 메모리 장치는 복수의 제1 워드 라인, 복수의 제1 비트 라인, 복수의 제2 비트 라인 및 선택 장치(selector)가 없는 셀렉터리스(selectorless) 메모리 셀을 포함할 수 있다. 각 셀렉터리스 메모리 셀은, 복수의 제1 워드 라인 중 어느 하나인 제1 워드 라인, 복수의 제1 비트 라인 중 어느 하나인 제1 비트 라인, 및 복수의 제2 비트 라인 중 어느 하나인 제2 비트 라인과 연결될 수 있다. 셀렉터리스 메모리 셀은, 제1 자기 접합 및 제2 자기 접합을 포함할 수 있다. 제1 자기 접합 및 제2 자기 접합은, 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 각각 프로그래밍이 가능하다.
제1 워드 라인은, 제1 자기 접합 및 제2 자기 접합 사이에 연결될 수 있다. 제1 비트 라인은 제1 자기 접합과 연결될 수 있고, 제2 비트 라인은 제2 자기 접합과 연결될 수 있다. 셀렉터리스 메모리 셀은 제1 워드 라인, 제1 비트 라인 및 제2 비트 라인 각각의 전압에 기초하여, 기록 동작을 위해 선택될 수 있다.
도 1a, 도 1b, 및 도 1c 각각은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다. 예를 들어, 도 1a, 도 1b, 및 도 1c 각각은 셀렉터리스 메모리(100)의 실시예의 일부를 도시하는 도면일 수 있다. 셀렉터리스 메모리(100)는 3차원으로 적층 가능한 메모리를 포함할 수 있고, 3차원으로 적층 가능한 메모리에 대한 에너지 상태를 가질 수 있다. 도 1a는 셀렉터리스 메모리(100)의 회로 구성 요소를 도시한 도면이다. 도 1b는 셀렉터리스 메모리(100)의 일부에 대한 단면도이다. 도 1c는 셀렉터리스 메모리(100)의 일부에 대한 에너지 대 자기 상태(energy versus magnetic state)를 도시한 도면이다. 명확성을 위해, 도 1a, 도 1b 및 도 1c는 스케일링(scaling)되지 않았으며, 모든 구성 요소가 도시된 것은 아닐 수 있다.
셀렉터리스 메모리(100)는 제1 비트 라인(110), 제2 비트 라인(120), 제1 워드 라인(130) 및 셀렉터리스 메모리 셀(140)을 포함할 수 있다. 복수의 제1 비트 라인(110-1, 110-2,..., 110-n)은 제1 비트 라인(110)으로 지칭되어 설명될 수 있고, 복수의 제2 비트 라인(120-1, 120-2,..., 120-n)은 제2 비트 라인(120)으로 지칭되어 설명될 수 있다. 또한, 복수의 제1 워드 라인(130-1, 130-2,..., 130-m)은 제1 워드 라인(130)으로 지칭되어 설명될 수 있다.
도 1a에서는, 단순화를 위해, 셀렉터리스 메모리 셀들 중 두 개의 셀렉터리스 메모리 셀(140)만이 점선으로된 사각형으로 표시되고, 그에 상응하는 도면 부호를 기재하였다.
도 1a를 참조하면, 복수의 제1 비트 라인은 n 개(110-1, 110-2,...,110-n)가 있을 수 있고, 복수의 제2 비트 라인은 n 개(110-1, 110-2,...,110-n)가 있을 수 있으며, 복수의 제1 워드 라인은 m 개(130-1, 130-2, ..., 130-m)가 있을 수 있다. 여기서, n과 m 각각은 자연수일 수 있다.
제1 비트 라인(110)과 제2 비트 라인(120)은 실질적으로 서로 평행할 수 있다. 제1 비트 라인(110)과 제2 비트 라인(120)은 또한, 제1 워드 라인(130)에 실질적으로 수직할 수 있다. 그러나, 다른 실시예에서, 제1 비트 라인(110), 제2 비트 라인(120), 및 제1 워드 라인(130)은 서로 임의의 각도를 갖고 서로 교차할 수도 있다. 예를 들어, 제1 비트 라인(110)과 제2 비트 라인(120)은, 제1 비트 라인(110)과 제2 비트 라인(120)이 제1 워드 라인(130)과 교차하는 한, 서로 평행할 수 있지만, 제1 워드 라인(130)에 수직하지는 않을 수 있다.
각각의 셀렉터리스 메모리 셀(140)은 복수의 자기 접합을 포함할 수 있다. 몇몇 실시예에서, 셀렉터리스 메모리 셀(140)은 제1 자기 접합(142) 및 제2 자기 접합(144)을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 다른 개수의 자기 접합이 셀렉터리스 메모리 셀(140)에 포함될 수 있음은 물론이다.
제1 자기 접합(142) 및 제2 자기 접합(144)은, 도 1a 및 도 1b에서 저항으로 도시될 수 있다. 각각의 제1 자기 접합(142) 및 제2 자기 접합(144)은 제1 워드 라인(130)에 근접한 자유층, 기준층 및 자유층과 기준층 사이의 비자성 스페이서 층을 포함할 수 있다. 제1 워드 라인(130)은 제1 자기 접합(142) 및 제2 자기 접합(144) 사이에 연결될 수 있다. 제1 비트 라인(110)은 제1 자기 접합(142)의 상부에 연결될 수 있고, 제2 비트 라인(120)은 제2 자기 접합(144)의 하부에 연결될 수 있다.
도 1b를 참조하면, 제1 자기 접합(142) 및 제2 자기 접합(144)은 평면 내 방향으로 거리(d)만큼 오프셋(offset)될 수 있다. 비록 도면에서 거리(d)가 제1 자기 접합(142)의 길이(l)보다 작은 것으로 도시되었으나, 이에 제한되는 것은 아니다. 그러나, 오프셋 d가 작아질수록, 특정 셀렉터리스 메모리 셀(140)이 차지하는 면적은 작아질 수 있다. 예를 들어, 제로(zero) 오프셋(예를 들어, d=0)이 바람직할 수 있다.
제1 자기 접합(142) 및 제2 자기 접합(144)은 스핀 궤도 상호작용 토크를 통해 프로그래밍 될 수 있다. 스핀 궤도 상호작용 토크는, 스위칭될 셀렉터리스 메모리 셀(140)에 연결된 제1 워드 라인(130)을 통해 구동되는 기록 전류에 의해 제공될 수 있다. 제1 워드 라인(130)에 포함되는 물질로 인해, 특정 방향으로 분극된 스핀은, 전류가 제1 워드 라인(130)을 통해 구동될 때, 제1 자기 접합(142) 및 제2 자기 접합(144)의 계면에 축적될 수 있다. 이러한 스핀은 제1 자기 접합(142) 및 제2 자기 접합(144) 각각의 자유층에 스핀 궤도 상호작용 토크를 가할 수 있다. 전류(Jw1)에 대해, 스핀 궤도 상호작용 토크는 제1 방향일 수 있다. 반대 방향의 전류(-Jw1)는 제1 방향과 반대인 스핀 궤도 상호작용 토크를 제공할 수 있다.
결론적으로, 단독 또는 다른 효과와 조합된 스핀 궤도 상호작용 토크는, 안정된 상태에서, 제1 자기 접합(142) 및 제2 자기 접합(144) 각각의 자유층의 자기 모멘트를 스위칭할 수 있다. 제1 자기 접합(142) 및 제2 자기 접합(144), 즉 셀렉터리스 메모리 셀(140)은 스핀 궤도 상호작용 토크를 이용해 프로그래밍 될 수 있다.
제1 워드 라인(130)이 제1 자기 접합(142) 및 제2 자기 접합(144)에 기록하는 능력을 향상시키기 위해, 높은 스핀 궤도 상호작용 토크를 제공하는 물질(높은 스핀 궤도 상호작용 물질)은 제1 워드 라인(130)에 포함될 수 있다. 스핀 궤도 상호작용 토크는, 스핀 홀 효과(spin Hall effect) 또는 제1 워드 라인(130)의 특성인 다른 유사한 스핀 궤도 상호작용 효과에 기인할 수 있다.
예를 들어 백금(Pt), β-탄탈륨(Ta) 및/또는 BiCu와 같은, 높은 스핀 홀 효과를 갖는 물질들은, 제1 워드 라인(130)에 포함될 수 있다. 이러한 물질들은, 충전 전류를 스핀 분극 전류로 효율적으로 변환할 수 있고, 따라서 높은 스핀 홀 각도를 가질 수 있다. 제1 워드 라인(130)에 포함되는 물질은, 0.05 이상의 스핀 홀 각도를 갖는 물질들이 바람직할 수 있다. 몇몇 실시예에서, 스핀 홀 각도는 제1 워드 라인(130)에 대해 0.3 이상으로 높을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 실시예들에서, 다른 높은 스핀 궤도 상호작용 물질이 제1 워드 라인(130)에 포함될 수 있음은 물론이다.
몇몇 실시예에서, 제1 워드 라인(130)은 얇은 단면을 가질 수 있다. 예를 들어, 두께(t)는 5nm 이하일 수 있다. 몇몇 실시예에서, 두께(t)는 적어도 2nm 이상, 5nm 이하일 수 있다. 몇몇 실시예에서, 두께(t)는 적어도 1nm 이상, 10nm 이하일 수 있다.
감소된 두께에서 제1 워드 라인(130)의 저항률을 개선하기 위해, 제1 워드 라인(130)은 도핑될 수 있다. 몇몇 실시예에서, 저항률은, 셀렉터리스 메모리 셀(140)에 인접한 영역에서만 높은 스핀 궤도 상호작용 물질을 이용함으로써 향상될 수 있다. 셀렉터리스 메모리 셀(140) 사이의 제1 워드 라인(130)의 일부분에서, 높은 전도성 및 낮은 스핀 궤도 상호작용 물질이 이용될 수 있다.
몇몇 실시예에서, 어레이의 크기는, 제1 워드 라인(130)에 포함되는 물질이 높은 저항성을 갖는 경우, 감소될 수 있다.
제1 자기 접합(142) 및 제2 자기 접합(144)은, 스핀 궤도 상호작용 토크를 통해 프로그래밍이 가능할 뿐만 아니라, 전압 제어 자기 이방성(voltage controlled magnetic anisotropy (이하, VCMA))을 통해 선택 가능할 수 있다. VCMA의 사용은, 셀렉터리스 메모리 셀(140)이 셀렉터리스(selectorless)가 되도록 할 수 있다. 다시 말해서, 셀렉터리스 메모리 셀(140)은 프로그래밍을 위해 셀렉터리스 메모리 셀(140)을 선택하는데에 이용되는 트랜지스터 또는 다른 구성 요소들을 포함할 필요가 없을 수 있다. 대신, 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나의 양 단에 적절한 전압을 인가하면, 대응되는 셀렉터리스 메모리 셀(140)은 기록을 위해 선택될 수 있다.
구체적으로, 기록 동작 동안 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나에 인가되는 전압은, 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나의 자유층에 대한 자기 이방성을 감소시켜, 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나가 프로그래밍되도록 할 수 있다. 판독 동작 또는 유지(holding) 중에, 제1 자기 접합(142) 및 제2 자기 접합(144) 각각에 인가되는 전압은, 자기 이방성이 감소되지 않도록 선택될 수 있고, 제1 자기 접합(142) 및 제2 자기 접합(144) 각각은 우연하게 프로그래밍되지 않을 수 있다.
VCMA를 통한 셀렉터리스 메모리 셀(140)의 선택은, 도 1c의 그래프(190)와 관련하여 더 설명될 수 있다. 도 1c를 참조하면, 제1 그래프(192) 및 제2 그래프(194) 각각은, 판독 조건 및 프로그래밍 조건 사이에서, 제1 자기 접합(142) 및 제2 자기 접합(144) 각각의 에너지 상태를 나타낼 수 있다. 제1 그래프(192) 및 제2 그래프(194)는 설명의 목적일 뿐, 특정 자기 접합에 해당되는 것은 아니다.
제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나의 안정된 상태는, 제1 그래프(192) 및 제2 그래프(194)에서 에너지 최소치가 발생되는 곳일 수 있다. 예를 들어, 제1 자기 접합(142) 및 제2 자기 접합(144)의 안정 상태는, P 상태와 AP 상태일 수 있다. 여기서 P 상태는 자유층의 자기 모멘트가 기준층의 자기 모멘트와 평행한 상태일 수 있다. 또한 AP 상태는, 자유층의 자기 모멘트가 기준층의 자기 모멘트와 역평행한 상태일 수 있다.
제1 그래프(192) 및 제2 그래프(194) 각각은, 안정된 상태 사이에서, 국부적인 최대치 또는 에너지 장벽을 나타낼 수 있다. P 상태에서 AP 상태로, 혹은 그 반대로 상태를 스위칭하기 위해, 에너지 장벽은 극복될 수 있다. 에너지 장벽은, 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나의 자유층의 자기 이방성에 대부분 기인할 수 있다.
자유층의 자기 이방성의 차이는 제1 그래프(192) 및 제2 그래프(194)에 대한 에너지 장벽의 높이의 차이를 야기시킬 수 있다. 판독 동작을 위해 전압이 제1 자기 접합(142) 및 제2 자기 접합(144) 중 어느 하나에 인가될 때, 자기 이방성은 높게 유지될 수 있다. 결과적으로, 제1 그래프(192)에 대한 에너지 장벽은 높고, 제1 자기 접합(142) 및 제2 자기 접합(144)의 상태는 스위칭되기 어려울 수 있다.
반대로, 기록 동작을 위해 적절한 전압이 제1 자기 접합(142) 및 제2 자기 접합(144)에 인가되는 경우, 자기 이방성은 감소될 수 있다. 안정한 상태들 사이에서 제2 그래프(194)와 같이 에너지 장벽은 감소될 수 있고, 제1 자기 접합(142) 및 제2 자기 접합(144)은 더 쉽게 스위칭될 수 있다.
낮은 스핀 궤도 상호작용 토크의 결과로 제1 워드 라인(130)을 통해 구동되는 낮은 기록 전류는, 제1 자기 접합(142) 및 제2 자기 접합(144)의 상태를 스위칭시키기 위한 에너지 장벽을 극복할 수 있다. 이러한 동일한 기록 전류 및 스핀 궤도 상호작용 토크는, 에너지 장벽이 더 높을 수 있기 때문에, 프로그래밍을 위해 선택되지 않은 자기 접합의 상태를 스위칭하지 않을 수 있다.
기록 동작 동안 전압은, 프로그래밍을 위해 선택되는 셀렉터리스 메모리 셀(140)에 연결된 제1 비트 라인(110), 제2 비트 라인(120) 및 제1 워드 라인(130)에 인가될 수 있다. 기록 동작 동안 제1 비트 라인(110), 제2 비트 라인(120) 및 제1 워드 라인(130)에 인가되는 전압은, 선택된 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142) 및 제2 자기 접합(144) 각각에 대한 제2 그래프(194)를 야기시킬 수 있다.
제1 워드 라인(130)에 인가되는 전압은 공급 전압(Vdd)에 근접할 수 있다. 제1 비트 라인(110) 및 제2 비트 라인(120)에 인가되는 전압은 예를 들어, 공급 전압(Vdd)의 0.2배와 같거나 그보다 작을 수 있다. 공급 전압(Vdd)은 예를 들어, 0.8V 내지 1.5V의 범위 내일 수 있으며, 시스템 온 칩 장치와 호환이 가능할 정도로 충분히 낮을 수 있다.
몇몇 실시예에서, 제1 워드 라인(130)에 인가되는 전압은, 공급 전압(Vdd)의 ±0.8배일 수 있고, 제1 비트 라인(110) 및 제2 비트 라인(120)에 인가되는 전압은 공급 전압(Vdd)의 -0.4배일 수 있다. 제1 자기 접합(142) 및 제2 자기 접합(144)에 인가되는 최종 전압은 에너지 장벽을 낮추어, 선택된 셀렉터리스 메모리 셀(140)에 대한 프로그래밍을 용이하게할 수 있다.
또한, 기록 동작 동안, 기록 전류는 일정 방향(Jw1 또는 -Jw1)을 따라서, 선택된 제1 워드 라인(130)을 통해 구동될 수 있다. 스핀 홀 효과 또는 다른 스핀 궤도 상호작용 커플링으로 인해, 제1 워드 라인(130)을 통하는 전류는 선택된 셀렉터리스 메모리 셀(140) 내의 제1 자기 접합(142)의 자유층 및 제2 자기 접합(144)의 자유층에 인가되는 스핀 궤도 상호작용 토크를 야기시킬 수 있다.
에너지 장벽이 감소되기 때문에, 스핀 궤도 상호작용 토크는 선택된 셀렉터리스 메모리 셀(140) 내의 제1 자기 접합(142)의 상태 및 제2 자기 접합(144)의 상태를 스위칭하기에 충분할 수 있다. 스핀 홀 효과와 관련하여, 제1 자기 접합(142) 및 제2 자기 접합(144)은, 제1 워드 라인(130)을 중심으로 서로 반대측에 있기 때문에, 서로 반대 방향인 스핀 궤도 상호작용 토크 각각이 제1 자기 접합(142) 및 제2 자기 접합(144)에 인가될 수 있다. 결론적으로, 제1 자기 접합(142) 및 제2 자기 접합(144)은 상보적인 상태로 프로그래밍될 수 있다. 다시 말해서, 제1 자기 접합(142)이 P(예를 들어, 0) 상태일 때 제2 자기 접합(144)은 AP(예를 들어, 1) 상태일 수 있고, 그 반대도 마찬가지일 수 있다.
예를 들어, 전류(Jw1)는 제1 자기 접합(142)에 대해 AP(예를 들어, 1) 상태를 기록할 수 있고, 제2 자기 접합(144)에 대해 P(예를 들어, 0) 상태를 기록할 수 있다. 반대 방향의 전류(-Jw1)는 제1 자기 접합(142)에 대해 P(예를 들어, 0) 상태를 기록할 수 있고, 제2 자기 접합(144)에 대해 AP(예를 들어, 1) 상태를 기록할 수도 있다.
판독 동작에서, 선택된 셀렉터리스 메모리 셀(140)과 연결된 제1 워드 라인(130), 제1 비트 라인(110) 및 제2 비트 라인(120)에 인가되는 전압은, 선택된 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142) 및 제2 자기 접합(144)에 대한 제1 그래프(192)를 야기시킬 수 있다. 결과적으로, 판독되는 제1 자기 접합(142) 및 제2 자기 접합(144)은 부주의하게 스위칭되지 않을 수 있다. 예를 들어, 제1 워드 라인(130)에 인가되는 전압은 공급 전압(Vdd)의 0.5배일 수 있고, 반면 제1 비트 라인(110) 및 제2 비트 라인(120)은 플로팅(float) 상태일 수 있다. 전술한 바와 같이, 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142)과 제2 자기 접합(144) 중 어느 하나가 P 상태이면, 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142)과 제2 자기 접합(144) 중 다른 하나는 AP 상태일 수 있다.
저 저항 상태의 자기 접합을 통해 제1 워드 라인(130)에 연결된 제1 비트 라인(110)과 제2 비트 라인(120) 중 어느 하나는, 제1 워드 라인(130)의 전압으로 그 전압이 풀 업될 수 있다. 여기서 저 저항 상태의 자기 접합은, 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142)과 제2 자기 접합(144) 중, P 상태인 자기 접합일 수 있다.
고 저항 상태의 자기 접합을 통해 제1 워드 라인(130)에 연결된 제1 비트 라인(110)과 제2 비트 라인(120) 중 어느 하나는, 그 전압을 플로팅(floating) 상태에 가깝도록 유지할 수 있다. 여기서 고 저항 상태의 자기 접합은 셀렉터리스 메모리 셀(140)의 제1 자기 접합(142)과 제2 자기 접합(144) 중 AP 상태인 자기 접합일 수 있다. 몇몇 경우에, 고 저항 상태의 자기 접합을 통해 제1 워드 라인(130)에 연결된 제1 비트 라인(110)과 제2 비트 라인(120) 중 어느 하나는, 약 공급 전압(Vdd)의 1/4배까지 플로팅될 수 있다.
차동 판독(differential read)는 셀렉터리스 메모리 셀(140)에 대해 수행될 수 있다. 차동 센싱(sensing)을 이용하는 경우, 판독의 노이즈 마진을 향상시킬 수 있다. 또한, 판독 동작을 위한 레퍼런스 셀이 요구되지 않을 수 있다. 이는 셀렉터리스 메모리(100)에 대한 센스 증폭기 및 다른 외부 회로의 배치를 감소시킬 수 있고, 그에 따라 더욱 스케일링(scaling)이 가능하도록 할 수 있다.
제1 자기 접합(142) 및 제2 자기 접합(144)은, 높은 터널링 자기 저항(tunneling magnetoresistance (TMR))에 기초하여 고속 판독을 위해 최적화될 수 있고, 스핀 궤도 상호작용 토크에 기반한 기록으로 인해 메커니즘을 기록하는 것과 분리될 수 있다. 마지막으로, 홀드 동안, 제1 비트 라인(110), 제2 비트 라인(120) 및 제1 워드 라인(130)은 접지될 수 있다. 여기서 홀드는, 판독과 기록이 모두 아닌 경우를 의미할 수 있다.
따라서, 셀렉터리스 메모리(100)는 셀렉터리스 메모리 셀(140)을 포함하는 크로스 포인트(cross-point) 메모리일 수 있다. 셀렉터리스 메모리 셀(140)은 스핀 궤도 상호작용 토크 기록 및 VCMA 선택의 조합을 이용할 수 있다. 제1 워드 라인(130) 및/또는 제1 및 제2 비트 라인(110, 120)을 위한 주변 트랜지스터들(예를 들어, 선택 장치)가 어레이의 에지(edge)에 존재할 수 있다. 그러나, 개별 셀렉터리스 메모리 셀(140)은 더 이상 선택 장치를 필요로하지 않을 수 있다. 결과적으로, 선택 장치의 개수가 대폭 감소될 수 있다. 선택 장치가 존재하지 않기 때문에, 개별 셀렉터리스 메모리 셀(140)은 가변성이 매우 높을 수 있다(ultra-scalable). 따라서 셀렉터리스 메모리(100)는 높은 면밀도로 스케일링될 수 있다.
제1 자기 접합(142) 및 제2 자기 접합(144)에 대한 판독 및 기록에 이용되는 적당한 전압은, 셀렉터리스 메모리(100)가 로직 장치에 내장되도록 할 수 있다. 차동 판독을 이용하기 때문에, 셀렉터리스 메모리(100)는 높은 노이즈 마진을 제공할 수 있다. 기록 스니크 경로(sneak path)의 효과는, VCMA 및 스핀 궤도 상호작용 토크 기록의 이용으로 완화될 수 있으며, 단계 기능과 유사한 임계값을 제공할 수 있다. 판독 스니크는 단일 제1 워드 라인(130)으로부터 제1 비트 라인(110) 및 제2 비트 라인(120)을 동시에 판독함으로써 감소될 수 있다.
셀렉터리스 메모리(100)의 추가적인 이점은, 셀렉터리스 메모리(100)는 2차원으로 적층될 수 있다는 것이다. 도 2는 3차원 적층 가능한 셀렉터리스 메모리(100A)의 일부분을 도시한 도면이다.
도 2를 참조하면, 셀렉터리스 메모리(100A)는 제1 층 및 제2 층을 포함할 수 있다. 제1 층 및 제2 층 각각은, 도 1a, 도 1b, 및 도 1c 각각에 도시된 것과 유사한 셀렉터리스 메모리 셀(140)의 어레이를 포함할 수 있다. 셀렉터리스 메모리(100A)의 제1 층은 셀렉터리스 메모리(100)와 유사할 수 있고, 제1 워드 라인(130), 제1 비트 라인(110), 제2 비트 라인(120) 및 m*n 셀렉터리스 메모리 셀(140)을 포함할 수 있다. 셀렉터리스 메모리(100A)의 제2 층은 제2 워드 라인(160), 제3 비트 라인(150), 및 추가된 m*n개의 셀렉터리스 메모리 셀(140)을 포함할 수 있다.
셀렉터리스 메모리(100A)의 제2 층은 복수의 제3 비트 라인(150-1, 150-2,..., 150-n) 및 복수의 제2 워드 라인(160-1, 160-2,..., 160-m)을 포함할 수 있다. 복수의 제3 비트 라인(150-1, 150-2,..., 150-n)은, 제3 비트 라인(150)으로 지칭되어 설명될 수 있고, 복수의 제2 워드 라인(160-1, 160-2,..., 160-m)은 제2 워드 라인(160)으로 지칭되어 설명될 수 있다.
제3 비트 라인(150)은 제2 비트 라인(120)과 유사할 수 있다. 제2 워드 라인(160)은 제1 워드 라인(130)과 유사할 수 있다. 제1 층과 제2 층은, 제1 비트 라인(110)을 공유할 수 있다.
도면에서 두 개의 층만이 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 추가적인 층들은 셀렉터리스 메모리(100A) 상에 또는 셀렉터리스 메모리(100A)의 아래에 적층될 수도 있음은 물론이다. 따라서, 셀렉터리스 메모리(100, 100A)는 수직으로 집적될 수 있다.
셀렉터리스 메모리(100A)는 셀렉터리스 메모리(100)의 이점을 공유할 수 있다. 예를 들어, 셀렉터리스 메모리(100A)는 셀렉터리스이고, 가변성(scalable)이 높을 수 있으며, 적절한 전압을 요구하기 때문에 로직 장치 내에 내장될 수 있다. 또한, 셀렉터리스 메모리(100A)는 판독 동작에 있어서 높은 노이즈 마진을 나타낼 수 있다. 나아가, 셀렉터리스 메모리(100A)는 3차원으로 적층 가능할 수 있고, 이는 더 큰 메모리 밀도 및/또는 높은 전체 저장 용량을 가능하게 할 수 있다.
도 3a 및 도 3b 각각은 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다. 도 3a 및 도 3b 각각은, 셀렉터리스 메모리(200)의 일부분을 도시한 단면도이다. 명확성을 위해 도 3a 및 도 3b는 스케일링(scaling)되지 않았다.
셀렉터리스 메모리(200)는 셀렉터리스 메모리(도 1b의 100)와 유사할 수 있다. 따라서, 셀렉터리스 메모리(200)는 제4 비트 라인(240), 제5 비트 라인(290), 및 제3 워드 라인(250)을 포함할 수 있다. 셀렉터리스 메모리(200)의 제4 비트 라인(240)과 제5 비트 라인(290) 각각은, 제1 비트 라인(도 1b의 110) 및 제2 비트 라인(도 1b의 120) 각각과 유사할 수 있다. 셀렉터리스 메모리(200)의 제3 워드 라인(250)은, 제1 워드 라인(도 1b의 130)과 유사할 수 있다. 따라서, 제3 워드 라인(250)은, 예를 들어, 백금(Pt), β-탄탈륨(Ta) 및/또는 BiCu와 같은, 높은 스핀 궤도 상호작용 물질을 포함할 수 있다.
셀렉터리스 메모리 셀(202)은 제3 자기 접합(260) 및 제4 자기 접합(210)을 포함할 수 있다. 제3 자기 접합(260)과 제4 자기 접합(210) 각각은, 제1 자기 접합(도 1b의 142) 및 제2 자기 접합(도 1b의 144) 각각과 유사할 수 있다.
예를 들어, 제4 자기 접합(210)은 제2 자기 접합(도 1b의 144)과 유사할 수 있다. 제4 자기 접합(210)은, 제4 자기 접합(210)과 제4 비트 라인(240) 사이의 (선택적) 베이스 층(예를 들어, 시드 층)(232) 상에 성장될 수 있다. 제4 자기 접합(210)은 자유층(212), 비자성 스페이서 층(214) 및 기준층(220)을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 자기 접합(210)에는, 편광 향상 층, 시드 및/또는 캡핑 층과 같은 다른 층들이 존재할 수 있다.
제4 자기 접합(210)은 또한, 대칭 파괴 층(230) 및, 선택적 상호작용 중재층(216)을 포함할 수 있다. 상호작용 중재층(216)은 제3 워드 라인(250)과 자유층(212) 간의 상호작용을 제어하는데에 이용될 수 있다. 예를 들어, 상호작용 중재층(216)은 제3 워드 라인(250)으로 인해 자유층(212) 상의 스핀 궤도 상호작용 토크를 증가시키는데 이용되는 얇은 하프늄(Hf) 층일 수 있다.
기준층(220)은 제4 자기 접합(210)의 동작 중 실질적으로 고정되는 자기 모멘트(221) 및 높은 수직 자기 이방성(perpendicular magnetic anisotropy (PMA))을 가질 수 있다. 따라서, 기준층(220)은, 비평면(out-of-plane) 자기 소거(demagnetization) 에너지보다 큰, 수직 자기 이방성 에너지를 가질 수 있다. 기준층(220)의 자기 모멘트(221)는 평면에 대해 수직인 상태로 안정할 수 있다.
도면에서 기준층(220)은 단일 층으로 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 기준층(220)은 다중 층일 수도 있다. 예를 들어, 기준층(220)은, 하나 이상의 비자성층이 끼워넣어진 다수의 강자성층들을 포함하는 합성 반 강자성체(synthetic antiferromagnet (SAF))일 수 있다. 몇몇 실시예에서, 기준층(220)은, Ru 층에 의해 분리된 두 개의 (CoFe)(1-x)Bx 층(단, 0 < x < 1)을 포함할 수 있다. 이러한 강자성층은 적어도 4 nm 이상 10nm 이하의 두께를 가질 수 있다.
다른 실시예에서, 기준층(220)은 일부가 다층이거나 및/또는 다른 방식으로 결합된 층(들)을 포함할 수 있다.
비자성 스페이서 층(214)은 터널링 장벽 층일 수 있다. 예를 들어, 비자성 스페이서 층(214)은 (100) 방위를 갖는 결정질 MgO 터널링 장벽일 수 있다. 이러한 비자성 스페이서 층(214)은 제4 자기 접합(210)의 터널링 자기 저항(tunneling magnetoresistance (TMR))을 향상시킬 뿐만 아니라, 자유층(212)의 수직 자기 이방성을 증가시킬 수 있다. 결정질 MgO 터널링 장벽 층인 비자성 스페이서 층(214)은 적어도 1nm 이상 2nm 이하의 두께를 가질 수 있다. 결정질 MgO 터널링 장벽 층인 비자성 스페이서 층(214)은 VCMA를 향상시키기 위해, 더 두꺼운 것이 바람직할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 결정질 MgO 터널링 장벽 층인 비자성 스페이서 층(214)은, 다른 두께를 가질 수도 있음은 물론이다.
전술한 차동 판독은, 두꺼운 결정질 MgO 터널링 장벽 층인 비자성 스페이서 층(214)으로 인해, 약한 판독 신호를 완화시킬 수 있다. 다른 실시예에서, 비자성 스페이서 층(214)은, 이에 제한되지는 않지만, 전도성 층을 포함하는 다른 구조를 가질 수도 있다.
자유층(212)은 높은 수직 자기 이방성을 가질 수 있다. 따라서, 자유층(212)은, 비평면(out-of-plane) 자기 소거 에너지보다 큰, 수직 자기 이방성 에너지를 가질 수 있다. 자유층(212)의 자기 모멘트(213)는 평면에 수직인 상태로 안정할 수 있다. 자유층(212)은 높은 수직 자기 이방성 물질을 포함할 수 있다. 자유층(212)은 또한, 예를 들어, 수직 자기 이방성을 증가시키고 제4 자기 접합(210)을 보다 가변성(scalable)있게 하기 위해, 20 원자% 이하의 알루미늄과 같은 물질로 도핑될 수 있다.
자유층(212)의 자기 모멘트(213)는, 자유층(212)이 데이터를 저장하는데 이용될 수 있도록, 스위칭될 수 있다. 따라서, 도 3a에서, 자유층(212)의 자기 모멘트(213)는, 기준층(220)의 자기 모멘트(221)와 역평행할 수 있다. 다시 말해서, 도 3a에서 자유층(212)의 자기 모멘트(213)는, AP 상태일 수 있다.
도 3b에서, 자유층(212)의 자기 모멘트(213)는 기준층(220)의 자기 모멘트(221)와 평행할 수 있다. 다시 말해서, 도 3b에서 자유층(212)의 자기 모멘트(213)는 P 상태일 수 있다.
도 3b에서, 자유층(212)은 단일층으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 자유층(212)은 다중 층일 수도 있다. 예를 들어, 자유층(212)은 합성 반 강자성체일 수 있다. 다른 실시예에서, 자유층(212)은 (CoFe)1- yB 층 및/또는 (CoFe)1- yAly 층 (여기서 0 ≤ y < 1)을 포함할 수 있다. 기타 추가적인 합금 및/또는 다중 층이 다른 실시예들에서 이용될 수 있음은 물론이다.
자유층(212)은 또한 VCMA를 가질 수 있다. 그 결과, 자유층(212)과 비자성 스페이서 층(214) 사이의 계면 자기 이방성은, 인가된 전압에 의해 변조될 수 있다. 결과적으로, 제3 워드 라인(250) 및 제4 비트 라인(240)의 전압들이 셀렉터리스 메모리 셀(202)을 프로그래밍하도록 설정될 때, 자유층(212)이 더 스위칭될 가능성이 있다. 이와 유사하게, 자유층(212)은, 제3 워드 라인(250) 및 제4 비트 라인(240)의 전압들이 셀렉터리스 메모리 셀(202)을 판독하도록 설정될 때, 스위칭될 가능성은 적다. 결과적으로, 자유층(212)은 홀드 또는 판독 동작 동안 보다, 프로그래밍 동안 스위칭될 가능성이 더 클 수 있다.
제4 자기 접합(210)은 대칭 파괴 층(230)을 포함할 수 있다. 다른 효과가 없는 경우, 대칭 파괴 층(230)은 예를 들어, 제3 워드 라인(250)으로부터 스핀 궤도 상호작용 토크가 스핀 홀 효과에 기인하고, 스핀 궤도 상호작용 토크가 자유층(212)을 프로그래밍하고자 하는 경우에 존재할 수 있다. 대칭 파괴 층(230)은 자유층(212)의 평면에 대해 수직인 대칭성을 파괴하기 위해 이용될 수 있다. 따라서, 대칭 파괴 층(230)은, 화살표(231)로 표시한 바와 같은 평면 내 교환 바이어스를 구동시켜, 자유층(212)의 자기 모멘트(213)에 대해 교란(perturbation)을 제공할 수 있다. 이는 자유층(212)을 프로그래밍하기 위해, 평면 내의 스핀 홀 토크를 가능하게 할 수 있다.
몇몇 실시예에서, 대칭 파괴 층(230)은 반 강자성(antiferromagnetic (AFM)) 층일 수 있다. 반 강자성층의 두께는 적어도 3nm이고, 5nm보다 작을 수 있고, 반 강자성층은 예를 들어, IrMn을 포함할 수 있다. 반 강자성층인 대칭 파괴 층(230)은, 대칭 파괴 층(230)이 순 자기 모멘트를 갖지 않을지라도, 평면 내로 교란을 제공할 수 있다.
다른 실시예에서, 대칭 파괴 층(230)은 평면 내에서 자기 모멘트를 갖는 경 자성층, 강자성층이 평면 내에서 모멘트를 갖는 반 강자성층에 결합된 강자성 층 교환을 포함하는 이중층일 수 있다. 이러한 층들은, 자유층(212)의 자기 모멘트(213)를 교란시키는 작은 유효 필드(예를 들어, 5 milliTesla 이하)를 제공할 수 있다. 다른 단일 층 또는 다중 층이 대칭 파괴 층(230)에 이용될 수 있음은 물론이다.
제3 자기 접합(260)은 제4 자기 접합(210)과 유사할 수 있다. 제3 자기 접합(260)은 따라서, (선택적인) 상호작용 중재 층(266), 자기 모멘트(263)를 갖는 자유층(262), 비자성 스페이서 층(264), 자기 모멘트(271)를 갖는 기준층(270) 및 대칭 파괴 층(280)을 포함할 수 있다.
여기서, 제3 자기 접합(260)의 선택적 상호작용 중재 층(266)은 제4 자기 접합(210)의 선택적 상호작용 중재층(216)과 유사할 수 있다. 제3 자기 접합(260)의 자유층(262)은, 제4 자기 접합(210)의 자기 모멘트(213)를 갖는 자유층(212)과 유사할 수 있다. 제3 자기 접합(260)의 비자성 스페이서 층(264)은 제4 자기 접합(210)의 비자성 스페이서 층(214)과 유사할 수 있다. 제3 자기 접합(260)의 기준층(270)은, 제4 자기 접합(210)의 자기 모멘트(221)를 갖는 기준층(220)과 유사할 수 있다. 제3 자기 접합(260)의 대칭 파괴 층(230)은, 제4 자기 접합(210)의 대칭 파괴 층(230)과 유사할 수 있다.
자유층(262)은 높은 수직 자기 이방성과 VCMA를 갖는 스핀 궤도 상호작용 토크를 통해 프로그래밍될 수 있다. 기준층(270)은 또한 높은 수직 자기 이방성을 가질 수 있다. 층들이 적층된 순서는, 자유층(262)이 제3 워드 라인(250)에 가장 근접하도록 반대가 될 수도 있다.
캡핑 층(282)은 제3 자기 접합(260)과 제5 비트 라인(290) 사이에 배치될 수 있다. 캡핑 층(282)은 예를 들어, 탄탈륨(Ta)과 같은 물질을 포함할 수 있다.
제3 자기 접합(260)의 기준층(270)의 자기 모멘트(271)와 제4 자기 접합(210)의 기준층(220)의 자기 모멘트(221)는 서로 평행할 수 있다.
제3 자기 접합(260)의 자유층(262) 및 제4 자기 접합(210)의 자유층(212)은, 제3 워드 라인(250)을 통해 구동되는 동일한 기록 전류에 의해 기록될 수 있다. 또한, 제3 자기 접합(260)의 자유층(262) 및 제4 자기 접합(210)의 자유층(212)은, 제3 워드 라인(250)을 중심으로 서로 반대측에 배치될 수 있다. 결론적으로, 스핀 홀 효과에 의한 스핀 궤도 상호작용 토크는, 제3 자기 접합(260)의 자유층(262) 및 제4 자기 접합(210)의 자유층(212)이 역평행 자기 모멘트들을 갖도록, 제3 자기 접합(260)의 자유층(262) 및 제4 자기 접합(210)의 자유층(212)을 프로그래밍할 수 있다. 예를 들어, 제3 자기 접합(260)이 P 상태일 때 제4 자기 접합(210)은 AP 상태일 수 있고, 그 반대도 마찬가지일 수 있다.
제1 자기 접합(도 1b의 142) 및 제2 자기 접합(도 1b의 144)과 마찬가지로, 제3 자기 접합(260) 및 제4 자기 접합(210)은 상보적인 상태로 기록될 수 있다. 이러한 구성들은 도 3a 및 도 3b에 도시되어 있다.
도 3a에서, 제3 자기 접합(260)은 저 저항 상태(예를 들어, P 상태)일 수 있고, 제4 자기 접합(210)은 고 저항 상태(예를 들어, AP 상태)일 수 있다. 도 3b에서는, 제3 자기 접합(260)은 고 저항 상태(예를 들어, AP 상태)일 수 있고, 제4 자기 접합(210)은 저 저항 상태(예를 들어, P 상태)일 수 있다.
셀렉터리스 메모리 셀(202)을 이용하는 셀렉터리스 메모리(200)는 셀렉터리스 메모리(100, 100A)의 이점을 공유할 수 있다. 예를 들어, 셀렉터리스 메모리(200)는, 메모리 셀을 선택하기 위해 제4 자기 접합(210) 및 제3 자기 접합(260)의 VCMA를 이용하는 셀렉터리스일 수 있다. 셀렉터리스 메모리 셀(202)은 따라서, 매우 가변성이 높을 수 있다.
제4 자기 접합(210) 및 제3 자기 접합(260)은 또한, 제3 워드 라인(250)에 의해 생성되는 스핀 궤도 상호작용 토크를 이용하여 프로그래밍 가능하다. 셀렉터리스 메모리(200)는 제4 자기 접합(210) 및 제3 자기 접합(260)을 프로그래밍하기 위해 적절한 전압이 요구되기 때문에, 로직 장치에 내장될 수 있다. 셀렉터리스 메모리(200)는 차동 판독의 이용으로 인해 높은 노이즈 마진을 나타낼 수 있다. 셀렉터리스 메모리(200)는 또한 3차원으로 적층 가능할 수 있다. 도시된 것과 유사한 다중 층이지만, 공유 비트 라인들은 셀렉터리스 메모리(100A)와 유사한 방식으로 포함될 수 있다. 이는 높은 메모리 밀도 및/또는 높은 전체 저장 용량을 가능하게 할 수 있다.
셀렉터리스 메모리(200)는 또한, 층들의 높은 수직 자기 이방성으로 인해, 평면 내의 높은 메모리 밀도를 가질 수 있다. 제4 자기 접합(210) 및 제3 자기 접합(260)은 평면에 수직하게 배향된 모멘트를 가질 수 있고, 층들의 높은 수직 자기 이방성으로 인해 안정화되어 있을 수 있다. 결과적으로, 길이(l) 및 폭은 종래의 평면 내 자기 접합에 비해 감소될 수 있다. 여기서 폭은, 페이지의 평면에 수직인 방향으로 측정된 값일 수 있다.
몇몇 실시예에서, 제4 자기 접합(210) 및 제3 자기 접합(260)은 길이와 폭이 동일한 원형 풋프린트(footprint)를 가질 수 있다. 제4 자기 접합(210) 및 제3 자기 접합(260)의 직경/길이는 40nm보다 작을 수 있다. 몇몇 실시예에서, 길이 및/또는 직경은 30nm를 초과하지 않을 수 있다. 수직 적층 및 높은 가변성(scalability)을 통해 증가된 메모리 밀도를 제공하는 것 외에, 셀렉터리스 메모리(200)는 증가된 면밀도를 가질 수 있다.
도 4는 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다. 도 4는 셀렉터리스 메모리(200A)의 일부분을 도시한 도면이다. 셀렉터리스 메모리(200A)는 셀렉터리스 메모리(도 3a 및 도 3b의 200)와 유사할 수 있다. 따라서, 셀렉터리스 메모리(200A)와 셀렉터리스 메모리(도 3a 및 도 3b의 200)에서 서로 유사한 구성요소들은, 유사한 도면 부호를 가질 수 있다.
셀렉터리스 메모리(200A)는 제3 워드 라인(250), 제4 비트 라인(240), 제5 비트 라인(290) 및 셀렉터리스 메모리 셀(202A)을 포함할 수 있다. 셀렉터리스 메모리(200A)의 제3 워드 라인(250)은, 셀렉터리스 메모리(200)의 제3 워드 라인(250)과 유사할 수 있다. 셀렉터리스 메모리(200A)의 제4 비트 라인(240) 및 제5 비트 라인(290) 각각은, 셀렉터리스 메모리(200)의 제4 비트 라인(240) 및 제5 비트 라인(290)과 각각 유사할 수 있다. 셀렉터리스 메모리(200A)의 셀렉터리스 메모리 셀(202A)은, 셀렉터리스 메모리(200)의 셀렉터리스 메모리 셀(202)과 유사할 수 있다.
제5 자기 접합(210A) 및 제6 자기 접합(260A) 각각은, 제4 자기 접합(210) 및 제3 자기 접합(260) 각각과 유사할 수 있다. 그러나, 기준층(220A, 270A)은, 명시적으로 합성 반 강자성체일 수 있다. 따라서 기준층(220A)은 비자성층(224)에 의해 분리된 강자성층(222, 226)을 포함할 수 있다.
비자성층(224)은 Ru 층일 수 있다. Ru 층인 비자성층(224)의 두께는, 강자성층(222, 226)들이 RKKY(Ruderman-Kittel-Kasuya-Yosida) 커플링을 통해 반 강자성적으로 결합되도록 선택될 수 있다. 결과적으로, 강자성층(222)의 자기 모멘트(223) 및 강자성층(226)의 자기 모멘트(225)는 서로 역평행할 수 있다. 유사하게, 기준층(270A)은 비자성층(274)에 의해 분리된 강자성층(272, 276)을 포함할 수 있다. 결과적으로, 강자성층(272)의 자기 모멘트(273)와 강자성층(276)의 자기 모멘트(275)는 서로 역평행할 수 있다. 자유층(212)에 가까운 강자성층(226)의 자기 모멘트(225)와, 자유층(262)에 가까운 강자성층(272)의 자기 모멘트(273)는 서로 평행할 수 있다.
셀렉터리스 메모리(200A)는 셀렉터리스 메모리(100, 100A, 200)들과 유사한 방식으로 기능할 수 있다. 따라서, 셀렉터리스 메모리(200A)는 셀렉터리스 메모리(100, 100A, 200)들의 이점을 공유할 수 있다. 예를 들어, 셀렉터리스 메모리(200A)는, 메모리 셀을 선택하기 위해 제5 자기 접합(210A) 및 제6 자기 접합(210A)의 VCMA를 이용하기 때문에, 셀렉터리스이고 가변성이 높을 수 있다.
제5 자기 접합(210A) 및 제6 자기 접합(210A)은 또한, 제3 워드 라인(250)에 의해 생성된 스핀 궤도 상호작용 토크를 이용하여 프로그래밍될 수 있다. 셀렉터리스 메모리(200A)는 제5 자기 접합(210A) 및 제6 자기 접합(210A)을 프로그래밍하기 위해 적절한 전압을 요구하기 때문에, 로직 장치 내에 내장될 수 있다. 셀렉터리스 메모리(200A)는 3차원으로 적층 가능하고, 차동 판독을 이용하기 때문에 높은 노이즈 마진을 나타낼 수 있다. 이는 더 큰 메모리 밀도 및/또는 높은 전체 저장 용량을 가능하게 할 수 있다.
셀렉터리스 메모리(200A)는 높은 수직 자기 이방성을 갖는 제5 자기 접합(210A) 및 제6 자기 접합(210A)으로 인해, 평면 내의 밀도가 높을 수 있다. 수직 적층을 통해 증가된 메모리 밀도를 제공하는 것 외에, 셀렉터리스 메모리(200A)는 증가된 면밀도를 가질 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 셀렉터리스 메모리를 설명하기 위한 도면이다. 도 5는 셀렉터리스 메모리(200B)의 일부분을 도시한 도면이다. 셀렉터리스 메모리(200B)는 셀렉터리스 메모리(200, 200A)와 유사할 수 있다. 따라서, 셀렉터리스 메모리(200B)와 셀렉터리스 메모리(200, 200A)의 유사한 구성요소들은, 유사한 도면 부호를 가질 수 있다.
셀렉터리스 메모리(200B)는 제3 워드 라인(250), 제4 비트 라인(240), 제5 비트 라인(290) 및 셀렉터리스 메모리 셀(202B)을 포함할 수 있다. 셀렉터리스 메모리(200B)의 제3 워드 라인(250)은, 셀렉터리스 메모리(200)의 제3 워드 라인(250)과 유사할 수 있다. 셀렉터리스 메모리(200B)의 제4 비트 라인(240) 및 제5 비트 라인(290) 각각은, 셀렉터리스 메모리(200)의 제4 비트 라인(240) 및 제5 비트 라인(290)과 각각 유사할 수 있다. 셀렉터리스 메모리(200B)의 셀렉터리스 메모리 셀(202B)은, 셀렉터리스 메모리(200)의 셀렉터리스 메모리 셀(202, 202A)과 유사할 수 있다.
제7 자기 접합(210B)은, 제4 자기 접합(210) 및 제5 자기 접합(210A)과 유사할 수 있고, 제8 자기 접합(260B)은 제3 자기 접합(260) 및 제6 자기 접합(260A)과 유사할 수 있다. 기준층(220B, 270B)은 명시적으로 합성 반 강자성체일 수 있다.
또한, 대칭 파괴 층(230, 280)의 위치는 이동될 수 있다. 대칭 파괴 층(230)은 자유층(212)과 비자성 스페이서 층(214) 사이에 배치될 수 있다. 이러한 위치는, 대칭 파괴 층(230, 280)이 자유층(212, 262) 각각의 자기 대칭에 보다 쉽게 영향을 줄 수 있게 할 수 있다. 그러나, 터널링 자기 저항은 저하될 수 있다.
셀렉터리스 메모리(200B)는 셀렉터리스 메모리(100, 100A, 200, 200A)와 유사한 방식으로 기능할 수 있다. 따라서, 셀렉터리스 메모리(200B)는 셀렉터리스 메모리(100, 100A, 200, 200A)들의 이점을 공유할 수 있다. 예를 들어, 셀렉터리스 메모리(200B)는, 메모리 셀을 선택하기 위해 제7 자기 접합(210B) 및 제8 자기 접합(210B)의 VCMA를 이용하기 때문에, 셀렉터리스이고 가변성이 높을 수 있다.
제7 자기 접합(210B) 및 제8 자기 접합(210B)은 또한, 제3 워드 라인(250)에 의해 생성된 스핀 궤도 상호작용 토크를 이용하여 프로그래밍될 수 있다. 셀렉터리스 메모리(200B)는 제7 자기 접합(210B) 및 제8 자기 접합(210B)을 프로그래밍하기 위해 적절한 전압을 요구하기 때문에, 로직 장치 내에 내장될 수 있다. 셀렉터리스 메모리(200B)는 차동 판독을 이용하기 때문에 높은 노이즈 마진을 나타낼 수 있다. 차동 판독은 터널링 자기 저항(판독 신호)의 예상된 감소로 인해 이 실시예에서 바람직할 수 있다. 셀렉터리스 메모리(200B)는 3차원으로 적층이 가능할 수 있다. 이는 더 큰 메모리 밀도 및/또는 높은 전체 저장 용량을 허용할 수 있다.
셀렉터리스 메모리(200B)는 높은 수직 자기 이방성을 갖는 제7 자기 접합(210B) 및 제8 자기 접합(210B)으로 인해, 평면 내의 밀도가 높을 수 있다. 수직 적층을 통해 증가된 메모리 밀도를 제공하는 것 외에, 셀렉터리스 메모리(200B)는 증가된 면밀도를 가질 수 있다.
다양한 특징들이 셀렉터리스 메모리(100, 100A, 200, 200A, 200B)에 관해 설명되었다. 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자는, 이러한 특징들이 도시되지 않은 방식으로 결합될 수 있고, 본 명세서에 기술된 장치 및 방법들과 모순되지 않는다는 것을 알 수 있을 것이다. 따라서, 본 명세서에 개시된 방법, 시스템 및 장치에 따른 셀렉터리스 메모리 및/또는 그의 구성요소는 명시적으로 도시될 필요가 없을 수 있다.
도 6은 셀렉터리스 메모리(100, 100A, 200, 200A, 및/또는 200B)와 같은 3차원 셀렉터리스 적층 가능한 메모리를 제공할 수 있는 방법(300)을 설명하기 위한 순서도이다. 단순화를 위해, 몇몇 단계들은 생략되거나, 다른 순서로 수행되거나 및/또는 결합될 수 있다. 또한, 방법(300)은 메모리를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 방법(300)은 또한 셀렉터리스 메모리(100)와 관련하여 설명될 수 있다. 그러나, 예를 들어, 셀렉터리스 메모리(100A, 200, 200A, 및/또는 200B)와 같은 다른 셀렉터리스 메모리가 제조될 수도 있다.
단계(302)에서, 제2 비트 라인(120)이 제공될 수 있다. 몇몇 실시예에서, 다마신 공정(damascene process)은 절연층에 전도성 라인을 형성하는데에 이용될 수 있다. 또는, 제2 비트 라인(120)을 위한 높은 전도성 층들이 전면적으로 증착(blanket deposited)되고, 포토 리소그래피 공정을 이용하여 제2 비트 라인(120)으로 패터닝될 수도 있다. 제2 비트 라인(120)을 덮는 유전층이 증착되고, 제2 비트 라인(120)이 노출되도록 평탄화될 수 있다. 제2 자기 접합(144)을 위한 컨택 또한 형성될 수 있다.
단계(340)에서, 셀렉터리스 메모리 셀(140)의 일부가 형성될 수 있다. 다시 말해서, 제2 자기 접합(144)이 제조될 수 있다. 자기 접합을 위한 층들을 포함하는 자기 접합 스택은 비트 라인 상에 증착될 수 있다. 예를 들어, 베이스(시드) 층(232), 대칭 파괴 층(230), 기준층(220), 비자성 스페이서 층(214), 자유층(212) 및 상호작용 중재층(216)은 웨이퍼의 표면을 가로질러 증착될 수 있다.
마스크 공정은 자기 접합 스택의 일부를 식각하는데에 이용될 수 있다. 마스크는 제2 비트 라인(120)에 전기적으로 연결되고, 제2 자기 접합(144)을 형성할, 자기 접합 스택의 일부분을 덮을 수 있다. 자기 접합 스택의 노출된 부분은 제거될 수 있다.
유전체층은 제2 자기 접합(144) 상에 증착될 수 있다. 유전체 층은, 다른 메모리 셀에 대한 제2 자기 접합(144) 사이의 영역을 유전체 층의 나머지 부분이 채우도록, 평탄화될 수 있다.
제2 자기 접합(144)에 대한 상부 컨택 또한 형성될 수 있다. 따라서, 스핀 궤도 상호작용 토크를 통해 프로그래밍이 가능하고, VCMA를 이용하여 선택될 수 있는 제2 자기 접합(144)이 제공될 수 있다.
단계(306)에서, 제1 워드 라인(130)이 제공될 수 있다. 제1 워드 라인(130)을 위해, 높은 스핀 궤도 상호작용 토크를 갖는 물질이 증착될 수 있다. 예를 들어, 백금(Pt), β-탄탈륨(Ta) 및/또는 BiCu와 같은 물질들은 전면적으로 증착(blanket deposited)될 수 있다.
제1 워드 라인(130)을 형성하기 위해, 높은 스핀 궤도 상호작용 토크 물질의 일부분을 덮는 마스크가 제공될 수 있다. 층들의 노출된 부분은 제거되어, 제2 비트 라인(120)에 수직한 제1 워드 라인(130)이 형성될 수 있다. 제2 자기 접합(144)은 제1 워드 라인(130)과 제2 비트 라인(120)이 교차하는 영역에 존재할 수 있다.
절연층은 제1 워드 라인(130)상에 증착되고, 평탄화되어 제1 워드 라인(130)을 노출시킬 수 있다. 제1 자기 접합(142)을 위한 컨택 또한, 제1 워드 라인(130) 상에 형성될 수 있다.
단계(308)에서, 셀렉터리스 메모리 셀(140)의 남은 부분이 형성될 수 있다. 다시 말해서, 제1 자기 접합(142)이 형성될 수 있다. 제1 자기 접합(142)의 형성에 이용되는 공정은 제2 자기 접합(144)에 대해 수행된 공정들과 유사할 수 있다. 제1 자기 접합(142)을 위한 층들을 포함하는 자기 접합 스택은 비트 라인 상에 증착될 수 있다. 예를 들어, 상호작용 중재 층(266), 자유층(262), 비자성 스페이서 층(264), 기준층(270), 대칭 파괴 층(280) 및 캡핑 층(282)은 웨이퍼의 표면을 가로질러 증착될 수 있다.
마스크 공정은 자기 접합 스택의 일부를 식각하는데에 이용될 수 있다. 하드 마스크는 제1 워드 라인(130)에 전기적으로 연결되고 제1 자기 접합(142)을 형성할, 자기 접합 스택의 일부분을 덮을 수 있다. 자기 접합 스택의 노출된 부분은 제거될 수 있다.
유전체층은 제1 자기 접합(142) 상에 증착될 수 있다. 유전체 층은, 다른 메모리 셀에 대한 제1 자기 접합(142) 사이의 영역을 유전체 층의 나머지 부분이 채우도록, 평탄화될 수 있다.
제1 자기 접합(142)에 대한 상부 컨택 또한 형성될 수 있다. 따라서, 스핀 궤도 상호작용 토크를 통해 프로그래밍이 가능하고, VCMA를 이용하여 선택될 수 있는 제1 자기 접합(142)이 제공될 수 있다.
단계(310)에서, 제1 비트 라인(110)이 제조될 수 있다. 제1 비트 라인(110)을 위한 높은 전도도 층은 전면적으로 증착되고, 마스크 공정을 이용하여 제1 비트 라인(110)으로 패터닝될 수 있다. 제1 비트 라인(110)은 제2 비트 라인(120)에 실질적으로 평행할 수 있다. 또한, 제1 비트 라인(110)은 제2 비트 라인(120)이 제1 워드 라인(130)과 교차하는 영역에, 제1 자기 접합(142)이 위치하도록 배치될 수 있다.
비트 라인을 덮는 유전체 층이 증착되고 평탄화될 수 있다. 셀렉터리스 메모리(100)의 제조가 완료될 수 있다.
단계(302) 내지 단계(310)를 이용하여, 셀렉터리스 메모리(100)가 형성될 수 있다. 그러나, 셀렉터리스 메모리(100)는 3차원으로 적층 가능한 메모리일 수 있다. 셀렉터리스 메모리(100)와 유사한 추가적인 층들이 형성될 수 있다. 따라서, 단계(304) 내지 단계(310)는 단계(312)를 통해 반복될 수 있다.
제1 및 제2 자기 접합(142, 144) 각각의 자유층이 대응되는 제1 및 제2 워드 라인(130 또는 160)에 더 근접하고, 인접한 층들이 제1 및 제2 비트 라인(110 또는 120)을 공유하도록 단계들이 반복될 수 있다. 예를 들어, 제1 및 제2 자기 접합(142, 144), 제2 워드 라인(160) 및 추가적인 제3 비트 라인(150)이 형성될 수 있다.
따라서, 방법(300)을 이용하여, 셀렉터리스 메모리(100, 100A, 200, 200A, 200B) 및/또는 스핀 궤도 상호작용 토크를 통해 프로그래밍되고 VCMA를 이용하여 선택될 수 있는 높은 수직 자기 이방성 셀을 갖는 유사한 셀렉터리스 메모리가 형성될 수 있다. 결과적으로, 하나 이상의 셀렉터리스 메모리(100, 100A, 200, 200A, 200B)의 장점이 달성될 수 있다.
도 7은 셀렉터리스 메모리(100, 100A, 200, 200A, 및/또는 200B)와 같은 3차원 메모리의 셀을 위한 자기 접합을 제공할 수 있는 방법(320)을 설명하기 위한 순서도이다. 단순화를 위해, 몇몇 단계들은 생략되거나, 다른 순서로 수행되거나 및/또는 결합될 수 있다. 또한, 방법(320)은 메모리를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 방법(320)은 또한, 셀렉터리스 메모리(200) 및 제3 자기 접합(260)과 관련하여 설명될 수 있다. 그러나, 예를 들어, 셀렉터리스 메모리(100A, 200, 200A, 및/또는 200B)와 같은 다른 셀렉터리스 메모리를 위한 자기 접합(210, 210A, 260A, 210B 및/또는 260B)이 형성될 수도 있다.
단계(322)에서, 상호작용 중재 층(266)이 제공될 수 있다. 단계(322)는, 예를 들어, 하프늄(Hf)의 더스팅(dusting)을 제공할 수 있다. 몇몇 실시예에서, 단계(322)는 생략될 수도 있다.
단계(324)에서 자유층(262)이 제공될 수 있다. 단계(324)는 원하는 VCMA를 나타내고, 스핀 궤도 상호작용 토크를 이용하여 프로그래밍이 가능한 층에 대한 물질을 증착하는 단계를 포함할 수 있다. 단계(324)에서 제공되는 자유층(262)은 또한, 전술한 바와 같이 높은 수직 자기 이방성을 갖는 것이 바람직할 수 있다.
단계(326)에서 비자성 스페이서 층(264)이 제공될 수 있다. 단계(326)는 MgO 층을 증착하고, 층을 어닐링하여, 원하는 배향을 갖는 결정질 MgO 층을 제공하는 단계를 포함할 수 있다.
단계(328)에서, 기준층(270)이 제공될 수 있다. 단계(328)는 기준층(270A, 270B)과 같은 합성 반 강자성체를 제공하는 단계를 포함할 수 있다. 또한 단계(328)에서 제공되는 기준층(270)은 높은 수직 자기 이방성을 가질 수 있다.
단계(330)에서, 대칭 파괴 층(280)이 또한 제공될 수 있다. 자기 접합(260, 260A)의 경우, 단계(330)는, 단계(328) 후에 수행될 수 있다. 자기 접합(260B)의 경우, 단계(330)는 단계(324) 후, 단계(326) 전에 수행될 수 있다.
비록 다양한 층들을 제공하는 것으로 설명되었으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 갖는 자는 단계(322 내지 330)가 스택의 모든 층드ㄹ을 증착한 다음, 포토 리소그래피를 통해 개별적인 자기 접합을 정의한다는 것을 인식할 수 있을 것이다.
전술한 순서로, 방법(320)은 제1 또는 제3 워드 라인(130,250) 상에 배치되는 자기 접합(142, 260, 260A, 260B)을 제공할 수 있다. 자기 접합(144, 210, 210A, 210B)에 대해, 순서는 상이할 수 있다.
자기 접합(210, 210A)에 대해, 단계들의 순서는 역전될 수 있다. 예를 들어, 단계(330), 단계(328), 단계(326), 단계(324), 및 단계(322)가 순차적으로 수행될 수 있다.
자기 접합(210B)에 대해, 단계들의 순서는 단계(324)와 단계(322) 사이에서 단계(330)가 수행될 수 있는 것을 제외하고, 단계들의 순서는 역전될 수 있다. 예를 들어, 단계(328), 단계(326), 단계(324), 단계(330) 및 단계(322)가 순차적으로 수행될 수 있다.
따라서, 방법(320)을 이용하여, 셀렉터리스 메모리(100, 100A, 200, 200A, 200B) 및/또는 스핀 궤도 상호작용 토크를 통해 프로그래밍되고, VCMA를 이용하여 선택될 수 있는 셀을 갖는 셀렉터리스 메모리(100, 100A, 200, 200A, 200B)과 유사한 셀렉터리스 메모리에 대한, 자기 접합(142, 144, 210, 260, 210A, 260A, 및/또는 260B)이 형성될 수 있다. 결과적으로, 하나 이상의 셀렉터리스 메모리(100, 100A, 200, 200A, 및/또는 200B)의 이점은 달성될 수 있다.
3차원으로 적층 가능한 셀렉터리스 메모리를 제공하기 위한 방법 및 시스템이 기재되었다. 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
130: 제1 워드 라인 110: 제1 비트 라인
120: 제2 비트 라인 142: 제1 자기 접합
144: 제2 자기 접합

Claims (20)

  1. 워드 라인을 포함하는 복수의 워드 라인;
    제1 비트 라인을 포함하는 복수의 제1 비트 라인;
    제2 비트 라인을 포함하는 복수의 제2 비트 라인; 및
    셀렉터리스 메모리 셀을 포함하는 복수의 셀렉터리스(selectorless) 메모리 셀을 포함하고,
    상기 셀렉터리스 메모리 셀은, 상기 워드 라인, 상기 제1 비트 라인, 및 상기 제2 비트 라인과 연결되고,
    상기 셀렉터리스 메모리 셀은, 제1 자기 접합 및 제2 자기 접합을 포함하는 복수의 자기 접합(magnetic junction)을 포함하고,
    상기 워드 라인은, 상기 제1 자기 접합과 상기 제2 자기 접합 사이에 연결되고,
    상기 제1 자기 접합 및 상기 제2 자기 접합은 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 프로그래밍되고,
    상기 제1 비트 라인은 상기 제1 자기 접합과 연결되고,
    상기 제2 비트 라인은 상기 제2 자기 접합과 연결되고,
    상기 셀렉터리스 메모리 셀은, 상기 워드 라인의 전압, 상기 제1 비트 라인의 전압 및 상기 제2 비트 라인의 전압에 기초하여 기록 동작을 위해 선택되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 복수의 자기 접합 각각은,
    기준층;
    비자성 스페이서 층;
    스핀 궤도 상호작용 토크를 이용하여 프로그래밍이 가능한 자유층; 및
    대칭 파괴 층을 더 포함하고,
    상기 비자성 스페이서 층은, 상기 자유층과 상기 기준층 사이에 배치되고,
    상기 워드 라인은 스핀 궤도 상호작용 물질을 포함하고,
    상기 워드 라인은 상기 제1 자기 접합의 자유층 및 상기 제2 자기 접합의 자유층과 연결되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 복수의 셀렉터리스 메모리 셀 각각은 차동 판독(differential read)이 가능한 반도체 장치.
  4. 제 2항에 있어서,
    상기 워드 라인의 단면의 높이는 5nm(nanometers)를 초과하지 않는 반도체 장치.
  5. 제 2항에 있어서,
    상기 기준층은, 상기 기준층의 비평면(out-of-plane) 자기 소거(demagnetization) 에너지보다 큰 수직 자기 이방성(perpendicular magnetic anisotropy)을 갖고,
    상기 자유층은, 상기 자유층의 비평면 자기 소거 에너지보다 큰 수직 자기 이방성을 갖는 반도체 장치.
  6. 제 2항에 있어서,
    상기 기준층은 합성 반강자성체(synthetic antiferromagnet)이고,
    상기 비자성 스페이서 층은 터널링 장벽(tunneling barrier) 층인 반도체 장치.
  7. 제 2항에 있어서,
    상기 셀렉터리스 메모리 셀은,
    상기 자유층과 상기 워드 라인 사이의 상호작용 중재 층을 더 포함하는 반도체 장치.
  8. 제 2항에 있어서,
    상기 워드 라인은 상기 제1 자기 접합의 자유층 및 상기 제2 자기 접합의 자유층과 인접하는 반도체 장치.
  9. 제 2항에 있어서,
    상기 대칭 파괴 층은,
    반 강자성층, 경 자성층, 및 상기 반 강자성층과 자기적으로 연결되는 자기층 및 상기 반 강자성층을 포함하는 이중층 중 적어도 하나를 포함하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 대칭 파괴 층은 제1 위치 및 제2 위치 중 어느 하나에 위치하고,
    상기 제1 위치는, 상기 기준층이 상기 비자성 스페이서 층과 상기 대칭 파괴 층 사이에 배치되도록 상기 기준층에 인접한 위치이고,
    상기 제2 위치는 상기 자유층과 상기 비자성 스페이서 층 사이의 위치인 반도체 장치.
  11. 제 1항에 있어서,
    상기 복수의 제1 비트 라인은, 상기 복수의 제2 비트 라인에 실질적으로 평행하고,
    상기 복수의 워드 라인은, 상기 복수의 제1 비트 라인에 실질적으로 수직인 반도체 장치.
  12. 제 1항에 있어서,
    상기 반도체 장치는 복수의 층(level)을 포함하는 3차원으로 적층 가능한 메모리 장치이고,
    상기 복수의 층 각각은 상기 복수의 워드 라인, 상기 복수의 제1 비트 라인, 상기 복수의 제2 비트 라인 및 상기 복수의 셀렉터리스 메모리 셀을 포함하고,
    상기 복수의 층 중 하나의 층에 대한 상기 복수의 제1 비트 라인은, 상기 복수의 층 중 인접한 층에 대한 상기 복수의 제2 비트 라인인 반도체 장치.
  13. 복수의 층(level)으로, 상기 복수의 층 각각은 복수의 워드 라인, 복수의 제1 비트 라인, 복수의 제2 비트 라인, 및 복수의 셀렉터리스 메모리 셀을 포함하는 복수의 층을 포함하고,
    상기 복수의 층 중 하나의 층에 대한 상기 복수의 제1 비트 라인은, 상기 복수의 층 중 인접한 층에 대한 상기 복수의 제2 비트 라인이고,
    상기 복수의 워드 라인은 스핀 궤도 상호작용(spin-orbit interaction (SO)) 물질을 포함하고,
    상기 복수의 제1 비트 라인은 상기 복수의 워드 라인에 수직하고,
    상기 복수의 제2 비트 라인은 상기 복수의 제1 비트 라인과 평행하고,
    상기 복수의 셀렉터리스 메모리 셀 각각은, 복수의 자기 접합을 포함하고,
    상기 복수의 자기 접합 각각은, 대칭 파괴 층, 기준층, 스핀 궤도 상호작용 토크를 이용하여 프로그래밍이 가능한 자유층, 및 상기 자유층과 상기 기준층 사이의 비자성 스페이서 층을 포함하고,
    상기 기준층은, 상기 대칭 파괴 층과 상기 비자성 스페이서 층 사이에 배치되고,
    상기 복수의 워드 라인 중 하나인 워드 라인은, 제1 자기 접합의 자유층 및 제2 자기 접합의 자유층 사이에 연결되고,
    상기 복수의 제1 비트 라인 중 하나인 제1 비트 라인은, 상기 제1 자기 접합의 대칭 파괴 층과 연결되고,
    상기 복수의 제2 비트 라인 중 하나인 제2 비트 라인은, 상기 제2 자기 접합의 대칭 파괴 층과 연결되는 반도체 장치.
  14. 복수의 제1 비트 라인을 제공하고,
    상기 복수의 제1 비트 라인과 연결되는 복수의 제1 셀렉터리스 메모리 셀의 제1 부분을 제공하고,
    상기 복수의 제1 셀렉터리스 메모리 셀의 제1 부분과 연결되는 복수의 제1 워드 라인을 제공하고,
    상기 복수의 제1 셀렉터리스 메모리 셀의 제2 부분과 연결되는 복수의 제2 비트 라인을 제공하는 것을 포함하고,
    상기 복수의 제1 셀렉터리스 메모리 셀 중 하나인 제1 셀렉터리스 메모리 셀은 복수의 제1 자기 접합(magnetic junction)을 포함하고,
    상기 복수의 제1 셀렉터리스 메모리 셀의 제1 부분은, 상기 복수의 제1 자기 접합 중 하나인 제1 자기 접합을 포함하고,
    상기 제1 자기 접합은, 스핀 궤도 상호작용 토크(spin-orbit interaction torque)를 이용하여 프로그래밍 가능하고,
    상기 복수의 제1 셀렉터리스 메모리 셀의 제2 부분은, 상기 복수의 제1 자기 접합 중 다른 하나인 제2 자기 접합을 포함하고,
    상기 제2 자기 접합은 스핀 궤도 상호작용 토크를 이용하여 프로그래밍 가능하고,
    상기 제1 셀렉터리스 메모리 셀은, 상기 제1 셀렉터리스 메모리 셀과 연결된, 상기 복수의 제1 워드 라인 중 하나인 제1 워드 라인의 전압, 상기 복수의 제1 비트 라인 중 하나인 제1 비트 라인의 전압 및 상기 복수의 제2 비트 라인 중 하나인 제2 비트 라인의 전압에 기초하여, 기록 동작을 위해 선택되는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 제1 자기 접합 및 상기 제2 자기 접합 각각은, 기준층, 비자성 스페이서 층, 스핀 궤도 상호작용 토크로 프로그래밍 가능한 자유층 및 대칭 파괴층을 포함하고,
    상기 비자성 스페이서 층은 상기 자유층과 상기 기준층 사이에 배치되고,
    상기 복수의 제1 워드 라인을 제공하는 것은,
    상기 복수의 제1 워드 라인 각각에 포함되는 스핀 궤도 상호작용 물질을 제공하는 것을 포함하고,
    상기 복수의 제1 워드 라인 각각은, 상기 제1 자기 접합의 자유층 및 상기 제2 자기 접합의 자유층과 연결되는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 기준층은, 상기 기준층의 비평면(out-of-plane) 자기 소거(demagnetization) 에너지보다 큰 수직 자기 이방성(perpendicular magnetic anisotropy)을 갖고,
    상기 자유층은, 상기 자유층의 비평면 자기 소거 에너지보다 큰 수직 자기 이방성을 갖는 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 제1 셀렉터리스 메모리 셀은,
    상기 자유층과 상기 제1 워드 라인 사이의 상호작용 중재 층을 더 포함하는 반도체 장치의 제조 방법.
  18. 제 15항에 있어서,
    상기 제1 워드 라인은, 상기 제1 자기 접합의 자유층 및 상기 제2 자기 접합의 자유층에 인접하는 반도체 장치의 제조 방법.
  19. 제 15항에 있어서,
    상기 복수의 제1 비트 라인은 상기 복수의 제2 비트 라인에 실질적으로 평행하고,
    상기 복수의 제1 워드 라인은 상기 복수의 제1 비트 라인에 실질적으로 수직인 반도체 장치의 제조 방법.
  20. 제 15항에 있어서,
    상기 반도체 장치는 복수의 층(level)을 포함하는, 3차원으로 적층 가능한 메모리 장치이고,
    상기 복수의 층 중 하나인 제1 층은, 상기 복수의 제1 비트 라인, 상기 복수의 제2 비트 라인, 상기 복수의 제1 워드 라인 및 상기 복수의 제1 셀렉터리스 메모리 셀을 포함하고,
    상기 반도체 장치의 제조 방법은,
    상기 복수의 층 중 다른 하나인 제2 층을 제공하고,
    복수의 제2 셀렉터리스 메모리 셀의 제1 부분과 연결되는 복수의 제2 워드 라인을 제공하고,
    상기 복수의 제1 워드 라인과 연결되는 상기 복수의 제2 셀렉터리스 메모리 셀의 제2 부분을 제공하고,
    상기 복수의 제2 셀렉터리스 메모리 셀의 제2 부분과 연결되는 복수의 제3 비트 라인을 제공하는 것을 더 포함하고,
    상기 제2 층을 제공하는 것은, 상기 복수의 제2 비트 라인과 연결된 상기 복수의 제2 셀렉터리스 메모리 셀의 제1 부분을 제공하는 것을 포함하고,
    상기 복수의 제2 셀렉터리스 메모리 셀 중 하나인, 제2 셀렉터리스 메모리 셀은 복수의 제2 자기 접합을 포함하고,
    상기 복수의 제2 셀렉터리스 메모리 셀의 제1 부분은, 상기 복수의 제2 자기 접합 중 하나인 제3 자기 접합을 포함하고,
    상기 제3 자기 접합은 스핀 궤도 상호작용 토크를 이용하여 프로그래밍 가능하고,
    상기 복수의 제2 셀렉터리스 메모리 셀의 제2 부분은, 상기 복수의 제2 자기 접합 중 다른 하나인 제4 자기 접합을 포함하고,
    상기 제4 자기 접합은 스핀 궤도 상호작용 토크를 이용하여 프로그래밍 가능하고,
    상기 제2 셀렉터리스 메모리 셀은, 상기 제2 셀렉터리스 메모리 셀과 연결된, 상기 복수의 제2 워드 라인 중 하나인 제2 워드 라인의 전압, 상기 복수의 제2 비트 라인 중 하나인 제3 비트 라인의 전압, 및 상기 복수의 제3 비트 라인 중 하나인 제4 비트 라인의 전압에 기초하여 기록 동작을 위해 선택된 것인 반도체 장치의 제조 방법.
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