CN109493900B - 存储器装置、用于提供其的方法及三维可堆叠存储器装置 - Google Patents

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Abstract

本发明阐述一种存储器装置、用于提供所述存储器装置的方法以及三维可堆叠存储器装置。所述存储器装置包括字线、第一多条位线、第二多条位线以及无选择器存储单元。每一个无选择器存储单元与字线、所述第一多条位线中的第一位线及所述第二多条位线中的第二位线进行耦合。所述无选择器存储单元包括第一磁性结及第二磁性结。所述第一磁性结及所述第二磁性结各自能够利用自旋轨道相互作用力矩进行编程。所述字线耦合在所述第一磁性结与所述第二磁性结之间。所述第一位线及所述第二位线分别与所述第一磁性结及所述第二磁性结进行耦合。所述无选择器存储单元被选择用于基于所述字线中、所述第一位线中及所述第二位线中的电压进行写入操作。

Description

存储器装置、用于提供其的方法及三维可堆叠存储器装置
[相关申请的交叉参考]
本申请主张在2017年9月11日在美国专利与商标局提出申请且被授予序列号第62/556,855号的美国临时专利申请的优先权以及在2017年12月18日在美国专利与商标局提出申请且被授予序列号第15/845,985号的美国非临时专利申请的优先权，所述美国临时专利申请以及美国非临时专利申请的全部内容并入本申请供参考。
技术领域
本发明概念涉及一种半导体装置及其制作方法。
背景技术
半导体存储阵列的发展趋势是增加面密度(areal density)。尽管尺寸减小会在一定程度上增大面密度，但其他方法可提供另外的有益效果。三维(3D)交叉点存储阵列能够实现存储单元的三维堆叠集成。存储单元的堆叠会引起更高的面存储器密度。这种三维交叉点存储阵列中的每一个存储单元通常包括与选择装置串联连接的存储元件。存储元件可为磁性隧道结或其他电阻性装置。这种存储单元的选择装置通常是晶体管。三维交叉点存储阵列还包括位线、字线及源极线。位线耦合到磁性结的一端，而源极线连接到晶体管的源极。字线向晶体管的栅极提供选择电压。当晶体管被使能时，所选择的存储单元可被写入或读取。
尽管为增大面存储器密度提供了另外的途径，但三维可堆叠存储阵列具有局限性。三维可堆叠存储阵列可能对存取具有高功率要求。由此，将三维可堆叠存储器集成到某些技术(例如，片上系统(system-on-a-chip，SoC)装置)中的能力可能受到限制。然而，由于三维可堆叠存储器具有使用增大的面存储器密度的潜力，因此正在进行对三维可堆叠存储器的研究。
发明内容
本发明阐述了一种存储器装置以及用于提供所述存储器装置的方法。所述存储器装置包括字线、第一多条位线、第二多条位线以及无选择器存储单元。每一个无选择器存储单元与字线、所述第一多条位线中的第一位线及所述第二多条位线中的第二位线进行耦合。所述无选择器存储单元包括第一磁性结及第二磁性结。所述第一磁性结及所述第二磁性结各自能够利用自旋轨道相互作用力矩进行编程。所述字线耦合在所述第一磁性结与所述第二磁性结之间。所述第一位线及所述第二位线分别与所述第一磁性结及所述第二磁性结进行耦合。所述无选择器存储单元被选择用于基于所述字线中的电压、所述第一位线中的电压及所述第二位线中的电压进行写入操作。
所述存储器装置可具有降低的面积要求及电压要求且可用作三维存储阵列。因此，存储器密度可得到改善且三维存储阵列可被集成到另外的技术中。
附图说明
图1A至图1C示出可被配置成三维可堆叠存储器的无选择器存储器的示例性实施例的一些部分以及这种存储器的能量状态。
图2示出三维可堆叠无选择器存储器的一部分的另一个示例性实施例。
图3A至图3B示出无选择器存储器的一部分的示例性实施例，其中无选择器存储单元处于不同状态。
图4示出无选择器存储器的一部分的另一个示例性实施例。
图5示出无选择器存储器的一部分的另一个示例性实施例。
图6是示出用于提供三维无选择器可堆叠存储器的方法的示例性实施例的流程图。
图7是示出用于提供磁性结的方法的示例性实施例的流程图，所述磁性结可用于无选择器存储单元中、可利用自旋轨道力矩进行编程并且通过压控磁各向异性进行选择。
[符号的说明]
100：无选择器存储器/存储器/无选择器磁性存储器；
100A：三维可堆叠无选择器存储器/无选择器存储器/无选择器磁性存储器；
110：位线/第一位线；
110-1、110-2、110-n：第一位线；
120：位线/第二位线；
120-1、120-2、120-n：第二位线；
130：第一字线/字线；
130-1、130-2、130-m：第一字线；
140：无选择器存储单元/存储单元；
142：第一磁性结/磁性结；
144：第二磁性结/磁性结；
150-1、150-2、150-n：位线；
160-1、160-2、160-m：字线；
190：曲线图；
192：第一曲线；
194：第二曲线；
200、200A、200B：无选择器存储器；
202、202A、202B：无选择器存储单元；
210：第四磁性结/磁性结；
210A：第五磁性结/磁性结；
210B：第七磁性结/磁性结；
212、262：自由层；
213、223、225、263、273、275：磁矩；
214：非磁性分隔层/晶体MgO隧道势垒层/MgO隧道势垒/MgO隧道势垒层；
216、266：相互作用调节层；
220、220A、220B、270、270A、270B：参考层；
221：参考层磁矩/磁矩；
222、226、272、276：铁磁性层；
224、274：非磁性层；
230、280：对称性中断层；
231、281：箭头；
232：基础层；
240：第四位线；
250：第三字线/字线；
260：第三磁性结/磁性结；
260A：第六磁性结/磁性结；
260B：第八磁性结/磁性结；
264：非磁性分隔层；
271：磁矩/参考层磁矩；
282：顶盖层；
290：第五位线；
300、320：方法；
302、304、306、308、310、312、322、324、326、328、330：步骤；
d：距离/偏移；
Jw1：电流；
l：长度；
t：厚度。
具体实施方式
示例性实施例涉及电子器件，例如采用非易失性存储器的电子器件。这种电子器件包括但不限于手机、智能电话、平板电脑、膝上型计算机、计算机系统、片上系统(SoC)装置、服务器、逻辑装置及其他便携式及非便携式计算装置或组件。提出以下说明是为了使所属领域中的一般技术人员能够制作并使用本发明，且以下说明是在专利申请及其要求的上下文中提供。对在本文中阐述的示例性实施例以及一般性原理及特征的各种修改将显而易见。示例性实施例主要是针对在具体实施方式中提供的具体方法及系统进行阐述。然而，所述方法及系统在其他实施方式中也将有效地发挥作用。
例如“示例性实施例”、“一个实施例”、及“另一个实施例”等短语可指相同或不同的实施例以及多个实施例。实施例将针对具有某些组件的系统和/或装置进行阐述。然而，所述系统和/或装置可包括比图中所示组件更多或更少的组件，且组件的排列及类型可发生变化，而此并不背离本发明的范围。示例性实施例还将在具有某些步骤的具体方法的上下文中进行阐述。然而，所述方法及系统对于不与示例性实施例相矛盾的具有不同的和/或附加的步骤以及处于不同次序的步骤的其他方法而言也会有效地发挥作用。因此，本发明并非旨在仅限于图中所示实施例，而是符合与本文所述原理及特征相一致的最广范围。
在阐述本发明的上下文中(尤其在以上权利要求书的上下文中)使用的用语“一(a及an)”及“所述(the)”以及相似的参考语应被视为涵盖单数及复数两者，除非在本文中另外指明或明显与上下文相矛盾。除非另外注明，否则用语“包括(comprising)”、“具有(having)”、“包括(including)”及“含有(containing)”应被视为开放式用语(即，意指“包括但不限于”)。
除非另外定义，否则本文所用所有技术及科学用语的含意均与本发明所属领域中的一般技术人员所通常理解的含意相同。应注意，除非另外规定，否则使用本文所提供的任何实例或示例性用语仅旨在更好地说明本发明而并非限制本发明的范围。另外，除非另外定义，否则常用字典中定义的所有用语不能被过度解释。
示例性实施例是在具体方法、磁性结及具有某些组件的存储器的上下文中进行阐述。所属领域中的一般技术人员将容易地认识到，本发明与具有不与本发明相矛盾的其他的和/或附加组件和/或其他特征的磁性结及存储器的使用相一致。所述方法及系统也在对自旋轨道力矩及其他物理现象的当前理解的上下文中进行阐述。然而，本文所述方法及系统不依赖于具体的物理解释。所属领域中的一般技术人员还将容易地认识到，所述方法及系统是在与衬底具有具体关系的结构的上下文中进行阐述。所属领域中的一般技术人员将容易地认识到，所述方法及系统与其他结构相一致。本文所用用语“平面内(in-plane)”是实质上处于磁性结的各个层中的一者或多者的平面内或平行于磁性结的各个层中的一个或多个层的平面。相反，“垂直(perpendicular)”及“垂直于平面(perpendicular-to-plane)”对应于实质上垂直于磁性结的各个层中的一个或多个层的方向。
本发明阐述一种存储器装置以及用于提供所述存储器装置的方法。所述存储器装置包括字线、第一多条位线、第二多条位线以及无选择器存储单元。每一个无选择器存储单元与字线、所述第一多条位线中的第一位线及所述第二多条位线中的第二位线进行耦合。所述无选择器存储单元包括第一磁性结及第二磁性结。所述第一磁性结及所述第二磁性结各自能够利用自旋轨道相互作用力矩进行编程。所述字线耦合在所述第一磁性结与所述第二磁性结之间。所述第一位线及所述第二位线分别与所述第一磁性结及所述第二磁性结进行耦合。所述无选择器存储单元被选择用于基于所述字线中的电压、所述第一位线中的电压及所述第二位线中的电压进行写入操作。
图1A至图1C示出可被配置成三维(3D)可堆叠存储器的无选择器存储器100的示例性实施例的一些部分以及这种存储器的能量状态。图1A是表示无选择器存储器100的电路组件的透视图。图1B示出无选择器存储器100的一部分的剖视图。图1C示出无选择器存储器100的一部分的能量与磁状态关系。为清晰起见，图1A至图1C并非按比例示出且可不示出所有组件。
无选择器存储器100包括第一位线(统称为位线110)、第二位线(统称为位线120)、字线(统称为第一字线130)以及无选择器存储单元140。为简明起见，在图1A中通过虚线矩形以及对应的项目编号表示无选择器存储单元140中的仅两个无选择器存储单元140。在所示出的实施例中，存在n条第一位线110-1至110-n、n条第二位线120-1至120-n以及m条第一字线130-1至130-m。n及m中的每一者可为自然数。第一位线110与第二位线120实质上平行。第一位线110及第二位线120还实质上垂直于第一字线130。然而，在其他实施例中，第一位线110、第二位线120及第一字线130可呈其他角度。举例来说，位线110与位线120可为平行的但可不垂直于第一字线130，只要位线110及位线120与第一字线130交叉即可。
每一个无选择器存储单元140包括多个磁性结。在所示实施例中，无选择器存储单元140包括第一磁性结142及第二磁性结144。在替代实施例中，可包括另一数目的磁性结。第一磁性结142及第二磁性结144在图1A中被示出为电阻器以及图1B中示出横截面。第一磁性结142及第二磁性结144中的每一者包括靠近字线130的自由层、参考层以及位于自由层与参考层之间的非磁性分隔层。第一字线130连接在第一磁性结142与第二磁性结144之间，而第一位线110及第二位线120分别连接到第一磁性结142的顶部及第二磁性结144的底部。如图1B中所见，第一磁性结142及第二磁性结144可在平面内方向上偏移开距离d。尽管d被示出为小于l(磁性结的长度)，但这不是必需的。然而，偏移量d越小，具体的无选择器存储单元140所占据的面积就越小。因此，一般期望为零偏移量(d＝0)。
第一磁性结142及第二磁性结144可通过自旋轨道相互作用(spin-orbitinteraction，SO)力矩进行编程。SO力矩由写入电流提供，所述写入电流是通过连接到期望进行切换的无选择器存储单元140的字线130驱动。由于字线130中使用的材料，当通过字线130驱动电流时，在特定方向上极化的自旋会累积在与第一磁性结142及第二磁性结144之间的界面处。这些自旋在第一磁性结142及第二磁性结144的自由层上施加SO力矩。对于所示出的电流Jw1而言，SO力矩处于第一方向上。相反方向上的电流-Jw1提供与第一方向相反的SO力矩。因此，单独的SO力矩或与另一效应进行组合的SO力矩可使第一磁性结142的自由层的磁矩与第二磁性结144的自由层的磁矩在稳定的状态之间切换。第一磁性结142及第二磁性结144是利用SO力矩进行编程，且因此无选择器存储单元140是利用SO力矩进行编程。
为提高字线130的对第一磁性结142及第二磁性结144进行写入的能力，可为字线130选择会提供高SO力矩的材料(高SO材料)。SO力矩可归因于自旋霍尔效应(spin Halleffect)或字线130所特有的另一种类似的自旋轨道相互作用效应。因此，对于字线130而言，具有高自旋霍尔效应的材料(例如铂(Pt)、β-钽(Ta)和/或铋铜(BiCu))可能是所期望的。这种材料可将电荷电流高效地转换成自旋极化电流，且因此具有高的自旋霍尔角。自旋霍尔角大于0.05的材料是所期望的。在一些实施例中，对于字线130而言，自旋霍尔角可高达0.3或大于0.3。在其他实施例中，对于字线130而言可使用其他高SO材料。
在一些实施例中，字线130可具有薄的横截面。举例来说，厚度t可不大于五纳米。在一些实施例中，t为至少两纳米且不大于五纳米。在其他实施例中，t为至少一纳米且不大于十纳米。为在这种减小的厚度下提高字线130的电阻率，可对字线130进行掺杂。在一些实施例中，可仅在与无选择器存储单元140相邻的区中利用高SO材料提高电阻率。对于第一字线130的位于无选择器存储单元140之间的部分而言可使用较高导电率的低SO材料。在一些实施例中，如果在字线130中使用的材料是高电阻性的，则阵列的大小可减小。
除了可通过SO力矩进行编程之外，第一磁性结142及第二磁性结144还可通过压控磁各向异性(voltage controlled magnetic anisotropy，VCMA)进行选择。使用VCMA使得无选择器存储单元140能够不使用选择器。无选择器存储单元140不需要包括用于选择要进行编程的存储单元140的电阻器或其他组件。而是，在第一磁性结142以及第二磁性结144两端施加合适的电压便会选择要进行写入的对应的无选择器存储单元140。更具体来说，在写入期间向第一磁性结142以及第二磁性结144施加的电压会减小第一磁性结142以及第二磁性结144的自由层的磁各向异性，从而使得第一磁性结142以及第二磁性结144能够被编程。在读取或保持期间，向第一磁性结142及第二磁性结144施加的电压被选择成使得磁各向异性不会降低且第一磁性结142及第二磁性结144可不会无意地被编程。
还可参照图1C所示曲线图190来解释通过VCMA对无选择器存储单元140进行的选择。第一曲线192及第二曲线194分别示出在读取条件及编程条件下第一磁性结142以及第二磁性结144的能量状态。第一曲线192及第二曲线194仅用于解释目的，而并非旨在对应于具体的磁性结。第一磁性结142以及第二磁性结144的稳定状态是其中对于第一曲线192及第二曲线194而言出现能量最小值的状态。第一磁性结142及第二磁性结144的稳定状态是P状态(自由层磁矩平行于参考层磁矩)以及AP状态(自由层磁矩反平行于参考层磁矩)。第一曲线192及第二曲线194各自表现出稳定状态之间的局部最大值或能量势垒。为了在P状态与AP状态之间进行切换，要克服能量势垒。能量势垒大部分归因于第一磁性结142以及第二磁性结144的自由层的磁各向异性。自由层的磁各向异性的差异会造成第一曲线192及第二曲线194的能量势垒的高度的差异。当在第一磁性结142以及第二磁性结144两端施加电压来进行读取操作时，磁各向异性维持为高。因此，第一曲线192的能量势垒为高且第一磁性结142与第二磁性结144不太可能进行切换。相反，当在第一磁性结142以及第二磁性结144两端施加合适的电压来进行写入操作时，磁各向异性减小。第二曲线194的稳定状态之间的能量势垒减小，从而使第一磁性结142与第二磁性结144更可能进行切换。较低的SO力矩、且因此通过字线130驱动的较低的写入电流便可克服此能量势垒，从而改变第一磁性结142及第二磁性结144的状态。由于未被选择进行编程的磁性结的能量势垒可较高，因此这种相同的写入电流及SO力矩可不对未被选择进行编程的磁性结进行切换。
在写入操作期间，向连接到被选择进行编程的无选择器存储单元的字线130以及第一位线110及第二位线120施加电压。此会使所选择的无选择器存储单元140中的第一磁性结142及第二磁性结144中的每一者具有第二曲线194。向字线130施加的电压可接近电源电压Vdd。向第一位线110及第二位线120施加的电压为小的，例如小于或等于0.2*Vdd。电源电压Vdd可处于0.8V到1.5V范围中，此足够低以与SoC装置兼容。在一些实施例中，向字线130以及第一位线110及第二位线120施加的电压可分别为±0.8*Vdd以及-0.4*Vdd。第一磁性结142及第二磁性结144两端的所得电压会降低能量势垒以利于对所选择的无选择器存储单元140进行编程。
另外在写入操作期间，写入电流在期望方向上(沿Jw1或-Jw1)被驱动通过所选择的字线130。由于自旋霍尔效应或其他SO耦合，通过字线130的电流会使SO力矩施加到所选择的无选择器存储单元140中的第一磁性结142及第二磁性结144的自由层。由于能量势垒降低，因此SO力矩足以对所选择的无选择器存储单元140中的第一磁性结142及第二磁性结144的状态进行切换。对于自旋霍尔效应而言，由于第一磁性结142与第二磁性结144位于字线130的相对两侧上，因此处于相反方向的SO力矩被施加到第一磁性结142及第二磁性结144。因此，第一磁性结142与第二磁性结144被编程为互补状态。当第二磁性结144处于AP(1)状态时，第一磁性结142处于P(0)状态，反之亦然。举例来说，电流Jw1可将第一磁性结142及第二磁性结144写入到1/0(AP/P)状态。相反方向上的电流-Jw1将第一磁性结142及第二磁性结144写入成0/1(P/AP)状态。
对于读取操作而言，向连接到所选择的无选择器存储单元140的字线130以及第一位线110及第二位线120施加的电压会使得所选择的无选择器存储单元140的第一磁性结142及第二磁性结144具有第一曲线192。因此，正在被读取的第一磁性结142及第二磁性结144不可能被无意地切换。举例来说，字线130可处于标称0.5*Vdd，而第一位线110及第二位线120浮动。如上所述，无选择器存储单元140的第一磁性结142及第二磁性结144中的一者处于P状态而第一磁性结142及第二磁性结144中的另一者处于AP状态。通过低电阻(P状态)磁性结142或144连接到字线130的第一位线110或第二位线120的电压分别被上拉到字线电压。通过高电阻(AP状态)磁性结144或142连接到字线130的位线120或位线110分别将其电压保持为接近浮动。在一些情形中，第一位线110或第二位线120可最大浮动到近似Vdd/4。
可对无选择器存储单元140执行差分读取。使用差分感测可实现高噪声容限读取(high noise margin read)。另外，对于读取操作而言可能不需要任何参考单元(reference cell)。此可减少无选择器存储器100的感测放大器以及其他外部电路，从而能够进一步按比例缩放。第一磁性结142及第二磁性结144可基于高隧道磁阻(hightunneling magnetoresistance，TMR)进行优化以实现快速读取，并且由于基于SO力矩的写入而从写入机制解耦合。最终，在保持(既不进行读取也不进行写入)期间，第一位线110及第二位线120以及字线130可接地。
因此，无选择器存储器100是包括无选择器存储单元140的交叉点存储器。无选择器存储单元140利用VCMA选择与SO力矩写入的组合。在阵列的边缘处可存在用于第一字线130和/或第一位线110及第二位线120的多个外围晶体管(选择装置)。然而，各个无选择器存储单元140不再需要选择装置。因此，选择装置的数目可显著减少。由于不存在选择装置，可使各个无选择器存储单元140超级可缩放(ultra-scalable)。无选择器存储器100可因此被缩放到较高的面密度。在对第一磁性结142及第二磁性结144进行的读取及写入中使用的适度的电压可使得无选择器存储器100能够嵌入在逻辑装置中。由于使用了差分读取，因此无选择器存储器100可提供高噪声容限。通过使用VCMA以及SO力矩写入，会减轻写入潜行通路(write sneak path)的影响，此可提供阶梯函数状阈限(step function-likethresholding)。通过从单条字线130同时读取第一位线110及第二位线120，可减小读取潜行(read sneak)。
无选择器存储器100的另外的有益效果在于，无选择器存储器100可以三维(3D)形式堆叠。图2示出三维可堆叠无选择器存储器100A的一部分的示例性实施例。无选择器存储器100A包括两个层。每一层包括由与图1A至图1C中所示出的无选择器存储单元140类似的无选择器存储单元140形成的阵列。无选择器存储器100A的第一层类似于无选择器存储器100且包括第一字线130、第一位线110及第二位线120以及m*n个无选择器存储单元140。第二层包括另外的字线160-1至160-m、另外的位线150-1至150-n以及另外的m*n个无选择器存储单元140。另外的位线150-1至150-n类似于位线120。字线160-1至160-m类似于第一字线130。第一层与第二层共享位线110。尽管示出两个层，然而在无选择器存储器100A上或无选择器存储器100A下方可能堆叠有另外的层。因此，无选择器存储器100及100A可垂直地集成。
无选择器存储器100A共享存储器100的有益效果。举例来说，无选择器存储器100A是无选择器的、高度可缩放的、可因所要求的电压适度而嵌入在逻辑装置中，且对于读取操作而言可展现出高噪声容限。另外，无选择器存储器100A是可以三维形式进行堆叠的。此可使得能够实现更大的存储器密度和/或更高的总存储容量。
图3A至图3B示出无选择器存储器200的一部分的另一个示例性实施例的剖视图。为清晰起见，图3A至图3B并非按比例示出。无选择器存储器200类似于无选择器存储器100。因此，无选择器存储器200包括第四位线240及第五位线290、第三字线250以及无选择器存储单元202，它们分别类似于第一位线110及第二位线120、第一字线130以及无选择器存储单元140。因此，第三字线250包含高SO材料，例如Pt、β-Ta和/或BiCu。无选择器存储单元202包括第三磁性结260及第四磁性结210，第三磁性结260及第四磁性结210分别类似于第一磁性结142及第二磁性结144。
第四磁性结210类似于第二磁性结144。第四磁性结210生长在位于第四磁性结210与第四位线240之间的可选的基础层(晶种层)232上。第四磁性结210包括自由层212、非磁性分隔层214及参考层220。还可存在其他层(例如，极化增强层(polarizationenhancement layer)、晶种层和/或顶盖层)，但为简明起见未示出这些其他层。第四磁性结210还可包括对称性中断层230以及可选的相互作用调节层216。可使用相互作用调节层216来控制第三字线250与自由层212之间的相互作用。举例来说，相互作用调节层216可为用于增大自由层212上的因第三字线250引起的SO力矩的薄铪(Hf)层。
参考层220具有高的垂直磁各向异性(perpendicular magnetic anisotropy，PMA)以及在第四磁性结210的操作期间实质上固定的磁矩221。因此，参考层220具有比参考层220平面外退磁能大的PMA能。磁矩221稳定地垂直于平面。参考层220被示出为单个层。然而，在其他实施例中，参考层220可为多层。举例来说，参考层220可为合成反铁磁体(synthetic antiferromagnet，SAF)，合成反铁磁体包括与一个或多个非磁性层交错且夹置所述一个或多个非磁性层的多个铁磁性层。在一些实施例中，参考层220可包括被钌(Ru)层分隔开的两个(钴铁)(1-x)硼x((CoFe)(1-x)Bx)层，其中0<x<1。这种铁磁性层可具有至少四纳米且不大于十纳米的厚度。在其他实施例中，参考层220可为某种其他多层和/或可具有以另一种方式进行耦合的层。
非磁性分隔层214可为隧道势垒层。举例来说，非磁性分隔层214可为具有(100)取向的晶体氧化镁(MgO)隧道势垒。这种非磁性分隔层214可不仅会增强第四磁性结210的隧道磁阻(TMR)，而且还会增大自由层212的PMA。晶体MgO隧道势垒层214可具有至少一纳米且不大于两纳米的厚度。可期望MgO隧道势垒214更厚以增强VCMA。也可为其他厚度。上述差分读取可有助于减轻因MgO隧道势垒层214较厚而使读取信号较弱的情况。在替代实施例中，非磁性分隔层214可具有包括但不限于导电层的另一种结构。
自由层212可具有高的PMA。因此，自由层212具有比自由层212平面外退磁能大的PMA能。自由层212的磁矩213稳定地垂直于平面。可为自由层212选择高PMA材料。自由层212还可被掺杂有例如不大于20原子％的铝等材料以增大PMA且使第四磁性结210更可缩放。磁矩213是可改变的，以使自由层212能够用于存储数据。因此，在图3A中，自由层212的磁矩213反平行于参考层220的磁矩221(AP状态)。在图3B中，自由层212的磁矩213平行于参考层220的磁矩221(P状态)。自由层212被示出为单个层。然而，在其他实施例中，自由层212可为多层。举例来说，自由层212可为SAF。在其他实施例中，自由层212可为某种其他多层和/或可具有以另一种方式进行耦合的层。在一些实施例中，自由层212可包括(CoFe)1-yB层和/或(钴铁)1-y铝y((CoFe)1-yAly)层或者由(CoFe)1-yB层和/或(CoFe)1-yAly层组成，其中0≤y<1。在其他实施例中，可使用其他的或另外的合金和/或多层。
自由层212还被配置成具有VCMA。因此，通过所施加的电压来对自由层212与非磁性分隔层214之间的界面磁各向异性进行调节。因此，当第三字线250中的电压以及第四位线240中的电压被设定成对无选择器存储单元202进行编程时，自由层212更可能进行切换。相似地，当第三字线250中的电压以及第四位线240中的电压被设定成对无选择器存储单元202进行读取时，自由层212不太可能进行切换。因此，自由层212在进行编程期间比在保持或读取操作期间更可能进行切换。
第四磁性结210还可包括对称性中断层230。在例如其中来自第三字线250的SO力矩是由于自旋霍尔效应引起的情形以及其中期望SO力矩在不存在另一种效应的情况下对自由层212进行编程的情形中，存在对称性中断层230。对称性中断层230用于中断自由层212的垂直于平面对称性。因此，对称性中断层230向自由层212的磁矩213提供平面内交换偏压驱动扰动(in-plane exchange bias driven perturbation)(由箭头231示出)。此使得处于平面内的自旋霍尔力矩能够对自由层212进行编程。在一些实施例中，对称性中断层230是反铁磁(antiferromagnetic，AFM)层。AFM层可包括厚度为至少三纳米且不大于五纳米的铱锰(IrMn)。即使对称性中断层230可不具有净磁矩，AFM对称性中断层230仍可提供平面内扰动。在另一个实施例中，对称性中断层230可为具有平面内磁矩的硬磁层、包括AFM层和铁磁性层的双层，所述铁磁性层交换耦合到AFM层以使得铁磁层具有平面内磁矩。这些层可提供会扰动自由层212的磁矩213的小的有效场(例如，不大于五毫特斯拉(milliTesla))。可对对称性中断层230使用其他单层或多层。
第三磁性结260类似于第四磁性结210。第三磁性结260因此包括可选的相互作用调节层266、具有磁矩263的自由层262、非磁性分隔层264、具有磁矩271的参考层270以及对称性中断层280，这些层分别类似于可选的相互作用调节层216、具有磁矩213的自由层212、非磁性分隔层214、具有磁矩221的参考层220以及对称性中断层230。因此，自由层262可通过SO力矩进行编程，具有高的PMA及VCMA。参考层270还具有高的PMA。然而，可将各个组件的次序反转以使得自由层262最接近第三字线250。图中还示出位于第三磁性结260与第五位线290之间的顶盖层282。顶盖层282可包含例如Ta等材料。对称性中断层280提供平面内交换偏压驱动扰动，由箭头281示出到自由层262的磁矩263。
第四磁性结210与第三磁性结260被配置成使得参考层磁矩221与参考层磁矩271平行。自由层212与自由层262是通过被驱动通过第三字线250的相同的写入电流来进行写入，且位于第三字线250的相对两侧上。因此，由于自旋霍尔效应引起的SO力矩将自由层212及自由层262编程成具有反平行磁矩。因此，当第四磁性结210处于AP状态时，第三磁性结260处于P状态，反之亦然。如与第一磁性结142及第二磁性结144一样，第四磁性结210及第三磁性结260被写入成互补状态。在图3A及图3B中示出这些配置。在图3A中，第三磁性结260处于低电阻(P)状态，且第四磁性结210处于高电阻(AP)状态。在图3B中，第三磁性结260处于高电阻(AP)状态，且第四磁性结210处于低电阻(P)状态。
使用无选择器存储单元202的无选择器存储器200共享无选择器磁性存储器100及100A的有益效果。举例来说，无选择器存储器200是无选择器的，其利用第四磁性结210及第三磁性结260的VCMA来选择存储单元。无选择器存储单元202因此具有高的可缩放性。第四磁性结210及第三磁性结260还可利用由第三字线250产生的SO力矩进行编程。无选择器存储器200可因对第四磁性结210及第三磁性结260进行编程所要求的电压适度而嵌入在逻辑装置中。无选择器存储器200可因使用差分读取而表现出高的噪声容限。无选择器存储器200还可以三维形式进行堆叠。可采用与无选择器存储器100A类似的方式来包括与所示出的层类似但共享位线的多个层。此可使得能够实现更大的存储器密度和/或更高的总存储容量。
无选择器存储器200还可因各个层的高PMA而具有较高的平面内存储器密度。第四磁性结210及第三磁性结260的磁矩被取向为垂直于平面且因各个层的高PMA而为稳定的。因此，长度l以及宽度(与页面的平面垂直)可相对于传统的平面内磁性结减小。在一些实施例中，第四磁性结210及第三磁性结260具有圆形占用面积(footprint)以使得长度与宽度相同。第四磁性结210及第三磁性结260的直径/长度可小于四十纳米。在一些实施例中，长度和/或直径可不超过三十纳米。除了通过垂直堆叠及高可缩放性提供增大的存储器密度之外，无选择器存储器200还可具有增大的面密度。
图4示出无选择器存储器200A的一部分的另一个示例性实施例。无选择器存储器200A类似于无选择器存储器200。因此，类似的组件具有类似的标记。无选择器存储器200A包括第三字线250、第四位线240及第五位线290以及无选择器存储单元202A，它们分别类似于第三字线250、第四位线240及第五位线290以及无选择器存储单元202。第五磁性结210A及第六磁性结260A分别类似于第四磁性结210及第三磁性结260。然而，参考层220A及270A明确地为SAF。因此，参考层220A包括被非磁性层224分隔开的铁磁性层222与铁磁性层226。非磁性层224可为Ru层。Ru层的厚度可被选择成使得铁磁性层222与铁磁性层226通过鲁德曼-基特尔-胜谷-良田(Ruderman-Kittel-Kasuya-Yosida，RKKY)耦合进行反铁磁性耦合。因此，铁磁性层222的磁矩223与铁磁性层226的磁矩225反平行。相似地，参考层270A包括被非磁性层274分隔开的铁磁性层272与铁磁性层276。因此，铁磁性层272的磁矩273与铁磁性层276的磁矩275反平行。最接近自由层212的铁磁性层226的磁矩225与最接近自由层262的铁磁性层272的磁矩273平行。
无选择器存储器200A采用与无选择器存储器100、100A及200类似的方式发挥作用。因此，无选择器存储器200A也具有无选择器存储器100、100A及200的有益效果。举例来说，无选择器存储器200A是无选择器的且具有高的可缩放性，其利用第五磁性结210A及第六磁性结260A的VCMA来选择存储单元。第五磁性结210A及第六磁性结260A还可利用由第三字线250产生的SO力矩进行编程。无选择器存储器200A可因对第五磁性结210A及第六磁性结260A进行编程所要求的电压适度而嵌入在逻辑装置中。无选择器存储器200A可因使用差分读取而表现出高的噪声容限且可以三维形式进行堆叠。此可使得能够实现更大的存储器密度和/或更高的总存储容量。无选择器存储器200A可因第五磁性结210A及第六磁性结260A具有高的PMA而具有较高的平面内密度。除了通过垂直堆叠提供增大的存储器密度之外，无选择器存储器200A还可具有增大的面密度。
图5示出无选择器存储器200B的一部分的另一个示例性实施例。无选择器存储器200B类似于无选择器存储器200及200A。因此，类似的组件具有类似的标记。无选择器存储器200B包括第三字线250、第四位线240及第五位线290以及无选择器存储单元202B，它们分别类似于第三字线250、第四位线240及第五位线290以及无选择器存储单元202/202A。第七磁性结210B及第八磁性结260B分别类似于第四磁性结210/第五磁性结210A以及第三磁性结260/第六磁性结260A。参考层220B及270B明确地为SAF。
另外，对称性中断层230及280的位置已发生移动。对称性中断层230位于自由层212与非磁性分隔层214之间。对称性中断层280位于自由层262与非磁性分隔层264之间。此位置可使得对称性中断层230及对称性中断层280能够分别更容易地影响自由层212及自由层262的磁对称性。然而，预期隧道磁阻会劣化。
无选择器存储器200B以与无选择器存储器100、100A、200及200A类似的方式发挥作用。因此，无选择器存储器200B也具有无选择器存储器100、100A、200及200A的有益效果。举例来说，无选择器存储器200是无选择器的、具有高的可缩放性的，利用第七磁性结210B及第八磁性结260B的VCMA来选择存储单元且利用由第三字线250产生的SO力矩来对第七磁性结210B及第八磁性结260B进行编程。无选择器存储器200B可因对第七磁性结210B及第八磁性结260B进行编程所要求的电压适度而嵌入在逻辑装置中。无选择器存储器200B可因使用差分读取而表现出高的噪声容限。由于TMR(读取信号)预期会减小，因此差分读取在此实施例中可为更期望的。无选择器存储器200B是可以三维形式进行堆叠的。此可使得能够实现更大的存储器密度和/或更高的总存储容量。无选择器存储器200B可因第七磁性结210B及第八磁性结260B具有高的PMA而具有较高的平面内密度。除了通过垂直堆叠提供增大的存储器密度之外，无选择器存储器200B还可具有增大的面密度。
已针对无选择器存储器100、100A、200、200A及200B阐述了各种特征。所属领域中的一般技术人员将认识到，这些特征可按图中未示出且不与本文所述的装置及方法相矛盾的方式进行组合。因此，不需要明确地示出出根据本文所述方法、系统及装置的无选择器存储器和/或其组件。
图6是示出用于提供三维无选择器可堆叠存储器(例如，无选择器存储器100、100A、200、200A和/或200B)的方法300的示例性实施例的流程图。为简明起见，一些步骤可被省略、以另一种次序执行、和/或进行组合。另外，方法300可在已执行用于形成存储器的其他步骤之后开始。方法300也在无选择器存储器100的上下文中进行阐述。然而，可制作另一个无选择器存储器，例如无选择器存储器100A、200、200A和/或200B。
步骤302：提供位线120。在一些实施例中，可使用镶嵌工艺在绝缘层中形成导电线。作为另外一种选择，均厚沉积(blanket deposit)用于位线的高导电率层且接着使用光刻将所述高导电率层图案化成位线120。沉积覆盖位线120的介电层且将所述介电层平坦化以暴露出位线120。还可形成磁性结144的接触件。
步骤304：形成无选择器存储单元140的一部分。换句话说，制作磁性结144。在位线上沉积包括磁性结的各个层的磁性结堆叠。举例来说，可在晶片的表面上沉积基础(晶种)层232、对称性中断层230、参考层220、非磁性分隔层214、自由层212及相互作用调节层216。可接着使用掩模工艺来对磁性结堆叠的一些部分进行蚀刻。掩模覆盖磁性结堆叠的电连接到位线120且将形成磁性结144的部分。移除磁性结堆叠的暴露部分。在磁性结144上沉积介电层(图中未示出)。可将介电层平坦化成使得介电层的其余部分填充不同存储单元的磁性结144之间的区。还可形成磁性结144的顶部接触件。由此提供可通过SO力矩进行编程并利用VCMA进行选择的磁性结144。
步骤306：提供字线130。沉积具有高SO力矩的字线130的材料。举例来说，可均厚沉积例如Pt、β-Ta和/或BiCu等材料。提供掩模来覆盖高SO力矩材料的将形成字线130的部分。移除各个层的暴露部分以形成垂直于位线120的字线130。磁性结144驻留在其中字线130与位线120交叉的区处。在字线130上沉积绝缘层(图中未示出)且将所述绝缘层平坦化以暴露出字线130。还可在字线130上形成磁性结142的接触件。
步骤308：形成无选择器存储单元140的其余部分。换句话说，制作磁性结142。所使用的工艺可类似于对于磁性结144而言所遵循的工艺。在位线上沉积包括磁性结142的各个层的磁性结堆叠。可在晶片的表面上沉积相互作用调节层266、自由层262、非磁性分隔层264、参考层270、对称性中断层280及顶盖层282。可接着使用掩模工艺来对磁性结堆叠的一些部分进行蚀刻。硬掩模覆盖磁性结堆叠的电连接到字线130且将形成磁性结142的部分。移除磁性结堆叠的暴露部分。在磁性结142上沉积介电层(图中未示出)。可将介电层平坦化成使得介电层的其余部分填充不同存储单元的磁性结142之间的区。还可形成磁性结142的顶部接触件(图中未示出)。由此提供可通过SO力矩进行编程并利用VCMA进行选择的磁性结142。
步骤310：制作位线110。均厚沉积用于位线的高导电率层且接着使用掩模工艺将所述高导电率层图案化成位线110。位线110可实质上平行于位线120且被定位成使得磁性结142驻留在位线110与字线130交叉的区中。沉积用于覆盖位线的介电层并将所述介电层平坦化。无选择器存储器100的制作此时便可完成。
利用步骤302至310，可形成无选择器存储器100。然而，存储器100是三维可堆叠存储器。可形成类似于无选择器存储器100的另外的层。因此，通过步骤312，可重复进行步骤304至310。重复这些步骤来使每一个磁性结142及144的自由层更接近对应的字线130/160-1至160-m且使毗邻的层共享位线110或120。举例来说，可形成磁性结142及144、字线160-1至160-m以及另外的位线150-1至150-n。
因此，利用方法300，可形成具有通过SO力矩进行编程且利用VCMA进行选择的高PMA单元的无选择器存储器100、100A、200、200A、200B和/或类似的无选择器存储器。因此，可实现无选择器存储器100、100A、200、200A和/或200B中的一者或多者的优点。
图7是示出用于提供三维存储器(例如，无选择器存储器100、100A、200、200A和/或200B)的单元的磁性结的方法320的示例性实施例的流程图。为简明起见，一些步骤可被省略、以另一种次序执行、和/或进行组合。另外，方法320可在已执行用于形成存储器的其他步骤之后开始。方法320也在无选择器存储器200以及磁性结260的上下文中进行阐述。然而，可形成另一个无选择器存储器(例如，无选择器存储器100A、200、200A和/或200B)的其他磁性结(例如，磁性结210、210A、260A、210B和/或260B)。
通过步骤322，可提供相互作用调节层266。步骤322可包括例如提供Hf的除尘(dusting)。在其他实施例中，可省略步骤322。通过步骤324，提供自由层262。步骤324因此包括：沉积表现出期望的VCMA且可利用SO力矩进行编程的层的材料。如上所述，还期望步骤324中提供的自由层262具有高的PMA。通过步骤326，提供非磁性分隔层264。步骤326可包括沉积MgO层以及对所述层进行退火以提供具有期望取向的晶体MgO层。通过步骤328，提供参考层270。步骤328可包括提供SAF，例如参考层270A及270B。另外，在步骤328中提供的参考层270具有高的PMA。通过步骤330，还提供对称性中断层280。对于磁性结260及260A而言，在步骤328之后执行步骤330。对于磁性结260B而言，在步骤324之后以及步骤326之前执行步骤330。尽管被阐述为提供各个层，然而所属领域中的一般技术人员将认识到，步骤322至步骤330大体沉积堆叠中的所有层，且接着通过光刻来界定各个磁性结。
以上述次序进行的方法320可提供驻留在字线130/250上的磁性结142、260、260A及260B。对于磁性结144、210、210A及210B而言，次序是不同的。对于磁性结210及210A而言，可将各步骤的次序反转(330、328、326、324、322)。对于磁性结210B而言，可将各步骤的次序反转，只是可在步骤324与步骤322之间执行步骤330(328、326、324、330、322)。
因此，利用方法320，可形成具有通过SO力矩进行编程且利用VCMA进行选择的单元的无选择器存储器100、100A、200、200A、200B和/或类似的无选择器存储器的磁性结142、144、210、260、210A、260A和/或260B。因此，可实现无选择器存储器100、100A、200、200A和/或200B中的一者或多者的优点。
已阐述了用于提供无选择器三维可堆叠存储器的方法及系统。所述方法及系统已根据所示出的示例性实施例进行了阐述，且所属领域中的一般技术人员将容易地认识到可存在实施例的变化，且任何变化均将处于所述方法及系统的精神及范围内。因此，在不背离所附权利要求书的精神及范围的条件下，所属领域中的一般技术人员可作出许多修改。

Claims (20)

1.一种存储器装置，其特征在于，包括：
多条字线；
第一多条位线；以及，
第二多条位线；
多个无选择器存储单元，所述多个无选择器存储单元中的一个无选择器存储单元与所述多条字线中的一个字线、所述第一多条位线中的第一位线及所述第二多条位线中的第二位线进行耦合，所述一个无选择器存储单元包括多个磁性结，所述一个字线耦合在所述多个磁性结中的第一磁性结与第二磁性结之间，所述第一磁性结及所述第二磁性结是利用自旋轨道相互作用力矩进行编程的，所述第一位线与所述第一磁性结进行耦合，所述第二位线与所述第二磁性结进行耦合，
其中所述一个无选择器存储单元被选择用于基于所述一个字线中的电压、所述第一位线中的电压及所述第二位线中的电压进行写入操作，
其中在一个写入操作期间，第一电压施加到所述第一位线中及所述第二位线，第二电压施加到所述一个字线，使得所述第一磁性结及所述第二磁性结被编程为互补状态，其中所述第一电压不同于所述第二电压。
2.根据权利要求1所述的存储器装置，其特征在于，所述多个磁性结中的每一者还包括：
参考层；
非磁性分隔层；
自由层，利用所述自旋轨道相互作用力矩进行编程，所述非磁性分隔层位于所述自由层与所述参考层之间；以及
对称性中断层；
其中所述一个字线包含自旋轨道相互作用材料且与所述第一磁性结的所述自由层及所述第二磁性结的所述自由层进行耦合。
3.根据权利要求2所述的存储器装置，其特征在于，所述多个无选择器存储单元中的每一者被配置成用于差分读取。
4.根据权利要求2所述的存储器装置，其特征在于，所述一个字线具有不超过五纳米的横截面高度。
5.根据权利要求2所述的存储器装置，其特征在于，所述参考层具有比参考层平面外退磁能大的参考层垂直磁各向异性，且其中所述自由层具有比自由层平面外退磁能大的自由层垂直磁各向异性。
6.根据权利要求2所述的存储器装置，其特征在于，所述参考层是合成反铁磁体，且所述非磁性分隔层是隧道势垒层。
7.根据权利要求2所述的存储器装置，其特征在于，所述一个无选择器存储单元还包括：
相互作用调节层，位于所述自由层与所述一个字线之间。
8.根据权利要求7所述的存储器装置，其特征在于，所述对称性中断层具有选自第一位置及第二位置的位置，所述第一位置邻近所述参考层以使得所述参考层位于所述非磁性分隔层与所述对称性中断层之间，所述第二位置位于所述自由层与所述非磁性分隔层之间。
9.根据权利要求2所述的存储器装置，其特征在于，所述一个字线毗邻所述第一磁性结的所述自由层及所述第二磁性结的所述自由层。
10.根据权利要求2所述的存储器装置，其特征在于，所述对称性中断层包括以下中的至少一者：反铁磁层、硬磁性层及双层，所述双层包括所述反铁磁层及磁耦合到所述反铁磁层的磁性层。
11.根据权利要求1所述的存储器装置，其特征在于，第一多条位线平行于所述第二多条位线，且其中所述多条字线垂直于所述第一多条位线。
12.根据权利要求1所述的存储器装置，其特征在于，所述存储器装置是包括多个层次的三维可堆叠存储器装置，所述多个层次中的每一者包括所述多条字线、所述第一多条位线、所述第二多条位线及所述多个无选择器存储单元，所述多个层次中的一个层次的所述第一多条位线用作所述多个层次中的毗邻层次的所述第二多条位线。
13.一种三维可堆叠存储器装置，其特征在于，包括：
多个层次，所述多个层次中的每一者包括多条字线、第一多条位线、第二多条位线及多个无选择器存储单元，所述多个层次中的一个层次的所述第一多条位线用作所述多个层次中的毗邻层次的所述第二多条位线，其中
所述多条字线包含自旋轨道相互作用材料；
所述第一多条位线垂直于所述多条字线；
所述第二多条位线平行于所述第一多条位线；
所述多个无选择器存储单元中的每一者包括多个磁性结，所述多个磁性结中的每一者包括对称性中断层、参考层、利用自旋轨道相互作用力矩进行编程的自由层以及位于所述自由层与所述参考层之间的非磁性分隔层，所述参考层位于所述对称性中断层与所述非磁性分隔层之间，所述多条字线中的一个字线耦合在第一磁性结的所述自由层与第二磁性结的所述自由层之间，所述第一多条位线中的第一位线与所述第一磁性结的所述对称性中断层进行耦合，所述第二多条位线中的第二位线与所述第二磁性结的所述对称性中断层进行耦合，
其中在一个写入操作期间，第一电压施加到所述第一位线中及所述第二位线，第二电压施加到所述一个字线，使得所述第一磁性结及所述第二磁性结被编程为互补状态，其中所述第一电压不同于所述第二电压。
14.一种提供存储器装置的方法，其特征在于，包括：
提供第一多条位线；
提供与所述第一多条位线进行耦合的多个无选择器存储单元的第一部分，所述多个无选择器存储单元中的一个无选择器存储单元包括多个磁性结，所述多个无选择器存储单元的所述第一部分包括所述多个磁性结中的第一磁性结，所述第一磁性结利用自旋轨道相互作用力矩进行编程；
提供与所述多个无选择器存储单元的所述第一部分进行耦合的多条字线；
提供与所述多条字线进行耦合的所述多个无选择器存储单元的第二部分，所述多个无选择器存储单元的所述第二部分包括所述多个磁性结的第二磁性结，所述第二磁性结利用所述自旋轨道相互作用力矩进行编程；以及
提供与所述多个无选择器存储单元的所述第二部分进行耦合的第二多条位线；
其中所述一个无选择器存储单元是基于与所述一个无选择器存储单元进行耦合的所述多条字线中的一个字线中的电压、所述第一多条位线中的第一位线中的电压、以及所述第二多条位线中的第二位线中的电压而被选择用于写入操作，
其中在一个写入操作期间，第一电压施加到所述第一位线中及所述第二位线，第二电压施加到所述一个字线，使得所述第一磁性结及所述第二磁性结被编程为互补状态，其中所述第一电压不同于所述第二电压。
15.根据权利要求14所述的方法，其特征在于，第一磁性结及所述第二磁性结各自包括参考层、非磁性分隔层、利用所述自旋轨道相互作用力矩进行编程的自由层、及对称性中断层，所述非磁性分隔层位于所述自由层与所述参考层之间；且其中提供所述多条字线的步骤还包括：
提供用于所述多条字线中的每一者的自旋轨道相互作用材料，所述多条字线中的每一者与所述第一磁性结的所述自由层及所述第二磁性结的所述自由层进行耦合。
16.根据权利要求15所述的方法，其特征在于，所述参考层具有比参考层平面外退磁能大的参考层垂直磁各向异性，且其中所述自由层具有比自由层平面外退磁能大的自由层垂直磁各向异性。
17.根据权利要求15所述的方法，其特征在于，所述无选择器存储单元中的每一者还包括：
相互作用调节层，位于所述自由层与所述一个字线之间。
18.根据权利要求15所述的方法，其特征在于，所述一个字线毗邻所述第一磁性结的所述自由层与所述第二磁性结的所述自由层。
19.根据权利要求15所述的方法，其特征在于，第一多条位线平行于所述第二多条位线，且其中所述多条字线垂直于所述第一多条位线。
20.根据权利要求15所述的方法，其特征在于，所述存储器装置是三维可堆叠存储器装置，所述存储器装置包括多个层次，所述多个层次中的第一层次包括所述多条位线、所述第二多条位线、所述多条字线及所述多个无选择器存储单元，所述方法还包括：
提供所述多个层次中的另一层次，提供所述另一层次的步骤包括：
提供与所述第二多条位线进行耦合的另外多个无选择器存储单元的第一部分，所述另外多个无选择器存储单元中的一个另外无选择器存储单元包括另外多个磁性结，所述另外多个无选择器存储单元的所述第一部分包括所述另外多个磁性结中的第一另外磁性结，所述第一另外磁性结利用所述自旋轨道相互作用力矩进行编程；
提供与所述另外多个无选择器存储单元的所述第一部分进行耦合的另外多条字线；
提供与所述多条字线进行耦合的所述另外多个无选择器存储单元的第二部分，所述另外多个无选择器存储单元的所述第二部分包括所述另外多个磁性结的第二另外磁性结，所述第二另外磁性结利用所述自旋轨道相互作用力矩进行编程；
提供与所述另外多个无选择器存储单元的所述第二部分进行耦合的第三多条位线；
其中所述一个另外无选择器存储单元是基于与所述一个另外无选择器存储单元进行耦合的所述另外多条字线中的一个另外字线中的电压、所述第二多条位线中的第一另外位线中的电压、所述第三多条位线中的第二另外位线中的电压而被选择用于写入操作。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) * 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US10991406B2 (en) * 2018-11-26 2021-04-27 Arm Limited Method, system and device for magnetic memory
WO2020172891A1 (zh) * 2019-02-28 2020-09-03 华为技术有限公司 存储器和存取方法
US11177430B2 (en) 2019-06-17 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11251362B2 (en) 2020-02-18 2022-02-15 International Business Machines Corporation Stacked spin-orbit-torque magnetoresistive random-access memory
US11532783B2 (en) * 2020-03-05 2022-12-20 Tdk Corporation Magnetic recording array, neuromorphic device, and method of controlling magnetic recording array
CN111354850B (zh) * 2020-03-09 2022-06-24 清华大学 自旋轨道耦合磁性器件、电子装置及其操作和制造方法
US11101004B1 (en) * 2020-06-22 2021-08-24 Macronix International Co., Ltd. Memory device and reading method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479918A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 形成磁性隧道结结构和形成磁性随机存取存储器的方法
CN104393169A (zh) * 2014-10-10 2015-03-04 北京航空航天大学 一种无需外部磁场的自旋轨道动量矩磁存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023723B2 (en) * 2002-11-12 2006-04-04 Nve Corporation Magnetic memory layers thermal pulse transitions
KR100923298B1 (ko) 2003-01-18 2009-10-23 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
US7166881B2 (en) 2003-10-13 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-sensing level MRAM structures
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
KR20120114611A (ko) * 2011-04-07 2012-10-17 에스케이하이닉스 주식회사 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법
WO2013095540A1 (en) 2011-12-22 2013-06-27 Intel Corporation Memory with elements having two stacked magnetic tunneling junction (mtj) devices
US9853053B2 (en) * 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
JP6405097B2 (ja) * 2013-02-28 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
WO2015102739A2 (en) * 2013-10-18 2015-07-09 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers
US9384812B2 (en) 2014-01-28 2016-07-05 Qualcomm Incorporated Three-phase GSHE-MTJ non-volatile flip-flop
KR102419536B1 (ko) * 2014-07-17 2022-07-11 코넬 유니버시티 효율적인 스핀 전달 토크를 위한 향상된 스핀 홀 효과에 기초한 회로들 및 디바이스들
US9548095B2 (en) * 2014-08-20 2017-01-17 Everspin Technologies, Inc. Redundant magnetic tunnel junctions in magnetoresistive memory
US9647032B2 (en) * 2014-08-27 2017-05-09 Avalanche Technology, Inc. Spin-orbitronics device and applications thereof
US9589619B2 (en) 2015-02-09 2017-03-07 Qualcomm Incorporated Spin-orbit-torque magnetoresistive random access memory with voltage-controlled anisotropy
US20170092842A1 (en) 2015-09-04 2017-03-30 The Regents Of The University Of California Strained voltage-controlled magnetic memory elements and devices
US20170117027A1 (en) 2015-10-21 2017-04-27 HGST Netherlands B.V. Top pinned sot-mram architecture with in-stack selector
US9608039B1 (en) 2015-11-16 2017-03-28 Samsung Electronics Co., Ltd. Magnetic junctions programmable using spin-orbit interaction torque in the absence of an external magnetic field
US10305026B2 (en) * 2015-11-19 2019-05-28 Samsung Electronics Co., Ltd. Cross-point architecture for spin-transfer torque magnetoresistive random access memory with spin orbit writing
US9805795B2 (en) * 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479918A (zh) * 2010-11-29 2012-05-30 三星电子株式会社 形成磁性隧道结结构和形成磁性随机存取存储器的方法
CN104393169A (zh) * 2014-10-10 2015-03-04 北京航空航天大学 一种无需外部磁场的自旋轨道动量矩磁存储器

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