JP6405097B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。又は半導体装置を用いた電子機器に関する。
半導体特性を利用した素子を具備する半導体装置が注目されている。半導体特性を利用した素子は、一例としてトランジスタを挙げることができる。トランジスタは、液晶表示装置や、記憶装置等に用いられている。
トランジスタに用いられる半導体材料としてはシリコン（Ｓｉ）が広く用いられているが、近年では酸化物半導体も注目されている（特許文献１参照）。
特開２０１１−１２３９８６号公報
特許文献１に記載の半導体装置では、多値のデータを記憶する構成について開示している。より一層のデータの多値化を図り、記憶できるデータ量を増やすことは、半導体装置の小型化、軽量化又は低消費電力化を達成する上で重要である。
しかしながら、特許文献１に記載の半導体装置では、ゲートに保持されたデータを読み出すためのトランジスタをソース接地として、メモリセルに記憶したデータを一度電流に変換（電流変換）し、その後電圧に変換（電圧変換）してデータを外部に出力する構成となる。該構成の場合、メモリセルの出力電圧は、トランジスタの電界効果移動度や、トランジスタサイズといった各種特性のばらつきの影響により、ばらつきが大きくなるといったことが起こりえる。そのため、メモリセルの出力電圧の判定を行うために用いる参照電圧の幅を十分大きな値にしておく必要があり、より一層のデータの多値化を阻む障壁となっていた。
そこで、本発明の一態様では、トランジスタ特性のばらつきの影響を軽減することで、メモリセルの出力電圧のばらつきを小さくできる、新規な構成の半導体装置を提供することを課題の一とする。
本発明の一態様は、メモリセルが有する、ゲートに保持されたデータを読み出すためのトランジスタをソースフォロワ（ドレイン接地）として用いる構成とする。メモリセルに流す参照電流を生成するトランジスタに印加する電圧を、ゲート−ソース間に印加する電圧が、概ね該トランジスタの閾値電圧となるように設定する構成とする。該構成により、メモリセルの保持されたデータが外部に読み出される際、その出力電圧を、トランジスタの電界効果移動度やトランジスタサイズ等のばらつきの影響が軽減された値として、出力させることができる。
本発明の一態様は、データを書き込むための第１のトランジスタと、データをゲートに保持し、該ゲートの電位に従ってデータを読み出す第２のトランジスタと、を有するメモリセルと、第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、第２のトランジスタは、ドレイン接地されたトランジスタである半導体装置である。
本発明の一態様は、データを書き込むための第１のトランジスタと、データをゲートに保持し、該ゲートの電位に従ってデータを読み出す第２のトランジスタと、を有するメモリセルと、第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、第２のトランジスタは、ドレイン接地されたトランジスタであり、参照電流生成回路は、第３のトランジスタのゲート、ソース間に印加する電圧を、概ね第３のトランジスタの閾値電圧となるように設定し、電流を設定する半導体装置である。
本発明の一態様は、データを書き込むための第１のトランジスタと、データをゲートに保持し、該ゲートの電位に従ってデータを読み出す第２のトランジスタと、第２のトランジスタのゲートに電気的に接続された容量素子と、を有するメモリセルと、第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、第２のトランジスタは、ドレイン接地されたトランジスタであり、参照電流生成回路は、第３のトランジスタのゲート、ソース間に印加する電圧を、概ね第３のトランジスタの閾値電圧となるように設定し、電流を設定する半導体装置である。
本発明の一態様において、メモリセルは、データを読み出すための信号が与えられる第４のトランジスタを有する半導体装置が好ましい。
本発明の一態様において、容量素子は、データの読み出しを制御するための信号が与えられる半導体装置が好ましい。
本発明の一態様において、メモリセルは、マトリクス状に設けられている半導体装置が好ましい。
本発明の一態様において、第１のトランジスタの半導体層は、酸化物半導体を有する半導体装置が好ましい。
本発明の一態様により、トランジスタ特性のばらつきの影響を軽減することで、メモリセルの出力電圧のばらつきを小さくできる、新規な構成の半導体装置を提供することができる。その結果、本発明の一態様では、メモリセルに記憶するデータの、より一層のデータの多値化を図ることができ、小型化、軽量化又は低消費電力化を図ることができる。
半導体装置の回路ブロック図。 半導体装置の回路ブロック図。 半導体装置の回路ブロック図。 参照電圧生成回路の回路図及び電圧の関係を示す図。 メモリセルの回路図。 半導体装置の回路ブロック図。 半導体装置のタイミングチャート図。 半導体装置の回路ブロック図。 半導体装置の回路ブロック図。 半導体装置の回路ブロック図。 半導体装置の回路ブロック図。 半導体装置の断面図。 トランジスタの断面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお各実施の形態での説明は、以下の順序で行う。
１．実施の形態１（本発明の一態様に関する基本構成について）
２．実施の形態２（センスアンプ、参照電圧生成回路の構成例について）
３．実施の形態３（周辺回路の構成例、半導体装置の動作について）
４．実施の形態４（半導体装置の変形例について）
５．実施の形態５（酸化物半導体について）
６．実施の形態６（半導体装置を構成する素子について）
７．実施の形態７（半導体装置の電子部品及び該電子部品を具備する電子機器への適用例）
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本構成について、図１を参照して説明する。
図１は、半導体装置１００の一例を示す回路ブロック図である。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、別の基板上に配置された制御回路、電源回路等を含む場合がある。
図１に示す半導体装置１００の回路ブロック図では、メモリセル１０１と、参照電流生成回路１０２と、を示している。また、図１では、メモリセル１０１及び参照電流生成回路１０２を用いて得られる出力電圧Ｖｏｕｔが与えられるセンスアンプ１０３（図中、Ｓ．Ａ．と略記）を示している。
図１に示すメモリセル１０１では、トランジスタ１１１と、トランジスタ１１２と、容量素子１１３と、を示している。なおメモリセル１０１は、図１では、図示を省略しているが、実際にはマトリクス状に複数設けられている。
ここでメモリセル１０１を構成する素子について説明する。
トランジスタ１１１は、ゲートにワード信号ＷＳを与えられ、ソース及びドレインの一方に多値のデータＤＳが与えられる。多値のデータＤＳは、トランジスタ１１１が導通しているとき、トランジスタ１１１のソース及びドレインの他方に接続された容量素子１１３の一方の電極に与えられる。一旦、容量素子１１３の一方の電極に与えられた多値のデータＤＳは、トランジスタ１１１が非導通となっても、保持される。トランジスタ１１１の導通又は非導通は、ワード信号ＷＳによって制御される。なおトランジスタ１１１を第１のトランジスタということもある。またトランジスタ１１１は、ｎチャネル型のトランジスタである。
なお容量素子１１３の一方の電極、トランジスタ１１１のソース及びドレインの他方の端子、及びトランジスタ１１２のゲートを接続する配線上のいずれかのノードは、図１に示すようにノードＮｏｄｅ＿Ｍとして、以下説明を行う。
なお多値のデータＤＳは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、３ビットのデータであれば８値のデータであり、８段階の電位のいずれか一を有する信号である。
なおワード信号ＷＳは、トランジスタ１１１の導通状態を制御することで、選択したメモリセルのノードＮｏｄｅ＿Ｍにデータを保持（書き込み）するよう制御するための信号である。
なお本明細書において、「トランジスタが導通している」とは、トランジスタのゲートとソースの間に印加される電圧が該トランジスタの閾値電圧以上であることをいう。また、「トランジスタが非導通状態である」とは、トランジスタのゲートとソースの間に印加される電圧が該トランジスタの閾値電圧未満であることをいう。
なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上の節点のことである。
トランジスタ１１２は、ゲートにノードＮｏｄｅ＿Ｍの電位が与えられ、ソース及びドレインの一方に高電源電位Ｖｄが与えられる。トランジスタ１１２のソース及びドレインの他方は、参照電流生成回路１０２に接続される。なおトランジスタ１１２は、第２のトランジスタということもある。またトランジスタ１１２は、ｎチャネル型のトランジスタである。
なおノードＮｏｄｅ＿Ｍの電位は、多値のデータＤＳに基づく電位である。但し図１の構成では、データを読み出すメモリセルを選択するために、読み出し信号ＲＳの電位を変化させる。そのため、ノードＮｏｄｅ＿Ｍの電位は、多値のデータＤＳに基づく電位に読み出し信号ＲＳの電位が加わった電位となる。この電位の変化は、ノードＮｏｄｅ＿Ｍが電気的に浮遊状態のとき、容量素子１１３の他方の電極に与えられる読み出し信号ＲＳが変化することで起こる容量結合によるものである。
なお本明細書において電気的に浮遊状態とは、電気的に浮いている状態のことであり、他の素子又は配線と電気的に接続していない状態のことをいう。例えば、電気的に浮遊状態であるノードでは、該ノードに対して電荷の出入りがほとんどなく、該ノードに形成される容量成分による容量結合により、電位の上昇又は下降が生じる状態となる。
なおトランジスタ１１１には、非導通状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。
図１に示すメモリセル１０１の構成では、トランジスタ１１１の導通、又は非導通を制御することで、多値のデータの書き込み、保持を行っている。そのためデータを保持する期間において、ノードＮｏｄｅ＿Ｍでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。
トランジスタ１１１をオフ電流が少ないトランジスタとすることで、メモリセル１０１を、電源遮断後にデータの保持期間が存在する不揮発性のメモリとすることができる。よって、一旦、メモリセル１０１に書き込まれたデータは、再度、トランジスタ１１１を導通させるまで、ノードＮｏｄｅ＿Ｍに保持し続けることができる。
なおトランジスタ１１２には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。言うまでもなく、閾値電圧のばらつきは小さければ小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであっても、閾値電圧の差が２０ｍＶ程度残りうる。
なお図１では、トランジスタ１１２のソースとドレインの間を流れる電流をＩｄ＿Ｍとして示している。また、図１では、トランジスタ１１２のゲートとソースの間に印加される電圧をＶｇｓ＿Ｍとして示している。
容量素子１１３は、一方の電極にノードＮｏｄｅ＿Ｍの電位が与えられ、他方の電極に読み出し信号ＲＳが与えられる。
なお読み出し信号ＲＳは、データを読み出すメモリセルから選択的にデータに応じた信号を読み出すために制御される信号である。具体的にメモリセルからデータを選択的に読み出す際は、読み出し信号ＲＳの電位を上昇させて、その上昇に従ってノードＮｏｄｅ＿Ｍの電位を容量結合によって上昇させればよい。
以上がメモリセル１０１を構成する素子についての説明である。
次いで、図１に示す参照電流生成回路１０２について説明する。図１に示す参照電流生成回路１０２では、トランジスタ１２１と、電圧源１２２、スイッチ１２３を示している。
トランジスタ１２１は、ゲートに電圧源１２２の電位が与えられ、ソース及びドレインの一方にスイッチ１２３を介してトランジスタ１１２のソース及びドレインの他方の電位が与えられる。また、トランジスタ１２１は、ソース及びドレインの他方に低電源電位Ｖｓが与えられる。なおトランジスタ１２１は、第３のトランジスタということもある。またトランジスタ１２１は、トランジスタ１１２と同じ導電型のトランジスタであり、ここではｎチャネル型のトランジスタである。
電圧源１２２は、トランジスタ１２１のゲートとソースの間に電圧を印加するよう設けられる。電圧源１２２より印加する電圧は、メモリセルよりデータに応じた電圧を読み出す際、トランジスタ１２１の閾値電圧に等しくなるよう設定される。
なお図１では、トランジスタ１２１のソースとドレインの間を流れる電流をＩｄ＿ｉとして示している。また、図１では、トランジスタ１２１のゲートとソースの間に印加される電圧、すなわち電圧源１２２による電圧をＶｇｓ＿ｉとして示している。
スイッチ１２３は、トランジスタ１２１と、同じ列に設けられたメモリセルにおける各トランジスタ１１２のソース及びドレインの他方、の間に設けられる。スイッチ１２３は、トランジスタを用いて構成すればよく、選択信号ＳＥＬによって導通又は非導通が選択され出力電圧Ｖｏｕｔがセンスアンプ１０３に与えられる。
以上が参照電流生成回路１０２を構成する素子についての説明である。
なお図１に示すセンスアンプ１０３は、一例としては、オペアンプを有する構成とすればよい。オペアンプでは、非反転入力端子に出力電圧Ｖｏｕｔを与え、反転入力端子に出力電圧Ｖｏｕｔを判定するための参照電圧を与える。センスアンプ１０３は、出力電圧Ｖｏｕｔと参照電圧の大小に従って、メモリセル１０１に保持された多値のデータの判定を行うことができる。
次いで、図１に示す半導体装置１００の動作を説明し、本実施の形態の構成とすることによる作用について説明する。
図１に示す回路構成における、参照電流生成回路１０２のトランジスタ１２１は飽和領域で駆動させる。そのため、トランジスタ１２１を流れる電流Ｉｄ＿ｉは、式（１）に示すように近似して表すことができる。
Figure 0006405097
なお式（１）において、μ＿ｉは、トランジスタ１２１の電界効果移動度である。またＣｏｘ＿ｉは、ゲート絶縁膜の単位面積あたりの静電容量である。またＷ＿ｉは、トランジスタ１２１のチャネル幅である。またＬ＿ｉは、トランジスタ１２１のチャネル長である。またＶｔｈ＿ｉは、トランジスタ１２１の閾値電圧である。
また図１に示す回路構成における、メモリセル１０１のトランジスタ１１２は飽和領域で駆動させる。そのため、トランジスタ１１２を流れる電流Ｉｄ＿Ｍは、式（２）に示すように近似して表すことができる。
Figure 0006405097
なお式（２）において、μ＿Ｍは、トランジスタ１１２の電界効果移動度である。またＣｏｘ＿Ｍは、ゲート絶縁膜の単位面積あたりの静電容量である。またＷ＿Ｍは、トランジスタ１１２のチャネル幅である。またＬ＿Ｍは、トランジスタ１１２のチャネル長である。またＶｔｈ＿Ｍは、トランジスタ１１２の閾値電圧である。
図１に示す回路構成において、スイッチ１２３を導通状態とする場合、上述の電流Ｉｄ＿ｉ及び電流Ｉｄ＿Ｍは、等しい。従って、Ｉｄ＿ｉ＝Ｉｄ＿Ｍとして式を整理すると、Ｖｇｓ＿Ｍは式（３）に示すように表すことができる。
Figure 0006405097
なお式（３）における、右辺第一項におけるＡは、式（４）で表すことができる。
Figure 0006405097
式（３）における、Ａを含む右辺第一項は、トランジスタの電界効果移動度や、トランジスタサイズ等のばらつきが生じやすい変数を有する。すなわち、式（３）からわかることは、Ａを含む右辺第一項が小さければ小さいほど、Ｖｇｓ＿Ｍをばらつきの低減された値とすることができる。
具体的に式（３）のＡを含む右辺第一項を小さくするためには、「Ｖｇｓ＿ｉ−Ｖｔｈ＿ｉ」をできる限り小さくする、すなわち「Ｖｇｓ＿ｉ≒Ｖｔｈ＿ｉ」となるように電圧源１２２より印加する電圧を設定すればよい。
なお上述した「Ｖｇｓ＿ｉ≒Ｖｔｈ＿ｉ」となる関係は、電圧源１２２によるトランジスタ１２１のゲートとソースの間に印加される電圧Ｖｇｓ＿ｉと、トランジスタ１２１の閾値電圧Ｖｔｈ＿ｉとが概ね等しいことをいう。なお電圧Ｖｇｓ＿ｉが閾値電圧Ｖｔｈ＿ｉと一致してしまう、若しくは電圧Ｖｇｓ＿ｉが閾値電圧Ｖｔｈ＿ｉを下回ると、トランジスタ１２１に電流がほとんど流れないおそれがある。そのため、ここでいう、「電圧Ｖｇｓ＿ｉが、概ねトランジスタ１２１の閾値電圧Ｖｔｈ＿ｉとなるよう設定される」とは、電圧Ｖｇｓ＿ｉが閾値電圧Ｖｔｈ＿ｉを、数ｍｖから数十ｍＶといったわずかの電圧分だけ越えるようにし、トランジスタ１２１に若干の電流が流れるよう設定される状態、及び／又はトランジスタ１２１に数μＡの電流を流す程度の電圧Ｖｇｓ＿ｉを印加する状態のことをいう。この状態であっても、上述した式（３）のＡを含む右辺第一項は、十分小さくできるため、本発明の一態様と同様の効果を奏することができる。
この場合、Ｖｇｓ＿Ｍは、Ｖｔｈ＿Ｍに近い値を得ることができる。Ｖｇｓ＿ｉはＶｔｈ＿ｉに等しい値となるよう設定されることが好ましいが、実際にはトランジスタ１２１の閾値電圧のばらつきが２０ｍＶ程度残りうるため、「Ｖｇｓ＿ｉ＝Ｖｔｈ＿ｉ」とはならない。そのため、Ｖｇｓ＿Ｍは、式（３）における、Ａを含む右辺第一項により生じる電圧Ｖａの影響を若干うけ、Ｖｔｈ＿Ｍに電圧Ｖａが加わった「Ｖｔｈ＿Ｍ＋Ｖａ」として表すことができる。
具体的な動作中の電位の変化について説明する。例えば、多値のデータのメモリセル１０１への書き込みによりノードＮｏｄｅ＿Ｍの電位がＶ（ＤＳ）となるとする。このメモリセル１０１に書き込んだデータを読み出す場合、読み出し信号ＲＳの電位を上昇させて読み出すことになる。読み出し信号ＲＳをＶ（ＲＳ）だけ上昇させると、容量素子１１３での容量結合により、ノードＮｏｄｅ＿Ｍの電位がＶ（ＤＳ）から更に上昇した「Ｖ（ＤＳ）＋Ｖ（ＲＳ）」となる。
前述したように、トランジスタの１１２のゲートとソースに印加される電圧は、上述した式（３）より「Ｖｔｈ＿Ｍ＋Ｖａ」となる。そのため、トランジスタ１１２のゲートであるノードＮｏｄｅ＿Ｍが「Ｖ（ＤＳ）＋Ｖ（ＲＳ）」の場合、トランジスタ１１２のソースは、「Ｖ（ＤＳ）＋Ｖ（ＲＳ）−（Ｖｔｈ＿Ｍ＋Ｖａ）」に収束する。このトランジスタ１１２のソースの電位が、スイッチ１２３を導通させることで、式（５）で示す出力電圧Ｖｏｕｔとしてセンスアンプ１０３に与えられる。
Figure 0006405097
出力電圧として得られる、式（５）で示す出力電圧Ｖｏｕｔは、トランジスタ１２１の閾値電圧のばらつきに応じて生じる電圧Ｖａが加わった形であるものの、上述したように「Ｖｇｓ＿ｉ≒Ｖｔｈ＿ｉ」とすることで電圧Ｖａが小さくなっており、ばらつきの影響が低減されている。この出力電圧Ｖｏｕｔが、多値のデータの電位に相当するＶ（ＤＳ）に応じた電位として外部に出力される。
比較のため、図２に示す半導体装置１７０の回路ブロック図では、メモリセル１７１と、電流電圧変換回路１７２と、センスアンプ１７３と、を示している。
図２に示すメモリセル１７１では、トランジスタ１８１と、トランジスタ１８２と、容量素子１８３と、を示している。
ここでメモリセル１７１を構成する素子について説明する。なお図１で説明したメモリセル１０１での符号及び信号と重複する箇所については図１での説明を援用するものとして説明を省略する。
トランジスタ１８１は、ゲートにワード信号ＷＳを与えられ、ソース及びドレインの一方に多値のデータＤＳが与えられる。なお容量素子１８３の一方の電極、トランジスタ１８１のソース及びドレインの他方の端子、及びトランジスタ１８２のゲートを接続する配線上のいずれかのノードは、図２に示すようにノードＮｏｄｅ＿Ｍ’として、以下説明を行う。
トランジスタ１８２は、ゲートにノードＮｏｄｅ＿Ｍ’の電位が与えられ、ソース及びドレインの一方に低電源電位Ｖｓが与えられる。トランジスタ１８２のソース及びドレインの他方は、電流電圧変換回路１７２に接続される。
なお図２では、トランジスタ１８２のソースとドレインの間を流れる電流をＩｄ＿Ｍ’として示している。また、図２では、トランジスタ１８２のゲートとソースの間に印加される電圧をＶｇｓ＿Ｍ’として示している。
容量素子１８３は、一方の電極にノードＮｏｄｅ＿Ｍ’の電位が与えられる。
以上がメモリセル１７１を構成する素子についての説明である。
次いで、図２に示す電流電圧変換回路１７２について説明する。図２に示す電流電圧変換回路１７２では、負荷１９１と、スイッチ１９３を示している。なお図２において、図１で説明した参照電流生成回路１０２での符号及び信号と重複する箇所については図１での説明を援用するものとして説明を省略する。またスイッチ１９３については、図１におけるスイッチ１２３での説明を援用するものとして説明を省略する。
負荷１９１は、一例として抵抗素子である。負荷１９１では、一方の端子に高電源電位Ｖｄが与えられ、他方の端子にスイッチ１９３を介してトランジスタ１８２のソース及びドレインの他方の電位が与えられる。スイッチ１９３が導通しているとき、トランジスタ１８２のソース及びドレインの他方の電位が出力電圧Ｖｏｕｔ’となる。
以上が電流電圧変換回路１７２を構成する素子についての説明である。
なお図２に示すセンスアンプ１７３は、図１に示すセンスアンプ１０３での説明と同様である。
次いで、図２に示す半導体装置１７０の動作を説明し、図１での構成と比較する。
図２に示す回路構成における、メモリセル１７１のトランジスタ１８２は飽和領域で駆動させる。そのため、トランジスタ１８２を流れる電流Ｉｄ＿Ｍ’は、式（６）に示すように近似して表すことができる。
Figure 0006405097
なお式（６）において、μ＿Ｍ’は、トランジスタ１８２の電界効果移動度である。またＣｏｘ＿Ｍ’は、ゲート絶縁膜の単位面積あたりの静電容量である。またＷ＿Ｍ’は、トランジスタ１８２のチャネル幅である。またＬ＿Ｍ’は、トランジスタ１８２のチャネル長である。またＶｔｈ＿Ｍ’は、トランジスタ１８２の閾値電圧である。
式（６）において、トランジスタ１８２を流れる電流Ｉｄ＿Ｍ’は、メモリセル１７１のノードＮｏｄｅ＿Ｍ’に書き込む、多値のデータの電位によって決まる電圧Ｖｇｓ＿Ｍ’の大きさに応じて変化する。トランジスタ１８２を流れる電流Ｉｄ＿Ｍ’は、トランジスタの電界効果移動度や、トランジスタサイズ等のばらつきが生じやすい変数に乗算する形で得られる。そのため、電流Ｉｄ＿Ｍ’は、トランジスタ特性のばらつきに起因して、得られる値のばらつきが大きいものとなる。
また図２に示す回路構成において、式（６）で示す電流Ｉｄ＿Ｍ’は、負荷１９１を流れることで負荷１９１の端子間に式（７）に示す電圧Ｖ＿ｒを生じさせる。
Figure 0006405097
なお式（７）において、抵抗Ｒは、負荷１９１の抵抗である。この抵抗Ｒは、トランジスタ等の半導体素子で形成される場合、トランジスタ特性のばらつきや、半導体素子の作製条件に応じて、ばらつきが生じやすい。そのため、電圧Ｖ＿ｒは、このばらつきに起因して、得られる値のばらつきが大きいものとなる。
電流Ｉｄ＿Ｍ’によって決まる電圧Ｖ＿ｒに従って、出力電圧Ｖｏｕｔ’は式（８）に示す形でセンスアンプ１７３に与えられる。
Figure 0006405097
式（８）における右辺第二項は、式（７）で示したＶ＿ｒを有する。この電圧Ｖ＿ｒは、式（７）で説明した抵抗Ｒといったばらつきが生じやすい変数に、式（６）で説明した電流Ｉｄ＿Ｍ’を乗算した形で得られる値である。そのため、式（８）における出力電圧Ｖｏｕｔ’は、ばらつきが増幅されて、外部に出力されることになる。
式（６）乃至式（８）を用いて比較例として説明した、図２で示すメモリセル内のデータを読み出すためのトランジスタをソース接地とする構成では、メモリセル１７１が有するトランジスタ１８２のゲートとソースの間に印加される電圧を電流に変換し、その電流を電流電圧変換回路１７２の負荷１９１によって、電圧に変換する構成となる。そのため出力電圧Ｖｏｕｔ’は、前述したようなばらつきが増幅された形で得られる値になる。
一方、式（１）乃至式（５）を用いて説明した、図１で示すメモリセル内のデータを読み出すためのトランジスタをソースフォロワすなわちドレイン接地とする本実施の形態の構成では、メモリセル１０１のノードＮｏｄｅ＿Ｍに保持される電位を、メモリセル１０１が有するトランジスタ１１２のゲートとソースの間に印加される電圧値として出力する構成とすることができる。そのため出力電圧Ｖｏｕｔは、前述したようなばらつきの原因となる変数の影響が低減された値で得ることができる。
本実施の形態の構成によると、トランジスタの各種特性のばらつきの影響を軽減したデータに対応する電圧を、出力電圧としてメモリセルより読み出すことができる。そのため、メモリセルに書き込む多値のデータについて、さらなる多値化を図ることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で図示したセンスアンプ、及びセンスアンプに与えられる参照電圧を生成する参照電圧生成回路の構成例について、図３及び図４を参照して説明する。
図３は、図１で説明したメモリセル１０１、参照電流生成回路１０２、及びセンスアンプ１０３の構成に加えて、参照電圧生成回路１０４の構成例を示す半導体装置３００の回路ブロック図である。
図３に示すメモリセル１０１及び参照電流生成回路１０２の構成は、なお図１での説明と同様であり、符号及び信号が重複する箇所については図１での説明を援用するものとして説明を省略する。
図３に示すセンスアンプ１０３は、一例としては、オペアンプ１３１を有する構成を示している。実施の形態１で説明したように、オペアンプ１３１では、非反転入力端子に出力電圧Ｖｏｕｔが与えられ、反転入力端子に出力電圧Ｖｏｕｔを判定するための参照電圧Ｖｒｅｆを与える。オペアンプ１３１は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの大小に従ってＨレベル又はＬレベルが切り替わる判定信号Ｓｏｕｔを出力する。
次いで参照電圧生成回路１０４を構成する素子について説明する。図３に示す参照電圧生成回路１０４では、トランジスタ１４１と、トランジスタ１４２と、トランジスタ１４３と、電圧源１４４と、基準電圧生成回路１４５と、を示している。
トランジスタ１４１は、ゲートに参照のための選択信号Ｒｅｆ＿ＳＥＬを与えられ、ソース及びドレインの一方に多値のデータに相当する基準電圧が基準電圧生成回路１４５により与えられる。基準電圧は、トランジスタ１４１が導通しているとき、トランジスタ１４１のソース及びドレインの他方の端子とトランジスタ１４２のゲートとを接続する配線上のいずれかのノードに相当するノードＮｏｄｅ＿ｒｅｆに与えられる。なおトランジスタ１４１は、上述したトランジスタ１１１に対応する素子である。つまり、トランジスタ１４１は、オフ電流が少ないトランジスタであり、非導通とすることでノードＮｏｄｅ＿ｒｅｆを電気的に浮遊状態とするトランジスタである。
トランジスタ１４２は、ゲートにノードＮｏｄｅ＿ｒｅｆの電位が与えられ、ソース及びドレインの一方に高電源電位Ｖｄが与えられる。トランジスタ１４２のソース及びドレインの他方は、トランジスタ１４３のソース及びドレインの一方に接続される。なおトランジスタ１４２は、上述したトランジスタ１１２に対応する素子である。つまり、トランジスタ１４２は、ノードＮｏｄｅ＿ｒｅｆに保持された電圧を読み出すためのトランジスタである。
トランジスタ１４３は、ゲートに電圧源１４４の電位が与えられ、ソース及びドレインの他方に低電源電位Ｖｓが与えられる。なおトランジスタ１４３は、上述したトランジスタ１２１に対応する素子である。つまり、トランジスタ１４３は、電圧源１４４より印加される電圧Ｖｇｓ＿ｉに従って、電流Ｉｄ＿ｉを流すためのトランジスタである。
電圧源１４４は、トランジスタ１４３のゲートとソースの間に電圧を印加するよう設けられる。電圧源１４４より印加する電圧は、参照電流生成回路１０２の電圧源１２２で設定された電圧Ｖｇｓ＿ｉと同じ値に設定する。この場合、トランジスタ１４３とトランジスタ１２１には、同じ電流Ｉｄ＿ｉが流れるよう設定することができる。
基準電圧生成回路１４５は、複数の電圧レベルを生成するラダー型抵抗回路等を用いて構成すればよい。基準電圧生成回路１４５は、メモリセル１０１に保持する多値のデータが、例えばＮ値（Ｎは２以上の自然数）のデータの場合、（Ｎ−１）段階の電圧レベルの基準電圧を生成する回路である。各基準電圧の電圧レベルは、前述の多値のデータとなる電圧レベルの中間値に相当する。この基準電圧は、いずれか一の基準電圧が選択された後、一旦、ノードＮｏｄｅ＿ｒｅｆに保持される。そしてメモリセル１０１のトランジスタ１１２と同様にして、トランジスタ１４１のソース及びドレインの他方には、ノードＮｏｄｅ＿ｒｅｆに保持された電圧に応じた電圧が参照電圧Ｖｒｅｆとして出力される。
具体的な構成例を示す、図４（Ａ）の基準電圧生成回路１４５の構成例では、複数の抵抗素子１５１と、複数のバッファ回路１５２とを示している。
複数の抵抗素子１５１は、高電源電位Ｖｄが与えられる配線と、低電源電位Ｖｓが与えられる配線との間で電気的に直列に設けられる。抵抗素子１５１間のノードでは、抵抗分割により、複数の異なる電圧レベルとなる基準電圧が生成される。そして、いずれか一つの電圧レベルが、バッファ回路１５２を介してトランジスタ１４１のソース及びドレインの一方に与えられる。
なお図４（Ａ）では、基準電圧生成回路１４５で生成される複数の基準電圧の一例として、基準電圧Ｖ＿１乃至Ｖ＿７を示している。
なお参照電圧生成回路１０４では、前述の基準電圧Ｖ＿１乃至Ｖ＿７を用いて参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７を生成する。参照電圧Ｖｒｅｆは、メモリセル１０１及び参照電流生成回路１０２における出力電圧Ｖｏｕｔの生成と同様に生成することができる。
具体的には、基準電圧をＶ＿ｘ（ｘは任意の自然数）、トランジスタ１４２の閾値電圧をＶｔｈ＿ｒｅｆとすると、参照電圧Ｖｒｅｆ＿ｘは、式（９）で表すことができる。なお式（９）は、上記式（５）の導出と同様にして、トランジスタ１４２における「Ｖｇｓ＿ｉ−Ｖｔｈ＿ｉ」をできる限り小さくすることで、導出することができる。
Figure 0006405097
式（９）で示す参照電圧Ｖｒｅｆ＿ｘは、トランジスタ１４３の閾値電圧のばらつきに応じて生じる電圧Ｖｂが加わった形である。なお式（９）では、式（５）の右辺第二項で示したＶ（ＲＳ）に対応する項がない。この読み出し信号（ＲＳ）に応じた電圧（Ｖ（ＲＳ））については、予め基準電圧Ｖ＿ｘを設定する際、加算した上で設定する構成とすればよい。
また、図４（Ｂ）には、参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７と、一例として示す３ビットのデータに対応するメモリセルの出力電圧（Ｖ（ＤＳ＿７乃至ＤＳ＿０）＋Ｖ（ＲＳ）―（Ｖｔｈ＿Ｍ＋Ｖａ））との関係を示している。センスアンプ１０３では、これらの電圧の大きさの判定を行い、メモリセルに保持された多値のデータを求めることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態１、２で図示したメモリセル、参照電流生成回路、センスアンプ、及び参照電圧生成回路を含む周辺回路の構成例について、図５を参照して説明する。また本実施の形態では、列方向に設けられた複数のメモリセルを例に挙げて、該メモリセルから多値のデータを読み出す際のタイミングチャート図について、図６及び図７を参照して説明する。
まず、図５に示す回路ブロック図では、ｍ×ｎ個のメモリセル１０１（図中、ｍ行ｎ列ではメモリセル１０１＿ｍｎと表す）が設けられた記憶回路部２００、メモリセルを制御する信号を各配線に与える駆動回路２０１及び駆動回路２０２、複数の電位を生成する電源回路２０３、データ読み出し回路部２０４、演算回路２０５、及び入出力部Ｉ／Ｏを示している。
記憶回路部２００では、メモリセルとして、メモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿２１、メモリセル１０１＿２２を一例として示している。各メモリセルは、ビット線ＢＬ、読み出し線ＣＬ、ワード線ＷＬ、高電源電位線ＶＬｄに接続されている。また各メモリセルに接続された高電源電位線ＶＬｄに与える電位を生成する電源回路２０３は、低電位電源線ＶＬｓに接続されている。
ビット線ＢＬは、多値のデータＤＳが与えられる配線である。また、ワード線ＷＬは、ワード信号ＷＳが与えられる配線である。また、読み出し線ＣＬは、読み出し信号ＲＳが与えられる配線である。また、高電源電位線ＶＬｄは、高電源電位Ｖｄが与えられる配線である。また、低電源電位線ＶＬｓは、低電源電位Ｖｓが与えられる配線である。
駆動回路２０１は、読み出し線ＣＬ及びワード線ＷＬに与える読み出し信号ＲＳ及びワード信号ＷＳを制御する回路である。シフトレジスタ等を用いて構成すればよい。駆動回路２０２は、ビット線ＢＬに与える多値のデータを制御する回路である。
電源回路２０３は、高電源電位線ＶＬｄ及び低電源電位線ＶＬｓに与える高電源電位Ｖｄ及び低電源電位Ｖｓを生成する回路である。
データ読み出し回路部２０４は、メモリセルの列毎に設けられる参照電流生成回路１０２＿１乃至１０２＿ｎ、参照電圧生成回路１０４、参照電流生成回路１０２＿１乃至１０２＿ｎ毎に設けられたセンスアンプ１０３＿１乃至１０３＿ｎ、及び演算回路２０５を有する。
参照電流生成回路１０２＿１乃至１０２＿ｎはそれぞれ、図１で説明した、参照電流生成回路１０２に相当する回路である。参照電流生成回路１０２＿１乃至１０２＿ｎは列毎に設けられたメモリセルに保持された多値のデータを読み出すための参照電流を生成し、出力電圧Ｖｏｕｔをセンスアンプ１０３＿１乃至１０３＿ｎに与える回路である。
参照電圧生成回路１０４は、図３で説明した、参照電圧生成回路１０４に相当する回路である。参照電圧生成回路１０４は、メモリセルに保持される多値のデータが、Ｎ値のデータの場合、（Ｎ−１）段階の参照電圧を生成する回路である。
なお参照電圧生成回路１０４は、複数設けられる構成としてもよい。この場合、参照電圧生成回路１０４が有する基準電圧生成回路１４５は、参照電圧生成回路１０４毎に異なる基準電圧を出力する構成とすればよい。参照電圧生成回路１０４は、（Ｎ−１）段階の参照電圧を、センスアンプ１０３＿１乃至１０３＿ｎに与える。
センスアンプ１０３＿１乃至１０３＿ｎはそれぞれ、図３で説明したセンスアンプ１０３に相当する回路である。センスアンプ１０３＿１乃至１０３＿ｎは、列毎に設けられた参照電流生成回路１０２＿１乃至１０２＿ｎより与えられる出力電圧Ｖｏｕｔと、参照電圧生成回路１０４より与えられる（Ｎ−１）段階の参照電圧との比較によって出力電圧Ｖｏｕｔの大きさの判定を行い、該判定の結果を判定信号Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｎとして演算回路２０５に出力する回路である。
演算回路２０５は、判定信号Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｎを元に演算を行い、メモリセルより読み出された２Ｎ値のデータをＮビットのデータとして入出力部Ｉ／Ｏに出力する回路である。
次いで図６では、一例として、図５で示した記憶回路部２００における一列目のメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３と、参照電流生成回路１０２＿１とを示している。なおメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３が有するトランジスタ１１１＿１乃至１１１＿３は、図１で説明したトランジスタ１１１に相当する素子である。またメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３が有するトランジスタ１１２＿１乃至１１２＿３は、図１で説明したトランジスタ１１２に相当する素子である。またメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３が有する容量素子１１３＿１乃至１１３＿３は、図１で説明した容量素子１１３に相当する素子である。
またメモリセル１０１＿１１が有する各素子では、高電源電位Ｖｄが高電源電位線ＶＬｄにより与えられる。またメモリセル１０１＿１１では、読み出し信号ＲＳ＿１が読み出し線ＣＬのいずれか一により与えられる。またメモリセル１０１＿１１では、ワード信号ＷＳ＿１がワード線ＷＬのいずれか一により与えられる。またメモリセル１０１＿１１では、データＤＳ＿１がビット線ＢＬのいずれか一により与えられる。またメモリセル１０１＿１１では、図１で説明したノードＮｏｄｅ＿Ｍを、ノードＮｏｄｅ＿Ｍ１という。
同様に、メモリセル１０１＿１２が有する各素子では、高電源電位Ｖｄが高電源電位線ＶＬｄにより与えられる。またメモリセル１０１＿１２では、読み出し信号ＲＳ＿２が読み出し線ＣＬのいずれか一により与えられる。またメモリセル１０１＿１２では、ワード信号ＷＳ＿２がワード線ＷＬのいずれか一により与えられる。またメモリセル１０１＿１２では、データＤＳ＿１がビット線ＢＬのいずれか一により与えられる。またメモリセル１０１＿１２では、図１で説明したノードＮｏｄｅ＿Ｍを、ノードＮｏｄｅ＿Ｍ２という。
同様に、メモリセル１０１＿１３が有する各素子では、高電源電位Ｖｄが高電源電位線ＶＬｄにより与えられる。またメモリセル１０１＿１３では、読み出し信号ＲＳ＿３が読み出し線ＣＬのいずれか一により与えられる。またメモリセル１０１＿１３では、ワード信号ＷＳ＿３がワード線ＷＬのいずれか一により与えられる。またメモリセル１０１＿１３では、データＤＳ＿１がビット線ＢＬのいずれか一により与えられる。またメモリセル１０１＿１３では、図１で説明したノードＮｏｄｅ＿Ｍを、ノードＮｏｄｅ＿Ｍ３という。
またメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３が有する、トランジスタ１１２＿１乃至１１２＿３のソース及びドレインの他方のノードは、互いに接続されている。この互いに接続されたノードには、出力電圧Ｖｏｕｔが与えられる。該ノードをノードＮｏｄｅ＿Ｄ１という。
また参照電流生成回路１０２＿１は、図１で示した参照電流生成回路１０２に相当する回路である。図６に示す参照電流生成回路１０２＿１では、トランジスタ１２１及び電圧源１２２を示している。
次いで、図６に示すメモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３におけるデータの書き込み及び読み出しの動作に関するタイミングチャート図について図７を用いて説明する。
図７に示すタイミングチャート図では、データ書込時を期間Ｗ＿ｐ、データ読み出し時をＲ＿ｐとしている。また図７にはワード信号ＷＳ＿１乃至ＷＳ＿３、データＤＳ＿１、ノードＮｏｄｅ＿Ｍ１乃至Ｎｏｄｅ＿Ｍ３の電圧、読み出し信号ＲＳ＿１乃至ＲＳ＿３、及びノードＮｏｄｅ＿Ｄ１の電圧、の変化を示している。
図７に示す期間Ｗ＿ｐでは、まずワード信号ＷＳ＿１乃至ＷＳ＿３をＨレベルにしてデータＤＳ＿１が有する多値のデータを各メモリセルのノードＮｏｄｅ＿Ｍ１乃至Ｎｏｄｅ＿Ｍ３に書き込む。書き込まれるデータＤＳ＿１は、上述したように多値のデータである。
なお図７では、ノードＮｏｄｅ＿Ｍ１に書き込むデータをＤ＿３、ノードＮｏｄｅ＿Ｍ２に書き込むデータをＤ＿１、ノードＮｏｄｅ＿Ｍ３に書き込むデータをＤ＿５、として表している。なおデータにおける電圧の大きさは、Ｄ＿１＜Ｄ＿３＜Ｄ＿５である。図７ではノードＮｏｄｅ＿Ｍ１乃至Ｎｏｄｅ＿Ｍ３の電圧の上昇をデータの電圧の大きさに応じて図示している。
なお図７における期間Ｗ＿ｐにおいて、読み出し信号ＲＳ＿１乃至ＲＳ＿３、及びノードＮｏｄｅ＿Ｄ１は変化しない。
また図７に示す期間Ｒ＿ｐでは、まず読み出し信号ＲＳ＿１乃至ＲＳ＿３を順に電圧ＶＲ分上昇させ、ノードＮｏｄｅ＿Ｍ１乃至Ｎｏｄｅ＿Ｍ３の電圧をＤ＿３、Ｄ＿１、Ｄ＿５から（Ｄ＿３＋ＶＲ）、（Ｄ＿１＋ＶＲ）、（Ｄ＿５＋ＶＲ）に上昇させる。
このとき、トランジスタ１１２＿１乃至１１２＿３のゲートとソースの間の電圧は、式（３）の関係を維持する。そのため、トランジスタ１１２＿１乃至１１２＿３のゲートとソースの間の電圧であるノードＮｏｄｅ＿Ｄ１の電圧は、式（５）の関係となるように変化する。すなわち、データＤ＿３、Ｄ＿１、Ｄ＿５の変化に従ってノードＮｏｄｅ＿Ｄ１が変化し、出力電圧を得ることができる。
ノードＮｏｄｅ＿Ｍ１乃至Ｎｏｄｅ＿Ｍ３の電圧が上昇することで、メモリセル１０１＿１１、メモリセル１０１＿１２、メモリセル１０１＿１３が有するトランジスタ１１２＿１乃至１１２＿３のゲートとソースの間の電圧が保持されるため、ソース及びドレインの他方にあたるノードＮｏｄｅ＿Ｄ１の電圧が変化する。
具体的には、ノードＮｏｄｅ＿Ｄ１の電圧は、メモリセル１０１＿１１に保持されたデータＤ＿３を読み出す場合、Ｄ＿３＋ＶＲ―（Ｖｔｈ＿Ｍ＋Ｖａ）となる。またメモリセル１０１＿１２に保持されたデータＤ＿１を読み出す場合、Ｄ＿１＋ＶＲ―（Ｖｔｈ＿Ｍ＋Ｖａ）となる。またメモリセル１０１＿１３に保持されたデータＤ＿５を読み出す場合、Ｄ＿５＋ＶＲ―（Ｖｔｈ＿Ｍ＋Ｖａ）となる。
以上、本実施の形態で説明した半導体装置の動作では、トランジスタの各種特性のばらつきの影響を軽減したデータに対応する電圧を、出力電圧としてメモリセルより読み出すことができる。そのため、メモリセルに書き込む多値のデータの多値化について、さらなる多値化を図ることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態１乃至３で説明した半導体装置の各構成における変形例について、図８乃至図１１を参照して説明する。
メモリセル及び参照電流生成回路を有する半導体装置の変形例について、図８乃至図１１を参照して説明する。
図８に示す半導体装置１００ｐの回路ブロック図では、メモリセル１０１と、参照電流生成回路１０２と、センスアンプ１０３と、を示している。また図８に示すメモリセル１０１では、トランジスタ１１１と、トランジスタ１１２ｐと、容量素子１１３と、を示している。また図８に示す参照電流生成回路１０２では、トランジスタ１２１ｐと、電圧源１２２、スイッチ１２３を示している。
図８に示す半導体装置１００ｐが図１に示す半導体装置１００と異なる点は、トランジスタ１１２ｐ及びトランジスタ１２１ｐをｐチャネル型のトランジスタとする点にある。
図８に示す半導体装置１００ｐの構成とすることで、トランジスタのソース及びドレインの位置は変わるものの、図１の構成と同様にゲートに保持されたデータを読み出すためのトランジスタをソースフォロワ（ドレイン接地）として用い、メモリセルに流す参照電流を生成するトランジスタに印加する電圧を、ゲート−ソース間に印加する電圧が該トランジスタの閾値電圧となるように設定する構成とすることができる。
図８の構成としても、図１の構成と同様に、メモリセルの保持されたデータが電圧として外部に読み出される際、トランジスタの電界効果移動度や、トランジスタサイズ等のばらつきの影響が軽減されたものとすることができる。
また別の構成として、図９に示す半導体装置１００ｑの回路ブロック図では、メモリセル１０１と、参照電流生成回路１０２と、センスアンプ１０３と、を示している。また図９に示すメモリセル１０１では、トランジスタ１１１と、トランジスタ１１２と、容量素子１１３と、トランジスタ１１４と、を示している。また図９に示す参照電流生成回路１０２では、トランジスタ１２１と、電圧源１２２、スイッチ１２３を示している。
図９に示す半導体装置１００ｑが図１に示す半導体装置１００と異なる点は、メモリセル１０１においてトランジスタ１１４を追加する点にある。なおトランジスタ１１４は、第４のトランジスタということもある。
図９に示す半導体装置１００ｑの構成とすることで、読み出し信号ＲＳをトランジスタ１１４のゲートに印加して出力電圧Ｖｏｕｔを得る構成とすることができる。そのため図９の構成では、容量素子１１３の他方の電極を固定電位である高電源電位Ｖｄに接続することができ、読み出し信号ＲＳの振幅電圧を大きくすることでトランジスタ１１４のばらつきの影響を小さくすることができる。
図９の構成とすることで、メモリセル１０１が有するトランジスタの数が増えるものの、図１の構成と同様にゲートに保持されたデータを読み出すためのトランジスタをソースフォロワ（ドレイン接地）として用い、メモリセルに流す参照電流を生成するトランジスタに印加する電圧を、ゲート−ソース間に印加する電圧が該トランジスタの閾値電圧となるように設定する構成とすることができる。
図９の構成としても、図１の構成と同様に、メモリセルの保持されたデータが電圧として外部に読み出される際、トランジスタの電界効果移動度や、トランジスタサイズ等のばらつきの影響が軽減されたものとすることができる。
なお図９に示す半導体装置１００ｑの構成では、トランジスタ１１４をトランジスタ１１２のソース及びドレインの他方となる側に設ける構成としたが、図１０に示す半導体装置１００ｒの構成のように、トランジスタ１１２のソース及びドレインの一方となる側に設ける構成としてもよい。
なお図９に示す半導体装置１００ｑの構成では、トランジスタ１１２及びトランジスタ１２１をｎチャネル型のトランジスタとして示したが、図１１に示す半導体装置１００ｓの構成のように、ｐチャネル型であるトランジスタ１１２ｐ及びトランジスタ１２１ｐとする構成としてもよい。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理をすることが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある。または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理を記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルが有するトランジスタの断面の構造について、図面を参照して説明する。
図１２に、発明の一態様に係るメモリセルの断面構造の一部を、一例として示す。なお、図１２では、上記実施の形態１で図示したトランジスタ１１１、トランジスタ１１２、及び容量素子１１３を、例示している。
また、本実施の形態では、トランジスタ１１２が、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタ１１１が、トランジスタ１１２上に形成されている場合を例示している。トランジスタ１１２は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
薄膜のシリコンを用いてトランジスタ１１２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
なお、上記実施の形態１で説明した半導体装置のメモリセルが有するトランジスタのうち、トランジスタ１１１に酸化物半導体を用い、トランジスタ１１２、トランジスタ１２１を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ１１１を積層させることで、トランジスタ１１１のデザインルールを緩和させることができる。
このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造の半導体装置のチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際の半導体装置のチップ面積は、シリコンを用いたトランジスタの数で決定される。
図１２では、半導体基板８００にｎチャネル型のトランジスタ１１２が形成されている。
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１２では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１１２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
具体的に、トランジスタ１１２は、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１１２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。
そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。
配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。
そして、図１２では、絶縁膜８２０上にトランジスタ１１１及び容量素子１１３が形成されている。
トランジスタ１１１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。
また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子１１３として機能する。
なお、図１２では、容量素子１１３がトランジスタ１１１と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子１１３は、トランジスタ１１２と共に、絶縁膜８２０の下に設けられていても良い。
そして、トランジスタ１１１、容量素子１１３上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。
なお、図１２において、トランジスタ１１１は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１１１が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１１１の閾値電圧を制御することができる。
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ１１１の構成例を、図１３（Ａ）に示す。
図１３（Ａ）に示すトランジスタ１１１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。
そして、トランジスタ１１１では、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体層８３０ｃは、図１３（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。
図１４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態６の図１２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このメッキ処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て半導体装置含む回路部を有する電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、トランジスタ特性のばらつきの影響を軽減し、多値化が図られたメモリセルを有する電子部品を実現することができる。該電子部品は、トランジスタ特性のばらつきの影響を軽減し、多値化が図られたメモリセルを有する半導体装置を含むため、小型化、軽量化又は低消費電力化が図られた電子部品である。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１５（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１５（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られた電子書籍が実現される。
図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、小型化、軽量化又は低消費電力化が図られたテレビジョン装置が実現される。
図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため小型化、軽量化又は低消費電力化が図られたスマートフォンが実現される。
図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、このため、小型化、軽量化又は低消費電力化が図られた電子機器が実現される。
Ｄ＿１ データ
Ｄ＿３ データ
Ｄ＿５ データ
ＤＳ データ
ＤＳ＿１ データ
Ｎｏｄｅ＿Ｍ ノード
Ｎｏｄｅ＿ｒｅｆ ノード
Ｎｏｄｅ＿Ｄ１ ノード
Ｎｏｄｅ＿Ｍ１ ノード
Ｎｏｄｅ＿Ｍ２ ノード
Ｎｏｄｅ＿Ｍ３ ノード
ＲＳ 読み出し信号
ＲＳ＿１ 読み出し信号
ＲＳ＿２ 読み出し信号
ＲＳ＿３ 読み出し信号
Ｓｏｕｔ 判定信号
Ｓｏｕｔ＿ｎ 判定信号
Ｓｏｕｔ＿１ 判定信号
Ｖ＿ｘ 基準電圧
Ｖ＿１ 基準電圧
Ｖ＿７ 基準電圧
Ｖｒｅｆ 参照電圧
Ｖｒｅｆ＿ｘ 参照電圧
Ｖｒｅｆ＿１ 参照電圧
Ｖｒｅｆ＿７ 参照電圧
ＷＳ ワード信号
ＷＳ＿１ ワード信号
ＷＳ＿２ ワード信号
ＷＳ＿３ ワード信号
ＳＥＬ 選択信号
Ｒｅｆ＿ＳＥＬ 選択信号
１００ 半導体装置
１００ｐ 半導体装置
１００ｑ 半導体装置
１００ｒ 半導体装置
１００ｓ 半導体装置
１０１ メモリセル
１０１＿ｍｎ メモリセル
１０１＿１１ メモリセル
１０１＿１２ メモリセル
１０１＿１３ メモリセル
１０１＿２１ メモリセル
１０１＿２２ メモリセル
１０２ 参照電流生成回路
１０２＿ｎ 参照電流生成回路
１０２＿１ 参照電流生成回路
１０３ センスアンプ
１０３＿ｎ センスアンプ
１０３＿１ センスアンプ
１０４ 参照電圧生成回路
１１１ トランジスタ
１１１＿１ トランジスタ
１１１＿３ トランジスタ
１１２ トランジスタ
１１２＿１ トランジスタ
１１２＿３ トランジスタ
１１２ｐ トランジスタ
１１３ 容量素子
１１３＿１ 容量素子
１１３＿３ 容量素子
１１４ トランジスタ
１２１ トランジスタ
１２１ｐ トランジスタ
１２２ 電圧源
１２３ スイッチ
１３１ オペアンプ
１４１ トランジスタ
１４２ トランジスタ
１４３ トランジスタ
１４４ 電圧源
１４５ 基準電圧生成回路
１５１ 抵抗素子
１５２ バッファ回路
１７０ 半導体装置
１７１ メモリセル
１７２ 電流電圧変換回路
１７３ センスアンプ
１８１ トランジスタ
１８２ トランジスタ
１８３ 容量素子
１９１ 負荷
１９３ スイッチ
２００ 記憶回路部
２０１ 駆動回路
２０２ 駆動回路
２０３ 電源回路
２０４ 回路部
２０５ 演算回路
３００ 半導体装置
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (6)

  1. データを書き込むための第１のトランジスタと、前記データをゲートに保持し、該ゲートの電位に従って前記データを読み出す第２のトランジスタと、を有するメモリセルと、
    前記第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、
    前記第２のトランジスタは、ドレイン接地されたトランジスタであり、
    前記第３のトランジスタのゲートとソースの間には電圧源が接続され、
    前記電圧源の電圧値は、前記第３のトランジスタの閾値電圧と等しいことを特徴とする半導体装置。
  2. データを書き込むための第１のトランジスタと、前記データをゲートに保持し、該ゲートの電位に従って前記データを読み出す第２のトランジスタと、を有するメモリセルと、
    前記第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、
    前記第２のトランジスタは、ドレイン接地されたトランジスタであり、
    前記参照電流生成回路は、前記第３のトランジスタのゲート、ソース間に印加する電圧を、前記第３のトランジスタの閾値電圧となるように設定し、前記電流を設定することを特徴とする半導体装置。
  3. データを書き込むための第１のトランジスタと、前記データをゲートに保持し、該ゲートの電位に従って前記データを読み出す第２のトランジスタと、前記第２のトランジスタのゲートに電気的に接続された容量素子と、を有するメモリセルと、
    前記第２のトランジスタのソース、ドレイン間に流す電流を設定するための第３のトランジスタを有する参照電流生成回路と、を有し、
    前記第２のトランジスタは、ドレイン接地されたトランジスタであり、
    前記参照電流生成回路は、前記第３のトランジスタのゲート、ソース間に印加する電圧を、前記第３のトランジスタの閾値電圧となるように設定し、前記電流を設定することを特徴とする半導体装置。
  4. 請求項３において、前記容量素子は、前記データの読み出しを制御するための信号が与えられることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、前記メモリセルは、マトリクス状に設けられていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、前記第１のトランジスタの半導体層は、酸化物半導体を有することを特徴とする半導体装置。
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