JP6963463B2 - 半導体装置、電子部品、及び電子機器 - Google Patents

半導体装置、電子部品、及び電子機器 Download PDF

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Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。
大きな記憶容量を有する半導体装置は、単位記憶容量当りの製造コストの低減が重要となる。製造コストの低減には、微細化によりメモリセルの面積を縮小すること、あるいはメモリセルに２ビット以上のデータ、所謂多値データを記憶する構成により１ビットあたりの面積を縮小することが有効である。
そうした中で、特許文献１に記載の半導体装置は、メモリセルにおけるトランジスタのフローティングノードに蓄積された電荷量に応じて当該トランジスタの閾値電圧が異なることを利用して、多値データの記憶を行う構成について開示している。
米国特許出願公開第２０１２／００３３４８８号明細書
各メモリセルにおけるトランジスタで特性ばらつきがあると、同一の書き込み条件（電圧、時間など）でデータを書き込んでも、当該トランジスタのフローティングノードに蓄積される電荷量は異なることになる。すなわち、各メモリセルには異なるデータとして書き込まれることになる。特に、メモリセルに多値データを記憶する構成とする場合には、書き込む電圧を狭い範囲に収める必要があるため、読み出されるデータの信頼性が低下する虞がある。
本発明の一態様は、トランジスタの電気特性のばらつきの影響を抑えることのできる、新規な構成の半導体装置、電子部品、および電子機器を提供することを課題とする。または、本発明の一態様は、読み出されるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
本発明の一態様は、データ書き込み回路と、データ読み出し回路と、メモリセルと、を有する半導体装置であって、メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタは、オフ状態とすることで、メモリセルで記憶する第１のデータに応じた電荷を保持する機能を有し、データ書き込み回路は、第１のデータおよび補正用データをメモリセルに書き込む機能を有し、データ読み出し回路は、第１のデータに対応する第１の電圧値を読み出した後、メモリセルに書き込まれた補正用データに対応する第２の電圧値を読み出し、第１の電圧値と第２の電圧値との差分に相当する電圧値を補正後の第１のデータに変換し、データ書き込み回路に出力する機能を有する半導体装置である。
本発明の一態様において、読み出しビット線と、第３のトランジスタと、固定電位線と、を有し、メモリセルおよびデータ読み出し回路は、読み出しビット線に電気的に接続され、第３のトランジスタは、読み出しビット線と固定電位線との間の導通状態を制御する機能を有し、第３のトランジスタは、第１の電圧値および第２の電圧値を読み出す期間以外の期間で導通状態とする期間を有する半導体装置が好ましい。
本発明の一態様において、第１のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置が好ましい。
本発明の一態様において、メモリセルは、さらに第４のトランジスタを有し、第４のトランジスタは、第１のデータおよび補正用データを読み出す第１の期間において、オン状態とする半導体装置が好ましい。
本発明の一態様において、データ書き込み回路は、第１の期間において、メモリセルに補正用データを書き込む機能を有する半導体装置が好ましい。
本発明の一態様において、データ読み出し回路は、容量素子と、電位制御回路と、アナログデジタル変換回路と、を有し、容量素子の一方の電極は、メモリセルに電気的に接続され、容量素子の他方の電極は、電位制御回路およびアナログデジタル変換回路に電気的に接続され、電位制御回路は、第１のデータに対応する第１の電圧値を読み出す期間において容量素子の他方の電極の電位を固定電位とする機能と、補正用データに対応する第２の電圧値を読み出す期間において容量素子の他方の電極の電位を電気的に浮遊状態とする機能と、有する半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、トランジスタの電気特性のばらつきの影響を抑えることのできる、新規な構成の半導体装置、電子部品、および電子機器を提供することができる。または、本発明の一態様は、読み出されるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。
本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャートおよび回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 本発明の一態様に係る電子部品を示す図。 本発明の一態様に係る電子機器を示す図。 ６ｂｉｔ／ｃｅｌｌ−メモリセルにおける分布図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態では、データを記憶（保持）することのできる半導体装置の構成および動作の一例について説明する。
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるメモリセル、メモリセルを制御する周辺回路、あるいはメモリセル及び周辺回路等を含むシステム全体を半導体装置という。
＜半導体装置の構成例＞
図１は、半導体装置１０の構成例を説明するための回路図である。
半導体装置１０は、メモリセル２０、データ書き込み回路３０、およびデータ読み出し回路４０を有する。メモリセル２０は、トランジスタ２１、トランジスタ２２、およびトランジスタ２３を有する。データ読み出し回路４０は、容量素子４１、電位制御回路４２、およびアナログデジタル変換回路４３を有する。
メモリセル２０は、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬおよびソース線ＳＬの各配線に接続される。各配線には、メモリ素子の動作を制御するための信号又は電位が与えられる。なお本明細書において各配線はそれぞれの機能に応じて別々の呼称で説明するが、単に配線という場合もある。
書き込みワード線ＷＷＬは、トランジスタ２１のゲートに接続される。読み出しワード線ＲＷＬは、トランジスタ２３のゲートに接続される。書き込みビット線ＷＢＬは、トランジスタ２１のソース又はドレインの一方に接続される。読み出しビット線ＲＢＬは、トランジスタ２３のソース又はドレインの一方に接続される。ソース線ＳＬは、トランジスタ２２のソース又はドレインの一方に接続される。
トランジスタ２１のソースまたはドレインの他方は、トランジスタ２２のゲートに接続される。図１中、ノードＦＮはトランジスタ２１のソースまたはドレインの他方とトランジスタ２２のゲートとが接続されるノードである。トランジスタ２１はスイッチとして機能する。トランジスタ２１は、書き込みワード線ＷＷＬに伝わる信号によってオン状態（導通状態）またはオフ状態（非導通状態）が制御される。
トランジスタ２３のソースまたはドレインの他方は、トランジスタ２２のソースまたはドレインの他方に接続される。トランジスタ２３はスイッチとして機能する。トランジスタ２３は、読み出しワード線ＲＷＬに伝わる信号によってオン状態またはオフ状態が制御される。
なお図１においてトランジスタ２１およびトランジスタ２３は、いずれもｎチャネル型として図示している。つまり、ゲートに印加される信号がＨレベルでオン状態、ゲートに印加される信号がＬレベルでオフ状態となる。なおｐチャネル型としてもよく、この場合は各配線の信号の論理を反転する等すればよい。
トランジスタ２１をオフ状態とすることで、メモリセル２０は記憶するデータに応じた電荷を保持することができる。データに応じた電荷はノードＦＮに保持される。トランジスタ２１はオフ状態時におけるリーク電流が極めて小さいトランジスタであることが好ましい。このようなトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が好適である。またＯＳトランジスタは、ソースドレイン間に印加できる電圧、あるいはソースゲート間に印加できる電圧の上限が高い（耐圧に優れている）ので、動作電圧を高くできる。そのため、データによる書き込みビット線ＷＢＬの電位変動を大きくでき、多値データの書き込みに有利である。
なおトランジスタ２３は、ＯＳトランジスタの他、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタをトランジスタ２３に用いることで、閾値電圧のばらつきを小さく、オン状態時にソースドレイン間を流れる電流量を大きくすることができる。またトランジスタ２３はＳｉトランジスタとすることで、先に説明したＯＳトランジスタであるトランジスタ２１と積層して設ける構成とすることができる。当該構成とすることで、メモリセルあたりが占める面積を縮小することができ、大きな記憶容量を有する半導体装置を実現できる。
メモリセル２０が記憶するデータは、ノードＦＮに保持する電荷量が複数の状態を取り得ることで、多値データに対応した複数の電圧値として記憶される。トランジスタ２２は、ノードＦＮ、つまりゲートに保持された複数の電圧値の状態に応じてソースゲート間の電圧を異ならせることができるため、トランジスタ２３をオン状態とした際に、ソースドレイン間に流れる電流量を異ならせることができる。そのため、読み出しビット線ＲＢＬの電圧値は、ノードＦＮに保持する電荷量の状態数に応じたものとすることができる。なおノードＦＮは電荷を保持するための容量素子が接続される構成とすることで、電荷量の変動に伴う電圧値の変動を小さくできるため好適である。
トランジスタ２２は、図１においてｎチャネル型のトランジスタとして図示したが、ｐチャネル型としてもよい。またトランジスタ２２は、Ｓｉトランジスタであることが好ましい。Ｓｉトランジスタをトランジスタ２２に用いることで、閾値電圧のばらつきを小さく、流れる電流量を大きくすることができる。加えて上述したようにトランジスタ２２を、先に説明したＯＳトランジスタであるトランジスタ２１と積層して設ける構成とすることができる。
または、メモリセル２０が有するトランジスタを全部ＯＳトランジスタとし、データ書き込み回路３０およびデータ読み出し回路４０等の周辺回路のトランジスタをＳｉトランジスタとする構成としてもよい。当該構成とすることでメモリセル２０と周辺回路とを積層することができるため、各配線と周辺回路との距離を縮めることができる。そのため、各配線における寄生抵抗あるいは寄生容量等を小さくすることができる。
データ書き込み回路３０は、トランジスタ２１をオン状態とする期間において、メモリセル２０に多値データを書き込む機能を有する。またデータ書き込み回路３０は、トランジスタ２１をオン状態とする期間において、メモリセル２０に補正用データを書き込む機能を有する。
なおデータ書き込み回路３０によってメモリセル２０に書き込まれる多値データは、２ビット以上のデジタルデータに対応するアナログデータである。例えば２ビットの多値データで考える。この場合、データ“００”をＤ００、データ“０１”をＤ０１、データ“１０”をＤ１０、データ“１１”をＤ１１とすると、Ｄ００＝０Ｖ、Ｄ０１＝０．５Ｖ、Ｄ１０＝１．０Ｖ、Ｄ１１＝１．５Ｖのように各データに対応する複数の電圧値となる。０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖのように多値データに対応する複数の電圧値は、以下の説明においては、電圧Ｖａとする。
電圧Ｖａはデータ書き込み回路３０でアナログデータを生成する際のばらつきや、書き込みビット線ＷＢＬの寄生抵抗、あるいはトランジスタ特性のばらつき等によって、所定の電圧値から増加、あるいは減少してメモリセル２０に書き込まれる。例えば１．０Ｖの電圧値は、メモリセル２０のノードに与えたとしても、±０．１Ｖ程度ずれて書き込まれる。この所定の電圧値からのずれをオフセット電圧ΔＶという。つまり、メモリセル２０には、Ｖａ＋ΔＶという電圧値で多値データに対応する電圧値が書き込まれることになる。多値データを複数の電圧値としてメモリセルに記憶する場合には、書き込む電圧値を狭い範囲に収める必要がある。そのため、オフセット電圧ΔＶの影響が大きいと、同じデータであっても異なるデータとして読み出されること、あるいは異なるデータであっても同じデータとして読み出されること、などによりデータの信頼性が低下する。
なおデータ書き込み回路３０によってメモリセル２０に書き込まれる補正用データは、読み出される電圧値の補正を行うためのアナログデータである。例えばデータ“００”と同じ電圧値、つまり０Ｖとなる。補正用データをメモリセルに書き込むことでノードＦＮには、０Ｖの電圧値からオフセット電圧ΔＶだけずれた電圧値が書き込まれる。つまり、メモリセル２０には、ΔＶという電圧値で補正用データに対応する電圧値が書き込まれることになる。
データ読み出し回路４０は、メモリセル２０に書き込まれた多値データに対応する電圧値を読み出す。次いでデータ読み出し回路４０は、メモリセル２０に書き込まれた補正用データに対応する電圧値を読み出す。データ読み出し回路４０は、多値データに対応する電圧値と補正用データに対応する電圧値との差分に応じた電圧値を補正後の多値データに変換する。補正後の多値データは、データ書き込み回路３０に出力し、再度メモリセル２０に書き込む。
つまりデータ読み出し回路４０は、メモリセル２０からＶａ＋ΔＶという多値データに対応する電圧値を読み出しビット線ＲＢＬに読み出す。次いでメモリセル２０に書き込まれたデータを補正用データに書き換えてΔＶという補正用データに対応する電圧値を読み出しビット線ＲＢＬに読み出す。そしてデータ読み出し回路４０では、多値データに対応する電圧値と補正用データに対応する電圧値との差分に応じたＶａを得る。換言すれば相関のある２つのデータ（Ｖａ＋ΔＶ、ΔＶ）を読み出し、互いのデータにあるノイズ成分であるオフセット電圧ΔＶをキャンセルすることで信頼性の高い電圧値Ｖａを得る。
なおメモリセル２０のノードＦＮに書き込まれた電圧値は、そのまま読み出しビット線ＲＢＬの電圧値として読み出されることはないが、上述したようにノードＦＮの電圧値と読み出しビット線ＲＢＬの電圧値とは相関がある。ここでは理解を容易にするよう、同じ値として説明している。なおノードＦＮに保持された電圧値Ｖａ＋ΔＶを読み出しビット線ＲＢＬに読み出して得られる電圧値をＶＶａ＋ＶΔＶ、ノードＦＮに保持された電圧値ΔＶを読み出しビット線ＲＢＬに読み出して得られる電圧値をＶΔＶ、という場合がある。
多値データに対応する電圧値と補正用データに対応する電圧値との差分を得るためには、容量素子４１の一方の電極を読み出しビット線ＲＢＬに接続し、他方の電極をノードＲＮに接続する。ノードＲＮは、電位制御回路４２およびアナログデジタル変換回路４３に接続される。
電位制御回路４２は、多値データに対応する電圧値を読み出す期間においてノードＲＮを固定電位とする。また電位制御回路４２は、補正用データに対応する電圧値を読み出す期間においてノードＲＮを電気的に浮遊状態（フローティング）とする。容量素子４１の容量結合によって、ノードＲＮでは多値データに対応する電圧値と補正用データに対応する電圧値との差分に応じた電圧値を得る。ただしノードＲＮで得られる電圧値は、ノードＲＮに寄生する容量成分の大きさによって変動するが、いずれにせよオフセット電圧ΔＶを除去できる。
ノードＲＮで得られるオフセット電圧ΔＶがキャンセルされた電圧値は、アナログデジタル変換回路４３等でデジタルデータに変換され、外部の回路に出力されるとともに、データ書き込み回路３０に出力される。データ書き込み回路３０は、データ読み出し回路４０から出力されたデータを再度メモリセル２０に書き込む動作を行う。この書き込み動作は、データをメモリセル２０から読み出す際、破壊された多値データを書き戻すための動作である。
以上説明したように本発明の一態様の構成では、相関のある２つのデータ（Ｖａ＋ΔＶ、ΔＶ）を読み出し、互いのデータにあるノイズ成分であるオフセット電圧ΔＶをキャンセルすることで信頼性の高い電圧値Ｖａを得ることができる。そのため、多値データを複数の電圧値としてメモリセルに記憶する場合には、書き込む電圧値を狭い範囲に収めることができ、読み出されるデータの信頼性を向上することができる。
＜半導体装置の動作例＞
次いで半導体装置１０の動作について説明する。
まず多値データの書き込み動作について説明する。ここでは一例として、２ビットの多値データで考え、各データＤ００、Ｄ０１、Ｄ１０、Ｄ１１とし、各データは異なる電圧値に対応するものとする。
図２（Ａ）は、多値データの書き込み動作時における各配線の状態を説明するためのタイミングチャートである。まず書き込みビット線ＷＢＬの電圧値を多値データに対応する電圧値のいずれか一とした状態で、書き込みワード線ＷＷＬをＨレベルとしてトランジスタ２１をオン状態とする。そして、ノードＦＮは多値データに応じた電圧値であるＶａとなる。上述したようにノードＦＮに書き込まれるＶａは、それぞれオフセット電圧ΔＶを有する。つまり、データＤ００、Ｄ０１、Ｄ１０、Ｄ１１において、オフセット電圧ΔＶを有する。
図２（Ｂ）は、多値データの書き込み動作時におけるデータの流れを破線矢印を用いて模式的に表している。オフセット電圧を含む電圧値Ｖａ＋ΔＶがデータ書き込み回路３０からメモリセル２０のノードＦＮに書き込まれる。メモリセル２０では、書き込みワード線ＷＷＬをＬレベルとすることで、ノードＦＮの電圧値に応じた電荷を保持する。
次いで多値データの読み出し動作について説明する。読み出し動作は、２つの期間に分けて説明される。メモリセル２０に保持された多値データに対応する電圧値を読み出す期間ＴＤＡＴＡと、メモリセル２０に新たに書き込まれた補正用データに対応する電圧値を読み出す期間Ｔ０と、である。
図３は、多値データの読み出し動作時における各配線の状態を説明するためのタイミングチャートである。
まず図３において、期間ＴＤＡＴＡで読み出しワード線ＲＷＬをＨレベルとしてトランジスタ２３をオン状態とする。トランジスタ２２では、ノードＦＮに保持した電圧値に応じて電流が流れ、読み出しビット線ＲＢＬの電圧値がノードＦＮに保持した電圧値に応じた電圧値ＶＶａとなる。この間、電位制御回路４２はノードＲＮを固定電位ＶＲＥＳとし（ＣＬ＿ＯＮ）、読み出しビット線ＲＢＬの電圧値が安定したら電位制御回路４２はノードＲＮを電気的に浮遊状態（ＣＬ＿ＯＦＦ）とする。
図４（Ａ）は、多値データの読み出し動作時の期間ＴＤＡＴＡにおけるデータの流れを破線矢印を用いて模式的に表している。容量素子４１の一方の電極の電圧値は、ノードＦＮに保持した電圧値Ｖａ＋ΔＶに応じた電圧値ＶＶａ＋ＶΔＶとなる。容量素子４１の他方の電極の電圧値は、電位制御回路４２の制御によりＶＲＥＳとなる。
図３において、期間Ｔ０で書き込みビット線ＷＢＬの電圧値を補正用データに対応する電圧値とした状態で、書き込みワード線ＷＷＬをＨレベルとしてトランジスタ２１をオン状態とする。そして、ノードＦＮは補正用データに応じた電圧値であるΔＶとなる。このとき、多値データに応じた電圧値Ｖａ＋ΔＶは消失する。そのため、トランジスタ２２を流れる電流値が変化し、容量素子４１の一方の電極の電圧値がＶΔＶに変化する。この容量素子４１の一方の電極の電圧値の変化時において、ノードＲＮは電気的に浮遊状態である。そのためノードＲＮの電圧値は、容量素子４１の一方の電極の電圧値の変化に応じて容量結合が生じることで、変化する。この変化はＶＶａ＋ＶΔＶと、ＶΔＶとの差分に対応するため、ノードＲＮで得られる電圧値は、オフセット電圧ΔＶをキャンセルした値ＶＲＥＳ−ＶＶａで得られる。
図４（Ｂ）は、多値データの読み出し動作時の期間Ｔ０におけるデータの流れを破線矢印を用いて模式的に表している。容量素子４１の一方の電極の電圧値は、ノードＦＮに保持した電圧値ΔＶに応じた電圧値ＶΔＶとなる。容量素子４１の他方の電極の電圧値は、電位制御回路４２の制御によりノードＲＮが電気的に浮遊状態であるために容量素子４１の容量結合によってＶＲＥＳ−ＶＶａとなる。
ノードＲＮで得られるオフセット電圧ΔＶがキャンセルされた電圧値ＶＲＥＳ−ＶＶａは、アナログデジタル変換回路４３等でデジタルデータに変換され、データ書き込み回路３０に出力される。図５は、一旦読み出された多値データをデータ書き込み回路３０に出力する動作におけるデータの流れを破線矢印を用いて模式的に表している。データ書き込み回路３０は、データ読み出し回路４０から出力されたデータを再度メモリセル２０に書き込む動作を行う。この書き込み動作は、データをメモリセル２０から読み出す際、破壊された多値データを書き戻すための動作である。
以上説明したように本発明の一態様の構成では、相関のある２つのデータ（Ｖａ＋ΔＶ、ΔＶ）を読み出し、互いのデータにあるノイズ成分であるオフセット電圧ΔＶをキャンセルすることで信頼性の高い電圧値Ｖａを得ることができる。そのため、多値データを複数の電圧値としてメモリセルに記憶する場合には、書き込む電圧値を狭い範囲に収めることができ、読み出されるデータの信頼性を向上することができる。特に本発明の一態様のメモリセル２０ではノードＦＮに保持した電圧値がトランジスタ２２を介してデータ読み出し回路４０側に読み出される構成となる。このような構成ではトランジスタ２２の閾値電圧のばらつきが電圧値Ｖａの変動に大きく影響を及ぼすことになる。本発明の一態様の構成では、オフセット電圧ΔＶをキャンセルする構成のため、トランジスタ２２の閾値電圧のばらつきを含むノイズ成分のばらつきが問題とならないため、信頼性の高い電圧値Ｖａの取得に極めて有効である。
＜データ書き込み回路およびデータ読み出し回路の構成例＞
図６は、図１における半導体装置１０の構成において、データ書き込み回路３０およびデータ読み出し回路４０の具体的な構成例を説明するための回路図である。
図６に示すデータ書き込み回路３０は、エンコーダ回路３１、デジタルアナログ変換回路３２、アナログバッファ回路３３、およびブロック選択回路３４を有する。また図６に示すデータ読み出し回路４０は、容量素子４１、電位制御回路４２、アナログデジタル変換回路４３の他、電流源回路４４、アナログバッファ回路４５、ブロック選択回路４６、アナログバッファ回路４８、およびデコーダ回路４９を有する。電位制御回路４２は、制御信号ＣＬによって制御されるスイッチ４７と、ＶＲＥＳが与えられる配線と、を有する。
ブロック選択回路３４およびブロック選択回路４６は、ブロック単位ごとに複数のメモリセル２０を選択するためのブロック選択信号ＢＳが与えられる。
データ書き込み回路３０に与えられるデータＤｉｎは、多値データまたは補正用データに相当する。データ読み出し回路４０からデータ書き込み回路３０に出力されるデータＤｏｕｔは、メモリセル２０から読み出された多値データに相当する。
エンコーダ回路３１は、デジタルデータであるデータＤｉｎを符号化したデータとするための回路である。デジタルアナログ変換回路３２は、デジタルデータをアナログデータに変換する回路である。アナログバッファ回路３３は、アナログデータを等倍増幅して出力する回路である。
電流源回路４４は、メモリセルに保持された電圧値に応じて読み出しビット線ＲＢＬの電圧値を変化させるために、定電流を流すための回路である。アナログバッファ回路４５は、アナログデータを等倍増幅して出力する回路である。スイッチ４７は、ノードＲＮを固定電位ＶＲＥＳとするか、電気的に浮遊状態とするか、を切り替える。アナログバッファ回路４８は、アナログデータを等倍増幅して出力する回路である。アナログデジタル変換回路４３は、アナログデータをデジタルデータに変換する回路である。エンコーダ回路３１は、誤り訂正符号（（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路（以下、ＥＣＣ回路）として機能する回路である。デコーダ回路４９は、エンコーダ回路３１で符号化したデータを復号する回路である。
データ読み出し回路４０は、アドレスデコーダ回路、コマンドレジスタ回路、電源回路等を有していてもよい。またデータ読み出し回路４０は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）によるキャッシュメモリを備えていてもよい。当該構成では、書き込みの際、一旦キャッシュメモリにデータを蓄えておく。そして読み出し動作の際は、アドレスがキャッシュメモリのデータと一致すればデコーダ回路４９がキャッシュメモリのデータを読み出す構成としてもよい。なおブロック選択信号ＢＳで所定のメモリセルを選択するためのブロック選択回路３４，４６は、省略することができる。省略することで低消費電力化を図ることができる。アナログバッファ回路３３，４５，４８は、ソースフォロワ回路やオペアンプによるボルテージフォロワ回路を用いることができる。
＜書き込みワード線ＷＷＬの構成例＞
上述したメモリセル２０は、所定のメモリセル２０にデータを書き込む毎に、同じ書き込みワード線ＷＷＬに接続されたメモリセルに記憶したデータが消失してしまう。そのため、図７に一例として示すブロック図の構成とすることが好適である。
図７に示す回路図では、図６で図示したメモリセル２０、アナログバッファ回路４５、ブロック選択回路４６の他、ＡＮＤ回路２５を図示している。また図７では、書き込みワード線ＷＷＬを分割して配置する構成を示している。具体的には、書き込みワード線ＷＷＬＪ、書き込みワード線ＷＷＬＪ＋１、書き込みワード線ＷＷＬｊ１、書き込みワード線ＷＷＬｊ１＋１、書き込みワード線ＷＷＬｊ２、書き込みワード線ＷＷＬｊ２＋１、としている（Ｊ、ｊ１、ｊ２は、それぞれ任意の整数）。また図７に示す回路図では、書き込みワード線以外の構成として、ブロック選択信号ＢＳ、ブロック選択信号ＢＳｉ、ブロック選択信号ＢＳｉ＋１、読み出しビット線ＲＢＬｋ、読み出しビット線ＲＢＬｋ＋１、読み出しビット線ＲＢＬｋ＋２、および読み出しビット線ＲＢＬｋ＋３（ｋ、ｉは、それぞれ任意の整数）を図示している。またアナログバッファ回路４５として、アナログバッファ回路４５ｋ、およびアナログバッファ回路４５ｋ＋２を図示している。またブロック選択回路４６として、トランジスタ４６ｋ、およびトランジスタ４６ｋ＋２を図示している。
Ｊ行目の書き込みワード線ＷＷＬＪは、ＡＮＤ回路２５に入力されるブロック選択信号ＢＳｉとの論理積によって書き込みワード線ＷＷＬｊ１を選択するか否かを制御するとともに、ＡＮＤ回路２５に入力されるブロック選択信号ＢＳｉ＋１との論理積によって書き込みワード線ＷＷＬｊ２を選択するか否かを制御する。またＪ＋１行目の書き込みワード線ＷＷＬＪ＋１は、ＡＮＤ回路２５に入力されるブロック選択信号ＢＳｉとの論理積によって書き込みワード線ＷＷＬｊ１＋１を選択するか否かを制御するとともに、ＡＮＤ回路２５に入力されるブロック選択信号ＢＳｉ＋１との論理積によって書き込みワード線ＷＷＬｊ２＋１を選択するか否かを制御する。
図７の構成とすることでＪ行目の書き込みワード線ＷＷＬＪを選択した場合、書き込みワード線ＷＷＬｊ１または書き込みワード線ＷＷＬｊ２を選択してＨレベルとすることができる。そのため、Ｊ行ｋ列目のメモリセル２０にデータを書き込む動作時において、Ｊ行ｋ＋２列目のメモリセル２０のデータが消失してしまうのを防ぐことができる。
図７の構成では同じ行のメモリセルに対して異なるＡＮＤ回路を配置して同時に書き込みワード線ＷＷＬがＨレベルとなることを防ぐ構成について説明したが、別の構成でもよい。例えば、図８に図示するように、メモリセル２０Ａ内において、トランジスタ２１と書き込みビット線ＷＢＬとの間にトランジスタ２４を設ける構成が有効である。該構成とすることで、データを書き込まないメモリセルの場合にトランジスタ２４がオン状態とならないよう制御信号ＥＮで制御することができる。
＜半導体装置の変形例＞
次いで半導体装置１０として示す構成とは異なる変形例およびその動作について説明する。
図９（Ａ）に図示する半導体装置１０Ｂは、図１で説明した半導体装置１０の構成にトランジスタ５０を追加した構成である。
トランジスタ５０は、ソースおよびドレインの一方が読み出しビット線ＲＢＬに接続される。トランジスタ５０は、ソースおよびドレインの他方が固定電位線（図９（Ａ）ではグラウンド線を図示）に接続される。トランジスタ５０は、ゲートが制御線ＰＤＥに接続される。制御線ＰＤＥには、読み出しビット線ＲＢＬと固定電位線との間の導通状態を制御する信号が与えられる。
図９（Ａ）ではトランジスタ５０としてｎチャネル型トランジスタを図示している。トランジスタ５０は、読み出しビット線ＲＢＬと固定電位線との間の導通状態を切り替えることができるスイッチとして機能すればよい。そのため、トランジスタ５０にｐチャネル型トランジスタを用いることもできる。
図９（Ｂ）には、図９（Ａ）に示す回路図に対応する半導体装置１０Ｂの動作を説明するためのタイミングチャートである。図９（Ｂ）は、図３で説明した半導体装置１０の動作を説明するタイミングチャートに制御線ＰＤＥに与える信号の波形を示した構成である。
図９（Ｂ）に図示するように制御線ＰＤＥに与える信号は、読み出しワード線ＲＷＬをＨレベルとする期間およびその前後で、Ｌレベルとする。また図９（Ｂ）に図示するように制御線ＰＤＥに与える信号は、読み出しワード線ＲＷＬをＨレベルとする期間以外の期間で、Ｈレベルとする。
図９（Ａ）、（Ｂ）に図示する構成とすることで、メモリセル２０からデータを読み出す際に読み出しワード線ＲＷＬの電位が予測しない電位変動によって読み出し電位のばらつきが生じてしまう問題を抑制することができる。
メモリセル２０からデータを読み出す以外の期間、トランジスタ５０を導通状態とすることで読み出しビット線ＲＢＬの電位を固定電位線の電位に保つことができる。メモリセル２０からデータを読み出す期間では、トランジスタ５０を非導通状態とし、固定電位線の電位によって読み出しビット線ＲＢＬの電位が固定されることを防ぐ構成とする。
図９（Ａ）、（Ｂ）に図示する構成によって、読み出し電位のばらつきが生じてしまう問題を抑制することで、相関のある２つのデータ（Ｖａ＋ΔＶ、ΔＶ）を読み出し、互いのデータにあるノイズ成分であるオフセット電圧ΔＶをキャンセルする際の信頼性を更に高めることができる。そのため、読み出されるデータの信頼性を向上することができる。
次いでデータ読み出し回路４０として示す構成とは異なる変形例およびその動作について説明する。
図１０（Ａ）に図示するデータ読み出し回路４０Ａは、図６で説明したデータ読み出し回路４０の構成において、アナログバッファ回路４５とブロック選択回路４６との配置を変更した構成である。
読み出しビット線ＲＢＬは、ブロック選択回路４６に接続される。ブロック選択回路４６は、電流源回路４４およびアナログバッファ回路４５に接続される。アナログバッファ回路４５は、容量素子４１に接続される。
図１０（Ｂ）には、アナログバッファ回路４５の具体的な回路構成を図示している。アナログバッファ回路４５は、トランジスタ５１およびトランジスタ５２を有する。トランジスタ５１およびトランジスタ５２は、ｐチャネル型トランジスタである。トランジスタ５１のゲートには、バイアス電圧ＶＢＩＡＳが印加される。
図１０（Ａ）、（Ｂ）に図示する構成によって、読み出し電位のばらつきが生じてしまう問題を抑制することで、相関のある２つのデータ（Ｖａ＋ΔＶ、ΔＶ）を読み出し、互いのデータにあるノイズ成分であるオフセット電圧ΔＶをキャンセルする際の信頼性を更に高めることができる。そのため、読み出されるデータの信頼性を向上することができる。
＜メモリセルの構成例＞
図１１（Ａ）乃至（Ｄ）には、図１で説明したメモリセル２０が取り得る回路構成の一例を示す。
図１１（Ａ）に示すメモリセル２０Ｂは、トランジスタ２１、トランジスタ２２、トランジスタ２３、および容量素子２６を有する。容量素子２６の一方の電極はノードＦＮに接続され、他方の電極は固定電位が与えられた配線ＷＬに接続される。図１１（Ａ）に示す構成とすることで、ノードＦＮでの電荷の変動に伴う電位の変動を抑制することができる。
図１１（Ｂ）に示すメモリセル２０Ｃは、トランジスタ２１Ａ、トランジスタ２２、トランジスタ２３、および容量素子２６を有する。図１１（Ｂ）に示すトランジスタ２１Ａは、配線ＢＧＥＬに接続されたバックゲートを有する。トランジスタ２１Ａは、配線ＢＧＥＬに与える電位によって閾値電圧を制御可能な構成とすることができる。
図１１（Ｃ）に示すメモリセル２０Ｄは、トランジスタ２１、トランジスタ２２ｐ、トランジスタ２３ｐ、および容量素子２６を有する。トランジスタ２２ｐおよびトランジスタ２３ｐは、トランジスタ２１のｎチャネル型とは異なる極性であるｐチャネル型のトランジスタである。図１１（Ｃ）に示すように、図１におけるメモリセルのトランジスタの極性は、多様な構成をとり得る。
図１１（Ｄ）に示すメモリセル２０Ｅは、トランジスタ２１、トランジスタ２７、および容量素子２６を有する。メモリセル２０Ｅは、トランジスタ２３がない代わりに容量素子２６の他方の電極が読み出しワード線ＲＷＬに接続される構成である。当該構成では、ノードＦＮを電気的に浮遊状態として読み出しワード線ＲＷＬの電位を変動させ、容量結合を利用したノードＦＮの電位の制御を行うことで読み出し動作が実現できる。図１１（Ｄ）に示すように、図１におけるメモリセルのトランジスタ数は、多様な構成をとり得る。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の断面構造について説明する。本実施の形態では、図１１（Ｄ）で示したメモリセルに対応する半導体装置の断面構造について説明する。
図１１（Ｄ）で説明したメモリセル２０Ｅは、図１２、図１４、および図１５に示すようにトランジスタ２７、トランジスタ２１、容量素子２６を有する。
［断面構造１］
図１２に示す半導体装置は、トランジスタ２７と、トランジスタ２１、および容量素子２６を有している。トランジスタ２１はトランジスタ２７の上方に設けられ、容量素子２６はトランジスタ２７、およびトランジスタ２１の上方に設けられている。
トランジスタ２１は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタ）である。トランジスタ２１の説明については後述するが、図１２に示す構造のＯＳトランジスタを設けることで、微細化しても歩留まり良くトランジスタ２１を形成できる。このようなＯＳトランジスタを半導体装置に用いることで、微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
図１２に示すように、読み出しビット線ＲＢＬはトランジスタ２７のドレインと電気的に接続され、配線ＳＬはトランジスタ２７のソースと電気的に接続されている。また、書き込みビット線ＷＢＬはトランジスタ２１のソースおよびドレインの一方と電気的に接続され、書き込みワード線ＷＷＬはトランジスタ２１の第１のゲートと電気的に接続され、配線ＢＧＥＬはトランジスタ２１の第２のゲートと電気的に接続されている。そして、トランジスタ２７のゲート、およびトランジスタ２１のソースおよびドレインの他方は、容量素子２６の電極の一方と電気的に接続され、読み出しワード線ＲＷＬは容量素子２６の電極の他方と電気的に接続されている。
トランジスタ２７は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ２７は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ２７をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１２に示すトランジスタ２７は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２７を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ２７などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ２７などから、トランジスタ２１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２１と、トランジスタ２７との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子２６、またはトランジスタ２１と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２７とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２７からトランジスタ２１への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ２７からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２７とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２７からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２７とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２７からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２７とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２７からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ２７を設ける領域などから、トランジスタ２１を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２１と、トランジスタ２７との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２１への混入を防止することができる。また、トランジスタ２１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２１に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２１を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子２６、またはトランジスタ２７と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ２７とトランジスタ２１とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ２７からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体２１４の上方には、トランジスタ２１が設けられている。なお図１２に示すトランジスタ２１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２１の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２１に酸化物半導体を用いる場合、トランジスタ２１近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２１が有する酸化物４０６の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２１を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２１の上部に形成される絶縁体２８１と絶縁体２２５に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２１への混入を防止することができる。また、トランジスタ２１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２１に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、容量素子２６、トランジスタ２１、またはトランジスタ２７と電気的に接続するプラグ、または配線としての機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ２１の上方には、容量素子２６が設けられている。容量素子２６は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子２６、トランジスタ２１、またはトランジスタ２７と電気的に接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子２６の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１２では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、および導電体１１０上に、容量素子２６の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子２６は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子２６の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。また絶縁体１５０には、導電体１５６等が埋め込まれる。また、絶縁体１５０上および導電体１５６上には、導電体１６６を設ける。また、絶縁体１５０上および導電体１６６上には、絶縁体１６０を設ける。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜トランジスタ２１＞
上述したトランジスタ２１に適用可能なＯＳトランジスタの一例について説明する。
図１３（Ａ）は、トランジスタ２１の断面図であり、トランジスタ２１のチャネル幅方向の断面図でもある。
図１３（Ａ）に示すように、トランジスタ２１は、絶縁体２１２の上方に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ｂの上面の少なくとも一部に接して配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面に接して配置された側壁絶縁体４１８と、酸化物４０６ｂの上面と側面および４０６ｃの側面に接し、かつ側壁絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。
以下において、酸化物４０６ａ、４０６ｂ、４０６ｃをまとめて酸化物４０６という場合がある。導電体４０４ａおよび導電体４０４ｂをまとめて導電体４０４という場合がある。導電体３１０ａおよび導電体３１０ｂをまとめて導電体３１０という場合がある。
また、トランジスタ２１は、絶縁体２１４の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体３１０と、を有する構成にしてもよい。
導電体３１０は、絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
ここで、導電体３１０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。
また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。
また図１３（Ｂ）には、図１３（Ａ）とは異なる構造のトランジスタ２１ＴＣの断面図を図示する。図１３（Ｂ）は、図１３（Ａ）と同様に、トランジスタ２１ＴＣのチャネル幅方向の断面図でもある。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物４０６ａおよび酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１３（Ａ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
領域４２６ｂおよび領域４２６ｃは、酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１０ｎｍ程度の膜厚にすればよい。
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁体４１２および導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面は略一致することが好ましい。
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａ乃至酸化物４０６ｃとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｃの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
＜断面構造１の変形例１＞
また、本実施の形態の変形例の一例を、図１４に示す。図１４は、図１２と、トランジスタ２７の構成が異なる。
図１４に示すトランジスタ２７はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ２７は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜断面構造１の変形例２＞
また、本実施の形態の変形例の一例を、図１５に示す。図１５は、図１２と、容量素子２６の構成が異なる。
図１５に示す半導体装置では、絶縁体２８６の上に絶縁体２８７が設けられ、導電体１１２が絶縁体２８７に埋め込まれ、絶縁体２８７の上に絶縁体１５５が設けられ、絶縁体１５５に形成された複数の開口に導電体１１０が設けられ、導電体１１０の上に絶縁体１３０が設けられ、絶縁体１３０の上に、導電体１１０と重なるように導電体１２０が設けられる。また、トランジスタ２１と電気的に接続される導電体２４８と、トランジスタ２７と電気的に接続される導電体２４８と、を接続するように導電体１１２を設け、当該導電体１１２に接して導電体１１０を設ければよい。また、絶縁体２８７、絶縁体１５５は、絶縁体３２０と同様の材料を用いることができる。
図１５に示す容量素子２６において、絶縁体１５５に形成された開口の中で、導電体１１０と、絶縁体１３０と、導電体１２０が重なるので、導電体１１０、絶縁体１３０、および導電体１２０は被覆性の良好な膜にすることが好ましい。このため、導電体１１０、絶縁体１３０、および導電体１２０は、ＣＶＤ法、ＡＬＤ法などの良好な段差被覆性を有する成膜方法を用いて成膜することが好ましい。
容量素子２６は、絶縁体１５５に設けられた開口の形状に沿って形成されるため、当該開口が深く形成されるほど静電容量を増加させることができる。また、当該開口の数を増やすほど静電容量を増加させることができる。このような容量素子２６を形成することにより、容量素子２６の上面積を増やすことなく、静電容量を増加させることができる。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図１６−図１８を用いて説明する。
＜半導体ウエハ、チップ＞
図１６（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１６（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図１７（Ａ）および図１７（Ｂ）、図１８（Ａ）−（Ｅ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図１７（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１７（Ｂ）に示す。図１７（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図１７（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
図１７（Ｂ）に示す電子部品７５０の適用例について説明する。電子部品７５０は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。図１８（Ａ）−（Ｅ）を用いて、リムーバブル記憶装置の幾つかの構成例について説明する。
図１８（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３および基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、電子部品であるメモリチップ等が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、メモリセルアレイなどが組み込まれている。コントローラチップ５１０６は、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
図１８（Ｂ）はＳＤカードの外観の模式図であり、図１８（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、メモリセルアレイなどが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
図１８（Ｄ）はＳＳＤの外観の模式図であり、図１８（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、メモリセルアレイなどが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお図１７（Ｂ）に示す電子部品７５０は、画素を７６８０×４３２０のマトリクス状に配置するスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示システムのように、大規模な画像データを扱うシステムにおけるフレームメモリに適用することも有効である。本発明の一態様の半導体装置は、多値データを複数の電圧値としてメモリセルに記憶する場合には、書き込む電圧値を狭い範囲に収めることができ、読み出されるデータの信頼性を向上することができる。本発明の一態様の適用により、フレームメモリの読み出し精度を向上させることができるともに記憶容量の増大を図ることができるため、８Ｋの解像度で表示可能な表示システムへの適用が極めて有効となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
＜電子機器＞
本発明の一態様に係る半導体装置を有する電子部品は、様々な電子機器に用いることができる。図１９に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。
図１９（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図１９（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図１９（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図１９（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図１９（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図１９（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
例えば、本発明の一態様の半導体装置を有する電子部品は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
多値のデータの書き込み及び読み出しが可能な半導体装置を作製し、６ｂｉｔ／ｃｅｌｌでの実証を行った。本試作では、０．１５μｍＣＭＯＳ ａｎｄ ０．３５μｍＯＳ ＦＥＴテクノロジーを用いて作製した。
図２０に試作したメモリセルから読み出される電圧の分布を示す。図２０から、６４値の分布が重なることなく分離されていることが確認された。
以上本実施例では、ＯＳトランジスタを用いた６ｂｉｔ／ｃｅｌｌの半導体装置の作製を行った。作製した半導体装置にて、６ｂｉｔデータを書き込みおよび読み出しが実証された。また、各データの読み出し電圧の分布は、ｖｅｒｉｆｙ動作無しの単純な書き込み動作で±３σが２５ｍＶ以下に収まることが実証された。これにより、メモリセルの容量が増大しても安定した読み出し電圧の分布が実現できることが分かった。
１０ 半導体装置
２０ メモリセル
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
３０ 回路
４０ 回路
４１ 容量素子
４２ 電位制御回路
４３ アナログデジタル変換回路

Claims (8)

  1. データ書き込み回路と、データ読み出し回路と、メモリセルと、を有する半導体装置であって、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第１のトランジスタは、オフ状態とすることで、前記メモリセルで記憶する第１のデータに応じた電荷を保持する機能を有し、
    前記データ書き込み回路は、前記第１のデータおよび補正用データを前記メモリセルに書き込む機能を有し、
    前記データ読み出し回路は、前記第１のデータに対応する第１の電圧値を読み出した後、前記メモリセルに書き込まれた前記補正用データに対応する第２の電圧値を読み出し、前記第１の電圧値と前記第２の電圧値との差分に相当する電圧値を補正後の第１のデータに変換し、前記データ書き込み回路に出力する機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    読み出しビット線と、第３のトランジスタと、固定電位線と、を有し、
    前記メモリセルおよび前記データ読み出し回路は、前記読み出しビット線に電気的に接続され、
    前記第３のトランジスタは、前記読み出しビット線と前記固定電位線との間の導通状態を制御する機能を有し、
    前記第３のトランジスタは、前記第１の電圧値および前記第２の電圧値を読み出す期間以外の期間で導通状態とする期間を有することを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記メモリセルは、さらに第４のトランジスタを有し、
    前記第４のトランジスタは、前記第１のデータおよび前記補正用データを読み出す第１の期間において、オン状態とすることを特徴とする半導体装置。
  5. 請求項４において、
    前記データ書き込み回路は、前記第１の期間において、前記メモリセルに前記補正用データを書き込む機能を有することを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記データ読み出し回路は、容量素子と、電位制御回路と、アナログデジタル変換回路と、を有し、
    前記容量素子の一方の電極は、前記メモリセルに電気的に接続され、
    前記容量素子の他方の電極は、前記電位制御回路および前記アナログデジタル変換回路に電気的に接続され、
    前記電位制御回路は、
    前記第１のデータに対応する第１の電圧値を読み出す期間において前記容量素子の他方の電極の電位を固定電位とする機能と、
    前記補正用データに対応する第２の電圧値を読み出す期間において前記容量素子の他方の電極の電位を電気的に浮遊状態とする機能と、を有することを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一に記載の前記半導体装置と、
    前記半導体装置に電気的に接続されたリードと、
    を有することを特徴とする電子部品。
  8. 請求項７に記載の前記電子部品と、
    前記電子部品が設けられたプリント基板と、
    前記プリント基板が格納された筐体と、
    を有することを特徴とする電子機器。
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