JP2016066392A - 半導体装置とデータ読み出し方法 - Google Patents

Abstract

【課題】抵抗変化メモリセルの読み出し動作において、小さい信号量をセンシング可能とする。
【解決手段】第１及び第２データ線の間に接続される抵抗変化メモリセルと、前記抵抗変化メモリセルが記憶するデータを読み出す読み出し回路と、を備え、前記読み出し回路は、参照電圧が供給される第１入力端子と、センシング電圧が供給される第２入力端子と、を含む差動アンプ回路と、前記第１及び第２データ線間に流れる電流を入力として受ける事に応じて、入力した電流のミラー電流を前記第１回路ノードに生成するカレントミラー回路と、前記差動アンプ回路の第２入力端子と、前記第１回路ノードとの間に接続されるキャパシタと、を含む。
【選択図】図１２

Description

本発明は、半導体装置に関し、特に、抵抗変化型のメモリセルを有する装置に好適な半導体装置とデータ読み出し方法に関する。

抵抗変化メモリセルとして磁気トンネル接合素子（Magnetic Tunnel Junction Device：ＭＴＪ素子）を用いた半導体記憶装置において、基準セルに流れる電流と比較するかわりに、アクセス対象のメモリセルの電流から基準電流を発生して読み出しを行うセルフリファレンスセンス方式（self-reference sense scheme）が知られている。

図１は、セルフリファレンスセンス方式の関連技術の一例を例示する図であり、非特許文献１のFIGURE 3.21を引用した図である。図１において、データの読み出し（破壊型）は、概略、以下の手順で行われる。

＜元データの読み出し（read original data）＞：リード電流ＩＲ１を流しビット線電圧ＶＢＬ１を生成し容量(capacitor)Ｃ１に保持する。

＜‘０’書き込み(write ‘０’)＞：同一のＭＴＪ素子に ‘０’を書き込む。

＜‘０’読み出し(read ‘０’)＞：別のリード電流ＩＲ２を流しビット線電圧ＶＢＬ２を生成し容量Ｃ２に保持する。電圧比較器でＣ１とＣ２の端子電圧ＶＢＬ１、ＶＢＬ２を比較する。

＜書き戻し(write back)＞：元データをメモリセルにライトバックする。ＭＴＪ素子が最初に有していた抵抗値を再びＭＴＪ素子に設定するための書き込みを実行する。この時、元データが、‘０’書き込みで書き込んだデータと同じであれば、書き戻しは省略される。

図２は、ＶＤＲＳ(voltage driven nondestructive self-reference sense scheme)方式の関連技術を模式的に示す図である。図２は、特許文献２のＦｉｇ．４より引用した図である。

図２において、ＭＴＪセル（MTJ Cell）は、セルトランジスタＮ０（ロウデコーダ（ＲｏｗＤｅｃ）で選択されたワード線によって導通する）を有する。ＮＭＯＳ（Ｎ-channel MOS(Metal Oxide Semiconductor)）トランジスタＮ１は、セルトランジスタＮ０に接続され、カレントミラー回路の参照電流を入力する入力側のトランジスタである。カレントミラー回路は、ＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３を含む。ＮＭＯＳトランジスタＮ２、Ｎ３は、ＮＭＯＳトランジスタＮ１のドレインとゲートの接続ノードにゲートが共通に接続され、カレントミラー回路の出力トランジスタを構成する。ＮＭＯＳトランジスタＮ３、Ｎ２のそれぞれの利得係数（ゲート幅Ｗに比例）は、それぞれＮＭＯＳトランジスタＮ１の利得係数のα１、α２倍に設定される。ＮＭＯＳトランジスタＮ３、Ｎ２のドレイン電流（drain-to-source current）は、ＮＭＯＳトランジスタＮ１に流れる参照電流（ドレイン電流）のα１、α２倍とされる。図２において、データの読み出し（非破壊型）は、概略、以下の手順で行われる。

＜第１読み出し（first read）＞：ビット線ＢＬの電圧Ｖ_ＢＬ１がＭＴＪセルに印加される。ＭＴＪセルに電流Ｉ_ＭＴＪ１が生成され、ＮＭＯＳトランジスタＮ１のドレイン電流として流れる。ＮＭＯＳトランジスタＮ３のドレイン電流Ｉ_ＳＥＮ１は、ＮＭＯＳトランジスタＮ１のドレイン電流のα１倍、すなわち、α１×Ｉ_ＭＴＪ１となる。第１読み出しタイミング信号ＳＬＴ１がハイレベル、第２読み出しタイミング信号ＳＬＴ２はローレベルとされる。カラムデコーダ（ＣｏｌＤｅｃ）からのカラム選択信号で選択されたＰＭＯＳ（P-channel MOS）トランジスタＰ１が導通し電流Ｉ_ＳＥＮ１が流れる。ここで、ＰＭＯＳトランジスタＰ１のオン抵抗をＲ_Ｐ１とすると、センス電圧Ｖ_ＳＥＮ１：

が容量Ｃ１に保持される。

＜第２読み出し(second read)＞：ビット線BLの電圧Ｖ_ＢＬ２（＞Ｖ_ＢＬ１）がＭＴＪセルに印加され、電流Ｉ_ＭＴＪ２が生成され、ＮＭＯＳトランジスタＮ１のドレイン電流として流れる。ＮＭＯＳトランジスタＮ２のドレイン電流Ｉ_ＳＥＮ２は、ＮＭＯＳトランジスタＮ１のドレイン電流のα２倍、すなわち、α２×Ｉ_ＭＴＪ２となる。第２読み出しタイミング信号ＳＬＴ２がハイレベル、第１読み出しタイミング信号ＳＬＴ１はローレベルとされる。カラムデコーダ（ＣｏｌＤｅｃ）からのカラム選択信号で導通状態とされたＰＭＯＳトランジスタＰ１に電流Ｉ_ＳＥＮ２が流れ、センス電圧Ｖ_ＳＥＮ２：

が容量Ｃ２に保持される。

＜センス＞：センスアンプイネーブル信号ＳＥＡで活性化された差動アンプ（センスアンプ）で、容量Ｃ１とＣ２を電圧比較する。例えばＶ_ＳＥＮ１＜Ｖ_ＳＥＮ２のとき、リードデータは‘０’、Ｖ_ＳＥＮ１＞Ｖ_ＳＥＮ２のとき、リードデータは‘１’となる。

Hai Li, Yiran Chen, "Nonvolatile Memory Design: Magnetic, Resistive, and Phase Change", CRC Press, 92頁、2012 Zhenyu Sun et al., "Voltage Driven Nondestructive Self-Reference Sensing Scheme of Spin-Transfer Torque Memory,"IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 20, pp. 2020 - 2030、Nov. 2012 H. Liu et al., "Time-Resolved Magnetic Relaxation of a Nanomagnet on Subnanosecond Time Scales、", Physical Review B 85, 220405(R) (2012)

上記した関連技術では、抵抗変化メモリセルの読み出し動作において、小さい信号量をセンシングすることができない可能性がある、という問題がある。

本発明の１つの側面によれば、第１及び第２データ線の間に接続される抵抗変化メモリセルと、前記抵抗変化メモリセルが記憶するデータを読み出す読み出し回路と、を備え、前記読み出し回路は、参照電圧が供給される第１入力端子と、センシング電圧が供給される第２入力端子と、を含む差動アンプ回路と、前記第１及び第２データ線間に流れる電流を入力として受ける事に応じて、入力した電流のミラー電流を前記第１回路ノードに生成するカレントミラー回路と、前記差動アンプ回路の第２入力端子と、前記第１回路ノードとの間に接続されるキャパシタと、を含む半導体装置が提供される。

本発明の他の側面によれば、抵抗変化メモリセルに対して、破壊型読み出しを実行するデータ読み出し方法であって、
前記抵抗変化メモリセルに第１電圧を用いて第１読み出しを実行し、
前記第１読み出しの後に、前記抵抗変化メモリセルに対して、第１論理値の書き込みを実行し、
前記書き込みの後に、前記抵抗変化メモリセルに第２電圧を用いて第２読み出しを実行し、前記第１及び第２電圧は、互いに同一である、データ読み出し方法が提供される。

本発明によれば、抵抗変化メモリセルの読み出し動作において、小さい信号量をセンシングすることを可能としている。

関連技術１を説明する図である。 関連技術２を説明する図である。 本発明の実施形態の半導体装置（メモリマットと周辺回路）を説明する図である。 （Ａ）は図３のメモリサブマットの構成を例示する図、（Ｂ）はメモリセルの構成を模式的に示す図である。 （Ａ）は図４のビット線・ソース線選択スイッチの構成を例示する図、（Ｂ）、（Ｃ）はスイッチの構成を例示する図である。 図４の書き込み回路の構成を例示する図である。 本発明の実施形態１の読み出し回路の構成を例示する図である。 （Ａ）、（Ｂ）は、図７のＶＣＳＲ入力部の構成を例示する図である。 図７のＶＣＳＲ本体の構成を例示する図である。 図７の信号増幅部の構成を例示する図である。 本発明の実施形態１の動作例を説明するためのタイミング図である。 本発明の実施形態２の読み出し回路の構成を例示する図である。 本発明の実施形態２の動作例を説明するためのタイミング図である。 本発明の実施形態２（図１２の差動アンプ）の構成を例示する図である。 図１４の動作例を説明するためのタイミング図である。 （Ａ）は本発明の実施形態３の読み出し回路の構成を例示する図、（Ｂ）は、（Ａ）のＳＥＬＢ１を生成する回路を例示する図である。 本発明の実施形態３の動作例を説明するためのタイミング図である。 本発明の実施形態３（図１６（Ａ））の差動アンプの構成を例示する図である。 図１８の動作例を説明するためのタイミング図である。 本発明の実施形態４の読み出し回路の構成を例示する図である。 本発明の実施形態４の動作例を説明するためのタイミング図である。 図２０の差動アンプの構成を例示する図である。 （Ａ）は本発明の実施形態５の読み出し回路の構成を例示する図、（Ｂ）はＶＢＩＡＳ生成回路を例示した図である。 （Ａ）は本発明の実施形態６の読み出し回路の構成を例示する図、（Ｂ）は、本発明の実施形態６の動作を説明するタイミング図である。 （Ａ）は本発明の実施形態７の読み出し回路の構成を例示する図、（Ｂ）は、本発明の実施形態７の動作を説明するタイミング図である。 （Ａ）は本発明の実施形態８の読み出し回路の構成を例示する図、（Ｂ）は、本発明の実施形態８の動作を説明するタイミング図である。 （Ａ）は本発明の実施形態９の読み出し回路の構成を例示する図、（Ｂ）は、本発明の実施形態９の動作を説明するタイミング図である。

本発明の実施形態について図面を参照して説明する。

図３は、本発明に係る半導体装置の一実施形態の構成を例示する図である。図３には、ＭＴＪ素子をメモリセルに含むメモリマットと周辺回路の一部が模式的に示される。

メモリマット１は、１６個のメモリサブマット２（メモリサブマット＿０〜１５）を有する。５１２本のワード線ＷＬ＿０〜５１１は、１６個のメモリサブマット２に入力される。

カラムデコーダ（１）４は、カラムアドレスの５ビット（ビットフィールド）をデコードし、選択信号ＳＥＬＴ＿０〜ＳＥＬＴ＿３１とそれぞれの相補信号ＳＥＬＢ０〜ＳＥＬＢ＿３１を生成する。

カラムデコーダ（２）４は、カラムアドレスの４ビット（ビットフィールド）をデコードし、カラム選択信号ＹＳ＜０＞〜ＹＳ＜１５＞を出力する。各メモリサブマット２は、カラム選択信号ＹＳ＜０＞〜ＹＳ＜１５＞で導通、非導通が制御される不図示のスイッチ（カラムスイッチＹＳＷ）を備える。ＹＳ＜０＞〜ＹＳ＜１５＞は、いずれか１つが活性化レベルとされ、活性化レベルとなったスイッチが導通する。

ロウデコーダ３は、ロウアドレス（９ビット）をデコードし、ワード線ＷＬ＿０〜５１１のいずれか１つを選択する。選択されたワード線ＷＬは、不図示のワードドライバによって高電位（ＶＰＰ：昇圧電圧）に駆動される。

１６個のメモリサブマット２は、カラムデコーダ４から出力される選択信号ＳＥＬＴ＿０〜ＳＥＬＴ＿３１とそれぞれの相補信号ＳＥＬＢ０〜ＳＥＬＢ＿３１を受ける。

コマンドデコーダ６は、入力したコマンドをデコードする。制御回路５は、デコード結果を受け、例えばＷＥ、ＰＣＴ、ＳＡＥ、ＳＬＴ１、ＳＬＴ２、ＷＥＡ等の制御信号を生成し、１６個のメモリサブマット２に共通に供給する。なお、ＳＬＴ１、ＳＬＴ２は第１、第２読み出しタイミング信号、ＷＥは書き込みイネーブル信号、ＰＣＴはプリチャージ制御信号、ＳＡＥはセンスアンプイネーブル信号、ＷＥＡは書き込み制御信号である。１６個のメモリサブマット２は、入出力線対（データ入出力線対）ＩＯＴ、ＩＯＢ（IO-True、IO-Bar）に接続される。

データアンプ７は、入出力線対ＩＯＴ、ＩＯＢに接続され、入出力回路８は、データアンプ７に接続される。データアンプ７は、入出力線対ＩＯＴ、ＩＯＢに差動で転送された読み出しデータを増幅しシングルエンド（片側接地）で入出力回路８に出力するリードアンプ（不図示）と、また、入出力回路８からの書き込みデータを差動形式で入出力線対ＩＯＴ、ＩＯＢに出力するライトアンプ（不図示）を備える。

図４（Ａ）は、図３のメモリサブマット２の構成を例示する図である。

メモリサブマット２は、サブマット本体のメモリアレイ１０と、ビット線・ソース線選択スイッチ１２と、読み出し回路（VCSR（Voltage Conventional Self Reference sensing scheme）& Sense Amplifier)１３と、書き込み回路（Write Driver)１４を備える。

メモリアレイ１０は、マトリックス状に配線したビット線ＢＬ＿０〜ＢＬ＿３１、ソース線ＳＬ＿０〜ＳＬ＿３１と、ワード線ＷＬ＿０〜ＷＬ＿５１１の交点にメモリセル（Ｍ．Ｃ）１１を備える。

ビット線・ソース線選択スイッチ１２は、ビット線ＢＬ＿０〜ＢＬ＿３１と、ソース線ＳＬ＿０〜ＳＬ＿３１にそれぞれ一端で接続され、他端がＢＬ＿ＩＯ、ＳＬ＿ＩＯにそれぞれ接続され、選択信号ＳＥＬＴ＿０、ＳＥＬＢ＿０〜ＳＥＬＴ＿３１、ＳＥＬＢ＿３１で選択されたビット線ＢＬ＿ｊとソース線ＳＬ＿ｊ（０≦Ｊ≦３１）をそれぞれビット線とソース線の入出力線ＢＬ＿ＩＯ、ＳＬ＿ＩＯに接続する。

書き込み回路１４は、入出力線対ＩＯＴ、ＩＯＢからの書き込みデータ（‘０’又は‘１’）を受け、ビット線とソース線の入出力線ＢＬ＿ＩＯ、ＳＬ＿ＩＯを駆動する。

ここで、読み出し回路１３は、メモリセル１１からの読み出しを、例えばSelf-reference方式で行い、リードデータを入出力線対ＩＯＴ、ＩＯＢに差動で出力する。この読み出し回路１３の構成について、後で詳述する。

図４（Ｂ）は、メモリセル（ＭＣ）の構成を模式的に示す図である。

メモリセル１１は、１つのＭＴＪ素子１１１と１つのＮＭＯＳトランジスタ（セルトランジスタ）１１５からなる。ＭＴＪ素子１１１は、一端がビット線ＢＬに接続され、他端が、ＮＭＯＳトランジスタ１１５のドレインに接続される。ＮＭＯＳトランジスタ１１５のゲートは、ワード線ＷＬに接続され、ＮＭＯＳトランジスタ１１５のソースはソース線ＳＬに接続される。

ＭＴＪ素子１１１は、強磁性体１１２、絶縁体（絶縁層）１１３、強磁性体１１４の積層構造からなる。一方の強磁性体１１４の磁化方向を固定し（Ｐ：ピン層（固定層））、他方の強磁性体１１２である自由層（Ｆ：フリー層）の磁化方向を変化させて、平行（Parallel: P）状態と反平行(Anti-Parallel: AP)状態の磁化状態を作り出す。

本実施形態では、ＭＴＪ素子１１１に流す電流の方向を変えることでフリー層１１２のスピンの向きを変えられるＳＴＴ（Spin Transfer Torque）−ＲＡＭ（Random Access memory）が用いられる。ＭＴＪ素子は、強磁性体１１２、１１４の磁化の方向が平行と反平行の場合で、素子に流れるトンネル電流の値（トンネル抵抗値）が異なる。強磁性体１１２、１１４の磁化の方向が平行の場合、トンネル電流が大で低抵抗状態、強磁性体１１２、１１４の磁化の方向が反平行の場合、トンネル電流が小で高抵抗状態となる。この特性を利用して、磁化の方向に対応した二つの状態、すなわちデータ‘１’と‘０’を作り出し、二つの状態を保持する。

図５（Ａ）は、図４（Ａ）のビット線・ソース線選択スイッチ１２の構成を例示する図である。ビット線・ソース線選択スイッチ１２は、ビット線選択スイッチ１２１と、ソース線選択スイッチ１２２を備える。ビット線選択スイッチ１２１は、ビット線ＢＬ＿０〜ＢＬ＿３１をそれぞれ一端に入力し、他端がＢＬ＿ＩＯに共通に接続され、相補の選択信号対ＳＥＬＴ＿０、ＳＥＬＢ＿０〜ＳＥＬＴ＿３１、ＳＥＬＢ＿３１によってそれぞれ導通が制御される３２個のスイッチＳＷ１２３を備える。ソース線選択スイッチ１２２は、ソース線ＳＬ＿０〜ＳＬ＿３１をそれぞれ一端に入力し、他端がＳＬ＿ＩＯに共通に接続され、相補の選択信号対ＳＥＬＴ＿０、ＳＥＬＢ＿０〜ＳＥＬＴ＿３１、ＳＥＬＢ＿３１によってそれぞれ導通が制御される３２個のスイッチＳＷ１２４を備える。

図５（Ｂ）を参照すると、ビット線選択スイッチ１２１のｉ番目（０≦ｉ≦３１）のスイッチ１２３は、ＳＥＬＴ＿ｉ（０≦ｉ≦３１）にゲートが接続されたＮＭＯＳトランジスタ１２５と、ＳＥＬＢ＿ｉ（０≦ｉ≦３１）にゲートが接続されたＰＭＯＳトランジスタ１２６とを備えたＣＭＯＳトランスファゲートからなる。ＮＭＯＳトランジスタ１２５とＰＭＯＳトランジスタ１２６の接続ノードは、それぞれＢＬ＿ｉ（０≦ｉ≦３１）とＢＬ＿ＩＯに接続される。ｉ番目（０≦ｉ≦３１）のスイッチ１２３は、ＳＥＬＴ＿ｉがハイレベルのときに導通し、ＳＥＬＴ＿ｉがローレベルのときに、非導通となる。

図５（Ｃ）を参照すると、ソース線選択スイッチ１２２のｉ番目（０≦ｉ≦３１）のスイッチ１２４は、スイッチ１２３と同様、ＮＭＯＳトランジスタ１２７とＰＭＯＳトランジスタ１２８からなるＣＭＯＳトランスファゲートからなる。ＮＭＯＳトランジスタ１２７とＰＭＯＳトランジスタ１２８の接続ノードはそれぞれＳＬ＿ｉ（０≦ｉ≦３１）とＳＬ＿ＩＯに接続される。ｉ番目（０≦ｉ≦３１）のスイッチ１２４は、選択信号ＳＥＬＴ＿ｉがハイレベルのとき、導通し、選択信号ＳＥＬＴ＿ｉがローレベルのとき、非導通となる。

図６は、図４（Ａ）の書き込み回路（ライトドライバ）１４の構成を例示する図である。図６を参照すると、ＡＮＤ回路１４０１は、データの書き込みを制御する書き込みイネーブル信号ＷＥと、カラム選択信号ＹＳ＜ｊ＞（ｊ＝１〜１６）を入力とし、２つの入力のＡＮＤ演算結果を出力する。ＯＲ回路１４０２は、ＡＮＤ回路１４０１の出力信号と書き込み制御信号ＷＥＡを入力とし、２つの入力のＯＲ演算結果を出力する。ＯＲ回路１４０２の出力信号は信号ＷＥ＿Ｔ(WE_True)とされ、このＷＥ＿Ｔをインバータ１４０３で反転した信号が信号ＷＥ＿Ｂ（WE_Bar）とされる。書き込み制御信号ＷＥＡは、データ読み出し時における‘０’ライトのときに活性レベルであるハイレベルに設定され、書き込みイネーブル信号ＷＥ及びＹＳ＜ｊ＞の活性化の有無にかかわらず、メモリサブマット＿０〜１５の全てに対してＷＥ＿Ｔをハイレベル、ＷＥ＿Ｂをローレベルとする。

入出力線対ＩＯＴ、ＩＯＢのうちＩＯＴをインバータ１４０４で反転した信号が信号Ｄ１Ｂとして出力され、信号Ｄ１Ｂをインバータ１４０５で反転した信号は信号Ｄ１Ｔとされる。入出力線対の他方のＩＯＢをインバータ１４０６で反転した信号が信号Ｄ０Ｂとして出力され、Ｄ０Ｂをインバータ１４０７で反転した信号は信号Ｄ０Ｔとされる。

ＢＬ＿ＩＯに出力が接続される反転バッファ（ＢＬ＿ＩＯ駆動部）１４０８は、ＰＭＯＳトランジスタ１４０９、１４１０、ＮＭＯＳトランジスタ１４１２、１４１３を備える。ＰＭＯＳトランジスタ１４０９は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＤ０Ｂに接続される。ＰＭＯＳトランジスタ１４１０は、ソースがＰＭＯＳトランジスタ１４０９のドレインに接続され、ゲートがＷＥ＿Ｂに接続され、ドレインがＢＬ＿ＩＯに接続される。ＮＭＯＳトランジスタ１４１２は、ドレインがＢＬ＿ＩＯに接続され、ゲートがＷＥ＿Ｔに接続される。ＮＭＯＳトランジスタ１４１３は、ドレインがＮＭＯＳトランジスタ１４１２のソースに接続され、ゲートがＤ１Ｂに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。

ＳＬ＿ＩＯに出力が接続される反転バッファ（ＳＬ＿ＩＯ駆動部）１４１４は、ＰＭＯＳトランジスタ１４１５、１４１６、ＮＭＯＳトランジスタ１４１７、１４１８を備える。ＰＭＯＳトランジスタ１４１５は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＤ１Ｂに接続される。ＰＭＯＳトランジスタ１４１６は、ソースがＰＭＯＳトランジスタ１４１５のドレインに接続され、ゲートがＷＥ＿Ｂに接続され、ドレインがＳＬ＿ＩＯに接続される。ＮＭＯＳトランジスタ１４１７は、ドレインがＳＬ＿ＩＯに接続され、ゲートがＷＥ＿Ｔに接続される。ＮＭＯＳトランジスタ１４１８は、ドレインがＮＭＯＳトランジスタ１４１７のソースに接続され、ゲートがＤ０Ｔに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。

書き込みイネーブル信号ＷＥがハイレベル（ＶＤＤレベル）であり、且つ、ＹＳ＜ｊ＞（１≦ｊ≦１６）がハイレベル（すなわちｊ番目のメモリサブマット２が選択されたとき）、ＡＮＤ回路１４０１の出力はハイレベルとなる。ＡＮＤ回路１４０１のハイレベル出力を受けＯＲ回路１４０２の出力ＷＥ＿Ｔはハイレベルとなり、ＷＥＢ＿Ｂはローレベルとなる。ＩＯＴがハイレベル、ＩＯＢがローレベルのとき、ＢＬ＿ＩＯは導通状態のＮＭＯＳトランジスタ１４１２、１４１３を介してＶＳＳに放電されローレベルに駆動され、ＳＬ＿ＩＯは導通状態のＰＭＯＳトランジスタ１４１５、１４１６を介して電源ＶＤＤ側から充電されハイレベルに駆動される。ＩＯＴがローレベル、ＩＯＢがハイレベルのとき、ＢＬ＿ＩＯは、導通状態のＰＭＯＳトランジスタ１４０９、１４１０を介して、電源ＶＤＤ側から充電されてハイレベルとなり、ＳＬ＿ＩＯは導通状態のＮＭＯＳトランジスタ１４１７、１４１８を介してＶＳＳに放電され、ローレベルに駆動される。

＜実施形態１＞
図７は、図４（Ａ）の読み出し回路１３の構成の一例を模式的にブロック図で例示した図である。読み出し回路１３は、図４（Ａ）のｊ番目（ｊ＝１〜１６）のメモリサブマット２内の読み出し回路１３に対応する。

実施形態１の読み出し回路１３は、図７を参照すると、ＶＣＳＲ（Voltage-drain Conventional Self-Reference sensing scheme）入力部１３１と、ＶＣＳＲ本体１３２と、信号増幅部１３３を備える。

ＶＣＳＲ入力部１３１は、制御信号ＳＬＴ１、ＳＬＴ２、ＰＣＴを入力し、制御信号ＳＬＴ、ＳＬＢを出力する。

ここで、ＶＣＳＲ本体１３２は、ＢＬ＿ＩＯ、ＳＬ＿ＩＯに一端が接続され、センス結果を信号増幅部１３３に出力する。ＶＣＳＲ本体１３２の構成は、図９で説明される。

信号増幅部１３３は、センスアンプイネーブル信号ＳＡＥとカラム選択信号ＹＳ＜ｊ＞を入力する。Ｖ_ＳＥＮ１は、選択されたメモリセルからの１回目の読み出し結果、Ｖ_ＳＥＮ２は、同一メモリセルの２回目の読み出し結果である。

図８（Ａ）及び図８（Ｂ）は、図７のＶＣＳＲ入力部１３１の構成の一例を示す図である。図８（Ａ）を参照すると、高電位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタ１３０１と、ＶＳＳにソースが接続されたＮＭＯＳトランジスタ１３０２を備え、ゲートが共通接続されて入力ノードをなし、ドレインが共通接続されて出力ノードをなすＣＭＯＳインバータを備える。ＣＭＯＳインバータは信号ＰＣＴを入力とし、反転した信号ＰＣＢを出力する。

図８（Ｂ）を参照すると、高電位側電源ＶＤＤにソースが接続され、ＳＴ１にゲートが接続されたＰＭＯＳトランジスタ１３０３と、ＰＭＯＳトランジスタ１３０３のドレインにソースが接続され、信号ＳＬＴ２をゲートに受けるＰＭＯＳトランジスタ１３０４と、電源ＶＳＳにソースが接続され、ＰＭＯＳトランジスタ１３０４のドレインにドレインが接続され、信号ＳＬＴ１、ＳＬＴ２にゲートがそれぞれ接続されたＮＭＯＳトランジスタ１３０５、１３０６を備え、ＰＭＯＳトランジスタ１３０４のドレインとＮＭＯＳトランジスタ１３０５、１３０６のドレインの共通接続ノードは、信号線ＳＬＢに接続される。ＰＭＯＳトランジスタ１３０３、１３０４、ＮＭＯＳトランジスタ１３０５、１３０６はＮＯＲゲートを構成する。またＳＬＢをＣＭＯＳインバータ（ＰＭＯＳトランジスタ１３０７、ＮＭＯＳトランジスタ１３０８）で反転した信号が信号ＳＬＴとして出力される。ＳＬＢは、ＳＬＴ１とＳＬＴ２のＮＯＲ演算結果であり、ＳＬＴはＳＬＴ１とＳＬＴ２のＯＲ演算結果である。

図９は、実施形態１の読み出し回路１３の構成を例示する図であり、図７のＶＣＳＲ本体１３２の構成に対応する。

なお、図９では、構成要素の参照符号としてＰＭＯＳトランジスタの場合、Ｐ１、Ｐ２・・・、ＮＭＯＳトランジスタの場合、Ｎ１、Ｎ２・・を用いている。また、単に説明の容易化のためいくつかのノードをａ乃至ｅ等を用いて表している。また、図９において、第１読み出しタイミング信号ＳＬＴ１等の信号名において、図から明らかである場合には、単に、ＳＬＴ１と表記し、「第１読み出しタイミング信号」は適宜省略する。また、ＳＬＴ１等の信号について、端子の電気的な接続を記載する場合、信号ＳＬＴを伝送する信号配線の意味で信号線ＳＬＴ１等とも表記する。図１０以降の図面についても同様とする。

メモリセル（図２の１１）は、ビット線・ソース線選択スイッチ（図２の１２）を介して、ＢＬ＿ＩＯとＳＬ＿ＩＯとの間に接続される。電圧信号Ｖ_ＳＥＮ１とＶ_ＳＥＮ２は、読み出し時に、信号増幅回路１３３に出力される。

読み出し回路１３のＶＣＳＲ本体１３２は、図９を参照すると、ビット線電圧の給電線ＶＢＬ１と、ＢＬ＿ＩＯとの間に並列形態に接続されたＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ２を備える。

ここで、ビット線電圧の給電線ＶＢＬ１は、後述するように、読み出し動作の２回のサンプルセンス時において互いに同一の電位を供給する構成である。

ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ２は、それぞれのドレインとソースがＶＢＬ１に接続され、ゲートがそれぞれＳＬＴ、ＳＬＢに接続され、それぞれのソースとドレインがノードａでＢＬ＿ＩＯに接続される。ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ２はＣＭＯＳトランスファゲートを構成し、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）とも略記される。

ＮＭＯＳトランジスタＮ４、Ｎ５は、ゲートがプリチャージ制御信号線ＰＣＴに共通に接続され、ノードａとｃの間、すなわち、ＢＬ＿ＩＯとＳＬ＿ＩＯ間に、直列形態として接続される。ＮＭＯＳトランジスタＮ４、Ｎ５の接続ノードｂは、プリチャージ電圧線（プリチャージ電圧供給端子）ＶＢＬＰに接続される。

ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ３は、それぞれのドレインとソースがノードｃに接続され、ゲートがそれぞれＳＬＴ、ＳＬＢに接続され、それぞれのソースとドレインがノードｄに接続される。ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ３はＣＭＯＳトランスファゲートを構成し、ＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）とも略記される。

ＮＭＯＳトランジスタＮ１は、ノードｄにゲートとドレインが接続され、ソースが低電位側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ２、Ｎ３は、ゲートがノードｄに共通接続され、ソースが低電位側電源ＶＳＳに共通に接続される。

ＰＭＯＳトランジスタＰ１は、高電位側電源ＶＤＤにソースが接続され、ＳＬＢにゲートが接続され、ノードｅにドレインが接続される。

ＮＭＯＳトランジスタＮ６は、ノードｅにドレインが接続され、ゲートがＳＬＴ１に接続され、ＮＭＯＳトランジスタＮ３のドレインにソースが接続される。ＮＭＯＳトランジスタＮ７は、ノードｅにドレインが接続され、ＳＬＴ２にゲートが接続され、ＮＭＯＳトランジスタＮ２のドレインにソースが接続される。

ＮＭＯＳトランジスタＮ８は、ノードｅにドレインが接続され、信号ＳＬＴ１をゲートに受ける。ＮＭＯＳトランジスタＮ９は、ノードｅにドレインが接続され、信号ＳＬＴ２をゲートに受ける。

容量（capacitor）Ｃ１、Ｃ２は、一端がＮＭＯＳトランジスタＮ８、Ｎ９のソースにそれぞれ接続され、他端がＶＳＳに接続される。容量Ｃ１、Ｃ２の一端の電圧がそれぞれＶ_ＳＥＮ１、Ｖ_ＳＥＮ２として出力される。

ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３は、カレントミラーを構成し、トランジスタＮ３、Ｎ２の利得係数β（＝μｎ×Ｃｏｘ×（Ｗ／Ｌ）：ただし、μｎは電子の移動度、Ｃｏｘはゲート絶縁膜の単位面積容量、Ｗはゲート幅、Ｌはゲート長）は、ＮＭＯＳトランジスタＮ１の利得係数βのα１倍と、α２倍とされ、それぞれのドレイン電流はＮＭＯＳトランジスタＮ１のドレイン電流のα１倍と、α２倍となる。

図１０は、図７の信号増幅部１３３の構成を例示する図である。図１０を参照すると、センスアンプイネーブル信号ＳＡＥで活性化が制御される差動アンプ（センスアンプ）１３３１と、差動アンプ１３３１の差動出力とＩＯＴ、ＩＯＢとの間に接続され、カラム選択信号線ＹＳ＜ｊ＞にゲートが接続されたＮＭＯＳトランジスタ（Ｎ３０、３１）からなるスイッチ（Ｙスイッチ）１３３２、１３３３を備える。差動アンプ１３３１は、ＶＣＳＲ本体１３２からのＶ_ＳＥＮ１とＶ_ＳＥＮ２を差動入力し、差動増幅（差動ラッチ）する。なお、後述される実施形態２等では、差動アンプ１３３１には、差電圧ΔＶ＝Ｖ_ＳＥＮ２−Ｖ_ＳＥＮ１と基準電圧ＶＲＥＦとされる。

図１１は、実施形態１の動作を説明するためのタイミング図である。図１１には、図３、図４のワード線ＷＬ、ビット線・ソース線選択信号ＳＥＬＴ、ＳＥＬＢ、図９のプリチャージ制御信号ＰＣＴ、ＳＬＴ１、ＳＬＴ２、図３、図６の制御信号ＷＥＡ、図４（Ａ）の入出力線対ＩＯＴ、ＩＯＢ、図９のＳＡＥの信号波形が模式的に示されている。図１１、及び図３乃至図１０を参照して、実施形態１の読み出し動作を説明する。

＜スタンバイ状態＞：図３のカラム選択信号ＹＳ＜０＞〜ＹＳ＜１５＞、ワード線ＷＬ＿０〜ＷＬ＿５１１、ＳＥＬＴ＿０〜ＳＥＬＴ＿３１、ＷＥ、ＳＡＥ、ＳＬＴ１、ＳＬＴ２、ＷＥＡは、いずれもローレベル（ＶＳＳレベル）に設定される。ＳＥＬＢ＿０〜ＳＥＬＢ＿３１と、ＰＣＴは、いずれもハイレベル（ＶＤＤレベル）に設定される。

各ワード線ＷＬがローレベルであるため、メモリセル１１のセルトランジスタ１１５（図４（Ｂ））は非導通となる。

また、ビット線・ソース線選択スイッチ１２の各スイッチ（ＳＷ）１２３及び１２４（図５（Ａ））は、いずれも非導通となり、ビット線ＢＬ＿０〜ＢＬ＿３１をＢＬ＿ＩＯから引き離し、ソース線ＳＬ＿０〜ＳＬ＿３１をＳＬ＿ＩＯから切り離す。その際、ＢＬ＿ＩＯとＳＬ＿ＩＯは、ＶＢＬＰレベルにプリチャージされる。すなわち、ＰＣＴがハイレベルであるため、図９のＮＭＯＳトランジスタＮ４、Ｎ５が導通し、ＢＬ＿ＩＯとＳＬ＿ＩＯはノードｂと等電位、すなわちＶＢＬＰレベルとなる。

＜ＲＯＷ選択＞：ワード線ＷＬ＿０〜ＷＬ＿５１１のうち、ロウデコーダ３で選択された１つのワード線ＷＬ＿ｉ（０≦ｉ≦５１１）は、不図示のワードドライバによってローレベルから昇圧電位（ＶＰＰレベル）に設定される。ＶＰＰレベルは、不図示の昇圧回路で生成されるＶＤＤレベルより高電位である。同時に、ＳＥＬＴ＿０〜ＳＥＬＴ＿３１の内、カラムデコーダ４で選択された１つのＳＥＬＴ＿ｊ（０≦ｊ≦３１）がＶＳＳレベル（ローレベル）からＶＤＤレベル（ハイレベル）に設定され、ＳＥＬＢ＿ｊはハイレベルからローレベルに設定される。

この結果、ビット線・ソース線選択スイッチ１２のスイッチ（ＳＷ）のうち、ＳＥＬＴ＿ｊ、ＳＥＬＢ＿ｊに接続するスイッチが、導通し、選択されたメモリセル１１に接続するビット線ＢＬ＿ｊ、ソース線ＳＬ＿ｊは、ＢＬ＿ＩＯ、ＳＬ＿ＩＯにそれぞれ接続される。

＜ファーストサンプリング＞：制御回路５（図３）によりＰＣＴがハイレベルからローレベルとされ、ＳＬＴ１がローレベルからハイレベルに設定される。ＳＬＴ１のハイレベルに応答して、ＳＬＴはハイレベル、ＳＬＢはローレベルとなり、図９のＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）が導通する。また、ＰＣＴのローレベルに応答してＮＭＯＳトランジスタＮ４、Ｎ５はともに非導通となる。またＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）も導通する。

この結果、図９のＶＢＬ１から、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、ＢＬ＿ＩＯ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ビット線ＢＬ＿ｊ、該ＢＬ＿ｊに接続された５１２個のメモリセルのうちＶＰＰレベルのワード線ＷＬ＿ｉに接続されたメモリセル１１（図４（Ｂ）のＭＴＪ１１１、セルトランジスタ１１５）、ソース線ＳＬ＿ｊ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ＳＬ＿ＩＯ、ＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）、ＮＭＯＳトランジスタＮ１を介して、低電位側電源ＶＳＳのパスで、電流が流れる。このとき、ＮＭＯＳトランジスタＮ１に流れるドレイン電流（drain-to-source current）をＩ_ＭＴＪと呼ぶ。

ＳＬＴ１がハイレベルであるため、ＮＭＯＳトランジスタＮ６が導通し、ＳＬＢがローレベルであるため、ＰＭＯＳトランジスタＰ１が導通し、ＮＭＯＳトランジスタＮ３には、Ｉ_ＭＴＪのおよそα１倍のドレイン電流が流れる。また、ＮＭＯＳトランジスタＮ８が導通する。

ＰＭＯＳトランジスタＰ１のオン抵抗をＲ_Ｐ１とすると、容量Ｃ１には、一回目のセンス電位Ｖ_ＳＥＮ１が記録される。

（１ａ）

ただし、Ｉ_ＭＴＪ１はファーストサンプリングの電流値を表している。

その後、制御回路５によりＳＬＴ１はハイレベルからローレベルに設定される。ＳＬＴ１のローレベルの遷移に応答して、ＳＬＴ、ＳＬＢはそれぞれローレベル、ハイレベルとなり、ＰＭＯＳトランジスタＰ１は非導通、ＮＭＯＳトランジスタＮ６は非導通となる。また、ＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）は非導通となる。この結果、ＮＭＯＳトランジスタＮ１、Ｎ３は非導通となる。なお、ＮＭＯＳトランジスタＮ７も非導通であるため、ＮＭＯＳトランジスタＮ２は非導通である。またＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）も非導通となる。

＜‘０’ライト＞
図３の入出力回路８、データアンプ７により、ＩＯＴをＶＳＳレベル（ローレベル）、ＩＯＢをＶＤＤレベル（ハイレベル）に駆動し、同時に、制御信号ＷＥＡがローレベルからハイレベルに設定される。ＳＬＴ１の立ち下りエッジからＷＥＡの立ち上がりエッジまでの時間をＴ０とする。

時間Ｔ０を非特許文献３のように極めて短くとることで、プリチャージ効果を利用することができる。この為、ＷＥＡのパルス幅（ＴＰＷ０）を、通常の‘０’ライトパルス幅よりも短くする。これにより、信号生成に要するトータル時間を短縮している。

ＷＥＡがハイレベルとなると、メモリサブマット＿０〜１５の各書き込み回路１４において、ＢＬ＿ＩＯ駆動回路１４０８のＰＭＯＳトランジスタ１４０９、１４１０はそれぞれのゲートに入力される信号Ｄ０Ｂ、ＷＥ＿Ｂがローレベルであるため、ともに導通する。一方、ＮＭＯＳトランジスタ１４１３は、そのゲートに入力される信号Ｄ１Ｔがローレベルであるため、非導通となる。このため、ＢＬ＿ＩＯ駆動回路１４０８は、電源ＶＤＤからの電流でＢＬ＿ＩＯを駆動する。

ＳＬ＿ＩＯ駆動回路１４１４のＮＭＯＳトランジスタ１４１７、１４１８はそれぞれのゲートに入力される信号ＷＥ＿Ｔ、Ｄ０Ｔがハイレベルであるため、ともに導通する。一方、ＰＭＯＳトランジスタ１４１５は、そのゲートに入力される信号Ｄ１Ｂがハイレベルであるため、非導通となる。このため、ＳＬ＿ＩＯ駆動回路１４１４は、ＳＬ＿ＩＯからの電流をＶＳＳ側に引き込む。

書き込み回路（ライトドライバ）１４からのＢＬ＿ＩＯ、ＳＬ＿ＩＯは、ＳＥＬＴ＿ｊ、ＳＥＬＢ＿ｊ（０≦ｊ≦３１）によりビット線・ソース線選択スイッチ１２で選択されたビット線ＢＬ＿ｊ（０≦ｊ≦３１）、ソース線ＳＬ＿ｊに接続された５１２個のメモリセル１１のうち、選択されたメモリセル１１（ＶＰＰレベルのワード線ＷＬ＿ｉに接続されたメモリセル１１）に対して、ビット線ＢＬ＿ｊ→ソース線ＳＬ＿ｊ方向の電流を流し、ＭＴＪ１１１の磁化の状態を‘Ｐ’（並列：低抵抗）状態にする。

その後、制御信号ＷＥＡはハイレベルからローレベルに設定される。図３のデータアンプ７がＩＯＴとＩＯＢをフローティング状態にし、ライトを終了する。

＜セカンドサンプリング＞：制御回路５によりＳＬＴ２がローレベルからハイレベルに設定される。１回目のサンプリングと同様にして、２回目のセンス電位を容量Ｃ２に記録する。すなわち、ＳＬＴ１はローレベル、ＳＬＴ２はハイレベルのとき、ＳＬＴはハイレベル、ＳＬＢはローレベルとなる。このとき、図９のＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）と（Ｎ１１、Ｐ３）が導通する。

この結果、図９のＶＢＬ１から、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、ＢＬ＿ＩＯ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ビット線ＢＬ＿ｊ、該ＢＬ＿ｊに接続する５１２個のメモリセル１１のうち選択されたメモリセル１１（図４（Ｂ）のＭＴＪ１１１、セルトランジスタ１１５）、ソース線ＳＬ＿ｊ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ＳＬ＿ＩＯ、図９のＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）、ＮＭＯＳトランジスタＮ１から、低電位電源ＶＳＳのパスで電流が流れる。

ＳＬＴ２がハイレベル、ＳＬＢがローレベルであるため、電源ＶＤＤ、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ７、ＮＭＯＳトランジスタＮ２、電源ＶＳＳの電源パスが活性化する。ＮＭＯＳトランジスタＮ２には、ＮＭＯＳトランジスタＮ１に流れるドレイン電流の約α２倍のドレイン電流が流れる。また、ＮＭＯＳトランジスタＮ９が導通する。

ＰＭＯＳトランジスタＰ１のオン抵抗をＲ_Ｐ１とすると、容量Ｃ２には、２回目のセンス電位Ｖ_ＳＥＮ２が記録される。

（１ｂ）

ただし、Ｉ_MTJ２はセカンドサンプリングの電流値を表している。

その後、制御回路５により、ＳＬＴ２はハイレベルからローレベルに設定される。ＳＬＴ、ＳＬＢはそれぞれローレベル、ハイレベルとなり、ＰＭＯＳトランジスタＰ１が非導通、ＮＭＯＳトランジスタＮ７が非導通となり、ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ３が非導通となる。この結果、ＮＭＯＳトランジスタＮ１、Ｎ２は非導通となる。この結果、図１０の信号増幅部１３３の入力端子Ｖ_ＳＥＮ２、Ｖ_ＳＥＮ１間に信号量が生成される。

＜センスアンプ活性化＞：制御回路５により、ＳＡＥがローレベルからハイレベルに設定され、差動アンプ（センスアンプ）１３３１は、活性状態となり、Ｖ_ＳＥＮ１とＶ_ＳＥＮ２の差電圧を差動増幅し、ＶＤＤレベル又はＶＳＳレベルの信号を差動出力する。選択されたカラムのカラム選択信号ＹＳ＜ｊ＞（ｊ＝０〜１５）がハイレベルであるため、ＮＭＯＳトランジスタ１３３２、１３３３が導通し、差動アンプ１３３１の正転出力、反転出力がＩＯＴとＩＯＢにそれぞれ出力され、メモリセル１１の状態が読み出される。

なお、選択されたメモリセル１１のＭＴＪ素子１１１に関して、一回目でサンプリングした磁化の状態がＡＰ（Anti-Parallel：磁化方向が反平行）状態である場合、ＩＯＴをハイレベル、ＩＯＢをローレベルとして、選択されたメモリセル１１のＭＴＪ素子１１１に対して、ＳＬ＿ｊからＢＬ＿ｊに電流を流し、ＭＴＪ素子１１１をＡＰ状態に書き戻す（Write Back）。

ここで、図４（Ａ）のＭＴＪ素子（ＳＴＴ−ＲＡＭセル）１１１について非特許文献２に基づき説明する。

非特許文献２の（１）に示されるように、ＭＴＪ素子のリード電流ＩＲにおけるＭＴＪ抵抗Ｒ_{ＭＴＪ，Ｈ}、Ｒ_{ＭＴＪ，Ｈ}は、次式（２ａ）、（２ｂ）のように表される。ただし、式（２ａ）はＭＴＪセルがＡＰ状態（高抵抗状態）、式（２ｂ）はＭＴＪセルがＰ状態（Parallel：磁化方向が平行：低抵抗状態）のときのものである。

（２ａ）

（２ｂ）

ただし、
Ｒ_Ｈ，０：零近くのリード電流(close to zero read current)での高抵抗、
Ｒ_Ｌ，０：零近くのリード電流での低抵抗、
Ｓ_Ｈ：高状態ロールオフスロープ（high state roll-off slope）、
Ｓ_Ｌ：低状態ロールオフスロープ（low state roll-off slope）である。

式（２ａ）、（２ｂ）をそれぞれ非特許文献２の式（２４ｂ）

（非特許文献２：２４ｂ）
に代入し、Ｉ_{ＭＴＪ，Ｈ}、Ｉ_{ＭＴＪ，Ｌ}のそれぞれについて２次方程式を解くと、Ｉ_{ＭＴＪ，Ｈ}、Ｉ_{ＭＴＪ，Ｌ}は、次式（３ａ）、（３ｂ）で与えられる。

ただし、非特許文献２の式（２４ｂ）において、
Ｖ_ＢＬはビット線電位、
Ｖ_ＴＨはＮＭＯＳトランジスタＮ１の閾値電圧、
Ｒ_ＭＴＪは、ＭＴＪ素子の抵抗、
Ｒ_ＮＯは、セルトランジスタ（図４（Ｂ）のＮＭＯＳトランジスタ１１５）のオン抵抗である。

図４（Ｂ）のＮＭＯＳトランジスタ１１５は線形領域で動作し、図９のカレントミラー回路の入力側のＮＭＯＳトランジスタＮ１は飽和領域で動作する。

（３ａ）

（３ｂ）

ただし、Ｍ_Ｈ、Ｍ_Ｉ、Ｎ_Ｈ、Ｎ_Ｉは以下で与えられる。

（３ｃ）

（３ｄ）

また、非特許文献２の式（２５ａ）、（２５ｂ）では、一回目のリードと２回目のリードにおけるＭＴＪ素子の電流Ｉ_ＭＴＪ１、Ｉ_ＭＴＪ２、ビット線電位Ｖ_ＢＬ１、Ｖ_ＢＬ２に関してＭＴＪ電流比α_Ｈ’、α’_Ｌが定義されている。

（非特許文献２：２５ａ）

（非特許文献２：２５ｂ）

非特許文献２には、データ‘０’と‘１’のセンスマージンがプラスの場合、VDRS（voltage-driven non destructive self-reference sense scheme）が動作すると記載され、式（２６）、（２７）が規定されている。

ΔＩ_{ＭＴＪ，Ｌ}、ΔＩ_{ＭＴＪ，Ｈ}は、ＭＴＪ素子１１１（図４（Ｂ））が低抵抗状態の１回目と２回目のセンシング電流の差電流（Ｉ_SEN1,L1−Ｉ_SEN2,L2）、高抵抗状態の１回目と２回目のセンシング電流の差電流（Ｉ_SEN1,H−Ｉ_SEN,H2）である。

（非特許文献２：２６）

（非特許文献２：２７）

非特許文献２では式（２６）、（２７）から次の式（２８）が導かれている。

（非特許文献２：２８）

ただし、

である。

ここで、α２、α１は、図９のＮＭＯＳトランジスタＮ１の利得係数に対するＮＭＯＳトランジスタＮ３、Ｎ２の利得係数の倍率であり、ＮＭＯＳトランジスタＮ１のゲート幅Ｗを単位幅としたときの、ＮＭＯＳトランジスタＮ３、Ｎ２のゲート幅に対応する。

非特許文献２の式（２８）から以下が導かれる。

（４）

式（４）と、非特許文献２の式（２６）、（２７）の差電流ΔＩ_{ＭＴＪ、Ｌ}、ΔＩ_{ＭＴＪ、Ｈ}から、次式（５ａ）から（５ｅ）で表される。

（５ａ）

（５ｂ）

（５ｃ）

（５ｄ）

（５ｅ）

上式（５ｅ）、（５ｂ）から、Ｋ（０＜Ｋ＜１）の値を大きくするほど、高抵抗状態のメモリセルの信号量ＩＳＨが大きく、低抵抗状態のメモリセルの信号量ＩＳＬを低く設定することができることがわかる。

図９において、カレントミラー回路の入力側を構成するＮＭＯＳトランジスタＮ１は、ドレインとゲートが短絡されており、Ｖｄｓ（ドレイン・ソース間電圧）はＶｇｓ（ゲート・ソース間電圧）−Ｖ_ＴＨ（閾値電圧）よりも大であることから、常に飽和領域で動作する。カレントミラー回路の出力側を構成するＮＭＯＳトランジスタＮ３とＮ２も飽和領域で動作させる必要がある。

ＮＭＯＳトランジスタＮ１のドレインノードｄの電位Ｖ_Ｎは、次式（６ａ）で表される。

（６ａ）

ただし、Ｒ_Ｎ０、Ｒ_ＭＴＪは、図４（Ｂ）のセルトランジスタ１１５のオン抵抗、ＭＴＪ素子１１１の抵抗である。Ｖ_ＢＬはビット線ＢＬの電位、Ｖ_ＴＨは、ＮＭＯＳトランジスタＮ１の閾値である。

ＮＭＯＳトランジスタＮ３（１回目のサンプル電流Ｉ_ＭＴＪのα１倍の電流を出力する）が飽和領域で動作するには、ドレイン・ソース間電圧Ｖｄｓの最小値Ｖｄｓ１（min.）が、Ｖｇｓ（ゲート・ソース間電圧）―Ｖ_ＴＨ（閾値電圧）以上であることが必要である。

Ｖｄｓ１（min.）は、図９のＰＭＯＳトランジスタＰ１のオン抵抗をＲ_Ｐ１とすると、ほぼ電源電圧ＶＤＤからＰＭＯＳトランジスタＰ１の１回目のサンプル電流Ｉ_{ＭＴＪ，Ｌ１}のα１倍による電圧ドロップ分Ｒ_Ｐ１×α１×Ｉ_{ＭＴＪ，Ｌ１}を差し引いた電圧となる。なお、ＰＭＯＳトランジスタＰ１は線形領域で動作していると想定され、そのオン抵抗Ｒ_Ｐ１はほぼ一定とみなしてよい。したがって、式（６ｂ）を満たす必要がある。

（６ｂ）

式（６ｂ）から以下の式（６ｃ）が導かれる。

（６ｃ）

同様にして、ＮＭＯＳトランジスタＮ２（２回目のサンプル電流IMTJのα２倍の電流を出力する）が飽和領域で動作するには、そのドレイン・ソース間電圧Ｖｄｓの最小値Ｖｄｓ２（min.）は以下の条件を満たす必要がある。

（６ｄ）

式（６ｄ）から以下の式（６ｅ）が導かれる。

（６ｅ）

α１＞α２であるため、式（６ｃ）を満たせばよい。

低抵抗状態のＭＴＪ素子の差電流ΔＩ_{ＭＴＪ、Ｌ}（非特許文献２の式（２６））とＰＭＯＳトランジスタＰ１のオン抵抗Ｒ_Ｐ１による電圧（信号量）Ｖsiglに関して以下の式が成り立つ。

（６ｆ）

ここで、

（６ｇ）

式（６ｆ）のＶsiglの最大値Ｖsigl,maxは以下で与えられる。

（６ｈ）

高抵抗状態のＭＴＪ素子の差電流ΔＩ_{ＭＴＪ、H}（非特許文献２の式（２７））とＰＭＯＳトランジスタＰ１のオン抵抗Ｒ_Ｐ１による電圧（信号量）Ｖsighに関して以下の式が成り立つ。

（６ｉ）

式（６ｉ）のＶsighの最大値Ｖsigh,maxは以下で与えられる。

（６ｊ）

低抵抗状態のメモリセルの最大信号量Ｖsigl,maxは式（６ｈ）、高抵抗状態のセルの最大信号量Ｖsigh,maxは式（６ｊ）で表される。

ここで、

（６ｋ）
が成り立つとき、低抵抗状態のメモリセルの信号量Ｖsiglと、高抵抗状態のメモリセルの信号量Ｖsighが最大化される。

すなわち、式（６ｋ）が成り立つとき、次式（６ｌ）、（６ｍ）となる。

（６ｌ）

（６ｍ）

上式（６ｈ）、（６ｊ）から、低抵抗状態と、高抵抗状態のメモリセルの信号量の最大値はＲ_ｍａｘで決まる。Ｒ_ｍａｘは、式（６ｇ）の分母Ｉ_{ＭＴＪ，Ｌ１}の値を小さくすれば、大きくなる。Ｒ_ｍａｘは、１回目のサンプル電流値Ｉ_{ＭＴＪ，Ｌ１}によって規定されており、Ｒ_ｍａｘは１回目と２回目のサンプルで同一の値でよい。他方、従来のセルフリファレンスセンス方式（self-reference sense scheme）では、１回目と２回目のサンプル電圧は、異なる必要があり、同一のサンプル電圧が使用される構成ではない。

本実施形態１の構成によると、上述のように、１回目と２回目のサンプルで同一の電圧値でよい。１回目と２回目の同一のサンプル電圧は、図９のＶＢＬ１及びそれに関連する構成によって、供給される。

＜実施形態２＞
実施形態２の基本構成は、図３乃至図６と同様であるが、読み出し回路１３の構成が前記実施形態１と相違する。

図１２は、実施形態２の読み出し回路１３（図４（Ａ））の構成を例示する図である。なお、ＳＬＴ１、ＳＬＴ２のＮＯＲ演算によってＳＬＢを生成し、ＳＬＴ１、ＳＬＴ２のＯＲ演算によってＳＬＴを生成する構成は、図８（Ｂ）と同様であるため、図１２では省略されている。図９の容量Ｃ２とＮＭＯＳトランジスタＮ２は、図１２の実施形態２では、削除されている。また、図９の容量Ｃ１は、その一端が低電位電源（接地電源）ＶＳＳに接続され、他端をトランジスタＮ８に接続されていた。

図１２の容量Ｃ１は、その一端が差動アンプ１３３１の反転入力端子に接続され、他端がトランジスタＮ８に接続される。ここで、図１２の容量Ｃ１は、１回目のサンプリングと２回目のサンプリング時の電圧の変化分ΔＶを保持する。

図１２のＶＳＥＴと基準電圧ＶＲＥＦは、２種類の電位レベルである。ＶＳＥＴと基準電圧ＶＲＥＦは、図９には無い。

図１２を参照すると、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ２からなるＣＭＯＳトランスファゲートが、ビット線電圧の給電線ＶＢＬ１とノードａ（ＢＬ＿ＩＯ）間に接続される。ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ２のゲートはＳＬＴ、ＳＬＢにそれぞれ接続される。ＮＭＯＳトランジスタＮ４、Ｎ５は、ＢＬ＿ＩＯとＳＬ＿ＩＯ間に直列形態として接続される。ＮＭＯＳトランジスタＮ４、Ｎ５のゲートはＰＣＴに共通に接続される。ＮＭＯＳトランジスタＮ４とＮ５の接続点はプリチャージ電圧線ＶＢＬＰに接続される。ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ３からなるＣＭＯＳトランスファゲートはノードｃとノードｄ間に接続される。ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ３のゲートはそれぞれＳＬＴ、ＳＬＢに接続される。

さらに、ＮＭＯＳトランジスタＮ１は、ノードｄにゲートとドレインが接続され、低電位側電源ＶＳＳにソースが接続される。ＮＭＯＳトランジスタＮ３は、ノードｄにゲートが接続され、低電位電源ＶＳＳソースが共通に接続される。ＰＭＯＳトランジスタＰ１は、高電位側電源ＶＤＤにソースが接続され、ＳＬＢにゲートが接続され、ノードｅにドレインが接続される。

ＮＭＯＳトランジスタＮ８（スイッチトランジスタあるいはパストランジスタともいう）は、ノードｅと容量Ｃ１の一端の間の間に接続され、ＳＬＴにゲートが接続される。ＮＭＯＳトランジスタＮ９は、ノードＶＳＥＮ（容量Ｃ１の他端が接続される）とＶＳＥＴ間に接続され、信号ＳＬＴ１をゲートに受ける。

差動アンプ（センスアンプ）１３３１の正転入力端子（＋）には基準電圧ＶＲＥＦが接続され、反転入力端子（−）にはノードＶＳＥＮが接続される。差動アンプ（センスアンプ）１３３１の差動出力は、ＮＭＯＳトランジスタＮ３０、Ｎ３１からなるスイッチ１３３２、１３３３を介して入出力線対ＩＯＴ、ＩＯＢに接続される。

実施形態２において、カレントミラー回路の出力側を構成するＮＭＯＳトランジスタＮ３の利得係数はカレントミラー回路の入力側を構成するＮＭＯＳトランジスタＮ１の利得係数のα１倍に設定されている。

実施形態２の読み出し動作の手順は、実施形態１と基本的に同じである。図１３は、実施形態２の動作を説明するためのタイミング図である。以下、概説する。

＜スタンバイ状態＞：図１１を参照して説明した前記実施形態１と同様に、メモリマットにおいて、ＹＳ＜０＞〜ＹＳ＜１５＞、ＷＬ＿０〜ＷＬ＿５１１、ＳＥＬＴ＿０〜ＳＥＬＴ＿３１、ＷＥ、ＳＡＥ、ＳＬＴ１、ＳＬＴ２、ＷＥＡをローレベル（ＶＳＳレベル）とする。ＳＥＬＢ＿０〜ＳＥＬＢ＿３１とＰＣＴは、ハイレベル（ＶＤＤレベル）とする。メモリセル１１のセルトランジスタ１１５（図４（Ｂ））は、非導通となる。ＢＬ＿ＩＯとＳＬ＿ＩＯはＶＢＬＰレベルにプリチャージしておく。

＜ＲＯＷ選択＞：図１１を参照して説明した前記実施形態１と同様に選択された１つのワード線ＷＬ＿ｉ（０≦ｉ≦５１２）を昇圧電位（ＶＰＰレベル）とする。同時に、選択された１つのＳＥＬＴ＿ｊ（０≦ｊ≦３１）がハイレベル、ＳＥＬＢ＿ｊがローレベルとなる。選択されたメモリセル１１に接続するビット線ＢＬ＿ｊ、ソース線ＳＬ＿Ｊは、ＢＬ＿ＩＯ、ＳＬ＿ＩＯにそれぞれ接続される。

＜ファーストサンプリング＞：プリチャージ制御信号ＰＣＴがハイレベルからローレベルに設定され、ＮＭＯＳトランジスタＮ４、Ｎ５は非導通となる。ＳＬＴ１がローレベルからハイレベルに設定され、ＮＭＯＳトランジスタＮ９が導通する。また信号ＳＬＴがハイレベル、ＳＬＢがローレベルとなり、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、（Ｎ１１、Ｐ３）、及び、ＮＭＯＳトランジスタＮ８が導通する。

この結果、図１２のＶＢＬ１から、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、ＢＬ＿ＩＯ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ビット線ＢＬ＿ｊ、該ＢＬ＿ｊに接続する５１２個のメモリセル１１のうち選択されたメモリセル１１（図４（Ｂ）のＭＴＪ１１１、セルトランジスタ１１５）、ソース線ＳＬ＿ｊ、図４（Ａ）のビット線・ソース線選択スイッチ１２、ＳＬ＿ＩＯ、図１２のＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）、ＮＭＯＳトランジスタＮ１から、低電位側電源ＶＳＳのパスで電流が流れる。このとき、ＮＭＯＳトランジスタＮ１に流れるドレイン電流をＩ_ＭＴＪと呼ぶ。

ＰＭＯＳトランジスタＰ１のオン抵抗をＲ_Ｐ１とすると、容量Ｃ１の一端には、導通状態のＮＭＯＳトランジスタＮ８を介して、一回目のセンス電位Ｖ_{ＳＥＮ１：}

（７ａ）
が印加される。

ただし、Ｉ_ＭＴＪ１はファーストサンプリングの電流値を表している。第１読み出しダイミング信号ＳＬＴ１がハイレベルの期間、ＮＭＯＳトランジスタＮ１２が導通しているため、容量Ｃ１の他端Ｖ_ＳＥＮには、電圧Ｖ_ＳＥＴが印加される。

その後、ＳＬＴ１がハイレベルからローレベルに設定される。ＳＬＴ、ＳＬＢはローレベル、ハイレベルとなり、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、（Ｎ１１、Ｐ３）、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ８、Ｎ９が非導通となる。容量Ｃ１の他端と差動アンプ１３１１の反転入力端子の接続ノードＶ_ＳＥＮはフローティングとなる。

＜‘０’書き込み＞：図３の入出力回路８、データアンプ７により、ＩＯＴをＶＳＳレベル、ＩＯＢをＶＤＤレベルにドライブし、同時に、制御信号ＷＥＡをＶＳＳレベルからＶＤＤレベルとする。ＳＬＴ１の立ち下りエッジからＷＥＡの立ち上がりエッジの時間をＴ０とする。実施形態２でも、実施形態１同様、ＷＥＡのパルス幅（ＴＰＷ０）を、通常の‘０’ライトパルス幅よりも短くする。前記実施形態１と同様に、信号生成にかかるトータル時間を短縮している。

ＷＥＡがＶＤＤレベルとなると、図６の書き込み回路（ライトドライバ）１４において、ＢＬ＿ＩＯ駆動回路１４０８のＰＭＯＳトランジスタ１４０９、１４１０は導通し、ＮＭＯＳトランジスタ１４１３は非導通となり、電源ＶＤＤからの電流でＢＬ＿ＩＯを駆動する。

またＳＬ＿ＩＯ駆動回路１４１４のＮＭＯＳトランジスタ１４１７、１４１８は導通し、ＰＭＯＳトランジスタ１４１５は非導通となり、ＳＬ＿ＩＯからの電流をＶＳＳ側に引き込む。このため、ワード線ＷＬ＿ｉにより選択されたメモリセル１１（図４（Ａ））に対して、ビット線ＢＬ→ソース線ＳＬ方向の電流を流し、メモリセル１１のＭＴＪ１１１の磁化の状態を、‘Ｐ’（低抵抗）にする。

その後、制御信号ＷＥＡを、ＶＤＤレベルからＶＳＳレベルとし、図３のデータアンプ７がＩＯＴとＩＯＢをフローティング状態にし、ライトを終了する。

＜セカンドサンプリング＞：第２読み出しタイミング信号ＳＬＴ２をローレベルからハイレベルに遷移させ、２回目のセンス電圧V_ＳＥＮ２：

（７ｂ）
が容量Ｃ１の一端に印加される。ただし、Ｉ_ＭＴＪ２は、セカンドサンプリングの電流値を表している。

ＳＬＴ１はローレベルとされ、ＮＭＯＳトランジスタＮ９が非導通であるため、ノードＶＳＥＮはフローティング状態である。その後、第２読み出しタイミング信号ＳＬＴ２はハイレベルからローレベルに設定され、ＳＬＴ、ＳＬＢはそれぞれローレベル、ハイレベルとなり、ＰＭＯＳトランジスタＰ１が非導通、ＮＭＯＳトランジスタＮ８が非導通となり、ＣＭＯＳトランスファゲート（Ｎ１０、Ｐ２）、ＣＭＯＳトランスファゲート（Ｎ１１、Ｐ３）が非導通となる。この結果、ＮＭＯＳトランジスタＮ１、Ｎ３は非導通となる。

このとき、容量Ｃ１の一端（ＮＭＯＳトランジスタＮ８と接続する側の端子）の電圧；

（８ａ）

に応じて、容量Ｃ１の他端（ノードＶＳＥＮ）の電圧は、

（８ｂ）
となる。

式（８ａ）、（８ｂ）において、ΔＶは以下で与えられる。

（８ｃ）

‘０’書き込みによるメモリセル１１のＭＴＪ素子１１１（図４（Ｂ））が、１回目のサンプリングで平行（Ｐ）状態（低抵抗状態）から２回目のサンプリングで平行（Ｐ）状態の場合、ΔＶ＝０となる。

１回目のサンプリングで反平行（ＡＰ）状態（高抵抗状態）から平行（Ｐ）状態（低抵抗状態）となる場合、Ｖ_ＳＥＮ１はＶ_ＳＥＮ２と異なり、ΔＶ≠０となる。すなわち、Ｉ_ＭＴＪ２（低抵抗状態）＞Ｉ_ＭＴＪ１（高抵抗状態）の場合、図１３のＶＳＥＮに示したように、ΔＶ＞０となる。

＜センスアンプ活性化＞：センスアンプイネーブル信号ＳＡＥをローレベルからハイレベルに遷移させ、差動アンプ１３３１を活性化させ、ＶＳＥＴ−ΔＶと、基準電圧ＶＲＥＦが比較され、選択されたカラムのカラム選択信号ＹＳ＜ｊ＞（ｊ＝０〜１５）がハイレベルであるため、ＮＭＯＳトランジスタ（Ｎ３０、Ｎ３１）１３３２、１３３３が導通し、ＩＯＴとＩＯＢにメモリセル１１の状態を読み出す。

基準電圧Ｖ_ＲＥＦの電圧値を、

（９）

と設定することで、差動アンプ１３３１では、基準電圧ＶＲＥＦとセンス電圧ＶＳＥＴ−ΔＶとの差電圧を増幅し、差動出力にＶＤＤ、ＶＳＳレベルの信号を出力することができる。

＜実施形態２の差動回路＞
図１４は、図１２の差動アンプ１３３１の具体例を示す図である。図１４において、差動アンプ１３３１の内部構成が示されている以外は、図１２の構成と同一である。

差動アンプ１３３１は、入力と出力を交差接続した２つのインバータからなる差動ラッチとして構成され、入力差電圧を増幅し差動出力の一方を高電位側電源電圧ＶＤＤ、他方を低電位側電源電圧（接地電圧）ＶＳＳとしてラッチ出力する。

差動アンプ１３３１は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、インバータＩＶ１、ＩＶ２、ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４を備える。

ＰＭＯＳトランジスタＰ２１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＳＡＰＢに接続され、ドレインがインバータＩＶ１の高電位側電源に接続される。インバータＩＶ１は、相補の信号線対ＳＡＢ（SA−Bar）とＳＡＴ（SA-True）に入力と出力が接続される。ＮＭＯＳトランジスタＮ２１は、ドレインがインバータＩＶ１の低電位側電源に接続され、ゲートがＳＡＮＴに接続され、ソースが低電位側電源ＶＳＳに接続される。

ＰＭＯＳトランジスタＰ２２は、ソースが電源ＶＤＤに接続され、ゲートがＳＡＰＢに接続され、ドレインがインバータＩＶ２の高電位電源に接続される。インバータＩＶ２は、相補の信号線対ＳＡＴとＳＡＢに入力と出力が接続される。ＮＭＯＳトランジスタＮ２２は、ドレインがインバータＩＶ２の低電位側電源に接続され、ゲートが信号ＳＡＮＴに接続され、ソースが低電位側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ２３、Ｎ２４は、ＳＡＢとＳＡＴ間に接続され、ゲートがプリチャージ制御信号線ＰＣＴに共通に接続される。ＮＭＯＳトランジスタＮ２３、Ｎ２４の接続点には電源電位ＶＤＤの１／２（ＶＤＤ／２）が供給される。ＳＡＴとＳＡＢは、カラム選択線ＹＳ＜ｊ＞にゲートが接続されたＮＭＯＳトランジスタＮ３０、Ｎ３１（スイッチ１３３２、１３３３）を介して入出力線対ＩＯＴ、ＩＯＢにそれぞれ接続される。

本実施形態において、ＶＤＤ／２は基準電圧ＶＲＥＦであり、差動アンプ１３３１に入力される。またＶＳＥＴはＶＤＤ／２よりも大とされる。

図１５は、図１４の動作を説明する図である。ＲＯＷ選択〜セカンドサンプリングまでは、図１２、図１３と同様である。

プリチャージ制御信号ＰＣＴがハイレベルのとき、ＮＭＯＳトランジスタＮ２３、Ｎ２４が導通し、ＳＡＴ、ＳＡＢはＶＤＤ／２にプリチャージされる。プリチャージ制御信号ＰＣＴがローレベルとなると、ＮＭＯＳトランジスタＮ２３、２４は非導通となる。図１２、図１３のセンスアンプイネーブル信号ＳＡＥは、図１４のＳＡＮＴ、ＳＡＰＢに対応する。センスアンプ活性化時には、ＳＡＰＢ、ＳＡＮＴがそれぞれローレベル、ハイレベルに設定され、ＰＭＯＳトランジスタＰ４、Ｐ５、ＮＭＯＳトランジスタＮ１５、Ｎ１６が導通してインバータＩＶ１、ＩＮＶ２が活性化し、差動ラッチとして機能する。

ＶＳＥＮの電位は、選択されたメモリセル１１のＭＴＪ素子１１１（図４（Ｂ））がＰ状態（P-state:平行状態）のとき、
Ｖ_ＳＥＴ
（１０ａ）
である。

ＶＳＥＮの電位は、選択されたメモリセル１１のＭＴＪ素子１１１（図４（Ｂ））がＡＰ状態（AP-state:反平行状態）のときは、次式（１０）で与えられる。

（１０ｂ）

ただし、Ｒ_ｐ１はＰＭＯＳトランジスタＰ１のオン抵抗、α１はＮＭＯＳトランジスタＮ３とＮ１の電流増幅率βの比（ゲート幅Ｗの比）、Ｉ_ＭＴＪＰは１回目のサンプリングでＭＴＪ素子１１１が平行状態のときに流れる電流、Ｉ_{ＭＴＪＡＰ}は２回目のサンプリングでＭＴＪ素子１１１が反平行状態のときに流れる電流である。

電圧Ｖ_ＳＥＴと基準電圧ＶＤＤ／２との関係は以下で与えられる。

（１１）

差動アンプ１３３１は、ＳＡＢがＶＤＤ／２のＳＡＴよりも高電位のときは、ＳＡＴをハイレベル、ＳＡＢをローレベルとし、ＳＡＢがＶＤＤ／２のＳＡＴよりも低電位のときは、ＳＡＴをローレベル、ＳＡＢをハイレベルとする。

実施形態２においても、前記実施形態１と同様の原理により、上式（６ｇ）のＲ_ｍａｘについてＰＭＯＳトランジスタＰ１のオン抵抗Ｒ_Ｐ１とα１について、上式（６ｋ）が成り立つとき、低抵抗状態のメモリセルの信号量と、高抵抗状態のメモリセルの信号量を最大化可能としており、メモリセル（ＭＴＪ素子）の読み出しにおいて、小さい信号量のセンシングを可能としている。実施形態２のこの作用効果は、以下の実施形態でも、同様にして、奏することができる。

＜実施形態３＞
図１６（Ａ）は、実施形態３の構成を例示する図である。実施形態２の図１２のＶＲＥＦの生成する構成は、図１６（Ａ）の実施形態３で変更されている。実施形態２の図１２の電圧Ｖ_ＳＥＴを印加する構成は、図１６（Ａ）の実施形態３で変更されている。

図１６（Ａ）のＶＲＥＦは、トランジスタＮ１２、Ｎ１３、Ｎ１４、Ｐ４で示される構成で生成される。

図１６（Ａ）のノードｅは、信号ＳＬＴ１で導通・非導通が制御されるＮＭＯＳトランジスタＮ９に接続され、ＮＭＯＳトランジスタＮ９を介してノードＶＳＥＮに接続される構成である。

以下では、図１４との相違点について説明する。なお、図１６（Ｂ）に示すように、第１読み出しタイミング信号ＳＬＴ１をＣＭＯＳインバータ（ＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４１）で反転した信号をＳＬＢ１とする。また、図１６（Ａ）のＳＬＴ、ＳＬＢは、前記実施形態２と同様、ＳＬＴ１、ＳＬＴ２から、図８（Ｂ）の回路で生成される。

図１６（Ａ）を参照すると、ＮＭＯＳトランジスタＮ９は、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ３のドレインの接続点であるノードｅに、ドレイン又はソースの一方が接続され、ゲートに信号ＳＬＴ１を受ける。

ＰＭＯＳトランジスタＰ４は、ソースが電源ＶＤＤに接続され、ＳＬＴ１を反転したＳＬＢ１をゲートに受ける。

ＮＭＯＳトランジスタＮ１３は、ドレインがＰＭＯＳトランジスタＰ４のドレインに接続され、ゲートがＮＭＯＳトランジスタＮ１２のドレイン又はソースの他方にゲートが接続される。

ＮＭＯＳトランジスタＮ１４は、ドレインが、ＮＭＯＳトランジスタＮ１３のソースに接続され、ゲートがプリチャージ制御信号線ＰＣＴにゲートが接続され、ソースが低電位側電源ＶＳＳに接続される。

ＮＭＯＳトランジスタＮ１３とＮＭＯＳトランジスタＮ１４の接続点のノードｆから基準電圧ＶＲＥＦを取り出し、差動アンプ１３３１の正転入力端子（＋）に供給している。ＰＣＴがハイレベルのとき、ＮＭＯＳトランジスタＮ１４が導通し、ＶＲＥＦはＶＳＳレベルとなる。ＰＣＴがローレベルであり、ＳＬＴ１がハイレベルのとき（ＳＬＢ１はローレベルとなる）、ＰＭＯＳトランジスタＰ４が導通する（オン抵抗をＲｐ１とする）。

このとき、ＮＭＯＳトランジスタＮ１３のゲートには、ノードｅの電圧：

（１２）
が供給され、ＮＭＯＳトランジスタＮ１３のソース電位は次式（１３）で与えられる。

（１３）

ただし、Ｖ_ＴＨは、ＮＭＯＳトランジスタＮ１３の閾値電圧である。これがＶＲＥＦとなる。なお、Ｖ_ＳＥＮ１は、式（１２）の一回目のサンプリングの電圧である

図１７は、実施形態３の動作を説明するタイミング図である。ＰＣＴがハイレベルからローレベルとなり、ＳＬＴ１がハイレベルとなると、ＳＬＢ１がローレベルとなり、ＶＲＥＦがＶＳＳからＶ_ＳＥＮ１−Ｖ_ＴＨ（ただし、Ｖ_ＴＨは、ＮＭＯＳトランジスタＮ１３の閾値電圧）となる。

ＳＬＴ１がローレベルとなると、ＳＬＢ１がハイレベルとなり、ＰＭＯＳトランジスタＰ１、Ｐ４が非導通となり、ＮＭＯＳトランジスタＮ１３は非導通となるが、ＶＲＥＦはＶＳＥＮ−Ｖ_ＴＨに保持され、センスンプイネーブル信号ＳＡＥがハイレベルとなって時点で、差動アンプ１３３１はＶＲＥＦとＶＳＥＮを差動増幅する。

＜実施形態３の差動回路＞
図１８は、図１６（Ａ）の差動アンプ１３３１の具体例を示す図である。特に限定されるものではないが、差動アンプ１３３１は、入力と出力を交差接続した２つのインバータからなる差動ラッチとして構成され、差動入力を増幅して、ＶＤＤ、ＶＳＳの２値の論理信号を出力する。信号ＳＡＰＴ（SAP-True）は、図１６（Ａ）のセンスアンプイネーブル信号ＳＡＥに対応し、ＳＡＰＢ（SAP-Bar）は、ＳＡＰＴの相補信号である。

差動アンプ１３３１は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、インバータＩＶ１、ＩＶ２、ＮＭＯＳトランジスタＮ２１、Ｎ２２を備える。

ＰＭＯＳトランジスタＰ２１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＳＡＰＢに接続され、ドレインがインバータＩＶ１の高電位側電源に接続される。インバータＩＶ１は、相補の信号線対ＳＡＢ（SA−Bar）とＳＡＴ（SA-True）に入力と出力が接続される。ＮＭＯＳトランジスタＮ２１は、ドレインがインバータＩＶ１の低電位側電源に接続され、ゲートがＳＡＮＴに接続され、ソースが低電位側電源ＶＳＳにソースが接続される。

ＰＭＯＳトランジスタＰ２２は、ソースが電源ＶＤＤに接続され、ゲートがＳＡＮＴに接続され、ドレインがインバータＩＶ２の高電位電源に接続される。インバータＩＶ２は、相補の信号線対ＳＡＴとＳＡＢに入力と出力が接続される。ＮＭＯＳトランジスタＮ２２は、ドレインがインバータＩＶ２の低電位側電源に接続され、ゲートが信号ＳＡＰＢに接続され、ソースが低電位側電源ＶＳＳに接続される。ＳＡＴとＳＡＢは、カラム選択線ＹＳ＜ｊ＞にゲートが接続されたＮＭＯＳトランジスタＮ３０、Ｎ３１（スイッチ１３３２、１３３３）を介して入出力線対ＩＯＴ、ＩＯＢにそれぞれ接続される。

図１９は、図１８の動作を説明する図である。ＲＯＷ選択〜セカンドサンプリングまでは、図１２、図１３と同様である。ＳＡＮＴ、ＳＡＰＢはセンスアンプイネーブル信号ＳＡＥに対応する。センスアンプ活性化では、ＳＡＰＢ、ＳＡＮＴがローレベル、ハイレベルとなり、ＰＭＯＳトランジスタＰ４、Ｐ５、ＮＭＯＳトランジスタＮ１５、Ｎ１６が導通してインバータＩＶ１、ＩＮＶ２が活性化し、差動ラッチとして機能する。

＜実施形態４＞
図２０は、実施形態４の読み出し回路の構成を示す図である。

実施形態４は、基準電圧ＶＲＥＦの給電線と、差動アンプ１３３１の正転入力端子（＋）と間に、第１読み出しタイミング信号ＳＬＴ１をゲートに受けるＮＭＯＳトランジスタＮ１２を備える。このＮＭＯＳトランジスタＮ１２が、上述の実施形態２と相違する。他の構成は、実施形態２と同様である。

図２１は、実施形態４の動作を説明するタイミング図である。信号のタイミングは、基準電圧ＶＲＥＦが第１読み出しタイミング信号ＳＬＴ１がハイレベルのときに、差動アンプ１３３１の正転入力端子（＋）に供給される以外、実施形態２の説明で参照した図１３と同様である。

一回目のサンプリング時に、ＳＬＴ１がハイレベルとなると、ＮＭＯＳトランジスタＮ１２が導通し、差動アンプ１３３１の正転入力端子（＋）には基準電圧ＶＲＥＦが印加される。‘０’書き込み時（ＷＥＡがハイレベル）や２回目のサンプリング時（ＳＬＴ２がハイレベル）、差動アンプ１３３１の活性化時（ＳＡＥがハイレベル）に、ＳＬＴ１はローレベルであるため、差動アンプ１３３１の正転入力端子（＋）はフローティング状態とされる。また、ノードＶＳＥＮも、ＳＬＴ１がローレベルのとき、ＮＭＯＳトランジスタＮ９が非導通状態であるため、フローティング状態とされる。

すなわち、差動アンプ１３３１の活性化時、センスアンプの正転入力端子（＋）、反転入力端子（−）がともにフローティング状態となるようにしている。

差動アンプ１３３１の活性化時には、正転入力端子（＋）、反転入力端子（−）に対して、例えば電源等から同量のシステムノイズが乗る。その際、ノイズ量は電荷として与えられるので、容量値により、ノイズによる電位レベル変動量が決まる。

差動アンプ１３３１の正転入力端子（＋）、反転入力端子（−）間で容量が異なれば、システムノイズによる電位レベル変動量が正転入力端子（＋）、反転入力端子（−）間で異なり、その結果、信号量＝（＋入力）−（−入力）が、センス前よりも劣化する場合がある。センス時に、差動アンプ１３３１の正転入力端子（＋）、反転入力端子（−）間の容量値がほぼ揃っていることが重要である。

図２２は、差動アンプ１３３１の一例を模式的に示す図である。差動アンプ１３３１は、＋入力、−入力にゲートがそれぞれ接続され、ソースが共通接続されたＰＭＯＳトランジスタＰ２１、Ｐ２２からなる差動対と、ＰＭＯＳトランジスタＰ２１、Ｐ２２のソースと電源間に接続されＳＡＥをインバータＩＶ３で反転した信号をゲートに入力し定電流源として機能するＰＭＯＳトランジスタＰ２３と、ＰＭＯＳトランジスタＰ２１、Ｐ２２のドレインとＶＳＳ間に接続され、能動負荷を構成するＮＭＯＳトランジスタＮ２１、Ｎ２２を備える。

ＰＭＯＳトランジスタＰ２１、Ｐ２２のドレイン電圧をインバータＩＶ１、ＩＶ２で反転した信号をＩＯＴ、ＩＯＢに駆動出力する。ＮＭＯＳトランジスタＮ２１はドレインとゲートが接続され、ＮＭＯＳトランジスタＮ２２のゲートに接続され、カレントミラーを構成する。＋入力が−入力よりも高電圧のとき、ＩＯＴはＶＤＤレベル、ＩＯＢはＶＳＳレベル、＋入力が−入力よりも低電圧のとき、ＩＯＴはＶＳＳレベル、ＩＯＢはＶＤＤレベルとなる。

図２２の差動アンプ１３３１は、図１４の差動アンプ１３３１のような差動ラッチ（フリップフロップ）機能は備えていない。なお、図２２の差動アンプ１３３１において、定電流源、差動対、能動負荷からなる差動入力段と、出力段のインバータ（出力バッファ）ＩＶ１、ＩＶ２との間に中間段を備えた構成としてもよい。また、図２２では、ＰＭＯＳ差動対構成とさえているが、ＮＭＯＳ差動対で構成してもよい。

＜実施形態５＞
図２３（Ａ）は、実施形態５の構成を示す図である。

実施形態５では、ＰＭＯＳトランジスタＰ１のゲートは、図２３（Ｂ）のＶＢＩＡＳ生成回路１３４で生成されたバイアス電圧ＶＢＩＡＳを受ける。このバイアス電圧ＶＢＩＡＳを受ける構成は、上述の実施形態４と相違する。なお、図２０を参照して説明した前記実施形態４では、ＰＭＯＳトランジスタＰ１は、そのゲートに信号ＳＬＢ（＝ＮＯＲ（ＳＬＴ１、ＳＬＴ２））を受ける。

ＶＢＩＡＳ生成回路１３４は、固定電圧値であるＶＢＩＡＳを供給する。ＶＢＩＡＳ生成回路１３４は固定バイアス方式の回路構成としてもよい。この場合、例えば電源ＶＤＤとＶＳＳ間に挿入される抵抗分圧回路の分圧電圧をＶＢＩＡＳとしてＰＭＯＳトランジスタＰ１のゲートに入力する。また、抵抗分圧回路と直列に、第１読み出しタイミング信号ＳＬＴ１又は第２読み出しタイミング信号ＳＬＴ２が活性レベル（ハイレベル）のときに導通状態に設定されるスイッチトランジスタを電源ＶＤＤ、ＶＳＳ間に挿入するようにしてもよい。

バイアス電圧ＶＢＩＡＳは、電源電圧ＶＤＤ以下の所定の電圧値（例えば、ＶＤＤ―｜Ｖ_ＴＨＰ｜（Ｖ_ＴＨＰはＰＭＯＳトランジスタの閾値電圧：電源電圧ＶＤＤにもよるが、例えば数Ｖｏｌｔ）とされる。ＶＢＩＡＳ生成回路１３４で生成するバイアス電圧ＶＢＩＡＳは、ＰＭＯＳトランジスタＰ１を飽和領域で動作させる電圧に設定する構成としてもよい。また、次に実施形態７で例示するように自己バイアス方式の構成としてもよい。実施形態５の信号のタイミング波形は、図２１と同様であるため、省略する。

＜実施形態６＞
図２４（Ａ）は、実施形態６の読み出し回路の構成を示す図である。図２４（Ａ）には、前記実施形態５のＶＢＩＡＳ生成回路１３４の一例として自己バイアス（self-bias）方式の構成が例示されている。

ＶＢＩＡＳ生成回路１３４は、図２４（Ａ）を参照すると、ＰＭＯＳトランジスタＰ１のドレインとゲート間に挿入され、ゲートに信号ＳＢＥを受けるＮＭＯＳトランジスタＮ１４と、ＰＭＯＳトランジスタＰ１のゲートと低電位電源ＶＳＳ間に接続された容量Ｃ２を備える。

ＮＭＯＳトランジスタＮ１４は、信号ＳＥＢがハイレベルのとき導通し、ＰＭＯＳトランジスタＰ１のドレイン電流が増加（あるいは減少）すると、ＮＭＯＳトランジスタＮ３に流れるドレイン電流も増加（あるいは減少）し、ＮＭＯＳトランジスタＮ３のオン抵抗にＮＭＯＳトランジスタＮ３のドレイン電流の増加分を乗じた電圧分、ノードｅの電位が上昇（低下）し、ＮＭＯＳトランジスタＮ１４を介してＰＭＯＳトランジスタＰ１のゲート電位が上昇（低下）し、これによりＰＭＯＳトランジスタＰ１のドレイン電流が減少（増加）するという負帰還がかかる。

図２４（Ｂ）は、図２４（Ａ）の動作例を説明するタイミング図である。なお、信号ＳＢＥは、図３の制御回路５から供給される。

図２４（Ｂ）に示すように、信号ＳＢＥは、第１読み出しタイミング信号ＳＬＴ１のハイレベルへの遷移に対応してハイレベルとなり、第１読み出しタイミング信号ＳＬＴ１がローレベルへ遷移する前にローレベルに遷移する。信号ＳＢＥがハイレベル期間に、ＮＭＯＳトランジスタＮ１４が導通し、ＰＭＯＳトランジスタＰ１のドレインとゲートが接続され、ＰＭＯＳトランジスタＰ１は飽和領域で動作する。このときのＰＭＯＳトランジスタＰ１のゲート電位が容量Ｃ２の一端に印加される。すなわち、ＰＭＯＳトランジスタＰ１のゲートに印加されるバイアス電圧ＶＢＩＡＳとして、容量Ｃ２は、１回目のサンプル時、ＳＥＢがハイレベルからローレベルに遷移する直前の、ＰＭＯＳトランジスタＰ１のゲート電位を保持する。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３が飽和領域で動作することで、高い信号量（signal level）を確保可能としている。信号ＳＢＥがローレベル期間、ＮＭＯＳトランジスタＮ１４は非導通とされ、ＰＭＯＳトランジスタＰ１は容量Ｃ２の電位でバイアスされる。

＜実施形態７＞
図２５（Ａ）は、実施形態７の読み出し回路の構成を示す図である。図２５（Ｂ）は、図２５（Ａ）の動作を説明するためのタイミング図である。

図２５（Ａ）の読み出し回路は、ＮＭＯＳトランジスタＮ１５を備える。ＮＭＯＳトランジスタＮ１５は、カレントミラー回路のＮＭＯＳトランジスタＮ１のゲートとドレインの接続ノードｄと、ＮＭＯＳトランジスタＮ３のゲート間に接続され、信号ＳＣＴを受けるゲートを有する。図２４（Ａ）の構成は、カレントミラー回路のＮＭＯＳトランジスタＮ１のゲートとドレインの接続ノードｄと、ＮＭＯＳトランジスタＮ３のゲート間に、図２５（Ａ）で示されるＮＭＯＳトランジスタＮ１５を備えない。

信号ＳＣＴは、図３の制御回路５から供給され、信号ＳＣＴがハイレベルのとき、ＮＭＯＳトランジスタＮ１５が導通し、信号ＳＣＴがローレベルのとき、ＮＭＯＳトランジスタＮ１５は非導通となる。他の構成は、図２４（Ａ）と同じである。

ＮＭＯＳトランジスタＮ１５は、書き込み動作時以外は、導通状態、書き込み時は、非導通状態とされる。ＷＥＡがハイレベルとなり ‘０’書き込みを行う期間において、ＮＭＯＳトランジスタＮ３のゲート電位の低下を回避し、ノードｅの電位が不要に上昇することを回避している。この結果、第２読み出しタイミング信号ＳＬＴ２がハイレベルとなる２回目のサンプリング開始直後のノードｅの電位の異常な上昇を回避可能としている。すなわち、図２５（Ｂ）に示すように、信号ＳＣＴは第１読み出しタイミング信号ＳＬＴ１がハイレベルからローレベルに立ち下がるタイミングから、信号ＷＥＡがハイレベルとなり ‘０’書き込みを行う期間、及び、第２読み出しタイミング信号ＳＬＴ２がローレベルからハイレベルに遷移したのち時間Ｔ３までの間、ローレベルとされ、これ以外はハイレベルとされる。

＜実施形態８＞
図２６（Ａ）は、実施形態８の読み出し回路の構成を示す図である。図２６（Ｂ）は、図２６（Ａ）の動作を説明するためのタイミング図である。

図２６（Ａ）の読み出し回路は、第２のプリチャージ制御信号線ＰＣＴ２をゲートに受けるトランジスタＮ５を備える。図２４（Ａ）の構成は、ＢＬ＿ＩＯとＳＬ＿ＩＯ間に接続されたＮＭＯＳトランジスタＮ４、Ｎ５のゲートをプリチャージ制御信号線ＰＣＴに共通接続する構成ではあり、第２のプリチャージ制御信号線ＰＣＴ２をゲートに受けるトランジスタＮ５を備えない。

図２６（Ａ）では、プリチャージ電圧給電線ＶＢＬＰとＢＬ＿ＩＯ間に接続するＮＭＯＳトランジスタＮ４のゲートをＰＣＴに接続し、ＶＢＬＰとＳＬ＿ＩＯ間に接続するＮＭＯＳトランジスタＮ４のゲートを第２のプリチャージ制御信号線ＰＣＴ２に接続している。ＰＣＴ２は図３の制御回路５から供給される。

図２６（Ｂ）に示すように、ＰＣＴ２は、ＰＣＴと同一のタイミングでハイレベルからローレベルとなるが、第２読み出しタイミング信号ＳＬＴ２のローレベルからハイレベルへの立ち上がりと同期してローレベルからハイレベルに立ち上がり、所定期間Ｔ３の間ハイレベルとなり、ソース線入出力線ＳＬ＿ＩＯを電圧ＶＢＬＰにプリチャージする。なお、ＰＣＴ２のハイレベル期間Ｔ３は第２読み出しタイミング信号ＳＬＴ２のハイレベル期間よりも短時間に設定されている。

信号ＷＥＡがハイレベルとなる ‘０’ライト期間、ＳＬ＿ＩＯは、図４（Ａ）の書き込み回路１４によりＶＳＳレベルに駆動される。図２４（Ａ）の構成において、２回目のサンプリング期間、ＮＭＯＳトランジスタＮ１は、ＶＳＳレベルのＳＬ＿ＩＯに接続される。すなわち、２回目のサンプリング期間開始直後、ＮＭＯＳトランジスタＮ１のゲートは低い電位でＳＬ＿ＩＯを駆動することになり駆動能力が不足することになる。

このため、本実施形態では、２回目のサンプリング期間開始直後から短時間（Ｔ３）の間、ＰＣＴ２をハイレベルとし、ソース線ＳＬ＿ＩＯをプリチャージ電圧ＶＢＬＰでプリチャージする。

これにより、ＮＭＯＳトランジスタＮ１の駆動能力の不足を回避し、ソース線ＳＬ＿ＩＯが飽和レベルに達するまでの時間の短縮を図っている。これにより、ノードＶＳＥＮが目標値に安定するまでの時間の遅れを回避可能としている。

＜実施形態９＞
図２７（Ａ）は、実施形態９の読み出し回路の構成を示す図である。図２７（Ｂ）は、図２７（Ａ）の動作を説明するためのタイミング図である。

図２７（Ａ）を参照すると、実施形態９は、図２５（Ａ）の構成（信号ＳＣＴで導通が制御されるＮＭＯＳトランジスタＮ１５）と、図２６（Ａ）の構成（ＳＬ＿ＩＯとＶＢＬＰ間のＮＭＯＳトランジスタＮ５の導通を信号ＰＣＴ２で制御する）とを合わせたものである。

なお、図２７（Ｂ）の例では、２回目のサンプリング開始時、第２読み出しタイミング信号ＳＬＴ２がハイレベルへ遷移するタイミングから、ＳＢＥがローレベルからハイレベルへの立ち上がるタイミングまでの期間と、ＰＣＴ２のハイレベル期間をと同一（Ｔ３）としているが、かかる構成に制限されるものでない。信号ＳＢＥのローレベルからハイレベルへの立ち上がりのタイミングと、信号ＰＣＴ２のハイレベルからローレベルへのタイミングを一致させなくてもよい。

実施形態９によれば、実施形態７、８がそれぞれ奏する作用効果を同時に奏することができる。

なお、上記非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ メモリマット
２ メモリサブマット
３ ロウデコーダ
４ カラムデコーダ
５ 制御回路
６ コマンドデコーダ
７ データアンプ
８ 入出力回路
１０ メモリアレイ
１１ メモリセル
１２ ビット線・ソース線選択スイッチ
１３ 読み出し回路
１４ 書き込み回路
１１１ ＭＴＪ（ＭＴＪ素子）
１１２ 強磁性体（自由層）
１１３ 絶縁体（トンネル絶縁層）
１１４ 強磁性体（固定層）
１１５ セルトランジスタ
１２１ ビット線選択スイッチ
１２２ ソース線選択スイッチ
１２３、１２４ スイッチ
１２５、１２７ ＮＭＯＳトランジスタ
１２６、１２８ ＰＭＯＳトランジスタ
１３１ ＶＣＳＲ入力部
１３２ ＶＣＳＲ本体
１３３ 信号増幅部
１３４ ＶＢＩＡＳ生成回路
１３０１、１３０３、１３０４、１３０７ ＰＭＯＳトランジスタ
１３０２、１３０５、１３０６、１３０８ ＮＭＯＳトランジスタ
１３３１ 差動アンプ（センスアンプ）
１３３２、１３３３ ＮＭＯＳトランジスタ（スイッチ）
１４０１ ＡＮＤ回路
１４０２ ＯＲ回路
１４０３〜１４０７ インバータ
１４０８ ＢＬ＿ＩＯ駆動回路
１４０９、１４１０ ＰＭＯＳトランジスタ
１４１２、１４１３ ＮＭＯＳトランジスタ
１４１４ ＳＬ＿ＩＯ駆動回路
１４１５、１４１６ ＰＭＯＳトランジスタ
１４１７、１４１８ ＮＭＯＳトランジスタ

Claims (18)

1. 第１及び第２データ線の間に接続される抵抗変化メモリセルと、
   前記抵抗変化メモリセルが記憶するデータを読み出す読み出し回路と、
   を備え、
   前記読み出し回路は、
   参照電圧が供給される第１入力端子と、センシング電圧が供給される第２入力端子と、を含む差動アンプ回路と、
   前記第１及び第２データ線間に流れる電流を入力として受ける事に応じて、前記電流のミラー電流を第１回路ノードに生成するカレントミラー回路と、
   前記差動アンプ回路の第２入力端子と、前記第１回路ノードとの間に接続されるキャパシタと、
   を含む、ことを特徴とする半導体装置。
2. 前記読み出し回路は、第１読み出しタイミング信号又は第２読み出しタイミング信号が活性状態のとき活性化される信号を受けるゲートと、前記第１回路ノードと前記キャパシタとの間に挿入されたソースドレイン経路と、を有する第１スイッチトランジスタを、さらに含む、ことを特徴とする請求項１に記載の半導体装置。
3. 前記読み出し回路は、前記第１回路ノードと前記差動アンプ回路の前記第１入力端子との間に接続され、前記参照電圧を生成する参照電圧生成回路をさらに備える、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記読み出し回路は、第１読み出しタイミング信号を受けるゲートと、前記参照電圧が前記第１入力端子へ供給される経路に挿入されたソースドレイン経路と、を有する第２スイッチトランジスタをさらに備える、こと特徴とする請求項１又は２に記載の半導体装置。
5. 前記読み出し回路は、第１電源と前記第１回路ノードとの間に接続された第１電流源を含み、
   前記半導体装置は、
   前記第１及び第２データ線間に流れる電流に応じて、前記第１電流源の制御ゲートに供給されるバイアス電圧を生成するバイアス電圧生成回路を、さらに含む、ことを特徴とする請求項１又は２に記載の半導体装置。
6. 前記バイアス電圧生成回路は、前記第１電流源の前記制御ゲートと第２電源との間に接続される第２キャパシタを含む、ことを特徴とする請求項５に記載の半導体装置。
7. 前記読み出し回路は、第１読み出しタイミング信号を受けるゲートと、所定電圧端子と前記差動アンプ回路の前記第２入力端子と前記キャパシタの接続ノードとの間に挿入されたソースドレイン経路と、を有する第３スイッチトランジスタを、さらに含む、ことを特徴とする請求項１に記載の半導体装置。
8. 前記読み出し回路は、第１読み出しタイミング信号を受けるゲートと、前記第１回路ノードと前記差動アンプ回路の前記第２入力端子との間に挿入されたソースドレイン経路と、を有する第３スイッチトランジスタを、さらに含む、ことを特徴とする請求項１に記載の半導体装置。
9. 前記参照電圧生成回路は、第１電源と前記差動アンプ回路の前記第１入力端子との間に縦積みで接続された、第４スイッチトランジスタ及び第５トランジスタと、
   を含み、
   さらに、
   前記第１及び第２データ線のプリチャージを制御する制御信号を受けるゲートと、前記差動アンプ回路の前記第１入力端子と第２電源間に挿入されたソースドレイン経路を有する第６スイッチトランジスタと、
   第１読み出しタイミング信号を受けるゲートと、前記第１回路ノードと前記第５トランジスタのゲートとの間に挿入されたソースドレイン経路を有する第７スイッチトランジスタと、
   を含み、
   前記第１読み出しタイミング信号が活性化時に前記第４スイッチトランジスタが導通し、前記第５トランジスタから前記参照電圧が前記差動アンプ回路の前記第１入力端子に供給される、ことを特徴とする請求項３に記載の半導体装置。
10. 前記バイアス生成回路は、第１読み出しタイミング信号をゲートに受け、前記第１回路ノードと前記第１電流源の前記制御ゲートの間にソースドレイン経路が挿入された第８スイッチトランジスタをさらに含む、ことを特徴とする請求項６に記載の半導体装置。
11. プリチャージ制御信号をゲートに共通に受け、プリチャージ電圧が供給される端子と、前記第１及び第２データ線との間にソースドレイン経路がそれぞれ挿入された第９、第１０トランジスタを備えている、ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
12. プリチャージ電圧が供給される端子と前記第１データ線との間に挿入されたソースドレイン経路を有する第９トランジスタと、
    前記プリチャージ電圧が供給される前記端子と前記第２データ線との間に挿入されたソースドレイン経路を有する第１０トランジスタと、
    を備え、
    前記第９トランジスタはプリチャージ制御信号をゲートに受け、
    前記第１０トランジスタは第２プリチャージ制御信号をゲートに受け、
    前記プリチャージ制御信号は、前記抵抗変化メモリセルの読み出し動作の前に活性化され、読み出し時に非活性状態とされ、
    前記第２プリチャージ制御信号は、前記抵抗変化メモリセルの読み出し動作の前に活性化されたのちの非活性状態とされ、第２読み出し開始時に一時的に活性化される、ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
13. 前記読み出し回路は、前記抵抗変化メモリセルの読み出し時に、前記第１のデータ線に供給する電圧を与える端子と、前記第１のデータ線との間に接続され、第１読み出しタイミング信号又は第２読み出しタイミング信号が活性状態のときに導通する第１トランスファゲートと、
    前記第１データ端子と前記カレントミラー回路の入力側トランジスタとの間に接続され、前記第１読み出しタイミング信号又は前記第２読み出しタイミング信号が活性状態のときに導通する第２トランスファゲートと、
    をさらに含む、ことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記第１読み出し信号の活性化期間が終了し非活性となったのち、前記第２読み出し信号が活性化される前に、前記第１、第２のデータ線を駆動する書き込み回路をさらに含む、ことを特徴とする請求項１３に記載の半導体装置。
15. 前記読み出し回路は、前記カレントミラー回路の入力側トランジスタと出力側トランジスタのゲート間に挿入され、制御信号により導通、非導通が切替制御される第１１スイッチトランジスタを備え、前記制御信号は、前記第１１スイッチトランジスタは前記第１読み出し信号が活性化から非活性状態となったのち、前記第２読み出し信号の活性化直後まで非導通とされる、ことを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記カレントミラー回路から出力されるミラー電流は、前記カレントミラー回路に入力される電流よりも予め定められた所定倍大きな値とされる、ことを特徴とする請求項１５に記載の半導体装置。
17. 抵抗変化メモリセルに対して、破壊型読み出しを実行するデータ読み出し方法であって、
    前記抵抗変化メモリセルに第１電圧を用いて第１読み出しを実行し、
    前記第１読み出しの後に、前記抵抗変化メモリセルに対して、第１論理値の書き込みを実行し、
    前記書き込みの後に、前記抵抗変化メモリセルに第２電圧を用いて第２読み出しを実行し、前記第１及び第２電圧は、互いに同一である、ことを特徴とするデータ読み出し方法。
18. 前記抵抗変化メモリセルは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のメモリセルであることを特徴とする、ことを特徴とする請求項１７記載のデータ読み出し方法。

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