JP2020532040A5

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Publication number: JP2020532040A5
Application number: JP2020511198A
Authority: JP
Filing date: 2018-07-09
Publication date: 2021-06-10
Anticipated expiration: 2038-07-09

Description

メモリデータ読み出しブロック９０１及びメモリ基準読み出しブロック９０２は、電力バス９１１（ＶＤＤＣＯＲＥとも呼ばれる）から、典型的には２８ｎｍ以下などのスケーリングされた技術に対して約１．０５ボルト以下である電力を引き込む。差動増幅器ブロック９０３は、時としてコア論理供給として知られる電力バス９１０（ＶＤＤＳＡとも呼ばれる）から、典型的には約１．０５ボルトである電力を引き込む。これに対して、図７では、メモリデータ読み出しブロック７０１及びメモリ基準読み出しブロック７０２は、３．０ボルトのＩＯ供給電源を必要としたことが想起されるであろう。このように、感知増幅器回路９００は、感知増幅器回路７００よりも消費電力が少ない。感知増幅器回路９００はコア論理供給から作動するため、必要とされるトランジスタはコア論理トランジスタでもあり、それゆえ感知増幅器回路９００の面積は感知増幅器回路７００の面積よりも小さい。

図１５は、感知増幅器回路１４００の感知波形１５００を示す。図示のように、ＤＯＵＴレベルは、ＡＴＤイコライズ期間後の感知期間中に、全電源レベルで自動的に感知される。図９のトランジスタ９３７及び９３２のゲートに入る有効化（クロック又はトリガ）信号など、感知に必要な有効化（クロック又はトリガ）信号は存在しない。

フラッシュメモリシステム１７００における別の感知方法は、以下のとおりである。単一ビットのユーザデータ（すなわち、「０」又は「１」）は、ただ１つのメモリセルの代わりに２つの冗長メモリセル（同じ行の隣接する列内に）に記憶される。読み出し動作中、両方のセルは、スイッチ及びデコードの適切な有効化と共に感知増幅器回路にデータを提供するビット線に接続される。例えば、データ（「１」及び「１」、又は「０」及び「０」のいずれか）は、感知増幅器回路１７０２ａ及び１７０２ｂに提供され得る。基準データはまた、基準アレイ、電流ミラー、又は他の場所のいずれかから感知増幅器回路１７０２ａ及び１７０２ｂに提供されることになる。２つの感知増幅器回路の出力は、ＸＮＯＲ’ｄ（１及び１＝１、０及び０＝１、１及び０＝０、０及び１＝０）となり、最終結果は、読み取り動作の出力（すなわち、読み取り動作の一部として求められたユーザデータのビット）となる。

Claims

フラッシュメモリシステムであって、該フラッシュメモリシステムは、
行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、前記感知増幅器回路は、
前記第１のアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記第２のアレイ内の基準メモリセルに結合された第２の回路ブロックと、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を備える、フラッシュメモリシステム。
前記第２のアレイはダミーアレイである、請求項１に記載のシステム。
前記第２のアレイはユーザデータを含む、請求項１に記載のシステム。
前記第１のブースト回路は、第１のコンデンサを介して前記第１のノードに結合され、前記第２のブースト回路は、第２のコンデンサを介して前記第２のノードに結合されている、請求項１に記載のシステム。
前記第１のブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１に記載のシステム。
前記第２のブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第２のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項５に記載のシステム。
前記第１のブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項１に記載のシステム。
前記第２のブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第２のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項７に記載のシステム。
前記基準電流発生器は電流ミラーを備える、請求項１に記載のシステム。
前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項１に記載のシステム。
前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項１に記載のシステム。
フラッシュメモリシステムであって、該フラッシュメモリシステムは、
行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、該感知増幅器回路は、
前記第１のアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記第２のアレイ内の基準フラッシュメモリセルに結合された第２の回路ブロックと、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を備える、フラッシュメモリシステム。
前記第２のアレイはダミーアレイである、請求項１２に記載のシステム。
前記第２のアレイはユーザデータを含む、請求項１２に記載のシステム。
前記第１のブースト回路は、第１のコンデンサを介して前記第１のノードに結合され、前記第２のブースト回路は、第２のコンデンサを介して前記第２のノードに結合されている、請求項１２に記載のシステム。
前記第１のブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１２に記載のシステム。
前記第２のブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第２のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１６に記載のシステム。
前記第１のブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項１２に記載のシステム。
前記第２のブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第２のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を含む、請求項１８に記載のシステム。
前記基準電流発生器は電流ミラーを含む、請求項１２に記載のシステム。
前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項１２に記載のシステム。
前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項１２に記載のシステム。
フラッシュメモリシステムであって、該フラッシュメモリシステムは、
行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路を備え、感知増幅器回路は、
前記第２のアレイ内の基準メモリセルに結合された基準電流発生器と、
前記第１のアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記基準電流発生器に結合された第２の回路ブロックと、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、前記第１のノード又は前記第２のノードの電圧をブーストするために前記第１のノード又は前記第２のノードに結合されたブースト回路と、を備える、フラッシュメモリシステム。
前記第２のアレイはダミーアレイである、請求項２３に記載のシステム。
前記第２のアレイはユーザデータを含む、請求項２３に記載のシステム。
前記ブースト回路は、コンデンサを介して前記第１のノード又は前記第２のノードに結合されている、請求項２３に記載のシステム。
前記ブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項２３に記載のシステム。
前記ブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項２３に記載のシステム。
前記基準電流発生器は電流ミラーを含む、請求項２３に記載のシステム。
前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項２３に記載のシステム。
前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項２３に記載のシステム。
フラッシュメモリシステムであって、該フラッシュメモリシステムは、
行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、該感知増幅器回路は、
前記第１のアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記第２のアレイ内の基準フラッシュメモリセルに結合された第２の回路ブロックと、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、前記第１のノード又は前記第２のノードの電圧をブーストするために前記第１のノード又は前記第２のノードに結合されたブースト回路と、を備える、フラッシュメモリシステム。
前記第２のアレイはダミーアレイである、請求項３２に記載のシステム。
前記第２のアレイはユーザデータを含む、請求項３２に記載のシステム。
前記ブースト回路は、コンデンサを介して前記第１のノード又は前記第２のノードに結合されている、請求項３２に記載のシステム。
前記ブースト回路は、
第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項３２に記載のシステム。
前記ブースト回路は、
電圧源に選択的に結合された第１のスイッチと、
第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項３２に記載のシステム。
前記基準電流発生器は電流ミラーを含む、請求項３２に記載のシステム。
前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項３２に記載のシステム。
前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項３２に記載のシステム。
第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
前記データメモリアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記基準回路に結合された第２の回路ブロックと、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第１のブースト回路と、を備える、フラッシュメモリ感知増幅器。
前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項４１に記載のフラッシュメモリ感知増幅器。
前記第３の回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項４２に記載のフラッシュメモリ感知増幅器。
前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項４１に記載のフラッシュメモリ感知増幅器。
前記読み出し要求に応答して前記第１のノードの電圧をブーストするために、前記第１のノードに結合された第２のブースト回路を更に備える、請求項４１に記載のフラッシュメモリ感知増幅器。
第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリソース分離型感知増幅器であって、該フラッシュメモリソース分離型感知増幅器は、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するためのソース分離型入力ペア回路ブロックと、
前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第１のブースト回路と、を備える、フラッシュメモリソース分離型感知増幅器。
前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
前記ソース分離型入力ペア回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項４７に記載のフラッシュメモリソース分離型感知増幅器。
前記ソース分離型入力ペア回路ブロックは、前記ソース分離型入力ペア回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記ソース分離型入力ペア回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために、前記第１のノードに結合された第２のブースト回路を更に備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ自己タイミング式感知増幅器であって、該フラッシュメモリ自己タイミング式感知増幅器は、
読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記データメモリアレイ内の選択メモリセルに記憶された値を示す出力を生成するための差動増幅器回路ブロックを備え、前記差動増幅器回路ブロックは、自己タイミング式感知及びラッチ回路を備える、フラッシュメモリ自己タイミング式感知増幅器。
前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
前記差動増幅器回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項５２に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
前記自己タイミング式感知及びラッチ回路は、前記差動増幅器回路ブロックが前記第１のノードからの電流を前記第２のノードからの電流と比較するときに自己ラッチするように構成されている、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を更に備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
前記差動増幅器回路ブロックは、前記差動増幅器回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記差動増幅器回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
前記データメモリアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記基準回路に結合された第２の回路ブロックと、
読み出し要求に応答して、前記選択メモリセルからの電流を前記基準回路からの読み出し基準電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、第１のソースノードの電圧をブーストするために、前記第３の回路ブロックの交差結合ＮＭＯＳペアの前記第１のソースノードに結合された第１のブースト回路と、
前記読み出し要求に応答して、第２のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記交差結合ＮＭＯＳペアの前記第２のソースノードに結合された第２のブースト回路と、を備える、フラッシュメモリ感知増幅器。
前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項５７に記載のフラッシュメモリ感知増幅器。
前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第３の回路ブロックが、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項５７に記載のフラッシュメモリ感知増幅器。
前記選択メモリセルはスプリットゲート型ソース側注入フラッシュメモリセルである、請求項５７に記載のフラッシュメモリ感知増幅器。
前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項５７に記載のフラッシュメモリ感知増幅器。
第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
前記データメモリアレイ内の選択メモリセルに結合された第１の回路ブロックと、
前記基準回路に結合された第２の回路ブロックと、
読み出し要求に応答して、前記選択メモリセルからの電流を前記基準回路からの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
前記読み出し要求に応答して、第１のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記第１のソースノードに結合された第１のブースト回路と、
前記読み出し要求に応答して、第２のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記第２のソースノードに結合された第２のブースト回路と、を備える、フラッシュメモリ感知増幅器。
前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項６２に記載のフラッシュメモリ感知増幅器。
前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第３の回路ブロックは、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項６２に記載のフラッシュメモリ感知増幅器。
前記選択メモリセルはスプリットゲート型ソース側注入フラッシュメモリセルである、請求項６２に記載のフラッシュメモリ感知増幅器。
前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項６２に記載のフラッシュメモリ感知増幅器。
前記基準回路は、前記第２の回路ブロックに結合された非選択ビット線を備える、請求項６２に記載のフラッシュメモリ感知増幅器。
前記フラッシュメモリ感知増幅器内の全てのトランジスタは、前記データメモリアレイ内の前記フラッシュメモリセルによって利用される供給電圧を使用して動作する、請求項６２に記載のフラッシュメモリ感知増幅器。
フラッシュメモリセルの第１のアレイと、フラッシュメモリセルの第２のアレイと、感知増幅器回路と、を備えるフラッシュメモリシステム内の選択メモリセルに記憶された値を決定する方法であって、前記方法は、
前記感知増幅器回路内の第１のノードで電圧をブーストするステップと、
前記感知増幅器回路内の第２のノードで電圧をブーストするステップと、
前記選択メモリセルを前記感知増幅器回路に接続するステップと、
基準メモリセルを前記感知増幅器回路に接続するステップと、
前記第１のノードにおける電流と前記第２のノードにおける電流とを比較し、前記選択メモリセルに記憶された値を示す出力を生成するステップと、を含む、方法。
前記選択メモリセルは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項６９に記載の方法。
前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項６９に記載の方法。
選択メモリセルを感知する方法であって、
感知ノードをプリチャージ電圧レベルにプリチャージするステップであって、前記感知ノードは前記選択メモリセルに結合されている、プリチャージするステップと、
前記感知ノードの電圧を前記プリチャージ電圧レベルよりも高いブースト電圧レベルにブーストするステップと、
前記選択メモリセル内に記憶された値を決定するために前記感知ノードを基準ノードと比較するステップと、を含む、方法。
前記比較するステップは、前記感知ノードの前記電圧がランプダウンしている間に行われる、請求項７２に記載の方法。
前記比較するステップは、前記基準ノードの前記電圧がランプダウンしている間に行われる、請求項７３に記載の方法。
前記基準ノードの前記電圧をブーストするステップを更に含む、請求項７２に記載の方法。
前記基準ノードは、読み出し基準バイアス源に結合されている、請求項７２に記載の方法。
前記読み出し基準バイアス源は基準アレイを備える、請求項７６に記載の方法。
前記感知ノードは、コンデンサによって前記選択メモリセルから分離されている、請求項７２に記載の方法。
前記比較するステップは、差動増幅器によって実施される、請求項７２に記載の方法。
前記比較するステップは、差動増幅器によって実施される、請求項７６に記載の方法。
前記感知ノード及び前記基準ノードは、前記差動増幅器の交差結合ＮＭＯＳペアのソースである、請求項８０に記載の方法。
前記感知ノード及び前記基準ノードは、前記差動増幅器の入力ペアのドレインに結合されている、請求項８１に記載の方法。
前記差動増幅器は、分離されたソースを有する入力トランジスタペアを含む、請求項８０に記載の方法。
前記比較する工程は、前記選択メモリセルに記憶された前記値を示す出力の自己タイミング式自動ラッチを含む、請求項７２に記載の方法。
前記選択メモリセルは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項７２に記載の方法。
前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項７２に記載の方法。