JP2020532040A - フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路 - Google Patents

フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路 Download PDF

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Abstract

フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路の多数の実施形態が開示される。実施形態はそれぞれ、データブロックからの電流又は電圧測定値を基準ブロックと比較して、データブロック内の選択メモリセルに記憶された値を決定する。１つ以上のローカライズされたブースト回路の使用により、実施形態は、先行技術の感知増幅器回路より低い動作電圧の利用が可能になり、電力消費の低減をもたらす。【選択図】図１

Description

（関連出願）
本出願は、２０１７年８月２５日に出願された米国特許出願第１５／６８７，０９２号の利益を主張する。
（発明の分野）
フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路の多数の実施形態が開示される。
不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この開示内容は、参照によりその全体が本明細書に組み込まれる。
先行技術の不揮発性メモリセル１０の消去及びプログラミングのための１つの例示的な動作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルトハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。
メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル１０は、電流感知モードにおいて以下のように読み出される。バイアス電圧をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス又はゼロ電圧を消去ゲート２８に印加し、接地をソース線１４に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラミング状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができ、このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に進む。
メモリセル１０は、代替的に、以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス電圧を消去ゲート２８に印加し、バイアス電圧をソース線１４に印加する。消去状態では、ビット線２０にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラミング状態では、ビット線２０にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができ、このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４にある。
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラミング、及び消去動作を行っていた。
読み出し、消去、又はプログラミングコマンドに応答して、論理回路２７０（図２）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、かつ妨害が最も少ない手法で、様々な電圧を供給させる。
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
Figure 2020532040
本出願人による最近の出願である米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）（参照により組み込まれる）において、本出願人は、読み出し、プログラミング、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた発明を開示した。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
Figure 2020532040
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラミング動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができ、以下の電圧が印加されるようになっている。
Figure 2020532040
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
図２は、別の先行技術のフラッシュメモリセル２１０の一実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル２１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、ワード線２２、浮遊ゲート２４及び消去ゲート２８を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル２１０は、結合ゲート又は制御ゲートを含まず、４つの端子、すなわち、ビット線２０、ワード線２２、消去ゲート２８及びソース線１４のみを含む。これは、フラッシュメモリセルのアレイを動作させるために必要とされる、デコーダ回路などの回路の複雑性を大幅に低減する。
消去動作（消去ゲートを通した消去）及び読み出し動作は、制御ゲートバイアスがないことを除いて、図１のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、ソース線のプログラミング電圧は、制御ゲートバイアスの不足を補償するためにより高い。
表４は、読み出し、消去及びプログラミング動作を実行するために４つの端子に印加され得る典型的な電圧範囲を示す。
Figure 2020532040
図３は、別の先行技術のフラッシュメモリセル３１０の実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル３１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、浮遊ゲート２４及び消去ゲート２８を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル３１０は、結合ゲート又は制御ゲート又は消去ゲートを含まない。加えて、ワード線３２２は、ワード線２２に置き換わり、図示されるように、ワード線２２とは異なる物理的形状を有する。
先行技術の不揮発性メモリセル３１０の消去及びプログラミングのための１つの例示的な動作は、次のとおりである。セル３１０は、ワード線３２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４からワード線３２２にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、ソース線１４に高電圧を印加し、ワード線３２２に小電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線３２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル３１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル３１０内での読み出し、プログラミング、消去及びスタンバイ操作に使用可能な例示的な電圧を下の表５に示す。
Figure 2020532040
感知増幅器回路のための多数の設計も、先行技術において既知である。先行技術の設計の多くは、データ読み出しブロック及び基準ブロックからの電圧又は電流を比較するコンパレータを伴い、データ読み出しブロックは、読み出される選択メモリセルを含み、基準ブロックは、基準電圧又は電流を生成するためのメカニズムを含む。先行技術では、感知増幅器回路の一部分又は全てに、少なくとも３．０ボルトの動作電圧が典型的に必要とされる。
必要とされるのは、先行技術と比較して低い動作電圧を利用し、それによってメモリシステムの全体的な電力消費を低減する、改善された感知増幅器回路である。
フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路の多数の実施形態が開示される。実施形態はそれぞれ、データブロックからの電流又は電圧測定値を基準ブロックと比較して、データブロック内の選択メモリセルに記憶された値を決定する。１つ以上のローカライズされたブースト回路の使用により、実施形態は、先行技術の感知増幅器回路より低い動作電圧の利用が可能になり、電力消費の低減をもたらす。
本発明を適用可能な先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 本明細書に記載される実施形態を使用可能な、図１〜図３に示されるタイプの不揮発性メモリセルを備えるダイのレイアウト図である。 図４のダイに実装可能なフラッシュメモリシステムを示す。 図４のダイに実装可能な別のフラッシュメモリシステムを示す。 感知増幅器回路を示す。 図７の感知増幅器回路の特定の特性の様々な波形を示す。 感知増幅器回路の別の実施形態を示す。 図９の感知増幅器回路の特定の特性の様々な波形を示す。 感知増幅器回路の別の実施形態を示す。 感知増幅器回路の別の実施形態を示す。 感知増幅器回路の別の実施形態を示す。 感知増幅器回路の別の実施形態を示す。 図１４の感知増幅器回路の特定の特性の様々な波形を示す。 感知増幅器回路の別の実施形態を示す。 別のフラッシュメモリシステムの実施形態を示す。 先行技術の電圧源を示す。 電圧源の実施形態を示す。 電圧ブースト回路の実施形態を示す。 電圧ブースト回路の別の実施形態を示す。 感知増幅器回路の別の実施形態を示す。
図４は、本明細書に記載される本発明の実施形態と共に使用され得るフラッシュメモリシステムの実施形態を示す。ダイ４００は、データを記憶するためのメモリアレイ４０１、４０２、４０３、及び４０４であって、それぞれのメモリアレイは、図１のようなメモリセル１０、図２のようなメモリセル２１０、図３のようなメモリセル３１０、又は他の既知のタイプのメモリセルを任意選択的に利用する、メモリアレイと、メモリアレイ４０１、４０２、４０３、及び４０４内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される、行デコーダ回路４０５、４０６、４０７、及び４０８と、メモリアレイ４０１、４０２、４０３、及び４０４内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路４０９、４１０、４１１、及び４１２と、メモリアレイ４０１及び４０３からデータを読み出すために使用される感知回路４１３、並びにメモリアレイ４０２及び４０４からデータを読み出すために使用される感知回路４１４と、アナログ回路４５０と、冗長性及び組み込み自己試験などの様々な制御機能を提供するための制御論理回路４５１と、正及び負電圧をシステムに提供するために使用される高電圧回路４５２と、メモリアレイ４０１、４０２、４０３、及び４０４の消去及びプログラミング動作のために増加した電圧を提供するチャージポンプ回路４５３と、チップ含有ダイ４００内の他のノードに接続するためのインターフェイスピン４５４と、必要に応じて読み出し、消去、及びプログラミング動作中に使用する高電圧デコーダ回路４１８、４１９、４２０、及び４２１と、を含む。ダイ４００は、アドレス障害検出ブロック４２２、４２３、４２４、及び４２５と、アレイ障害検出感知回路４２６、４２７、４２８、及び４２９とを更に備える。
図５は、フラッシュメモリシステム５００（ダイ４００に実装され得る）を示す。フラッシュメモリシステム５００は、アレイ５０１及び５０２（図４のアレイ４０１及び４０３に対応）、行デコーダ５０３及び５０４（行デコーダ４０５及び４０７に対応）、列デコーダ５０５及び５０６（列デコーダ４０９及び４１１に対応）、並びに感知回路５１０（感知回路４１３に対応）を備える。フラッシュメモリシステム５００は、基準アレイ５０９及び感知回路電流基準５０８を更に備える。
アレイ５０１内のフラッシュメモリセルのそれぞれの列は、アレイ５０１内の全ての列に１つのビット線が存在するように、ビット線に結合される。同様に、アレイ５０２内のフラッシュメモリセルのそれぞれの列は、アレイ５０２内の全ての列に１つのビット線が存在するように、ビット線に結合される。列デコーダ５０５及び５０６は、選択アドレスの読み出し動作中に、選択ビット線を感知回路５１０に接続する。感知回路５１０は、複数の感知増幅器回路５０７ａ、５０７ｂ、．．．５０７ｎを備える。ここで、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム５００のＩＯ幅と称される（典型的には、ｎは３２又は６４である）。これらの感知増幅器回路は、感知増幅器回路５０７と総称される。
この実施形態では、基準アレイ５０９は、アレイ５０１及び５０２のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際には使用されないダミーフラッシュメモリセルのアレイである。基準アレイ５０９は、アレイ５０１及び５０２の両方を感知するための読み出し基準バイアスを生成する役割を果たす。代替的な実施形態では、基準アレイ５０９は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、感知回路５１０の異なるトリップ点（すなわち、「１」を「０」と区別する電流又は電圧レベル）を提供するため、サイズ及び／又はバイアスが異なる。別の代替的な実施形態では、基準アレイ５０９は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路５１０の異なるトリップ点を提供するため、サイズが異なる。
感知回路電流基準５０８は、ダミーフラッシュメモリセルのうちの１つ以上に結合され、電流を生成する。この電流は、電流ミラー技術を使用して、感知増幅器回路５０７のそれぞれにおいてミラーリングされる。ミラーリングされた基準電流は、次いで（them）、アレイ５０１又は５０２からの選択メモリセルと比較されて、選択メモリセルに記憶されたデータの値を示す出力を生成する。
図６は、別のフラッシュメモリシステム６００（ダイ４００に実装され得る）を示す。フラッシュメモリシステム５００と同様に、フラッシュメモリシステム６００は、アレイ５０１及び５０２、行デコーダ５０３及び５０４、並びに列デコーダ５０５及び５０６を備える。フラッシュメモリシステム６００は、基準アレイ６０１及び６０２、並びに感知回路６０３を更に備える。
アレイ５０１内のフラッシュメモリセルのそれぞれの列は、アレイ５０１内の全ての列に１つのビット線が存在するように、ビット線に結合される。同様に、アレイ５０２内のフラッシュメモリセルのそれぞれの列は、アレイ５０２内の全ての列に１つのビット線が存在するように、ビット線に結合される。列デコーダ５０５及び５０６は、選択アドレスの読み出し動作中に、選択ビット線を感知回路６０３に接続する。感知回路６０３は、複数の感知増幅器回路６０４ａ、６０４ｂ、６０４ｎ含む。ここで、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム６００のＩＯ幅と称される（典型的には、ｎは３２又は６４である）。これらの感知増幅器回路は、感知増幅器回路６０４と総称される。
この実施形態では、基準アレイ６０１及び６０２は両方とも、アレイ５０１及び５０２のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際には使用されないダミーフラッシュメモリセルのアレイである。選択メモリセルがアレイ５０１内にあるとき、それぞれの感知増幅器回路６０４は、基準アレイ６０２内のメモリセルに接続され、そのメモリセルは基準メモリセルとして作用することになる。選択メモリセルがアレイ５０２内にあるとき、それぞれの感知増幅器回路６０４は、基準アレイ６０１内のメモリセルに接続され、そのメモリセルは基準メモリセルとして作用することになる。したがって、フラッシュメモリシステム５００とは異なり、フラッシュメモリシステム６００は、感知回路電流基準５０８も電流ミラーの使用も必要としない。別の代替的な実施形態では、基準アレイ６０１及び６０２は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、感知回路６０３の異なるトリップ点を提供するため、サイズ及び／又はバイアスが異なる。別の代替的な実施形態では、基準アレイ６０１及び６０２は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路６０３の異なるトリップ点を提供するため、サイズが異なる。
図７は、感知増幅器回路７００を示す。感知増幅器回路７００は、メモリデータ読み出しブロック７０１と、メモリ基準読み出しブロック７０２と、差動増幅器ブロック７０３とを備える。
メモリデータ読み出しブロック７０１は、感知負荷ＰＭＯＳトランジスタ７０４と、感知ノード７２２にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するためのスイッチ７０５と、選択メモリセル７０７に結合された有効化感知ＮＭＯＳトランジスタ７０６とを含む。感知負荷ＰＭＯＳトランジスタ７０４は、メモリセル７０７からのセル電流と比較される読み出し基準電流を提供する。感知ノード７２２は、感知負荷ＰＭＯＳトランジスタ７０４からの読み出し基準電流がメモリセル電流よりも大きい場合に（ＶＤＤＩＯ ７１９に向かって）高くなり、メモリセル電流が読み出し基準電流よりも大きい場合に（接地に向かって）低くなる。感知負荷ＰＭＯＳトランジスタ７０４からの基準電流は、任意選択的に、（図１８のように）基準メモリセルからの電流をミラーリングする電流ミラー構成を使用して、任意選択的に提供され得る。あるいは、感知負荷ＰＭＯＳトランジスタ７０４からの基準電流は、適切なサイズ又はバイアスの基準抵抗器又は基準トランジスタからの電流をミラーリングする電流ミラー構成を使用して提供され得る。
メモリ基準読み出しブロック７０２は、感知負荷ＰＭＯＳトランジスタ７０８と、基準ノード７２０にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するためのスイッチ７０９と、（非選択基準メモリセルの）非選択ビット線７１１に結合された有効化感知ＮＭＯＳトランジスタ７０１とを備える。非選択ビット線は、感知ノード７２０に基準電圧ＶＢＬＲＤ＿ＢＩＡＳを保持する保持コンデンサとして機能する。あるいは、ＭＯＭＣＡＰ（金属酸化物金属キャップ）などの明示的なコンデンサを保持コンデンサとして使用することができる。あるいは、ノード７２０の接合容量又はゲート容量などの寄生容量を保持コンデンサとして使用することができる。基準ブロック７０２は、基準ノード７２０のダミーブロックとして機能する。基準感知ｌＬａｄ ＰＭＯＳトランジスタ７０８は、オフ状態であってもよく、又は、非選択ビット線の接合漏洩及び／又はトランジスタ漏洩からのノード７２０の漏洩などに対する補償的漏洩電流を提供するために使用されてもよい。ＶＢＬＲＤ＿ＢＩＡＳのバイアス電圧レベルは、感知ノード７２２の感知電圧と比較される基準ノード７２０の基準電圧として機能する。
差動増幅器ブロック７０３は、入力交差結合ＰＭＯＳトランジスタ７１３及び７１５、並びに入力交差結合ＮＭＯＳトランジスタ７１４及び７１６を含み、これらは共にコンパレータ、ＰＭＯＳ有効化トランジスタ７１２（交差結合ＰＭＯＳトランジスタ７１３及び７１５の過渡バイアステール電流としても作用する）、並びにＮＭＯＳ有効化トランジスタ７１７（交差結合ＮＭＯＳトランジスタ７１４及び７１６の過渡バイアステール電流としても作用する）を形成する。比較の際、ＮＭＯＳトランジスタ７１７は、最初にＮＭＯＳトランジスタ７１４及び７１６からの比較をトリガして、ノード７２０と７２２との間に電圧デルタを発生させるために有効化され、次いでＰＭＯＳトランジスタ７１２は、全電源をノード７２０及び７２２の両方に復元するＰＭＯＳトランジスタ７１３及び７２０からの比較を開始するために有効化される。あるいは、ＮＭＯＳトランジスタ７１７及びＰＭＯＳトランジスタ７１２の両方が、比較をトリガするために同時に有効化され得る。
動作中、差動増幅器ブロック７０３は、メモリデータ読み出しブロック７０１によって作製された感知ノード７２２と、メモリ基準読み出しブロック７０２によって作製された基準ノード７２０とを比較して、出力７２０を生成することになる。最初に、ノード７２２及び７２０の電圧は、（スイッチ７０５及び７０９によって）同じ基準電圧レベルＶＢＬＲＤ＿ＢＩＡＳに初期化される。次いで、感知ノード７２２の電圧が発生する（選択メモリセル電流７０７が、ＰＭＯＳトランジスタ７０４内で伝導される読み出し基準電流よりも小さいか又は大きいかに応じて、高くなるか又は低くなる）。次いで、比較がトリガされて、感知ノード７２２の電圧が基準ノード７２０の電圧（トランジスタ７１７及び７１２による）と比較される。比較が完了した後、感知ノード７２２及び基準ノード７２０の最終電圧は全供給レベルになる。
トランジスタ７０４内で伝導される読み出し基準電流が、メモリセル７０７から引き込まれたメモリセル電流を超える場合（選択メモリセルに「０」が記憶されていることを示す）、出力７２０は低くなる。トランジスタ７０４内の読み出し基準電流が、メモリセル７０７から引き込まれたメモリセル電流よりも小さい場合（選択メモリセルに「１」が記憶されていることを示す）、出力７２０は高くなる。
メモリデータ読み出しブロック７０１及びメモリ基準読み出しブロック７０２は、典型的には約３．０ボルトである電力バス７１９（ＶＤＤＩＯ、すなわちＩＯ電源とも呼ばれる）から電力を引き込む。差動増幅器ブロック７０３は、電力バス７１８（ＶＤＤＳＡ、典型的にはコア論理電源とも呼ばれる）から、典型的には、２８ｎｍ以下などのスケーリングされた技術ノードに対して約１．０５ボルト以下である電力を引き込む。高性能要件のために高いメモリセル電流を得るために、読み出しビット線電圧は可能な限り高いことが必要であり、これは、ノード７２２の電圧が１ｖ〜１．４ｖなどの高さであることが必要であることを意味する。つまり、トランジスタ７０４は、典型的には＜＝１．０５ｖのコア論理供給よりもはるかに高い電圧供給から作動する必要がある。したがって、回路ブロック７０１及び７０２は、コア論理供給よりもはるかに高いＩＯ供給で作動する必要がある。つまり、回路ブロック７０１及び７０２は、比較的大きい面積を必要とする３ｖのＩＯトランジスタを含むことになる。
図８は、感知増幅器回路７００の動作のための例示的な波形８００を示す。ＡＴＤは「アドレス遷移検出」を表し、アドレスが受信されたときにパルスを生成し、ここでは読み出し動作の開始を意味する。ＡＴＤ期間（イコライズ又はプリチャージ期間としても知られる）中、選択ビット線ＢＬＲ０／１及び基準ビット線ＢＬＲＥＦの電圧は、電圧基準レベルにイコライズされる。ＢＬＲＥＦは、メモリ基準読み出しブロック７０２が差動増幅器ブロック７０３に接続するノードの電圧である。ＢＬＲ０は、選択メモリセル７０７が「０」（すなわち、プログラミング状態）を含む状況における、メモリデータ読み出しブロック７０１が差動増幅器ブロック７０３に接続するノードの電圧を示す。ＢＬＲ１は、選択メモリセル７０７が「１」（すなわち、消去状態）を含む状況におけるそのようなノードの電圧を示す。ＤＯＵＴは、出力７２０の電圧を表し、ＳＡＬＡＴＣＨは、出力７２０をラッチするために使用される信号を表す。したがって、電圧ＢＬＲ０／１は、メモリセル「０」（プログラミング状態）のイコライズ期間（ＡＴＤ期間）の後に高くなり、メモリセル「１」（消去状態）の場合に低くなることが見て取れる。ＤＯＵＴ信号は、読み出しメモリセル「０」（ＢＬＲ０＞ＢＬＲＥＦ）の場合に低くなり、メモリセル「１」（ＢＬＲ１＜ＢＬＲＥＦ）の場合に高くなる。
ここでは、感知増幅器回路７００よりも少ない電力を消費する、改善された感知増幅器回路の実施形態を、図９〜図１６を参照しながら説明する。改善された感知増幅器回路のそれぞれの実施形態は、図５及び図６の感知増幅器回路５０７又は６０４として使用することができる。
改善された感知増幅器回路の実施形態を図９に示す。感知増幅器回路９００は、選択メモリセル９０３に接続されたメモリデータ読み出しブロック９０１、基準セル９０４に接続されたメモリ基準読み出しブロック９０２、及び差動増幅器ブロック９０３を備える。メモリデータ読み出しブロック９０１、メモリ基準読み出しブロック９０２、及び差動増幅器ブロック９０３は、メモリデータ読み出しブロック７０１、メモリ基準読み出しブロック７０２、及び差動増幅器ブロック７０３について前に説明した同一構成要素の多くを含み、それらの構成要素は、効率化のためここでは再び説明されない。メモリデータ読み出しブロック９０１は、選択ビット線（選択メモリセル９０３に接続される）に結合する感知ノード９２２を提供する。メモリ基準読み出しブロック９０２は、基準ビット線及び読み出し基準電流（ＮＭＯＳトランジスタ９０５）に結合する感知ノード９２０を提供する。ＰＭＯＳトランジスタ９２４及び９２８は、選択ビット線及び基準ビット線を基準読み出し電圧レベルにプリチャージする役割を果たす。ＰＭＯＳトランジスタ９２４及び９２８はまた、プリチャージ後に適切な漏洩補償レベルでこれらの線をバイアスすることによって、選択ビット線及び基準ビット線の不必要な漏洩を補償するように機能し得る。
メモリ基準読み出しブロック９０２は、読み出し基準電流ソースとして作用し、メモリ基準読み出しブロック９０２が差動増幅器ブロック９０３に接続するノードから電流を効果的に迂回させる、ＮＭＯＳトランジスタ９０５を備える。
差動増幅器ブロック９０３は、差動増幅器ブロック９０３をメモリデータ読み出しブロック９０１から分離するコンデンサ９０６と、差動増幅器ブロック９０３をメモリ基準読み出しブロック９０２から分離するコンデンサ９０８とを備える。差動増幅器ブロック９０３は、ブースト回路９０７及びブースト回路９０９を更に備え、これらのブースト回路は、差動増幅器ブロック内のコンパレータ９１５の入力ノード（ノード９１２及び９１３、入力交差結合ペアのＮＭＯＳトランジスタ９３４及び９３６のゲート／ドレインノード）に過渡的な局所電圧ブーストを（プリチャージ後に）提供する（例えば、１．０５ボルトから１．３ボルトに電圧をブーストする）。あるいは、差動増幅器ブロック９０３の全体は、コア論理供給よりも高い別の高電圧レベルにブーストされ得る。
動作中、差動増幅器ブロック９０３は、メモリデータ読み込みブロック９０１及びメモリ基準読み込みブロック９０２によって引き込まれた電流を比較して、出力９１２を生成することになる。メモリデータ読み出しブロック９０１によって引き込まれた電流が、メモリ基準読み出しブロック９０２から引き込まれた基準電流を超えると（選択メモリセルに「０」が記憶されていることを意味する）、出力９１２は低くなる。メモリデータ読み込みブロック９０１から引き込まれた電流が、メモリ参照読み込みブロック９０２から引き込まれた電流より小さい場合（選択メモリセルに「１」が記憶されていることを意味する）、出力９１２は高くなる。
メモリデータ読み出しブロック９０１及びメモリ基準読み出しブロック９０２は、電力バス９１１（ＶＤＤＣＯＲＥとも呼ばれる）から、典型的には２８ｎｍ以下などのスケーリングされた技術に対して約１．０５ボルト以下である電力を引き込む。差動増幅器ブロック９０３は、時としてコア論理供給として知られる電力バス９１０（ＶＤＤＳＡとも呼ばれる）から、典型的には約１．０５ボルトである電力を引き込む。これに対して、図７では、メモリデータ読み出しブロック７０１及びメモリ基準読み出しブロック７０２は、３．０ボルトのＩＯ供給電源を必要としたことが想起されるであろう。このように、感知増幅器回路９００は、感知増幅器回路７００よりも消費電力が少ない。感知増幅器回路９００はコア論理供給から作動するため、必要とされるトランジスタはコア論理トランジスタでもあり、それゆえ感知増幅器９００の面積は感知増幅器７００の面積よりも小さい。
図１０は、感知増幅器回路９００の動作に関する例示的な波形１０００を示す。ＡＴＤは「アドレス遷移検出」を表し、アドレスが受信されたときにパルスを生成し、ここでは読み出し動作の開始を意味する。ＡＴＤ期間（イコライズ又はプリチャージ期間としても知られる）中、選択ビット線ＢＬＲ０／１及び基準ビット線ＢＬＲＥＦの電圧は、電圧基準レベルにイコライズされる。ＢＬＲＥＦは、メモリ基準読み出しブロック９０２が差動増幅器ブロック９０３に接続するノードの電圧である。ＢＬＲ０は、選択メモリセル９０３が「０」を含む状況における、メモリデータ読み出しブロック９０２が差動増幅器ブロック９０３に接続するノードの電圧を示す。ＢＬＲ１は、選択メモリセル９０２が「１」を含む状況における、そのようなノードの電圧を示す。ＤＯＵＴは、出力９１２の電圧を表し、ＳＡＬＡＴＣＨは、出力９１２をラッチするために使用される信号を表す。このように、電圧ＢＬＲ０／ＢＬＲ１／ＢＬＲＥＦは、別のより高い電圧レベル、例えば０．８ｖから１．３ｖに局所的にブーストされることが見て取れる。次いで、局所ブーストの後、電圧ＢＬＲ０／１は、メモリセル「０」（プログラミング状態）及びメモリセル「１」（消去状態）に対して低くなる。選択ビット線ＢＬＲ０（読み出しメモリセル「０」）のランプダウン速度は、基準ビット線ＢＬＲＥＦの速度よりも遅い。選択ビット線ＢＬＲ１（読み出しメモリセル「１」）のランプダウン速度は、基準ビット線ＢＬＲＥＦの速度よりも速い。ＤＯＵＴ信号は、読み出しメモリセル「０」（ＢＬＲ０＞ＢＬＲＥＦ）の場合に低くなり、メモリセル「１」（ＢＬＲ１＜ＢＬＲＥＦ）の場合に高くなる。
図８とは対照的に、ＢＬＲＥＦ、ＢＬＲ０、及びＢＬＲ１が経時的に減少することが図１０に見て取れる。これらの信号は、感知動作の開始時（ＡＴＤイコライズ期間後）にブースト回路９０７及び９０９によって提供される局所的なブースト電圧により、最初に高いところから始まる。この電圧は、電力バス９１１から得られるより低い動作電圧、並びに選択セル９０３、基準セル９０４、及び読み出し基準電流ＮＭＯＳトランジスタ９０５によって引き込まれる電流から経時的に低下する。これにより、図８の対応する波形と比較して省電力がもたらされる。
改善された感知増幅器回路の別の実施形態を図１１に示す。図１１は、メモリデータ読み出しブロック１１０１と、メモリ基準読み出しブロック１１０２と、出力１１０４を伴う差動増幅器１１０３とを備える、感知増幅器回路１１００を示す。感知増幅器回路１１００は、感知増幅器回路１１００がコンデンサ９０６及び９０８を含まないことを除いて、感知増幅器回路９００と同一である。
改善された感知増幅器回路の別の実施形態を図１２に示す。図１２は、メモリデータ読み出しブロック１２０１と、メモリ基準読み出しブロック１２０２と、出力１２１１を伴う差動増幅器１２０３とを備える、感知増幅器回路１２００を示す。感知増幅器回路１２００は、感知増幅器回路９００及び１１００と同じ構成要素の多くを含み、それらの構成要素は、効率化のために再び説明されない。
差動増幅器１２０３は、開かれたときに局所的な電圧ブーストを提供するスイッチ１２０５及び１２０７と、閉じられたときに差動増幅器１２０３のコンパレータ部分の入力ノードを接地へとプルするスイッチ１２０４及び１２０６とを備える。最初に、スイッチ１２０４及び１２０６は閉じられて、コンデンサ１２１６及び１２１８の第１の（入力）端子を接地へとプルする。同時に、スイッチ１２０５及び１２０７は閉じられて、コンデンサ１２１６及び１２１８の他の（第２の）端子を初期電圧に初期化する。その後、スイッチ１２０４／１２０６／１２０５／１２０７が開かれる。次に、ＰＭＯＳトランジスタ１２３４及び１２３８が、コンデンサ１２１６及び１２１８の第１の端子を、コア論理供給などの別の電圧レベルにプルアップするために有効化される。コンデンサ１２１６及び１２１８の容量結合作用により、第２の端子は、初期電圧からブースト電圧まで上昇することになる。差動増幅器１２０３は、コンデンサ１２０８並びにＮＭＯＳトランジスタ１２０９及び１２１０を更に備え、これらは総じて、さもなければトランジスタ不整合又は他の差異に起因してコンパレータ部分への入力に存在する何らかの電圧オフセットを相殺するのに役立つ。差動増幅器１２０３は、交差結合インバータペア１２２３／１２２４及び１２２５／１２２６を更に備え、ＮＭＯＳトランジスタ１２２４及び１２２６は、ソースが分離されているＮＭＯＳ入力ペアとして作用し、それらのソースをそれぞれバイアス電流有効化ＮＭＯＳトランジスタ１２０９及び１２１０に接続する。入力ペアは、そのソースが互いに分離されているため、それらは初期化期間に自身の自己安定化ゲートソース電圧を保持し、それゆえ入力ペアのゲートソース電圧間にはオフセットが存在しない。この結果、入力ペア間のオフセットは低減される。この方式は、本明細書では、交差ペアソース分離型比較方式と称される。コンデンサ１２０８は、比較の過渡有効化期間中に、トランジスタ１２２４及び１２２６のソースを共にＡＣ短絡させるように作用する。あるいは、コンデンサ１２０８は除去され得る。
改善された感知増幅器回路の別の実施形態を図１３に示す。図１３は、メモリデータ読み出しブロック１３０１と、メモリ基準読み出しブロック１３０２と、出力１３０４を伴う差動増幅器１３０３とを備える、感知増幅器回路１３００を示す。感知増幅器回路１３００は、感知増幅器回路１３００がコンデンサ１２０８並びにＮＭＯＳトランジスタ１２０９及び１２１０を含まないことを除いて、感知増幅器回路１２００と同一である。
改善された感知増幅器回路の別の実施形態を図１４に示す。図１４は、メモリデータ読み出しブロック１４０１と、メモリ基準読み出しブロック１４０２と、出力１４０４を伴う差動増幅器１４０３とを備える、感知増幅器回路１４００を示す。
感知増幅器回路１４００は、感知増幅器回路９００、１１００、１２００及び１３００と同じ構成要素の多くを含み、それらの構成要素は、効率化のために再び説明されない。差動増幅器ブロック１４０３は、入力ペアＰＭＯＳトランジスタ１４０５及び１４０６、負荷交差結合インバータ１４１３／１４１４及び１４１５／１４１６、並びに、局所的な自己タイミング式機構を提供する電流バイアス有効化ＮＭＯＳトランジスタ１４０７及び１４０８を備える。感知ノード１４２２（回路ブロック１４０１から）及び基準ノード１４２０（回路ブロック１４０２から）は、ＰＭＯＳ対１４０５及び１４０６のゲートに結合する。ＰＭＯＳ対１４０５及び１４０６は、それらのドレインを交差結合インバータ１４１３／１４１４及び１４１５／１４１６に結合する。トランジスタ１４０７及び１４０８は、交差結合インバータ１４１３／１４１４及び１４１５／１４１６を感知前の既知の状態に設定するために使用される。ＰＭＯＳトランジスタ１４２４及び１４２８は、感知ノード１４２２及び基準ノード１４２０を、ＰＭＯＳトランジスタ１４０５／１４０６のゲートソース電圧５０ｍｖ未満などの最適なプリチャージ感知レベルにプリチャージするために使用される（ある程度の有効な感知時間展開までそれらをオンにしないため）。回路１４００の動作は、以下のとおりである。ＡＴＤ期間は、感知ノード１４２２及び基準ノード１４２０をプリチャージレベルにプリチャージするために使用される。このＡＴＤ期間中、ＮＭＯＳトランジスタ１４０７及び１４０８は、出力ノード１４０４及び１４０７を接地レベルにリセットするために使用される。ＡＴＤ期間後、感知ノード１４２２は接地までランプダウンし始め、その速度は、選択メモリセル電流によって異なる。ＡＴＤ期間後、基準ノード１４２０も接地までランプダウンし始め、その速度は、読み出し基準電流（及び／又は基準セル電流）によってそれぞれ異なる。どのノードが更に降下して、どのタイミングでＰＭＯＳトランジスタ１４０５又は１４０６のいずれかをオンにするとしても、電源１４５０は、交差結合インバータ１４１３／１４１４及び１４１５／１４１６に結合してそれらをオンにすることになる。感知ノード１４２２（メモリセル「１」を感知する）が最初にＰＭＯＳトランジスタ１４０５をオンにすると仮定すると、これは次に、ＰＭＯＳトランジスタ１４１３をオンにし、ＰＭＯＳトランジスタ１４１３は、ノード１４０７を高電圧に結合して、ＰＭＯＳトランジスタ１４１５を自動的にオフにする。実際に、この時点で、出力感知データは、交差結合インバータ１４１３／１４１４及び１４１５／１４１６内でラッチされる。この時点で、ＰＭＯＳトランジスタ１４０６は、その感知経路が切断されるため、比較に更なる影響を与えない。したがって、比較は、ノード１４０７又は１４１４において全電源レベルで自動的に完了する。メモリセル「０」を感知する場合、この状況は逆転してノード１４０４は高供給レベルになり、ＰＭＯＳトランジスタ１４１３は切断される。それゆえ、この回路は、自動的な自己タイミング式感知及びラッチ方式で作動する。
図１５は、感知増幅器１４００の感知波形１５００を示す。図示のように、ＤＯＵＴレベルは、ＡＴＤイコライズ期間後の感知期間中に、全電源レベルで自動的に感知される。図９のトランジスタ９３７及び９３２のゲートに入る有効化（クロック又はトリガ）信号など、感知に必要な有効化（クロック又はトリガ）信号は存在しない。
改善された感知増幅器回路の別の実施形態を図１６に示す。感知増幅器回路１６００は、メモリデータ読み出しブロック１６０１と、メモリ基準読み出しブロック１６０２と、出力１６０４を伴う差動増幅器１６０３とを備える。
感知増幅器回路１６００は、感知増幅器回路９００、１１００、１２００、１３００及び１４００と同じ構成要素の多くを含み、それらの構成要素は、効率化のために再び説明されない。差動増幅器ブロック１６０３は、ＰＭＯＳ有効化トランジスタ１６０７、１６０８、１６０９、及び１６１０と、入力ペアＮＭＯＳトランジスタ１６１１、１６１２、及び電流バイアス（有効化）ＮＭＯＳトランジスタ１６１３と、ブースト回路１６０５及び１６０６とを備える。ＮＭＯＳトランジスタ１６１１及び１６１２は、それらのドレイン、ノード１６３２及び１６０３をそれぞれ、交差結合負荷インバータ１６３３／１６３４及び１６３５／１６３６に結合する。ブースト回路１６０５及び１６０６は、入力ペアＮＭＯＳトランジスタ１６１１及び１６１２のローカルドレインノード１６３２及び１６３０（交差結合ＮＭＯＳペア１６３４及び１６３６のローカルソース）をブーストする。あるいは、交差結合負荷インバータ１６３３／１６３４及び１６３５／１６３６の出力ノードがブーストされ得る。あるいは、回路１６０３全体がブーストされ得る。感知ノード１６２２（回路ブロック１６０１によって提供される）及び基準ノード１６２０（回路ブロック１６０２によって提供される）は、入力ＮＭＯＳトランジスタペア１６１１及び１６１２のゲートにそれぞれ結合する。
図１７は、フラッシュメモリ回路の別の実施形態を示す。フラッシュメモリシステム１７００は、フラッシュメモリシステム５００及び６００と同じ構成要素の多くを備える。フラッシュメモリシステム１７００は、速度を犠牲にして改善された精度を有する。この方式は、例えば、メモリアレイのマージンを試験又は検証するために（末尾分布又は不良の弱プログラミング又は弱消去メモリビットなどの問題を回避するため）システムの動作寿命にわたって使用され得る。スイッチ１７１０ｘ、１７１２ｘ、１７２０ｘ、及び１７２２ｘ（ｘは、ａ〜ｎ−１の範囲であり得る）を使用して、（ＢＬＲ０／ＢＬＲ１／ＢＬＲＥＦの）ランプ速度を低減させる目的で、追加のビット線容量を感知回路１７０２ｘに結合する。より遅いランプ時間で、より高い比較精度が得られる。例えば、感知回路１７０２ａの場合、ｙｍｕｘ（ｙ−マルチプレクサ）５０５ａから接続する選択ビット線、スイッチ１７２０ａ及び１７１２ａは閉じられて、ｙｍｕｘ５０６ｂから接続する非選択ビット線で結合する。ｙｍｕｘ５０６ａを介して接続する感知回路１７０２ａの基準側の場合、追加の非選択ビット線が、ｙｍｕｘ５０６ａのｙｍｕｘデコードを介して有効化することにより接続され得る。
フラッシュメモリシステム１７００における別の感知方法は、以下のとおりである。単一ビットのユーザデータ（すなわち、「０」又は「１」）は、ただ１つのメモリセルの代わりに２つの冗長メモリセル（同じ行の隣接する列内に）に記憶される。読み出し動作中、両方のセルは、スイッチ及びデコードの適切な有効化と共に感知増幅器にデータを提供するビット線に接続される。例えば、データ（「１」及び「１」、又は「０」及び「０」のいずれか）は、感知増幅器回路１７０２ａ及び１７０２ｂに提供され得る。基準データはまた、基準アレイ、電流ミラー、又は他の場所のいずれかから感知増幅器回路１７０２ａ及び１７０２ｂに提供されることになる。２つの感知増幅器回路の出力は、ＸＮＯＲ’ｄ（１及び１＝１、０及び０＝１、１及び０＝０、０及び１＝０）となり、最終結果は、読み取り動作の出力（すなわち、読み取り動作の一部として求められたユーザデータのビット）となる。
図１８は、図７のＰＭＯＳトランジスタ７０４のゲートを制御するために使用される、電圧ＩＲ＿ＶＲＥＦ＿Ｐを生成するために使用される先行技術の電圧源１８００を示す。電圧源１８００は、ＰＭＯＳトランジスタ１８０１、ＮＭＯＳトランジスタ１８０２、及びコンパレータ１８０３を備える。コンパレータ１８０３及びＮＭＯＳトランジスタは、固定されたＶＲＥＦ電圧をトランジスタ１８０２のソースに強制するために閉ループを形成する。トランジスタ１８０２のソースは、図５の基準アレイ５０９などのメモリアレイ内の基準セルに結合する。それゆえ、固定されたＶＲＥＦ電圧は、基準メモリセルのビット線などの基準要素に重ね合わされる。基準セルからの読み出し基準電流は、次いで、ＰＭＯＳトランジスタ１８０１内で感知回路にミラーリングされる。
図１９は、上記の感知増幅器回路の実施形態で使用するための電圧ＩＲ＿ＶＲＥＦ＿Ｐ及びＩＲ＿ＶＲＥＦ＿Ｎを生成するために使用される電圧源１９００を示す。電圧源１９００は、ＰＭＯＳトランジスタ１９０１及び１９０４、ＮＭＯＳトランジスタ１９０２、１９０４、及び１９０５、並びにコンパレータ１９０３を備える。ＰＭＯＳトランジスタ１９０１内の読み出し基準電流（例えば、基準メモリセルから）は、ＰＭＯＳトランジスタ１９０４にミラーリングされ、ダイオード接続ＮＭＯＳトランジスタ１９０５に重ね合わされる。ＮＭＯＳトランジスタ１９０５の読み出し基準電流は、次いで、感知回路にミラーリングされる。
次に、図９及び図１１のブースト回路９０７及び９０９、並びに図１６のブースト回路１６０５及び１６０６として使用され得る回路について、図２０及び図２１を参照しながら例を挙げる。
図２０は、ブースト回路２０００を示す。ブースト回路２０００は、ＮＭＯＳトランジスタ２００１、コンデンサ２００２、スイッチ２００５、初期電圧源Ｖｉｎｉｔ２００６、及び入力信号２００３（Ｖ−ＣＬＫＢＳＴとも呼ばれる）を備える。別の実施形態は、他の回路内の他の場所に実装されるスイッチ２００５及びＶｉｎｉｔ２００６を有してもよい。ブースト回路２０００は、ブースト電圧ＶBoost２００４を出力する。動作中、最初にスイッチ２００５をオンにして、ブースト電圧ノード２００７をコア論理供給１．０５ｖなどのＶｉｎｉｔ電圧２００６に初期化する。次いで、スイッチ２００５をオフにする。次いで、入力信号２００３は、入力パルス２００３のＶｉｎｉｔ電圧＋電圧レベルＶ−ＣＬＫＢＳＴに等しい、ブースト電圧ノード２００７の電圧を瞬間的に増加させるパルスをコンデンサ２００２に提供する。ブースト電圧レベルは、出力ノードＶBoost２００４における容量に関連してコンデンサ２００２のサイズを調整することによって調整され得る。これにより、次いで、ＮＭＯＳトランジスタ２００１はオンになり、ブースト電圧をブースト電圧ノード２００７から出力ＶBoost２００４に転送し、ブースト電圧ＶBoost２００４を、Ｖｉｎｉｔ＋Ｖ−ＣＬＫＢＳＴからＮＭＯＳトランジスタ２００１の閾値電圧を差し引いた値にほぼ等しいレベルまで上昇させる。入力信号２００３及びコンデンサ２００２のパルスの使用により、ブースト電圧２００４は、制限された期間だけ上昇して、電圧の過渡ブーストを提供する。
図２１は、ブースト回路２１００を示す。ブースト回路２１００は、スイッチ２１０１及び２１０５、コンデンサ２１０２、Ｖｉｎｉｔ電圧２１０６、並びに入力信号２１０３（Ｖ−ＣＬＫＢＳＴとも呼ばれる）を備える。ブースト回路２１００は、ブースト電圧ＶBoost２１０４を出力する。動作中、最初にスイッチ２０１５及び２１０１をオンにして、ブースト電圧ノード２１０７及び出力ノードＶBoost２１０４をコア論理供給１．０５ｖなどのＶｉｎｉｔ電圧２１０８に初期化する。次いで、スイッチ２１０５をオフにする。次いで、入力信号２１０３は、電圧を瞬間的に増加させるパルスをコンデンサ２０１２に提供し、ブースト電圧２１０７及び出力ノードＶBoost２１０４を入力パルス２１０３のＶｉｎｉｔ電圧＋電圧レベルＶ−ＣＬＫＢＳＴにほぼ等しいレベルまで上昇させる。ブースト電圧レベルは、出力ノードＶBoost２１０４における容量に関連してコンデンサ２１０２のサイズを調整することによって調整され得る。次いで、スイッチ２１０１をオフにして、ブースト電圧ノード２１０７から出力ノードＶBoost２１０４を隔離する。上述の感知回路では、ブースト回路は、差動増幅器への両方の入力に印加される。代替実施形態は、図７〜図１６の差動増幅器への入力のうちの１つのみにブースト回路を利用し得る。例えば、図９では、ブースト回路９０９のみが、基準ノード９２０をより高い電圧レベルにブーストするために使用され得る。これは図２２に示されており、感知増幅器回路２２００は、ブースト回路９０７が除去されていることを除いて、図９の感知増幅器回路９００と同一である。これにより、選択メモリセル内の「１」を感知するのに有利である、感知動作のオフセットが生成される。あるいは、選択メモリセル内の「０」を感知するのに有利であるように、片側ブースト差動感知が実装され得る。図７〜図８及び図１０〜図１６の感知増幅器回路に類似の変更を行うことができる。

Claims (86)

  1. フラッシュメモリシステムであって、該フラッシュメモリシステムは、
    行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
    行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
    第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、前記感知増幅器は、
    前記第２のアレイ内の基準メモリセルに結合された基準電流発生器と、
    前記第１のアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記基準電流発生器に結合された第２の回路ブロックと、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
    前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を備える、フラッシュメモリシステム。
  2. 前記第２のアレイはダミーアレイである、請求項１に記載のシステム。
  3. 前記第２のアレイはユーザデータを含む、請求項１に記載のシステム。
  4. 前記第１のブースト回路は、第１のコンデンサを介して前記第１のノードに結合され、前記第２のブースト回路は、第２のコンデンサを介して前記第２のノードに結合されている、請求項１に記載のシステム。
  5. 前記第１のブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１に記載のシステム。
  6. 前記第２のブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第２のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項５に記載のシステム。
  7. 前記第１のブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項１に記載のシステム。
  8. 前記第２のブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第２のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項７に記載のシステム。
  9. 前記基準電流発生器は電流ミラーを備える、請求項１に記載のシステム。
  10. 前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項１に記載のシステム。
  11. 前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項１に記載のシステム。
  12. フラッシュメモリシステムであって、該フラッシュメモリシステムは、
    行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
    行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
    第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、該感知増幅器は、
    前記第１のアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記第２のアレイ内の基準フラッシュメモリセルに結合された第２の回路ブロックと、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
    前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を備える、フラッシュメモリシステム。
  13. 前記第２のアレイはダミーアレイである、請求項１２に記載のシステム。
  14. 前記第２のアレイはユーザデータを含む、請求項１２に記載のシステム。
  15. 前記第１のブースト回路は、第１のコンデンサを介して前記第１のノードに結合され、前記第２のブースト回路は、第２のコンデンサを介して前記第２のノードに結合されている、請求項１２に記載のシステム。
  16. 前記第１のブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１２に記載のシステム。
  17. 前記第２のブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第２のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項１６に記載のシステム。
  18. 前記第１のブースト回路／ブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項１２に記載のシステム。
  19. 前記第２のブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第２のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を含む、請求項１８に記載のシステム。
  20. 前記基準電流発生器は電流ミラーを含む、請求項１２に記載のシステム。
  21. 前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項１２に記載のシステム。
  22. 前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項１２に記載のシステム。
  23. フラッシュメモリシステムであって、該フラッシュメモリシステムは、
    行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
    行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
    第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路を備え、感知増幅器は、
    前記第２のアレイ内の基準メモリセルに結合された基準電流発生器と、
    前記第１のアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記基準電流発生器に結合された第２の回路ブロックと、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、前記第１のノード又は前記第２のノードの電圧をブーストするために前記第１のノード又は前記第２のノードに結合されたブースト回路と、を備える、フラッシュメモリシステム。
  24. 前記第２のアレイはダミーアレイである、請求項２３に記載のシステム。
  25. 前記第２のアレイはユーザデータを含む、請求項２３に記載のシステム。
  26. 前記ブースト回路は、コンデンサを介して前記第１のノード又は前記第２のノードに結合されている、請求項２３に記載のシステム。
  27. 前記ブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項２３に記載のシステム。
  28. 前記ブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項２３に記載のシステム。
  29. 前記基準電流発生器は電流ミラーを含む、請求項２３に記載のシステム。
  30. 前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項２３に記載のシステム。
  31. 前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項２３に記載のシステム。
  32. フラッシュメモリシステムであって、該フラッシュメモリシステムは、
    行及び列に配列されたフラッシュメモリセルを備える第１のアレイと、
    行及び列に配列されたフラッシュメモリセルを備える第２のアレイと、
    第１のノードで前記第１のアレイに結合され、第２のノードで前記第２のアレイに結合された感知増幅器回路と、を備え、該感知増幅器は、
    前記第１のアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記第２のアレイ内の基準フラッシュメモリセルに結合された第２の回路ブロックと、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、前記第１のノード又は前記第２のノードの電圧をブーストするために前記第１のノード又は前記第２のノードに結合されたブースト回路と、を備える、フラッシュメモリシステム。
  33. 前記第２のアレイはダミーアレイである、請求項３２に記載のシステム。
  34. 前記第２のアレイはユーザデータを含む、請求項３２に記載のシステム。
  35. 前記ブースト回路は、コンデンサを介して前記第１のノード又は前記第２のノードに結合されている、請求項３２に記載のシステム。
  36. 前記ブースト回路は、
    第１の端子、第２の端子、及びゲートを備えるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタの前記第１の端子は電圧源に結合され、前記ＮＭＯＳトランジスタの前記第２の端子は前記第１のノードに結合されている、ＮＭＯＳトランジスタと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は制御信号を受信し、前記コンデンサの前記第２の端子は前記ＮＭＯＳトランジスタの前記ゲートに結合されている、コンデンサと、を備える、請求項３２に記載のシステム。
  37. 前記ブースト回路は、
    電圧源に選択的に結合された第１のスイッチと、
    第１の端子及び第２の端子を備えるコンデンサであって、前記コンデンサの前記第１の端子は、第１のスイッチが閉じられているときに、制御信号を受信するように選択的に結合され、前記コンデンサの前記第２の端子は、前記第１のノードに結合され、かつ第２のスイッチが閉じられているときに電圧源に選択的に結合されている、コンデンサと、を備える、請求項３２に記載のシステム。
  38. 前記基準電流発生器は電流ミラーを含む、請求項３２に記載のシステム。
  39. 前記フラッシュメモリセルのそれぞれは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項３２に記載のシステム。
  40. 前記フラッシュメモリセルのそれぞれは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項３２に記載のシステム。
  41. 第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
    前記データメモリアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記基準回路に結合された第２の回路ブロックと、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第１のブースト回路と、を備える、フラッシュメモリ感知増幅器。
  42. 前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項４１に記載のフラッシュメモリ感知増幅器。
  43. 前記第３の回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項４２に記載のフラッシュメモリ感知増幅器。
  44. 前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項４１に記載のフラッシュメモリ感知増幅器。
  45. 前記読み出し要求に応答して前記第１のノードの電圧をブーストするために、前記第１のノードに結合された第２のブースト回路を更に備える、請求項４１に記載のフラッシュメモリ感知増幅器。
  46. 第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリソース分離型感知増幅器であって、該フラッシュメモリソース分離型感知増幅器は、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するためのソース分離型入力ペア回路ブロックと、
    前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第１のブースト回路と、を備える、フラッシュメモリソース分離型感知増幅器。
  47. 前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
  48. 前記ソース分離型入力ペア回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項４７に記載のフラッシュメモリソース分離型感知増幅器。
  49. 前記ソース分離型入力ペア回路ブロックは、前記ソース分離型入力ペア回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記ソース分離型入力ペア回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
  50. 前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために、前記第１のノードに結合された第２のブースト回路を更に備える、請求項４６に記載のフラッシュメモリソース分離型感知増幅器。
  51. 第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ自己タイミング式感知増幅器であって、該フラッシュメモリ自己タイミング式感知増幅器は、
    読み出し要求に応答して、前記第１のノードからの電流を前記第２のノードからの電流と比較し、前記データメモリアレイ内の選択メモリセルに記憶された値を示す出力を生成するための差動増幅器回路ブロックを備え、前記差動増幅器回路ブロックは、自己タイミング式感知及びラッチ回路を備える、フラッシュメモリ自己タイミング式感知増幅器。
  52. 前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
  53. 前記差動増幅器回路ブロックは、前記１つ以上のプリチャージ回路が前記第１のノードへのプリチャージと、前記第２のノードへのプリチャージとを印加した後で、前記第１のノードの電圧及び前記第２のノードの電圧がランプダウンしている間に、前記第１のノードからの電流を前記第２のノードからの電流と比較するように構成されている、請求項５２に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
  54. 前記自己タイミング式感知及びラッチ回路は、前記差動増幅器回路ブロックが前記第１のノードからの電流を前記第２のノードからの電流と比較するときに自己ラッチするように構成されている、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
  55. 前記読み出し要求に応答して、前記第１のノードの電圧をブーストするために前記第１のノードに結合された第１のブースト回路と、
    前記読み出し要求に応答して、前記第２のノードの電圧をブーストするために前記第２のノードに結合された第２のブースト回路と、を更に備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
  56. 前記差動増幅器回路ブロックは、前記差動増幅器回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第２の回路ブロックは、前記差動増幅器回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項５１に記載のフラッシュメモリ自己タイミング式ソース分離型感知増幅器。
  57. 第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
    前記データメモリアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記基準回路に結合された第２の回路ブロックと、
    読み出し要求に応答して、前記選択メモリセルからの電流を前記基準回路からの読み出し基準電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、第１のソースノードの電圧をブーストするために、前記第３の回路ブロックの交差結合ＮＭＯＳペアの前記第１のソースノードに結合された第１のブースト回路と、
    前記読み出し要求に応答して、第２のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記交差結合ＮＭＯＳペアの前記第２のソースノードに結合された第２のブースト回路と、を備える、フラッシュメモリ感知増幅器。
  58. 前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項５７に記載のフラッシュメモリ感知増幅器。
  59. 前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第３の回路ブロックが、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項５７に記載のフラッシュメモリ感知増幅器。
  60. 前記選択メモリセルはスプリットゲート型ソース側注入フラッシュメモリセルである、請求項５７に記載のフラッシュメモリ感知増幅器。
  61. 前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項５７に記載のフラッシュメモリ感知増幅器。
  62. 第１のノードでデータメモリアレイに結合され、第２のノードで基準回路に結合されたフラッシュメモリ感知増幅器であって、該フラッシュメモリ感知増幅器は、
    前記データメモリアレイ内の選択フラッシュメモリセルに結合された第１の回路ブロックと、
    前記基準回路に結合された第２の回路ブロックと、
    読み出し要求に応答して、前記選択メモリセルからの電流を前記基準回路からの電流と比較し、前記選択メモリセルに記憶された値を示す出力を生成するための第３の回路ブロックと、
    前記読み出し要求に応答して、第１のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記第１のソースノードに結合された第１のブースト回路と、
    前記読み出し要求に応答して、第２のソースノードの前記電圧をブーストするために、前記第３の回路ブロックの前記第２のソースノードに結合された第２のブースト回路と、を備える、フラッシュメモリ感知増幅器。
  63. 前記第１のノードをバイアス電圧レベルにプリチャージし、前記第２ノードをバイアス電圧レベルにプリチャージするための１つ以上のプリチャージ回路を更に備える、請求項６２に記載のフラッシュメモリ感知増幅器。
  64. 前記第１の回路ブロックは、前記第３の回路ブロックを前記データメモリアレイから分離するために、前記第１のノードに結合されたコンデンサを備え、前記第３の回路ブロックは、前記第３の回路ブロックを前記基準回路から分離するために、前記第２のノードに結合されたコンデンサを備える、請求項６２に記載のフラッシュメモリ感知増幅器。
  65. 前記選択メモリセルはスプリットゲート型ソース側注入フラッシュメモリセルである、請求項６２に記載のフラッシュメモリ感知増幅器。
  66. 前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項６２に記載のフラッシュメモリ感知増幅器。
  67. 前記基準回路は、前記第２の回路ブロックに結合された非選択ビット線を備える、請求項６２に記載のフラッシュメモリ感知増幅器。
  68. 前記フラッシュメモリ感知増幅器内の全てのトランジスタは、前記データメモリアレイ内の前記フラッシュメモリセルによって利用される供給電圧を使用して動作する、請求項６２に記載のフラッシュメモリ感知増幅器。
  69. フラッシュメモリセルの第１のアレイと、フラッシュメモリセルの第２のアレイと、感知増幅器回路と、を備えるフラッシュメモリシステム内の選択メモリセルに記憶された値を決定する方法であって、前記方法は、
    前記感知増幅器回路内の第１のノードで電圧をブーストするステップと、
    前記感知増幅器回路内の第２のノードで電圧をブーストするステップと、
    前記選択メモリセルを前記感知増幅器回路に接続するステップと、
    基準メモリセルを前記感知増幅器回路に接続するステップと、
    前記第１のノードにおける電流と前記第２のノードにおける電流とを比較し、前記選択メモリセルに記憶された値を示す出力を生成するステップと、を含む、方法。
  70. 前記選択メモリセルは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項６９に記載の方法。
  71. 前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項６９に記載の方法。
  72. 選択フラッシュメモリセルを感知する方法であって、
    感知ノードをプリチャージ電圧レベルにプリチャージするステップであって、前記感知ノードは前記選択フラッシュメモリセルに結合されている、プリチャージするステップと、
    前記感知ノードの電圧を前記プリチャージ電圧レベルよりも高いブースト電圧レベルにブーストするステップと、
    前記選択フラッシュメモリセル内に記憶された値を決定するために前記感知ノードを基準ノードと比較するステップと、を含む、方法。
  73. 前記比較するステップは、前記感知ノードの前記電圧がランプダウンしている間に行われる、請求項７２に記載の方法。
  74. 前記比較するステップは、前記基準ノードの前記電圧がランプダウンしている間に行われる、請求項７３に記載の方法。
  75. 前記基準ノードの前記電圧をブーストするステップを更に含む、請求項７２に記載の方法。
  76. 前記基準ノードは、読み出し基準バイアス源に結合されている、請求項７２に記載の方法。
  77. 前記読み出し基準バイアス源は基準アレイを備える、請求項７６に記載の方法。
  78. 前記感知ノードは、コンデンサによって前記選択フラッシュメモリセルから分離されている、請求項７２に記載の方法。
  79. 前記比較するステップは、差動増幅器によって実施される、請求項７２に記載の方法。
  80. 前記比較するステップは、差動増幅器によって実施される、請求項７２に記載の方法。
  81. 前記感知ノード及び前記基準ノードは、前記差動増幅器の交差結合ＮＭＯＳペアのソースである、請求項８０に記載の方法。
  82. 前記感知ノード及び前記基準ノードは、前記差動増幅器の入力ペアのドレインに結合されている、請求項８１に記載の方法。
  83. 前記異なる増幅器は、分離されたソースを有する入力トランジスタペアを含む、請求項８０に記載の方法。
  84. 前記比較する工程は、前記選択メモリセルに記憶された前記値を示す出力の自己タイミング式自動ラッチを含む、請求項７２に記載の方法。
  85. 前記選択メモリセルは、スプリットゲート型ソース側注入フラッシュメモリセルである、請求項７２に記載の方法。
  86. 前記選択メモリセルは、先端消去部を有するソース側注入フラッシュメモリセルである、請求項７２に記載の方法。
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