KR970004154Y1 - 반도체 기억장치 - Google Patents

Abstract

내용없음

Description

[실용신안의 명칭]

반도체 기억장치

[도면의 간단한 설명]

제1도는 본 고안의 1실시예에 따른 전체회로도

제2도는 그 동작을 나타낸 타이밍챠트

제3도는 그 감지증폭기를 나타낸 회로도

제4도는 그 챠지펌프회로의 챠지펌프제어회로

제5도는 기록회로제어회로

제6도는 그 1개의 카운터의 회로도

제7도는 그 동작타이밍을 나타낸 타이밍챠트

제8도는 신호(WEi)출력회로

제9도는 챠지펌프회로

제10도 기록부하회로

제11도 및 제12도는 전원절환을 나타내는 가각 다른예

제13도는 본 고안의 다른 실시예를 나다낸 그래프

제14도는 그 회로도

제15도는 본 고안의 또 다른 예를 나타낸 그래프제16도는그 회로도 내지 제20도는 본 고안의 다른 적용대상으로서 2층의 메모리셀의 평면패턴도, B-B'선에 따른 단면도, C-C'선에 따른 단면도, 등가회로도

제21도는 종래예의 회로도

제22도 내지 제25도는 종래의 메모리셀의 평면패턴도, B-B'선에 따른 단면도, C-C'선에 따른 단면도, 등가회로도

제26도 및 제27도는 종래예에 대한 주요부의 회로도 및 그 특성을 나타낸 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

5 : 메모리셀어레이 7 : 데이터검지회로(감지증폭기회로)

8 : 출력버퍼회로 10 : 기록회로

11 : 소거제어회로(이레이즈제어회로) 20 : 기록제어회로

21 : 챠지펌프회로(승압회로+전압리미터회로) MC : 메모리셀

[실용신안의 상세한 설명]

(산입상의 이용분야)

본 고안은 전기척으로 소거가 가능한 불휘발성 트랜지스터를 사용한 반도체기억장치에 관한 것으로, 특히 기록과 소거시에 외부의 고전압전원을 이용하지 않고서 단일의 Vcc전원으로 동작하는 반도체기억장치에 사용하기 적합한 반도체기억장치에 관한 것이다.

(종래의 기술 및 그 문제점)

전기적으로 기억내용을 소거하면서 변경기록이 가능한 ROM은 EEPROM으로서 알려져 있는 바, 이 EEPROM은 기억내용을 소거할 경우 EPROM과는 달리 자외선을 이용할 필요가 없기 때문에 사용자가 시스템을 조립하여 보드상에 실시한 상태에서 전지적으로 데이터의 소거와 기록을 수행할 수 있게 된다.

이 때문에 사용하기 용이하다는 관점에서 각증 제어용 기기나 메모리카드용등에 수요가 급증하고 있다. 종래의 반도체집적회로, 예컨대 8비트로 구성된 프레시형 EEPROM은 제21도에 나타낸 바와 같이 구성되어 있다.

제21도에 있어서, 참조부호 Ao∼Ai는 행어드레스입력신호로서, 행어드레스버퍼회로(1)에 의해 중폭·정형된 후, 행디코더회로(2)에 입력된다. 또, 참조부호Bi+1∼Bj는 열어드레스입력신호로서, 열어드레스버프회로(3)에 의해 증폭·정형된 후, 열디코더회로(4)에 입력된다. 상기 행디코더회로(2)는 복수의 메모리셀(MC)을 갖춘 메모리셀어레이(5)중으로부터 워드선(WL)을 1개만 선택한다. 또, 일디코더회로(4)는 일선택게이트회로(6)중의 게이트(6A)를 선택적으로 제어해서 메모리셀어레이(5)의 비트선 (BL)을 각 1/0마다에 1개씩, 도합 8개만 선택함으로써, 메모리셀어레이(5)중으로부터 1/0마다에 1개썩 도합 8개의 메모리셀트렌지스터(MC)가 선태된다. 이들 선택된 각 메모리셀(MC)의8개이 정보가 각 감지증폭회로(7)에서 검지· 증폭되고 이 각 감지 증폭기회로(7)의 8개의 출력이 각 출력버퍼회로(8)를 경유해서 첩외부로 동시에 독출된다.

제21도에서는 메모리셀어레이(5)가 각 I/O의 8개의 메도리셀어레이유니트(5A: MCAU)로 구성되어 있는 바, 각 유니트(5A)는 간단화를 위해 4워드선(WL)과 4비트선(BL)을 갗추고, 16개의 메모리셀(MC)과 4개이 기준메모리셀(RMC)을 갖추고 있는 것으로 하여 나타내고 있다. 상기 4비트선(이)에 대응시켜 열선택게이트회로(6)중의 게이트(6A)도 4개로 하고 있고, 이들 게이트(6A)중의 1개가 열디코더히로(4)에 의해 온시켜지게 되며, 기준메모리셀(RMC)은 도중에 기준게이트(RBT)를 갖춘 기준비트선(RBL)을 매개로 감지증폭회로(7 : SA)에 접속되어 있다.

상기와 같이 구성된 EEPROM에서는 각 동작시에 기록제어회로(10)애 인가되고 있는 /CE가 "0"으로 되고, 또 독출동작시에는 /OE가 "0"으로 된다.

즉, 이와 같이 구성된 EEPROM에다 8비트데이터를 기록할 경우에는 출력버퍼용 패드와 겸용되는 기록데 이터입력용 패드(도시되지 않았음)로부터 8비트의 메모리셀에 기록하기 위해 각각 "1" 또는 "0" 의 8개의 데이터를 각 I/O에서 읽어 들인 다음, 읽어 들인 데이터에 따라 기록회로(10)가 비트선(BL)의 전위를 설정하게 된다. 즉, 기록회로(10)는 기록데이터가 "0"일 대에는 고정위를, "1"일 때에는 저전위를 입력어드레스신호에 의해 선택되는 비트선(BL)에 공급한다. 이때 입력어드레스신호에 의해 선택되는 워드선(WL)에서도 고전위가 출력된다.

즉, "0"데이터기록의 경우에는 선택된 위드선(WL)과, 데이터를 기록할 비트선(이)이 고전위로 된다. 이에 따라 메모리셀(MC)의 드레인(D) 근방에서 발생된 핫일렉트론이 메모리셀(MC)의 부유게이트(FG)에 주입됨으로써 메모리셀(MC)이 임계치전압이 정방향으로 시프트되어 "0"데이터가 메모리된다.

한편, "1"데이터를 기록할 때에는 비트선(BL)이 저전위로 됨에 따라 부유게이트(FG)로 전자가 주입되지 않게 되어 메모리셀(MC)의 임게치전압도 시프트되지 않게 된다. 이에 따라 "1"데이터가 기억되게 된다.

한편, 데이터를 소거할 때에는 소거제어회로(11)로부터의 출력에 의해 소거용 게이트(EG)를 고전압으로 하여 부유게이트(FG)에 주입되어 있는 전자를 f-n(파울러-노르드하임)의 터널효과에 의해 소거용 게이트(EG)로 방출한다.

제22도 내지 제25도는 상기와 같은 EEPROM에 이용되고 있는 대표적인 메모리셀을 나타낸 도면으로 제22도는 패턴평면도, 제23도는 제22도의 B-B' 선에 따른 단면도, 제24도는 제22도의 C-C'선에 따른 단면도, 제25도는 등가회로도이다. 이들 각 도면에 있어서, 참조부호 31은 제1층째의 다결정 실리콘층으로 이루어진 부유게이트전극, 32는 제2층째의 다결정실리콘층으로 이루어진 소거게이트전극, 33은 제3층째의 다결정실리콘층으로 이루어지면서 워드선을 겸한 제어게이트전극이다. 또, 참조부호(34, 35는 N형 확산영역으로 이루어진 드레인, 소오스, 36은 알루미늄층으로 이루어진 비트선, 37은 상기 드레인(34)과 비트선(36)을 접속하기 위한 콘택트홀, 38은 부유게이트트랜지스터부의 게이트절연막, 39는 부유게이트전극(31)과 소거게이트전극(32)간에 설치된 소거게이트절연막, 40은 부유게이트(전극(31)과 제어 게이트전극(33)간에 설치되면서 O-N-0구조(산화-막-질화막-산화막으로 이루어진 3층구조)막으로 이루어진 절연막, 41은 소거게이트전극(32)과 제어게이트전극(33)간에 설치되면서 0-N-O구조막으로 이루어진 절연막, 42는 제3층째의 다결정실리콘층을 게이트전극으로

하는 선택트렌지스터부의 게이트절연막, 43은 필드절연막, 44는 층간절연막이다.

이와 같은 소자구조를 갗춘 메모리셀의 등가회로가 제25도에 도시되어 있다. 여기서 S는 소오스, D는 드레인, FG는 부유게이트, CG는 제어게이트, EG는 소거게이트이다. 이와 같은 메모리셀이 각 동작모드를 체태할 때의 각 노드의 전위, 즉 제어게이트전위(VCG), 드레인전위(VD), 소오스전위(VEG) 및 부유게이트의 상태를 표1에 나타낸다.

[표 1]

즉, 표1은 제25도에 나타낸 메모리셀등가회로의 각 단자의 바이어스상태를 나타낸다.

메모리셀(MC)로부터 데이터를 소거할 때에는 표1로부터 알 수 있는 바와 같이, 제어게이트 (CG), 드레인(D), 소오스(S)를 각각 0V로 하고, 소거용 게이트(EG)를 고전위(예컨대, 12V)로 함으로써 부유게이트(FG)로부터 파울러--노르드하임이 터널효과에 의해 전자가 소거용 게이트로 방출되는데, 이 경우 전류는 거의 소비되지 않는다.

또한, 메모리셀(MC)로 데이터를 기록할 때에는 제어게이트, (CG)를 고전위, 소거용 게이트(EG)를 5V, 소오스(S)를 0V로 하고, 메모리셀(MC)로 기록되는 데이터에 따라 드레인(D)을 고전위로 하거나 저전위로 한다.

또한, 메모리셀(MC)의 데이터를 독출할 때에는 제어게이트(CD)를 5V, 소거용 게이트(EG)를 0V, 소오스(S)를 0V로 하고, 드레인(D)에 약 1V를 인가한다. 이때 메모리셀이 온되는가의 여부, 즉 전류가 흐르는가의 여부를 감지증폭기(7)에 의해 검지해서 메모리셀(MC)의 데이터를 출력버퍼(8)에 의해 독출한다.

이하, 특히 전류를 소비하는 기록을 중심으로 설명한다. 먼저 메모리셀에 "0"데이터를 기록할 때의 동작에 대해 설명한다.

제26도는 기록을 설명하기 위해 제21도에 나타낸 기록히로(10)의 일부와 열게이트트랜지스트(6A) 및 메모리셀(MC)을 발췌해서 나타낸 회로이고, 제27도는 기록시 메모리셀(MC)에 흐르는 Ipp와 드레인전압(VDD)의 관계를 나타낸 도면이다.

제26도증 참조부호 LT는 기록회로(10)의 기록부하트렌지스터를 나타내는 바, 여기서 기록부하트랜지스터(LT) 및 열선택게이트트랜지스터(6A)는 기록시에 기록동작점을 제어하는 저항(R)으로서 기증한다. 즉, 제27도에 나타낸 바와 같이 기록시에는 셀특성(CC)과 상기 저항(R)의 부하특성(LC)이 교차하는 점(OP1, OP2)에서 동작한다.

예컨대, 기록부하트랜지스터(LT)와 열게이트트랜지스터(6A)의 합성저항(R)을 2.5kΩ으로 설정한다. 단, 일반적으로 열게이트트랜지스터(6A)의 저항은 데이터를 독출할 때 고속으로 독출할 필요가 있어 작게 설정하고 있기 때문에 상기 저항(R)은 주로 기록부하트렌지스터(LT)로 결정된다.

지금, 기록부하트랜지스터(LT)와 열게이트트랜지스터(6A)의 게이트전압을 각각 승압해서 외부기록전원(Vpp=12.5V) 이상으로 한 것으로 한다. 이때 메모리셀(MC)의 드레인에는 외부전원전압(Vpp)이 강하되지 않고서 그대로 인가되고, 이때의 부하특성은 LC1으로 나타낸다. 이 때 셀특성(CC)과 부하특성(LC1)이 교차 하는 동작점(OP1)에서는 제27도에 나타낸 바와 같이 기록전류(Ipp)가 1.2mA로 된다. 즉, 8비트 동시에 모든 메모리셀에 "0"데이터를 기록할 때에는 1.2mA×8비트 = 9.6mA의 기록전류가 호르게 된다. 지금 기록부하트랜지스터(LT)의 드레인에는 외부의 기록용 전원(Vpp)이 직접 접속되기 때문에 기록전류는 칩외부의 기록용 전원(Vpp)으로부터 공급되고 있다.

또, 열게이트트랜지스터(6A) 및 기록부하트랜지스터(LT)의 각각의 게이트를 기록전원(Vpp) 이상으로 승압시키지 않고서 Vpp전위가 그대로 출력되도록 해도 되는데, 이 경우 메모리셀(MC)의 드레인전압은 Vpp로부터 기록부 하트렌지스터(LT)의 임계치분 만큼 떨어지게 되고, 이 때문에 부하특성은 LC2로 나타내어지게 되며, 동작점(OP2)에서는 0.5mA의 기록전류가 흐르게 된다.

이와 같이 기록시의 동작점을 변화시킴으로써 기록시의 기록전류를 변화시킬 수 있게 된다.

현재 상기한 바와 같은 메모리셀구조를 갖춘 메모리LS1는 사용이 용이하다는 점에서 수요가 급증하고 있다. 그러나, 시스템을 조립할 경우 전원으로서 Vcc, Vss 외에 Vpp라는 기록용전원이 필요로 되기 때문에 그 구성이 복잡해 지게 되는 것을 피할 수 없게 된다.

또한, 전원으로서 전지를 이용한 시스템도 고려되고 있고, Vcc, Vss의 2전원으로 동작하는 EEPROM의 요구도 높아지고 있다.

이와 같은 배경중에서 2개이 전원(Vcc, Vss)만으로 상기 설명한 바와, 같은 칩을 구성할 경우, 전원전압을 전원전압(Vcc≒5V)으로부터 메모리셀의 데이터의 기록에 필요한 전압까지 승압하지 않으면 안됨과 더불어 캐패시턴스를 설치하고, 이 캐패시턴스에 기록에 필요한 전류를 전하로서 축적해서 공급하도록 하면 된다.

일반적으로, 예컨대 5V에서 13V까지 승압하는 회로를 구성한 경우, 전류공급능력이 작기 때문에 큰 캐패시턴스를 그 출력에 설치하고 있는 바, 상기 캐패시턴스에 축적할 수 있는 전하는 일정하다. 따라서, 기록시에 흐르는 전류가 크면, 기록전위가 순식간에 떨어져 버려 메모리셀에 대한 기록이 수행되지 않게 된다는 문제가 있다.

일반적으로 캐패시턴스에 축적되는 전하는 그 전하령을 Q, 용량을 C, 캐패시턴스에 인가되는 전압을 V로 하면, Q=C×V로 된다. 또한, 용량을 흐르는 전류를 i로 하면, 전하(Q)는 Q=i×t로 된다. 이에 따라 소정 시간에 공급할 수 있는 전류(i)는 i=C·V/t라는 식으로 주어지게 된다.

예컨내 캐패시턴스의 용량을 0 2μF로 하며 13V까지 승압하려고 할 때 메모리셀에 대한 기록을 수행하면, 기록전류(i)가 홀러 전위가 떨어지게 된다. 지금, 12V까지는 전위가 떨어져도 기록이 수행되는 것으로 한다.

이 때, 기록에 100μs의 시간이 걸리는 것으로 하면..

0 2μ × (13V - 12V) = 1 × 100μs

로된다.

이 식으로부터 흐를 수 있는 기록전류는 2mA로 된다. 즉, 상기한 바와 같이 9 6mA의 기록전류는 공급되지 않고, 따라서 안정된 기록을 수행할 수 없게 된다.

이와 같은 문제는 메모리셀의 비트구성이 8비트로부터 16비트 32비트로 될수록 발생되기 쉬워지게 된다.

[고안의 목적]

본 고안은 상기한 점을 감안하여 고안된 것으로, 기록용 전원으로서 단일 전원만을 구비하여도 특히 기록시에 흐르는 기록전류의 절감을 가능하게 하여 안정된 독출과 기록 및 소거의 각 동작을 실현할 수 있도록 된 불휘발성 반도체기어장치를 제공함에 그 목적이 있다.

[고안의 구성]

상기 목적을 달성하기 위한 본 고안에 따른 반도체기억장치는, 1개의 메모리셀이 1개의 트랜지스터에 의해 구성되고, 상기 트랜지스터는 전기적으로 데이터의 변경기록이 가능하여, 상기 메모리셀이 행방향 및 열방향으로 복수개 배열된 메모리셀어레이(5)를 갖춘 반도체기억장치에 있어서, 상기 메모리셀중의 데이터를 검지하는 복수의 데이터검지회로(7)와: 이 각 데이터검지회로(7)에 1개씩 접속된 복수의 출력버퍼회로(8): 상기 메모리셀에 소정 데이터를 기록할 경우에 기록전압을 인가하는 복수의 기록회로(10): 이 복수의 기록회로(10)중 미리 정해진 수의 것을 시간을 비켜서 순차 활성화하는 기록제어회(20): 상기 메모리셀에 소거전압을 공급하는 소거 제어회로(11): 내부전원전압을 내부승압하는 승압부(UN1∼UNn)와, 이 승압부(UN1∼UNn)에 접속되면서 상기 승압부(UN1∼UNn)로부터 공급되는 전하를 유지하는 캐패시턴스(C)를 구비하고, 상기 기록전압 및 소거전압을 형성하기 위해 내부전원전압을 숭압하는 숭압회로(21): 및 이 승압회로(21)로부터의 출력전압을 소정치로 제어하는 전압리미터회로(LM)를 구비하여 구성된 것을 특징으로 한다.

(작용)

상기와 같이 구성된 본 고안은, 메모리셀에 대한 기록은 모든 비트가 동시에 수행되는 것은 아니고, 미리 결정된 수의 메모리셀 마다에서 수행된다. 예컨대, 81/O의 메모리셀에서는 각 1비트마다 8회로 나누어서 수행하고, 또 2피드씩 4회로 나누어서 수행된다. 이 때문에 소정 시각에서 흐르는 기록전류치가 작은 것으로 된다. 이에 따라 내부전원으로부터의 전력공급으로 기록을 수행할 수 있게 된다. 여기서, 기록에 있어서의 승압은 승압회로의 승압부에서 수행되고, 승압부로부터의 전하는 캐패시턴스에 축적된다. 이 기록에 있어서의 데이터는 기록제어회로로부터의 신호를 기초로 일정기간 래치된다. 또한 기록을 위한 전원은 질환회로에 의해 내부전원과 외부전원으로 절환된다.

또한, 그 외에 본 고안에 있어서는, 메모리셀의 동작점을 기록전류가 작은 값으로 되도록 설정함으로써, 예컨대 81/O의 메모리셀에서는 8비트분 동시에 기록하여도 많은 전류가 흐르지 않기 때문에 상기와 같은 동시기록이 가능해지게 된다. 기록시에 메모리셀, 열게이트트랜지스터, 기록부하트랜지스터가 직렬로 접속되는 바, 이와 같은 구성에 있어서는 기록전류의 억제는 다음가 같은 2가지 대양으로 수행된다. 첫번째는 부하트랜지스터의 게이트에 인가되는 전압을 제어(예컨대, 3V 이상 낮춤)함으로써 메모리셀의 동작점전위가 메모리셀의 부유게이트에 대한 전자주입전위와 브레이크다운 전위간에 설정되는 것에 의해 이루어진다. 두번째는 기록트랜지스터와 열트랜지스터의 합성저항을 크게 하면서 행디코더의 출력을 열디코더로부터의 출력보다도 지연시켜 출력시킴으로써 이루어진다. 또한, 예컨대 상기한 바와 같이 81/O이 메모리셀에서 8비트 당시에 기록하는 것에 있어서도 내부전원과 외부전원이 절환될 수 있도록 되어 있다.

(실시)

이하, 예시도면을 참조하여 본 고안에 따른 1실시예를 상세히 설명한다.

제1도는 본 고안의 1실시예에 따른 불휘발성 반도체기억장치의 일례를 나타낸 것으로, 제21도에 나타낸 종래의 불휘발성 반도체메모리와의 상이점은 다음과 같다. 즉, 제21도에서는 기록회로에 기록용 건력이 칩외부전원으로부터 직접 공급되는데 반해, 제1도에서는 기록회로(10)에 대한 기록용 전력이 칩내부의 챠지펌프회로(21)에서 전원전압(Vcc)을 승압해서 공급한다. 또한 제21도에서는 기록시에 8비트가 동시에 기록동작을 수행하는데 반해, 제1도에서는 기록이 1비트마다 순번적으로 8비트를 수행하게 된다.

즉, 제1도에서는 8비트에 대해 기록을 1비트썩 순번적으로 수행하기 위한 제어신호(WE0∼WE7)를 기록제어회로(20)로부터 기록회로(10)로 입력하고 있다.

상기 이외의 구성에 있어서는 제1도는 제21도와 동일하고, 제1도에 있어서 제21도와 동일한 참조부호를 붙인 구성요소는 제21도의 구성요소와 동일한 구성요소를 나타낸다.

따라서 제1도에 있어서는 제21도와 거의 동일하게 하여 각 메모리셀로부터의 독출이 수행된다. 즉 제1도에 있어서, 참조부호 Ao∼Ai는 행어드레스입력신호로서, 행어드레스버퍼회로(1)에 의해 중폭 ·정형된 후, 행디코더회로(2)에 입력된다. 또, 참조부호 Bi+1∼Bj는 열어드레스입력신호로서, 열어드레스버퍼회로(3)에 의해 증폭 ·정형된 후, 열디코더회로(4)에 입력된다. 상기 행디코더회로(2)는 복수의 메모리셀(MC)을 갗춘 메모리셀어레이(5)의 워드선(WL)을 1개만 선택한다. 또, 열디코더회로(4)는 열선택게이트(6)를 제어해서 메모리셀어레이(5)의 비트선(BL)을 각 1/O바다에 1개씩, 도합 8개만 제어한다. 이에 따라 메모리셀어레이(5)중으로부터 각 I/O마다에 1개씩 도합 8개의 메모리셀트렌지스터(MC)가 선택되고, 이들 선태된 각 메모리셀(MC)의 8개의 정보가 각 감지중폭기회로(7)에서 검지·증폭되며, 이 각 감지증폭기회로(7)의 8개의 출력이 각 출력바퍼회로(8)를 경유해서 칩외부로 동시에 독출된다.

이에 대해 데이터의 기록은 다음과 같이 하여 수행된다. 메모리셀(MC)에 데이터를 기록할 때에는 기록제어회로(20)로부터 각 비트에 대해 기록회로(10)를 각각 독립적으로 제어하기 위한 기록제어신호(WE0∼WE7)를 각 I/O 마다의 기록회로(10)에 입력하고, 각 기록회로(10)는 외부제어신호(/CE, /PE, /PGM)에 의해 기록모드로 되면, I/O로부터 1비트씩 순번적으로 기록을 수행하기 위해 필스신호를 방생시킨다.

또한, 기록제어회로(20)는 챠지펌프제어신호(/WE*)를 챠지펌프회로(21)에 인가하고, 이와는 별도로 전원(Vcc)을 기록전원(Vpp'까지 승압시킨다.

그리고, 기록제어신호(WEi: WE0∼WE7)가 필스신호를 순번적으로 발생시켜 최종비트(I/07)의 펄스신호가 출력종료되면, 기록완료신호(폴링)를 발생시킨다.

다음에 상기 제1도의 메모리의 동작에 대해 제2도의 타이밍챠트를 참조해서 설명한다.

소정 어드레스번지의 메모리에 순차적으로 데이터를 기록하기 위해 어드레스입력신호(Ao∼Aj, Bi+1∼Bj)가 변화되고, 이에 따라 행디코더회로(2)와 열디코더회로(4) 및 열선택게이트회로(6)에 의해 데이터를 기록하기 위한 메모리셀을 순차적으로 1개 선택하기 위해 메모리셀어레이중으로부터 1개의 워드선이 선택되면서 순차적으로 다른 I/0의 비트선이 선택된다.

이와 같이 어드레스입력신호가 변화해서 메모리셀이 순차적으로 1비트가 선택되고, 이 상태에서 외부로부터의 프로그램제어신호(/PGM)가 "1"→"0"으로 변화한다. 예컨대 이때 칩제어신호(/CE)가 "0", 출력버퍼제어신호(/○E)가 "1"레벨, 프로그램제어신호(/PGM)가 "0"레벨에서 기록모드로 되도록 칩내부에서 논리를 짜맞추게 된다. 이와 같이 하면, 프로그램제어신호(/PGM)가 "1"→"0"로 변화하여 기록모드로 됨으로써 챠지펌프재어신호(/WE·)가 "0"→"1"로 되어 칩내부가 기록모드로 된다. 이에 따라 기록전위(Vpp')를 예컨대 13V까지 승압하기 위해 챠지펌프회로(21)가 동작을 개시한다.

이 동작과는 별도로 챠지폄프제어신호(/WE*)가 "0"→"1"로 변화하면, 메모리셀에 기록데이터를 각 I/O바다 설치된 래치회로에 래치하기 위한 데이터래치신호(이P)펄스를 수십 nsec동안 발생시킨다.

챠지펌프제어신호(/WE*)가 "0"→"1"로 변화한 후, 소정의 시간(T)이 경과된 후 프로그램신호(PR○)가 "0"→"1"로 변화한다. 이에 따라 I/O의 기록회로(10)를 제어하기 위한 기록회로제어신호(WEi : WE0∼WE7)가 예컨내 그 순번에서 발생시켜지게 된다. 여기서 기록회로제어신호(WEl)가 "1"레밸로 되면, 기록회로(10)가 선택된 메모리셀(MC)의 비트선(BL)으로 상기 데이터래치회로가 래치된 데이터에 기초해서 기록게의 고전위 또는 저전위를 공급한다.

상기 동작 외에 프로그램신호(PRO)가 "1"레밸로 되면, CPU등이 기록모드인 것을 판단할 수 있도록 하기 위해 폴링신호(Pollng)신호가 "1"레벨로 되어 예컨내 l/07로부터 출력된다.

여기서 챠지펌프제어신호(/WE*)가 "1"로 된 다음부터 프로그램신호(PR○)가 "1"로 될때까지의 시간(T)의 폭은 챠지폄프회로(21)의 출력단에 접속되는 전하축적용 캐패시턴스를 충전하기 위해 충분히 긴, 예컨대 1msec정도로 설정할 필요가 있다.

더욱이, 본 실시예에서는 내부지연회로에 의해 상기 시간(T)을 설정하고 있다. 이에 대해 챠지펌프회로(21)의 출력신호(Vpp')의 전압레벨을 검지하여 소정의 전압(예컨대, 13V)까지 승압하면 자동적으로 프로그램신호, (PRO)를 발생시키도록 구성해도 된다.

다음에 상기한 바와 같은 제1도의 메모리에 대한 효과를 설명한다.

종래, 단일전원을 이용해서 플레시형의 EEPROM을 구성함에 있어, 기록과 소거시에 이용되는 고전위를 칩내부의 챠지폄프회로(21)에 의해 승압하고, 특히 기록시에 흐르는 기록전류를 챠지펌프히로(21)의 출력부에 접속한 캐패시턴스에 전하로서 축적하도록 하고 있었기 때문에 기록전류가 큰 경우에는 승압된 기록전압이 기록에 필요한 소정의 시간지속이 될 수 없어 순간적으로 전위가 강하된다는 문제가 있었다.

이에 대해 제1도의 메모리에의하면, 기록모드로 되어 메모라셀로 대이터를 기록할 경우 기록희로(10)는 기록회로제어신호(WEl)에 의해 제어되어 1비트썩 활성화된다. 따라서, 기록전류가 일시에 1비트분씩만 흐르지 않게 되기 때문에 챠지펌프회로(21)의 출력부에 접속된 캐패시턴스에 축적된 전하로부터도 충분한 기록쩐류를 공급할 수 있게 된다. 이에 따라 동작마진이 큰 반도체집적회로를 실현할 수 있게 된다.

예컨대, 상기한 바와 같이 챠지펌프회로(21)의 출력부에 접속되는 전하축적용 캐패시턴스의 용량을 0 2μF으로 하고 13V까지 승압시키는 경우를 고려한다. 이때 메모리셀에 흐르는 기록전류는 상기 설명한 바와 같이 1.2mA로 하고, 기록시간을 100μs로 한다. Q=C· V=1· t에서 0. 2μF×△V=1.2mA × 100μs로 되고, 이에 따라 △V=0.6V로 된다. 여기서 승압전위는 기록시간이 100μs일 때에는 13-0.6=12.4V까지만 전위강하하지 않는 것으로 된다. 따라서 메모리셀로의 기록은 충분하게 된다.

더욱이 12.4V로 강하된 기록젼압을 다시 13V까지 승압시키기 위해서는 최초에 5V에서 승압한 때와는 달리 근소하게 0.6V분 승압하면 된다. 이 때문에 그 승압을 위한 시간은 짧아지게 되고, 따라서 예건대 기록회로제어신호의 잔격을 1OOμs정도로 하면 충분한 바, 최초와 같이 수 ms로 설정할 필요가 없다.

또한, 본 실시예에서는 기록데이터가 "0", "1"중 어느 하나의 경우에서도 각 I/0에서 반드시 기록동작이 수행되는 경우에 대해 설명했지만, 예컨대 기록전의 메모리셀중의 데이터와 기록할 데이터가 일치하고 있는 경우에는 그 I/0는 기록동작을 수행하지 않고서 다음의 I/0로 스킵하도록 구성해도 되는데, 이와 같이 구성하면, 기록시간을 단측할 수 있다는 장점이 있다.

다음에 상기 감지증폭기(7)와 기록회로(10), 기록제어회로(20) 및 챠지펌프회로(21)의 1구체예를 나타내고 간단하게 설명한다.

제3도는 감지증폭기로서 차동증폭기를 이용하는 EEPROM을 나타낸 것으로, 특히 메모리셀어레이유니트(MCAU)와 열선택게이트(6A) 및 감지증폭기회로(7: SA)를 나타내고 있다. 도면중, 참조부호 MC는 부유게이트형 MOS트렌지스터로 이루어진 메모리셀, RMC는 부유게이트형 MOS트렌지스터로 이루어진 기준메모리셀(더미셀), WL은 워드선, BL은 비트선, RBL은 기준비트선, 2는 행디코더, 4는 열디코더, 6A는 열선택게이트용 트랜지스터이고, RBT는 열선택게이트용 트렌지스터(6A)의 1개와 등가인 더미비트선선택용 트랜지스터로서, 그 게이트에 Vcc전위가 인가되고, 기준비트선(RBL)에 삽입되어 있다. 또, 참조부호 BAS는 열선택게이트용 트렌지스터(6A)가 병결로 접속되어 있는 바스선, LD1은 상기 버스선(BAS)에 접속되어 있는 제1부하회로, D2는 상기 기준비트선(RBL)에 접속되어 있는 제2부하회로이다. 상기 제1부하회로(LD1)의 출력측의 비트선(BL')의 전위(Vin)와, 제2부하회로(LD2)의 출력측의 기준비트선(RBL' )의 전위(Vref: 기준전위)는 차동증폭형 감지증폭기회로(7: SA)의 데이터검지회로(28: 예컨대 CMOS전류미러에 의해 구성됨)에 입력된다.

또한, 제1부하희로(LD1)와 제2부하회로(LD2)간에는 게이트에 신호(/ST)가 인가되는 N재널 트렌지스터(N5)가 접속되어 있다. 비트선(BL')과 기준비트선(RBL')간(데이터검지회로부(28)의 2개이 입력단의 사이)에는 게이트에 신호(ST)가 인가되는 P체널 트랜지스터(P3)와 게이트에 반전신호(/ST)가 인가되는 N체널 트랜지스터(N6)가 병렬접속되어 이루어진 CMOS전송게이트(MTG)가 접속되어 있다.

상기 감지증폭기회로(7: SA)에 있어서, Vcc전원과 데이터검지회로(28)간에는 게이트에 반전신호(/ST)가 인가되는 활성화제어용 P채널 트랜지스터(P4)가 접속되어 있고 이 트랜지스터(P4)가 접속되어 있고, 이 트랜지스터(P4)가 오프상태일 때에는 데이터검지회로(28)가 비동작상태로 되어 전류소비가 절감된다. 또한, 데이터 검지회로(28)의 출력단(OT)과 접지단간에는 게이트에 반전신호(/ST)가 인가되는 N체널 트랜지스터(N7)가 접속되어 있고, 제1부하회로(LD1)에는 게이트에 신호(ST)가 인가되는 P체널 트랜지스터(P5)가 설치되어 있으며, 제2부하회로(LD2)에도 게이트에 신호(ST)가 인가되는 P체널 트렌지스터(P6)가 설치되어 있다.

상기한 제3도의 구성에 있어서, 기준메모리셀(RMC)의 데이터를 기초로 생성되는 기준비트선(RBL')의 기준전위(Vref)와, 선택된 메모리셀로부터 독출된 데이터를 기초로 생성되는 비트선(BL')의 전위(Vin)를 감지증폭기회로에서 비교하고, 이 비교과를 기초로 메모리셀중의 기억데이터를 검지해서 출력버퍼(8)로 출력한다.

어드레스신호가 변화한 후, 메모리셀의 데이터를 독출하는 속도에 비해, 침이네이블신호가 변화해서 메모리셀의 데이터를 독출할 때에는 침이네이블버퍼회로에 의해 내부칩이내이블신호가 액티브상태로 되는데에 시간의 지연이 있기 때문에 속도가 지연되게 되는데, 상기 신호(ST, /ST)는 이를 감안해서 이용되는 것이다. 즉, 신호(ST, /ST)는 침제어신호의 변화시에 메모리셀로부터의 데이터독출을 보다 고속으로 하기 위한 것이다. 또, 신호(ST, / ST)는 메모리셀로부터 데이터가 독출되는 비트선이 전위를 제어하기 위해서도 이용된다. 또, 상기 신호(ST)(와 그 반전신호/ST)는 메모리셀로 부터 데이터가 독출되는 비트선의 전위를 메모리셀의 데이터의 "1", "0"에 각각 대응하는 비트선의 중간레벨로 설정하기 위해서도 이용된다. 즉, 칩제어신호가 변화한 후 내부회로가 액티브상태로 되어 셀대테이터가 비트선에 전달될 때까지의 기간에 신호(ST)와 그 반전신호(/ST)에 의해 비트선의 전위를 상기 중간레벨로 설정함으로써 메모리셀이 데이터를 비트선에 독출한 때에 비트선의 전위가 상기 중간레벨로부터 "1"또는 "0"전위로 변화하는 것으로 된다. 이에 따라 열선상의 데이터의 변화에 필요로 되는 시간을 반분으로 되어 고속으로 독출되게 된다. 또한 상기 비트선의 전위가 상기 중간레벨에 있을 때 감지증폭기회로(SA)는 상기 중간레벨을 검지하게 되는 데, 이 검지레벨은 올바른 데이터는 아니다, 따라서 이 때에는 신호(ST)가 "0"으로 되어 감지증폭기회로(SA)를 비동작상태로 제어한다.

상기 기록제어회로(20)는 챠지폄프제어회로와 기록회로제어회로로 구성되는 바, 제4도에 챠지펌프제어회로를, 제5도 내지 제8도에 기록회로제어회로를 각각 나타낸다.

먼저, 제4도에 나타낸 챠지펌프제어회로에 대해 설명한다.

내부칩이네이블신호(CE*)는 외부로부터의 칩이네이블신호(/CE)를 기초로 칩이네이블버퍼회로(도시되지 않았음)에 의해 생성된 신호로서, 집적회로칩을 동작상태로 하거나 대기상태로 하기 위한 신호이고, 신호 (/OE*)는 외부로부터의 아웃이네이블제어신호(/OE)를 기초로 아웃이네이블버퍼회로(도시되지 않았음)에 의해 생성된 신호로서, 출력버퍼회로를 동작상태로 하거나 고임피던스상태로 하기 위한 신호이며, 신호(PGM*)는 외부로부터의 프로그램제어신호(PGM)를 기초로 PGM버퍼회로(도시되지 않았음)에 의해 생성된 내부신호이다. 여기서, Vcc는 전원전위 Vss는 접지전위를 나타낸다.

상기 신호(CE*, /OE*, PGM*)는 3입력이 낸드게이트(NAl)에 입력되고, 이낸드게이트(NA1)의 출력은 인버터(11)에 입력되며, 인버터(11)의 출력(/WE*)은 데이터래치펄스발생회로부(31)와 프로그램신호발생부(32) 및 링오실레이터회로부(33)로 입력된다.

상기 데이터래치펄스발생회로부(31)에서는 상기 신호(/WE*)가 제1지연회로(31A)에 입력되고, 이 지연회로(32)의 출력(입력과 동상(同相) 및 신호(/WE*)가 2입력 낸드게이트(NA2)에 인가되며, 이 낸드게이트(NA2)의 출력과 신호(/WE*)가 2입력 낸드게이트(NA2)에 인가되며, 이 낸드게이트(NA2)의 출력과 신호(/WE*)가 2입력 낸드게이트(NA3)에 인가된다. 그리고, 이 낸드게이트(NA3)의 출력은 인버터(12)에 인가 되고 낸드게이트(NA3: 노아게이트)의 출력(DLP) 및 인버터(12)의 출력(/DLP 반전신호)은 데이터래치회로를 제어한다.

또한, 프로그램신호발생회로(32)에서는 상기 신호(/WE*)가 제2지연회로(32A)에 입력되고, 이 지연회로(32A)의 출력(입력신호를 소정시간(T) 지연시킨 입력과 동상의 출력)과 신호(/WE*)가 2입력낸드게이트(NA4)에 입력된다. 그리고, 상기 게이트(NA4)의 출력은 인버터(13, 13A)에 입력되고, 인버터(13, 13A)의 출력신호(PRO, /PRO: 반전신호)는 기록회로제어회로를 제어한다.

또한, 링오실레이터회로부(33)는 2입력 낸드게이트(NA5)를 갖추고 있는 바, 이 게이트(NA5)에는 전송게이트(TG2)의 출력 및 상기 신호(/WE*)가 인가된다. 상기 전송게이트(TG2)는 게이트에 Vcc전위가 인가된 n채널 트랜지스터(Tn)와 게이트에 Vss전위가 인가된 p채널 트랜지스터(Tp)가 병렬로 접속되어 있다. 그리고, 낸드게이트(NA5)의 출력은 인버터(14)를 매개로 상기 전송게이트(TG2)와 동일한 구성의 전송게이트(TG1)의 일단에 인가되고, 전송게이트(TG1)의 타단은 인버터(15)를 매개로 상기 전송게이트(TG2)의 일단에 접속되며, 또 전송게이트(TG1, TG2)의 일단에는 소오스 드레인에 Vss 전위가 인가된 n재널 트랜지스터(CP1, OP2)가 접속되어 있다.

또한, 상기 링오실레이터회로부(33)의 출력은 챠지펌프클럭펄스회로부(34) 및 기로부하제어회로클럭펄스회로부(35)에 입력되는 바, 상기 챠지펌프클럭필스회로부(34)에서는 상기 링오실레이터회로부(33)로부터의 출력이 인버터(16)로 입력되고, 인버터(16)의 출력에는 2단의 인버터(17, 18)가 접속되어 있으며, 인버터(17, 18)로부터의 출력(ψ1, ψ2 =/ψ)은 챠지펌프회로(21)로 입력된다.

또한, 기록부하제어회로클럭펄스회로부(35)는 2입력 낸드게이트(NA6)를 갖추는 바, 이 게이트(NA6)에는 상기 링오실레이터회로부(33)의 출력과 프로그램신호발생회로부(32)의 출력(PRO)이 입력되고, 낸드게이트(NA6)의 출력단에는 인버터(19, 110)가 2단 접속되어 있으며, 이들로부터의 A, /A는 기록제어회로(20)로 입력된다.

제4도에 나타낸 챠지펌프제어회로에서는 신호(CE*, /OE*, PGM*)가 각각 '"1"레벨로 되면 기록모드로 되어 신호(/WE*)가 "1"로 된다. 이 후, 제2도로부터 알 수 있는 바와 같이, 상기 제1지연회로(31A)에서 결정되는 소정의 시간동안 데이터래치펄스신호(이P)가 "1"레벨로 됨과 더불어 상기 제2지연회로(32A)의 지연시간(T)후에 프로그램신호(PRO)가 "1"레벨로 된다. 또한, 이와는 달리 신호(/WE*)가 "1"레벨로 되면 링오실레이터회로부(33)가 소정의 주기로 발진을 시작하여 상기 클럭필스회로부(33)가 상기 렁오실레이터의 주기에 일치되어 클럭필스신호(ψ1, ψ2)를 발생시킨다. 또한, 상기 프로그램신호(PRO)가 "1"레벨로 되면, 기록부하제어회로클럭펄스회로부(35)는 상기 링오실레이터회로부(33)의 주기에 일치되어 클럭필스신호(A, /A)를 방생시킨다.

제5도에 나타낸 기록회로제어회로에서는 카운터회로(C1∼C7)(가 직렬로 접속되어 있고, 이 카운터회로(C1∼C7)는 모두 동일한 구성을 갖추고 있는 바, 예컨데 카운터회로(C1)는 후에 상술하는 바와 같이 제6도와 같이 나타내어지게 된다. 제4도의 상기 챠지펌프제어회로로부터의 입력(A, /A)이 1단째의 카운터회로(C1)에 입력되고 1단째의 카운터회로(C1)의 출력(F1, /Fl)은 2단째의 카운터회로(C2)의 입력으로 되며, 이것이 각 카운터회로에 대해 반복된다. 그리고, 7단째의 카운터회로(C7)로부터 폴링신호(Poling)가 출력된다. 카운터회로의 출력은 제7도에 나타내 있다. 그리고, 제8도에 나타낸 바와 같이 4단, 5단, 6단째의 카운터회로(C4, C5, C6)의 출력(A4/, /A4, A5/, /A5, A6/, /A6)과 상기 프로그램신호(PRO)는 4입력 낸드게이트(NA7)에 입력되고, 이 게이트(NA7)의 출력은 인버터(11)에 인가되어 기록회로제어신호(WEi)로서 출력된다. 즉, 카운터회로 1단마다에 기본클럭(A, /A)의 주기의 배주기(倍周期 제7도) 펄스가 발생됨으로, 기록에 필요한 클러폭을 얻을 수 있을 만큼의 단수의 카운터회로를 접속한다(예컨대 3단) 이에 따라 소정이 기록시간폭을 갖춘 펄스를 설정할 수 있다. 예컨대 4단, 5단, 6단째의 카운터회로(C4, C5, C6)의 출력을 이용해서 8I/O를 순차적으로 제어하기 위한 신호(WEi)를 만든다. 즉, A4, A5, A6이 모두 "1"레벨일 때를 WEO, 그리고 A4가 "0"레벨 A5, A6이 "1"레벨일 때를 WEl, A4, A5, A6이 모두 "0"레벨의 출력일 때를 WE7로 하며 낸드게이트(NA7)로부터의 신호를 기록회로(10)에 인가한다.

여기서 카운터회로(C1∼C7)의 구체적회로의 일레를 들어 설명한다. 제6도에 나타낸 바와 같이 카운터회로(C1∼C7)는 주지의 회로로서 A, /A를 입력으로 하여 F1, /F1이 출력되는데 예컨대 이것이 카운터(C1)일때에는 F1, /F1은 A1, /A1에 상당한다.

제9도에 챠지펌프희로(21)의 일례를 나타낸 것으로, 이 챠지펌프회로에서는 n단이 챠지펌프유니트(UN1∼UNn)를 직렬로 접속하고 있다. 여기서, 상기 유니트(UN1)는 드레인 및 게이트가 전원(Vcc)에 접속된 n채널 트랜지스터(N17)을 갖추고 있고, 이 트렌지스터(N17)의 소오스에는 n채널 트렌지스터(N18)의 게이트 및 드래인이 접속되어 있으며, 트렌지스터(N17, N18)의 접속점(ND1)에는 캐패시턴스(CP3)의 일단이 접속되어 있다. 이 캐패시턴스(CP3)의 타단에는 제4도의 챠지폄프제어회로로부터의 신호(ψ1)가 입력된다. 유니트(UN2)는 드레인 및 게이트가 전원(Vcc)에 접속된 n채널 트랜지스터(N19)를 갖추고 있고, 이 트랜지스터(N19)의 소오스에 n채널 트래니지스터(N20)의 게이트 및 드레인이 접속되어 있으며, 이들의 트렌지스터(N19, N20)의 접속점(ND2)에 트랜지스터(N18)의 소오스가 접속됨과 더불어 캐패시턴스(CP4)의 일단이 접속되어 있다. 이 캐패시턴스(CP4)의 타단에는 챠지 펌프제어회로로부터의 신호(ψ2)가 입력되고 있다. 그외의 유니트(UN3∼UNn)는 상기와 마찬가지로 구성되어 있다. 즉, 기수번께의 유니트는 유니트(UNl)와 마찬가지로 구성되어 있고, 우수번째의 유니트는 유니트(UN2)와 마찬가지로 구성되어 있으며, 최종유니트(UNn)의 출력은 승압전압(Vpp' )이다. 이 출력단에는 전하축적용 캐패시턴스(C)와 그 승압전위를 소정 전압으로 하기 위한 리미터회로(LM)가 접속되어 있다.

제9도에 나다낸 챠지폄프회로에서는 기록모드 이의에는 상기 챠지펌프제어회로가 클럭신호출력(ψ1, ψ2)을 발생시키지 않기 때문에 각 노드(ND1∼NDn)는 Vcc -Vthn(여기서, Vthn은 n채널 트랜지스터의 임계치전압)으로 되어 있다. 이 상태에서 기록모드로 되어 클럭신호(ψ1, ψ2)가 발생해서 0V와 Vcc의 전위로 진폭하면, 제1단째의 노드(ND1)는 Vcc-Vthn의 레벨과 2Vcc-Vthn의 레벨간에서 진폭한다. 또한, 2단째의 노드(ND2)는 2Vcc-Vthn 레벨과 3Vcc-Vthn의 레벨간에서 진폭을 한다.

이와 같이 점차적으로 전압이 상승하여 전원(Vcc)으로부터 전차적으로 승압된다.

제10도는 기록부하회로를 나타낸 것으로, 이 회로에서 Douti는 메모리셀에 입력되는 기록데이터이고 상기 Douti와 데이터래치필스(/DLP)가 기록회로에 대해 2입력의 노아게이트(NRl)에 입력된다. 이 노아게이트(NRl)의 출력측에는 인버터(112)가 접속되어 있고, 이 인버터(112)의 출력측에는 전송게이트(TG3)가 접속되어 있으며, 이 게이트(TG3)는 게이트에 래치신호(/DLP)가 인가된 p채널 트랜지스터와 게이트에 래치신호(DLP)가 인가된 n채널 트랜지스터가 병렬로 접속되어 있다. 상기 전송게이트(TG3)의 출력측에 3단의 인버터(113∼115)가 접속되어 있고, 또 인버터(113)의 입력측과 인버터(114)의 출력측간에는 게이트 래치신호(DLP)가 인가된 p채널 트랜지스터(P2)와, 게이트에 래치신호(/이P)가 인가된 n채널 트랜지스터(N33)가 접속되어 있다. 그리고, 인버터(113, 114)와 전송게이트(TG3) p채널 트랜지스터(P2) 및 n채널 트랜지스터(N2)에 의해 메모리셀로 기록데이터를 래치하는 데이터래치회로(이)가 구성된다. 또한, 인버터(115)의 출력은 기록회로제어신호(WEi)와 더불어 2입력의 낸드게이트(NA8)에 입력되고 있고, 이 낸드게이트(NA8)의 출력측에는 게이트에 전원(Vcc)이 인가되는 n채널 트랜지스터(N34)를 매개로 인버터(116)가 접속되어 있다. 또, 이 인버터(116)의 입력측에는 드레인에 챠지펌프회로의 출력(Vpp')이 인가되고, 게이트에 상기 인버터(116)의 출력이 인가되는 p채널 트렌지스터(P3)가 접속되어 있다. 그리고, 인버터(116)의 출력(/dini)은 기록부하트랜지스터의 게이트에 인가된다.

제10도에 나타낸 기록회로(10)에 있어서, 상기 신호(/WE*)가 "1"레벨로 되고, 래치신호 (DLP)가 "1"레벨로 되며, /DLP가 "0"레벨로 되면, 노아게이트(NRl) 및 전송게이트전(TG3)가 활성화됨에 따라 기록데이터(Douti)가 데이터래치회로(DL)중에 취입된다. 그리고 래치신호(DLP)가 "0"레벨 /DLP가 "1"로 되면, 전송게이트(TG3)가 오프상태로 되어, 채널 트랜지스터(P2) 및 n채널 트랜지스터(N33)가 온상태로 됨에 따라 래치회로(DL)에 데이터가 래치된다.

다음에, 기록회로제어신호(WEi)가 "1"레벨로 된 비트에 대해 살펴보면 낸드게이트, (NA8)가 활성화된 래치회로에 래치된 데이터에 따라 입력(Douti)이 "0"레벨일 때는 출력(/dini)을 고전위로 하고, 입력(Douti)이 "1"레벨일 때는 출력)(/dini)을 "0"레벨로 한다.

상기 설명한 바와 같이 제1도의 메모리구성에 의하면, 단일전원(Vcc)를 이용하여 충분하게 기록을 수행할 수 있게 된다. 단, 모든 비트를 동시에 기록을 수행하는 경우에 비해 당연히 기록에 걸리는 시간은 길어지게 된다.

또, 사용자가 시스템을 구성할 경우, 전원(Vcc)만을 이용해서 단일전원으로 구성하여 기록시간을 길게하기보다는 기록용 전압(Vpp)를 래치회로로 부터 공급하여도 기록시간이 짧은 쪽이 사용하기 용이하다는 경우도 고려된다.

따라서, 용도에 따라 기록시의 기록전압으로서 칩내부의 승압회로에 의해 승압한 전위를 사용하든가 외부전원을 이용하는가를 절환하는 것과 같은 구성으로 하는 것도 가능하다. 이와 같은 구성의 일례를 제11도 및 제12도에 나타낸다.

제11도는 반도체메모리를 만드는 1공정으로서의 AℓPEP의 공정으로, 내부회로로 공급하는 기록전위를 Aℓ마스크로 절환하도록 한 방법을 나타낸다. 즉, 기록전압으로서 챠지펌프회로의 출력을 이용할 때는 접점①이 접속되는 Aℓ마스크를 이용하고, 외부전원을 이용할 때에는 접점②가 접속되는 Aℓ마스크를 이용한다. 그러나 제11도는 Aℓ의 마스크를 구분하여 사용하는 것으로 절환하기 때문에 자유도가 작다.

이에 대해 제12도는 이 점을 개선한 것이다. 즉 내부패로로 전압을 공급하는 단자와 외부전원패드간에 n채널 트랜지스터(N35)를 형성하고, 이 트랜지스터(N35)의 게이트에는 인머터(118)의 출력이 인가되며, 상기 인버터(118)의 입력측은 인버터(117) 및 폴리퓨즈(PF)를 매개로 그라운드단자(Vss)에 접속되어 있다. 그리고, 상기 인버터(117, 118)의 일단에는 외부전원(Vpp)이 인가되고, 타단은 그라운드단자(Vss)에 접속되어 있으며, 외부전원(Vpp)과 폴리퓨즈간에는 캐피시턴스(CP11)가 접속되어 있다.

즉 n채널 트랜지스터(N35)의 게이트에는 인버터(118)의 출력이 인가된다. 여기서 폴리퓨즈가 절단되어 있지 않을 때에는 인버터(118)의 출력이 "0"레벨로 되기 때문에 n채널 트랜지스터(N35)는 향상 오프상태로 되어 외부전원(PAD)과 내부회로 간을 분리한다. 또한 폴리퓨즈(PF)를 절단하면, 인버터(118)로부터는 외부전원(PAD)의 전위와 동일한 전위가 출력되기 때문에 기록모드로 되어 고전위로 된 때에는 n채널 트랜지스터(N35)가 온상태로 되어 기록전원으로서는 외부전원(PAD)이 이용된다. 또한, 상기 폴리퓨즈(PF)의 변화에, 예컨대 EEPROM 또는 EPROM과 같은 메모리셀을 이용하고, 그들의 메모리셀이 기록되어 있는가의 여부를 퓨즈(PF)의 온 오프에 대응시키는 것도 가능하다.

상기한 바와 같은 구성으로 하면, 고속기록을 수행할 때에는 외부전원(Vpp)으로부터 기록전압을 공급하고, 기록에 시간이 걸려도 단일전원을 희망하는가에 따라 용이하게 절환할 수 있게 된다.

다음에 단일 전원을 이용해서 내부승압회로를 매개로 전압을 공급하여도, 모든 비트에 대해 동시에 고속도의 기록동작을 수행하는 실시예를 나타낸다.

제13도에서는 제14도로부터 명백히 알 수 있는 바와 같이, 상기 종래예의 설명의 경우와 마찬가지로, 기록부하트랜지스터(LT)와 열게이트트렌지스터(6)의 합성저향(R)을 2. 5Ω으로 한다. 여기서, 기록부하트랜지스터(LT) 및 열게이트트랜지스터(6A)의 게이트를 승압한 때의 부하선(1)을 비교하기 위해 나타낸다. 더욱이, 이때, 기록부하트렌지스터(LT)의 드레인에는 기록전위로서 칩내부의 챠지펌프회로(21)에서 승압한 출력(Vpp')이 인가된다.

제13도에 있어서는, 기록부하트랜지스터(LT)의 게이트에 인가되는 기록계의 고전압의 전위를 종래예와는 반대로 강압한 경우를 애로서 나타내고 있다. 여기서 강압전위는 강압회로(도시되지 않았음)로부터 공급된다.

지금, 강압전위를 VppD로 하고, 열디코더회로(4) 및 행디코더회로(2)의 출력을 기록시 상기 Vpp' 전위 설정하면, "0"기록시의 메모리셀의 비트선 전위(VDD)는 VPPD-Vthn으로 되어, 그때의 부하선(2)으로 된다.

이때의 동작점은 B점으로 되어 종래의 동작점(B)에 비해 전류레밸을 대단히 작게 설정할 수 있는 것을 알 수있다.

또한, 제13도중 V1은 부유게이트에 전자의 주입이 개시되는 전압을 나타내고, V2는 메모리셀이 브레이크다운되는 전압을 나다낸다.

예컨대, n채널 트랜지스터의 임계치전압을 1V 강압전위(VPPD)를 9V로 설정한다. 이때 기록시에 흐르는 기록전류는 250μA로 된다. 즉, 상기 설명한 바와 같이 전하측적용 캐패시턴스의 용량을 0. 2μF으로 하여 13V까지 승압하고, 기록시에 100μs시간이 걸리는 것으로 하여, 8비트 동시에 "0"기록을 수행하면, 0. 2μF× △V= (250μA × 8비트) × 100μs로부터, △V=1V로 된다. 내부승압한 전위는

13V-1V=12V로 되어 기록에 필요한 100μs의 동안에는 충분하게 기록전압을 유지할 수 있게 된다. 더욱이, 이때 중요한 것은 동작점(B)의 전위를 부유게이트에 전자의 주입이 개시되는 전압(V1)보다도 높으면서 메모리셀이 브레이크다운되는 전압(V2)보다도 낮게 설정하는 것이다. 그 이유는 동작점(B)을 V1이하로 설정하면, 메모리셀의 전자의 주입이 발생되지 않아 기록이 수행되지 않는다. 또한 V2 이상으로 설정하면, 기록시의 기록전류가 다량으로 흐르기 때문에 내부승압한 전하로는 공급이 되지 않기 때문이다.

제15도에서는 종래예에 나타낸 경우와 동일하도록 기록부하트랜지스터(LT)와 열게이트트렌지스터(6A)의 게이트 및 메모리셀트랜지스터(MC)의 게이트는 내부승압한 전위(Vpp')보다 더 승압하고 있고, 부하특성을 종래와 마찬가지 값으로 설정한 경우를 부하선(1)으로 나타낸다. 본 실시예에 의하면, 가록부하트렌지스터(LT)와 열게이트트탠지스터(6A)의 합성저항(R)을 큰 값으로 설정해서 부하선(2)에 나다낸 바와 같은 특성으로 되도록 설정한다. 이와 같은 구성으로 하여도 동작점은 D로 되어 기록전류를 절감할 수 있게 된다. 그러나, 이때의 드레인전압에서는 드레인 근방에서의 핫일렉트론의 발생이 일어나지 않아 부유게이트로의 전자의 주입이 발생되지 않아 기록을 수행할 수 없게 된다. 이 점을 개선하기 위해 원드선과 비트선의 승압의 타이밍을 변화시키고 있다. 즉, 워드선의 승압이 비트선의 승압보다도 늦어지도록 하여 셀특성이 특성2로 되도록 설정한다. 즉, 셀이 브레이크다운될 때까지 부하선(2)과는 교차하지 않도록 하면, 동작점을 E점으로 설정할 수 있게 된다. 지금, 이 점에서는 기록전류가 200μA정도 홀러 8비트 동시에 "0"기록을 수행하여도 상기와 다찬가지로 기록전압을 12V 이상으로 유지시킬 수 있기 때문에 충분하게 기록이 가능하다. 이 동작점(E)은 메모리셀의 드레인 근방에서도 핫일렉트론을 발생시커 부유게이트로의 전자의 주입이 수행되어 메모리셀로의 기록을 수행할 수 있게 된다.

상기 설명한 바와 같이, 제13도 밋 제15도와 같이 동작점을 설정하면, 11/0씩 기록을 수행하지 않고, 모든 비트(8비트)를 동시에 "0"기록하여도 충분하게 기록동작을 수행할 수 있게 된다. 이에 따라 기록에 걸리는 시간이 짧아져 마진이 있는 메모리를 구성할 수 있게 된다.

상기 경우에 있어서는 8비트 동시에 기록을 수행하기 때문에 타이밍이 어긋난 기록신호(WEl)는 필요로 하지 않는다. 이 때문에 제4도의 회로에 신호를 /WE*를 이용하면 되고, 따라서 그 의의 회로는 필요없게 된다.

더욱이 본 고안은, 상기 실시예의 EEPROM에 한정되지 않고, EPROM등 그 외의 반도체메모리에 적용할 수 있으며, 이 경우에 있어서도 신뢰성이 높은 반도체집적회로를 얻을 수 있게 된다.

이상에서는 소거게이트를 갖춘 메모리셀(MC)을 예로 설명했지만, 메모리셀로서 소거게이트를 갖추지 않은 2층구조의 것을 이용할 수도 있다. 즉, 제17도 내지 제20도에 2층구조의 메모리셀 (EEPROM)의 일례를 나타낸다. 제17도는 패턴평면도, 제18도는 제17도에 나타낸 B-B'선에 따른 단면도, 제19도는 제17도의 C-C'선에 따른 단면도, 제20도는 등가회로도이다. 이들 도면에 있어서 참조부호 211은 제1충째의 다결정실리콘으로 이루어진 부유게이트이고, 212는 제2층째의 다결정실리콘으로 이루어진 제어게이트(CG)로서, 이 제어게이트(212)는 메모리셀의 워드선으로서 사용된다.

또한, 참조부호 213은 P형 기판이고, 214 딪 215는 상기 기판(213)상에 형성된 N+형 확산충으로 이루어진 소오스(S) 및 드레인(D), 216은 콘택트홀, 217은 상기 콘택트홀(216)을 매개로 상기 드레인(215)과 접속되는 알루미늄층으로 이루어진 비트선(이)이다. 또, 찬조부호 218은 부유게이트트랜지스터부의 게이트절연막으로, 두께는 100Å이고, 219는 부유게이트(211)와 제어게이트(212)간에 설치된 절연막으로, 예컨대 O-N-O구조(Oxide-Ntride-Oxide)의 3층구조로 구성되어 있고, 두께는 산화막환산으로 약 200Å이다. 또, 참조부호 220은 필드절연막, 221은 층간절연막이다.

다음에 동작원리를 설명한다.

소거시는 소오스(214)에 소거전압(12V)을 인가하고, 드레인(215)을 부유상태 제어게이트(213)를 OV로 하면, 얇은 게이트절연막을 매개로 부유게이트(211)와 소오스(214)간에 고전압이 인가되고, 파울러-노르드하임의 터널효과에 의해 부유게이트(211)중의 전자가 소오스(214)로 방출되어 소거된다. 기록시는 드레인(215)에 약 6V, 소오스(214)에 0V, 제어게이트(213)에 12V를 인가하면, 드레인 근방에서 충격이온화가 일어나 전자가 부유게이트(11)에 주입되어 기록이 수행된다.

독출시에는 드레인(215)이 1V 소오스(214)가 "0"V 제어게이트 (213)가 5V로 되어 부유게이트(211)의 전자의 유부에 의해 각각 데이터 "0"또는 "1"로 된다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안은 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[고안의 효과]

이상 설명한 바와 같이 본 고안에 의하면, 기록시에 기록되는 메모리셀의 수를 제한하도록 함으로써 내부전원으로부터의 전력에 의해서도 충분한 기록이 가능하다.

또한, 본 고안에 의하면, 메모리셀의 동작점을 기록전류값의 작은 점으로 설정하도록 함으로써 복수의 메모리셀을 내부전원으로부터의 전력공급에 의해 동시에 기록할 수 있게 된다.

Claims (2)

1개의 메모리셀이 1개의 트랜지스터에 의해 구성되고, 상기 트래니지스터는 전기적으로 데이터의 변경기록이 가능하며, 상기 메모리셀이 행방향 및 열방향으로 복수개 배열된 메모리셀어레이(5)를 갖춘 반도체기억장치에 있어서,

상기 메모리셀중의 데이터를 검지하는 복수의 데이터검지회로(7)와:

이 각 데이터검지회로(7)에 1개씩 접속된 복수의 출력버퍼회로(8):

상기 메모리셀에 소정 데이터를 기록할 경우에 기록전압을 인가하는 복수의 기록회로(10):

이 복수의 기록회로(10)중 미리 정해진 수의 것을 시간을 비켜서 순차확성화하는 기록제어회로(20):

상기 메모리셀에 소거전압을 공급하는 소거제어회로(11):

내부전원전압을 내부승압하는 숭압부(UN1∼UNn)와, 이 승압부(UN1∼UNn)에 접속되면서 상기 승압부(UN1∼UNn)로부터 공급되는 전하를 유지하는 캐패시턴스(C)를 구비하고, 상기 기록전압 및 소거전압을 형성하기 위해 내부전원전압을 승압하는 승압희로(21) 및:

이 승압회로(21)로부터의 출력전압을 소정치로 제어하는 전압리미터회로(LM)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.

제1항에 있어서, 상기 기록전압 및 소거전압을 내부의 상기 승압회로(21)와 외부전원중 어느 하나로부터 공급하는가를 절환할 수 있는 절환수단을 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.