JPH0512891A

JPH0512891A - 半導体記憶装置

Info

Publication number: JPH0512891A
Application number: JP3265187A
Authority: JP
Inventors: Hideo Kato; 藤秀雄加; Masamichi Asano; 野正通浅; Shinji Saito; 藤伸二斉; Shigeru Matsuda; 田茂松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-17
Filing date: 1991-09-17
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】単一の電源で書き込み、消去を可能とした半
導体記憶装置を提供する。【構成】単一の電源を昇圧回路で昇圧する。この昇圧
回路からの昇圧した書き込み電位を、メモリセル（トラ
ンジスタ）に加えるに当り、複数のメモリセルの１つず
つに順次時間をずらして書き込むようにするか、又はト
ランジスタの動作点を書き込み電流が小さくなるものと
して、複数のメモリセルに同時に書き込むか、又は昇圧
した書き込み電位の電荷を一旦キャパシタンスに蓄え、
そのキャパシタンスからの電流により複数のメモリセル
に同時に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去可能な不
揮発性トランジスタを使用した半導体記憶装置に関し、
特に、書き込み、消去時に外部の高電圧電源を用いず、
単一のＶ_CC電源で動作する半導体記憶装置に使用して好
適な半導体記憶装置に関する。

【０００２】

【従来の技術】電気的に記憶内容を消去し、かつ書き換
えることのできるＲＯＭはＥＥＰＲＯＭ（エレクトリカ
ル・イレーザブル・プログラマブルＲＯＭ）として知ら
れている。このＥＥＰＲＯＭは、記憶内容を消去すると
き、ＥＰＲＯＭとは異なり紫外線を用いる必要がない。
このため、ユーザーがシステムを組み、ボード上に実装
した状態で電気的にデータの消去、書き換えを行なうこ
とができる。

【０００３】このため、使い易いという観点から、各種
制御用機器やメモリカード用等に需要が急増している。

【０００４】従来、半導体集積回路、例えば８ビット構
成でのフラッシュ型ＥＥＰＲＯＭは、図２６に示すよう
に構成されている。

【０００５】図２６において、Ａ₀〜Ａ_iはローアドレ
ス入力信号であり、ローアドレス・バッファ回路１によ
り増幅・整形されたのちローデコーダ回路２に入力す
る。Ｂ_i+1〜Ｂ_jはカラムアドレス入力信号であり、カ
ラムアドレス・バッファ回路３により増幅・整形された
のちカラムデコーダ回路４に入力する。ローデコーダ回
路２は、複数のメモリセルＭＣを有するメモリセルアレ
イ５の中からワード線ＷＬを１本だけ選択する。カラム
デコーダ回路４は、カラム選択ゲート回路６中のゲート
６Ａを選択的に制御して、メモリセルアレイ５のビット
線ＢＬを各Ｉ／Ｏ毎に１本、都合８本だけ選択する。こ
れによって、メモリセルアレイ５の中から各Ｉ／Ｏ毎に
１個、都合８個のメモリセルトランジスタＭＣが選択さ
れる。これらの選択された各メモリセルＭＣの８つの情
報が各センスアンプ回路７で検知・増幅される。この各
センスアンプ回路７の８つの出力が各出力バッファ回路
８を経てチップ外部へ同時に読出される。

【０００６】図２６においては、メモリセルアレイ５を
８つのメモリセルアレイユニット（ＭＣＡＵ）５Ａから
構成している。各ユニット５Ａは簡単のため４ワード線
ＷＬ、４ビット線ＢＬを有し、１６個のメモリセルＭＣ
と、４つのリファレンスメモリセルＲＭＣを有するもの
として示している。４ビット線ＢＬに対応させてカラム
選択ゲート回路６中のゲート６Ａも４つとしている。こ
れらのゲート６Ａの１つがカラムデコーダ回路４によっ
てオンさせられる。リファレンスメモリセルＲＭＣは途
中にリファレンスゲートＲＢＴを有するリファレンスビ
ット線ＲＢＬを介してセンスアンプ回路（ＳＡ）７に接
続されている。

【０００７】上記構成のＥＥＰＲＯＭにおいては、各動
作時に書き込み制御回路１０に加えられているＮＣＥが
“０”とされる。さらに読出動作時にはＮＯＥが“０”
とされる。

【０００８】即ち、このような構成のＥＥＰＲＯＭに８
ビットデータを書き込む時は、出力バッファ用のパッド
と兼用される書き込みデータ入力用パッド（図示せず）
から、８つのメリセルに書き込むそれぞれ“１”もしく
は“０”の８つのデータを各Ｉ／Ｏ毎に読み込む。次に
読み込んだデータに応じて書き込み回路１０がビット線
ＢＬの電位を設定する。つまり、書き込み回路１０は、
書き込みデータが“０”のときは高電位を、“１”のと
きには低電位を、入力アドレス信号により選択されるビ
ット線ＢＬに供給する。このとき、入力アドレス信号に
より選択されるワード線ＷＬにも高電位が出力される。

【０００９】即ち、“０”データ書き込みのときは、選
択されたワード線ＷＬと、データを書き込むべきビット
線ＢＬとが高電位となる。これにより、メモリセルＭＣ
のドレインＤ近傍で発生したホットエレクトロンがメモ
リセルＭＣの浮遊ゲートＦＧに注入される。これによ
り、メモリセルＭＣのしきい値電圧が正方向へシフトさ
れ、“０”データがメモリされる。

【００１０】一方、“１”データを書き込む時は、ビッ
ト線ＢＬは低電位となる。これにより、浮遊ゲートＦＧ
へ電子が注入されることはなく、メモリセルＭＣのしき
い値電圧もシフトしない。これにより、“１”データが
記憶される。

【００１１】一方、データを消去する時は、イレーズ制
御回路１１からの出力により消去用ゲートＥＧを高電圧
にして、浮遊ゲートＦＧに注入されている電子を、Ｆ−
Ｎ（ファウラ−ノルドハイム）のトンネル効果により消
去用ゲートＥＧへ放出する。

【００１２】図２７〜図３０はこのようなＥＥＰＲＯＭ
に用いられている代表的なメモリセルを示す図である。
図２７はパターン平面図であり、図２８は図２７のＢ−
Ｂ′線に沿った断面図、図２９は図２７のＣ−Ｃ′線に
沿った断面図、図３０は等価回路図である。これらの各
図において、３１は第１層目の多結晶シリコン層からな
る浮遊ゲート電極、３２は第２層目の多結晶シリコン層
からなる消去ゲート電極、３３は第３層目の多結晶シリ
コン層からなりワード線を兼ねたコントロールゲート電
極である。また、３４，３５はＮ型拡散領域からなるド
レイン、ソース、３６はアルミニウム層からなるビット
線、３７は上記ドレイン３４とビット線３６とを接続す
るためのコンタクトホール、３８は浮遊ゲートトランジ
スタ部のゲート絶縁膜、３９は浮遊ゲート電極３１と消
去ゲート電極３２との間に設けられた消去ゲート絶縁
膜、４０は浮遊ゲート電極３１とコントロールゲート電
極３３との間に設けられ、Ｏ−Ｎ−Ｏ構造（酸化膜−窒
化膜−酸化膜からなる３層構造）膜からなる絶縁膜、４
１は消去ゲート電極３２とコントロールゲート電極３３
との間に設けられＯ−Ｎ−Ｏ構造膜からなる絶縁膜、４
２は第３層目の多結晶シリコン層をゲート電極とする選
択トランジスタ部のゲート絶縁膜、４３はフィールド絶
縁膜、４４は層間絶縁膜である。

【００１３】このような素子構造のメモリセルの等価回
路は図３０に示される。ここにおいて、Ｓはソース、Ｄ
はドレイン、ＦＧは浮遊ゲート、ＣＧはコントロールゲ
ート、ＥＧは消去ゲートである。このメモリセルが各動
作モードを採るときの、各ノードの電位、即ち、コント
ロールゲート電位Ｖ_CG、ドレイン電位Ｖ_D、ソース電位
Ｖ_S、消去ゲート電位Ｖ_EG及び浮遊ゲートの状態を第１
表に示す。

【００１４】第１表 _モードノードＣ．ＧＥ．ＧＤＳＦ．Ｇの状態消去０Ｖ高電位０Ｖ０Ｖ電子を放出する書き込み _{高電位５Ｖ高電位０Ｖ電子が注入される} ^０ライト書き込み _{高電位５Ｖ低電圧０Ｖ} 電子の注入は ^{１ライトおこらない} 読み出し５Ｖ０Ｖ１Ｖ０Ｖ − 即ち、第１表は図３０のメモリセル等価回路の各端子の
バイアス状態を示す。

【００１５】メモリセルＭＣからデータを消去するとき
は、第１表からわかるように、コントロールゲートＣ
Ｇ、ドレインＤ、ソースＳをそれぞれ０Ｖとし、消去用
ゲートＥＧを高電位（例えば１２Ｖ）とする。これによ
り、浮遊ゲートＦＧから、ファウラ・ノルドハイムのト
ンネル効果により、電子が消去用ゲートへ放出される。
この場合、電流はほとんど消費されない。

【００１６】また、メモリルＭＣへデータを書き込む時
は、コントロールゲートＣＧを高電位、消去用ゲートＥ
Ｇを５Ｖ、ソースＳを０Ｖとする。さらに、メモリセル
ＭＣへ書き込むデータに応じて、ドレインＤを高電位に
したり、低電圧にしたりする。

【００１７】また、メモリセルＭＣのデータを読み出す
時は、コントロールゲートＣＧを５Ｖ、消去用ゲートＥ
Ｇを０Ｖ、ソースＳを０Ｖとして、ドレインＤに約１Ｖ
を印加する。このとき、メモリセルがオンするか否か、
即ち、電流を流すかいなかをセンスアンプ７により検知
し、メモリセルＭＣのデータを出力バッファ８により読
み出す。

【００１８】以下に、特に電流を消費する書き込みを中
心に説明する。先ず、メモリセルに“０”データを書き
込む時の動作について詳しく説明する。

【００１９】図３１は書き込みを説明するために図２６
の書き込み制御回路１０の一部と、カラムゲートトラン
ジスタ６とメモリセルＭＣとを抜き出して示した回路で
あり、図３２は書き込み時にメモリセルＭＣに流れるＩ
_PPとドレイン電圧Ｖ_DDとの関係を示す図である。図３１
中のＬＴは、書き込み回路１０の書き込み負荷トランジ
スタを示す。ここで、書き込み負荷トランジスタＬＴ及
びカラム選択ゲートトランジスタ６Ａは、書き込み時に
書き込み動作点を制御する抵抗Ｒとして機能する。即
ち、図３２に示すように、書き込み時は、セル特性ＣＣ
と上記抵抗Ｒの負荷特性ＬＣが交差するポイントＯＰ
１，ＯＰ２で動作する。

【００２０】例えば、書き込み負荷トランジスタＬＴと
カラムゲートトランジスタ６Ａとの合成抵抗Ｒを２．５
ＫΩに設定する。但し、一般的に、カラムゲートトラン
ジスタ６Ａの抵抗は、データを読み出す時、高速に読み
出す必要から小さく設定している。このため、抵抗Ｒは
主として書き込み負荷トランジスタＬＴで決定される。

【００２１】今、書き込み負荷トランジスタＬＴ及びカ
ラムゲートトランジスタ６Ａのゲート電圧をそれぞれ昇
圧して、外部書き込み電源Ｖ_PP（＝１２．５Ｖ）以上に
したとする。このとき、メモリセルＭＣのドレインには
外部電源電圧Ｖ_PPがドロップすることなくそのまま加え
られる。この時の、負荷特性はＬＣ１で示される。この
とき、セル特性ＣＣと負荷特性ＬＣ１とが交差する動作
点ＯＰ１では、第２７図に示すように、書き込み電流Ｉ
_PPは１．２mAとなる。即ち、８ビット同時にすべてのメ
モリセルに“０”データを書き込む時は、１．２mA×８
ビット＝９．６mAの書き込み電流が流れる。今、書き込
み負荷トランジスタＬＴのドレインには外部の書き込み
用電源ＶPPが直接接続されるためこの書き込み電流はチ
ップ外部の書き込み用電源Ｖ_PPから供給されている。

【００２２】また、カラムゲートトランジスタ６Ａ及び
書き込み負荷トランジスタＬＴのそれぞれゲートを、書
き込み電源Ｖ_PP以上に昇圧せず、Ｖ_PP電位がそのまま出
力されるようにしてもよい。この場合、メモリセルＭＣ
のドレイン電圧はＶ_PPから書き込み負荷トランジスタＬ
Ｔのしきい値分ドロップする。このため負荷特性はＬＣ
２で表わされる。動作点ＯＰ２では０．５mAの書き込み
電流が流れる。

【００２３】このように、書き込み時の動作点を変える
ことにより、書き込み時の書き込み電流を変えることが
できる。

【００２４】

【発明が解決しようとする課題】現在、前記の説明のよ
うなメモリセル構造をもつメモリＬＳＩは、使い易さの
点から需要が増加している。しかしながら、システムを
組む場合、電源としてＶ_CC，Ｖ_SSの他にＶ_PPという書き
込み用電源が必要となる。このため、その構成が複雑に
なるのが避けられない。

【００２５】また、電源として電池を用いたシステムも
考えられており、Ｖ_CC，Ｖ_SSの２電源で動作するＥＥＰ
ＲＯＭの要求も高まっている。

【００２６】本発明は、上記に鑑みてなされたもので、
その目的は、書き込み用の電源として単一の電源のみを
備えつつも、特に書き込み時に流れる書き込み電流の低
減を可能として、安定した読み出し、書き込み、及び消
去の各動作を実現できる不揮発性半導体メモリを提供す
ることにある。

【００２７】

【発明の構成】

【００２８】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、前記第１の半導体記憶装置において、１つの
メモリセルが１つの不揮発性トランジスタにより構成さ
れ、そのトランジスタは電気的にデータの書き換えが可
能であり、前記メモリセルが行方向及び列方向に複数個
配列されたメモリセルアレイを有する半導体記憶装置に
おいて、前記メモリセル中のデータを検知する複数のデ
ータ検知回路と、前記各データ検知回路に１つ宛接続さ
れた複数の出力バッファ回路と、前記メモリセルにある
データを書き込みの際に書き込み電圧を加える複数の書
き込み回路と、前記複数の書き込み回路のうちの予め定
めた数のものを時間をずらして順次活性化する書き込み
制御回路と、前記メモリセルに消去電圧を供給する消去
制御回路と、前記書き込み電圧および消去電圧を形成す
るために内部電源電圧を昇圧する昇圧回路と、前記昇圧
回路からの出力電圧を所定値に制御する電圧リミッタ回
路と、を備えるとして構成される。

【００２９】本発明の第２の半導体記憶装置は、前記第
１の半導体記憶装置において、前記昇圧回路は、前記内
部電源電圧を内部昇圧する昇圧部と、この昇圧部に接続
され、この昇圧部から供給される電荷を保持するキャパ
シタンスと、を有するものである、として構成される。

【００３０】本発明の第３の半導体記憶装置は、前記第
１の半導体記憶装置において、前記書き込み回路は、前
記書き込み制御回路からの書き込みを許可する信号に基
づいて、所定時間前記メモリセルに書き込むデータをラ
ッチする、ラッチ回路を有する、として構成される。

【００３１】本発明の第４の半導体記憶装置は、前記第
１の半導体記憶装置において、前記書き込み電圧及び消
去電圧を、内部の前記昇圧回路からと、外部電源からと
のいずれから供給させるかを切り換え可能な切換手段を
有する、として構成される。

【００３２】本発明第５の半導体記憶装置は、前記第１
の半導体記憶装置において、１つのメモリセルが１つの
不揮発性トランジスタにより構成され、そのトランジス
タは電気的にデータの書き換えが可能であり、前記メモ
リセルが行方向及び列方向に複数個配列されたメモリセ
ルアレイを有する半導体記憶装置において、前記メモリ
セル中のデータを検知する複数のデータ検知回路と、前
記各データ検知回路に１つ宛接続された複数の出力バッ
ファ回路と、前記メモリセルにあるデータを書き込みの
際に書き込み電圧を加える複数の書き込み回路と、前記
複数の書き込み回路のうちの予め定めた数のものを同時
に活性化する書き込み制御回路と、前記メモリセルに消
去電圧を供給する消去制御回路と、前記書き込み電圧お
よび消去電圧を形成するために内部電源電圧を昇圧する
昇圧回路と、前記昇圧回路からの出力電圧を所定値に制
御する電圧リミッタ回路と、前記メモリセルの動作点に
よって決められる、前記メモリセルへの書き込み時に流
れる書き込み電流値を小さな値とするように前記動作点
を決める動作点制御手段と、を備えるとして構成され
る。

【００３３】本発明の第６の半導体記憶装置は、前記第
５の半導体記憶装置において、前記メモリセルへのデー
タ書き込み時には、ローデコーダ回路からの信号がゲー
トに加えられる前記メモリセルと、カラムデコーダから
の信号がゲートに加えられるカラムゲートトランジスタ
と、前記書き込み回路内の書き込み負荷トランジスタと
が直列に接続された回路が構成される、として構成され
る。

【００３４】本発明の第７の半導体記憶装置は、前記第
６の半導体記憶装置において、前記動作点制御手段は、
前記書き込み回路において前記書き込み負荷トランジス
タのゲートに加える電圧を制御することにより、前記動
作点電位を前記メモリセルのフローティングゲートに電
子が注入される電位とブレークダウン電位との間の電位
に設定するものである、として構成される。

【００３５】本発明の第８の半導体記憶装置は、前記第
６の半導体記憶装置において、前記動作点制御手段は、
前記書き込み負荷トランジスタと前記カラムゲートトラ
ンジスタとによる合成抵抗を大きな値に設定すると共
に、前記ローデコーダからの出力を前記カラムデコーダ
からの出力よりも遅れて立上がらせるものである、とし
て構成される。

【００３６】本発明の第９の半導体記憶装置は、前記第
５の半導体記憶装置において、前記メモリセルへの書き
込み時に、そのドレインに供給される電圧は、そのゲー
トに供給される電圧よりも所定値だけ低い、として構成
される。

【００３７】本発明の第１０は、半導体記憶装置は、前
記第５の半導体記憶装置において、前記書き込み電圧及
び消去電圧を、内部の前記昇圧回路からと外部電源から
とのいずれから供給させるかを切り換え可能な切換手段
を有する、として構成される。

【００３８】本発明の第１１の半導体記憶装置は、前記
第９の半導体記憶装置において、前記所定値は３Ｖ以上
である、請求項９記載の半導体記憶装置。

【００３９】本発明の第１２の装置は、１つのメモリセ
ルが１つのトランジスタにより構成され、そのトランジ
スタは電気的にデータの書き換えが可能であり、前記メ
モリセルが行方向及び列方向に複数個配列されたメモリ
セルアレイを有する半導体記憶装置において、前記メモ
リセル中のデータを検知する複数のデータ検知回路と、
前記各データ検知回路に１つ宛接続された複数の出力バ
ッファ回路と、前記メモリセルにあるデータを書き込み
の際に書き込み電圧を加える複数の書き込み回路と、前
記複数の書き込み回路のうちの予め定めた数のものを同
時に活性化する書き込み制御回路と、前記メモリセルに
消去電圧を供給する消去制御回路と、前記書き込み電圧
および消去電圧を形成するために内部電源電圧を昇圧
し、キャパシタンスを介して出力する昇圧回路とを備え
るものとして構成される。

【００４０】本発明の第１３の装置は、前記第１２の装
置において、前記キャパシタンスを除いた他の複数の要
素と前記キャパシタンスとはそれぞれ第１の装置及び第
２の装置として互いに別体に構成され、前記昇圧回路に
おいては昇圧を行う昇圧部と前記キャパシタンスとが前
記第１及び第２の装置にそれぞれ分れて属するものとし
て構成され、前記第１の装置は前記第２の装置に外付け
されているものとして構成される。

【００４１】本発明の第１４の装置は、前記第１２の装
置において、前記キャパシタンスを除いた他の複数の要
素と前記キャパシタンスとはそれぞれ第１の装置及び第
２の装置として互いに別体に構成され、前記昇圧回路に
おいては昇圧を行う昇圧部と前記キャパシタンスとが前
記第１及び第２の装置にそれぞれ分れて属するものとし
て構成され、前記第１及び第２の装置は共に同一パッケ
ージ内に組み込まれており、前記パッケージ内で前記昇
圧部と前記キャパシタンスとが配線接続されているもの
として構成される。

【００４２】本発明の第１５の装置は、前記第１２の装
置において、前記複数の回路はパッケージ内に組み込ま
れており、そのパッケージ内に前記キャパシタンスが一
体的に構成されているものとして構成される。

【００４３】

【作用】本発明においては、メモリセルへの書き込み
は、全ビットが同時に行われることはなく、予め決めた
数のメモリセル毎に行われる。例えば、８Ｉ／Ｏのもの
においては各１ビット毎に８回に分けて行われ、又２ビ
ットずつ４回に分けて行われる。このため、ある時刻に
おいて流れる書き込み電流値が小さなものとなる。これ
により、内部電源からの電力供給で書き込みを行うこと
もできる。書き込みに当っての昇圧は昇圧回路の昇圧部
で行われ、昇圧部からの電荷はキャパシタンスに蓄えら
れる。その書き込みに当ってのデータは、書き込み制御
回路からの信号に基づいて一定期間ラッチされる。ま
た、書き込みのための電源は、切り換え回路により内部
電源と外部電源とに切り換えられる。

【００４４】また、他の本発明においては、メモリセル
の動作点を書き込み電流が小さな値となるように設定す
る。これにより、例えば、８Ｉ／Ｏのものにあっては、
８ビット分同時に書き込んでも、多くの電流が流れない
ため、そのような同時書き込みが可能である。書き込み
時に、メモリセル、カラムゲートトランジスタ、書き込
み負荷トランジスタが直列に接続される。このようなも
のにあって、書き込み電流の抑制は、以下の２通りの態
様で行われる。第１は書き込み負荷トランジスタのゲー
トに加える電圧を制御する（例えば３Ｖ以上低くする）
ことにより、メモリセルの動作点電位が、メモリセルの
フローティングゲートへの電子注入電位とブレークダウ
ン電位との間に設定されることによりなされる。第２
は、書き込みトランジスタとカラムトランジスタの合成
抵抗を大きくし、且つローデコーダの出力をカラムデコ
ーダからの出力よりも遅れて出力させることによりなさ
れる。また、例えば上記の如く８Ｉ／Ｏのものにあって
８ビット当時に書き込むものにあっても、内部電源と外
部電源とが切り換え可能とされている。

【００４５】さらに他の本発明においては、昇圧回路は
内部電源電圧を昇圧する昇圧部と、その昇圧部の出力を
受けるキャパシタンスとを有する。このため、昇圧電圧
はキャパシタンスを介して書き込み電圧又は消去電圧と
して出力される。これにより、昇圧回路からは十分な電
流量の書き込み又は消去電圧が供給され、安定的な書き
込み又は消去が行われる。

【００４６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００４７】図１は、本発明の一実施例としての不揮発
性半導体メモリの一例を示している。図２６に示した従
来の不揮発性半導体集積回路との相違点は以下の通りで
ある。即ち、図２６では、書き込み回路に、書き込み用
電力がチップ外部電源から直接供給される。これに対
し、図１では、書き込み回路１０への書き込み用電力
は、チップ内部のチャージポンプ回路２１で電源電圧Ｖ
_CCを昇圧して供給する。また、図２６では、書き込み時
に８ビット同時に書き込み動作を行なう。これに対し、
図１では、書き込みは１ビット毎に順番に８ビット行な
う。即ち、図１では、８ビットについての書き込みを１
ビットずつ順番に行なうための制御信号ＷＥ０〜ＷＥ７
を書き込み制御回路２０から書き込み回路１０に入力し
ている。

【００４８】上記以外の構成においては、図１は図２６
と同様である。第１図において、図２６と同一の符号を
付した要素は、図２６の要素と同一の要素を示す。

【００４９】よって、図１においては、図２６とほぼ同
様にして各メモリセルからの読み出しが行なわれる。即
ち、第１図において、Ａ₀〜Ａ_iはロードアドレス入力
信号であり、ロードアドレス・バッファ回路１により増
幅・整形されたのちローデコーダ回路２に入力する。Ｂ
_i+1〜Ｂ_jはカラムアドレス入力信号であり、カラムア
ドレス・バッファ回路３により増幅・整形されたのちカ
ラムデコーダ回路４に入力する。ローデコーダ回路２
は、多数のメモリセルＭＣを有するメモリセルアレイ５
のワード線ＷＬを１本だけ選択する。カラムデコーダ回
路４は、カラム選択ゲート６を制御して、メモリセルア
レイ５のビット線ＢＬを各Ｉ／Ｏ毎に１本、都合８本だ
け制御する。これによって、メモリセルアレイ５の中か
ら各Ｉ／Ｏ毎に１個、都合８個のメモリセルトランジス
タＭＣが選択される。これらの選択された各メモリセル
ＭＣの８つの情報が各センスアンプ回路７で検知・増幅
される。この各センスアンプ回路７の８つの出力が各出
力バッファ回路８を経てチップ外部へ読出される。

【００５０】これに対して、データの書き込みは以下の
ようにして行なわれる。メモリセルＭＣにデータを書き
込む時は、書き込み制御回路２０から、各ビットについ
ての書き込み回路１０をそれぞれ独立に制御するための
書き込み制御信号ＷＥ０〜ＷＥ７が、各Ｉ／Ｏ毎の書き
込み回路１０に入力される。そして、各書き込み回路１
０は、外部コントロール信号ＮＣＥ，ＮＯＥ，ＮＰＧＭ
により書き込みモードになると、Ｉ／Ｏから１ビットづ
つ順番に書き込みを行なうために、パルス信号を発生す
る。

【００５１】また、書き込み制御回路２０は、制御信号
ＮＷＥ＊をチャージポンプ回路２１に加えて、これとは
別に、電源Ｖ_CCを書き込み電源Ｖ_PP′まで昇圧させる。
そして書き込み制御信号ＷＥｉ（ＷＥ０〜ＷＥ７）がパ
ルス信号を順番に発生し最終ビット（Ｉ／Ｏ７）のパル
ス信号が出終ると、書き込み終了信号（ポーリング）を
発生する。

【００５２】次に、上記図１のメモリの動作について図
２のタイミングチャートを参照して詳しく説明する。

【００５３】あるアドレス番地のメモリセルに順次デー
タを書き込むためにアドレス入力信号Ａ₀〜Ａ_i，Ｂ
_i+1〜Ｂ_jが変化する。これに伴い、ローデコーダ回路
２とカラムデコーダ回路４とカラム選択ゲート回路６と
によりデータを書き込むためのメモリセルを順次１ケ選
択するために、メモリセルアレイ中から１本のワード線
が選択され、且つ順次異なるＩ／０のビット線が選択さ
れる。

【００５４】このようにアドレス入力信号が変化してメ
モリセルが順次１ビット選択される。そしてこの状態で
外部からのプログラム制御信号ＮＰＧＭが“１”→
“０”に変化する。例えばこのとき、チップ制御信号Ｎ
ＣＥが“０”、出力バッファ制御信号ＮＯＥが“１”レ
ベル、プログラム制御信号ＮＰＧＭが“０”レベルで、
書き込みモードになるようにチップ内部で論理を組んだ
とする。そうすると、ＮＰＧＭが“１”→“０”に変化
すると書き込みモードとなる。これにより、チャージポ
ンプ制御信号ＮＷＥ＊が“０”→“１”となり、チップ
内部が書き込みモードとなる。これにより、書き込み電
位Ｖ_PP′を例えば１３Ｖ迄昇圧するためにチャージポン
プ回路２１が動作し始める。

【００５５】この動作とは別に、チャージポンプ制御信
号ＮＷＥ＊が“０”→“１”に変化すると、メモリセル
に書き込むデータを各Ｉ／Ｏ毎に設けられたラッチ回路
にラッチするためのデータラッチ信号ＤＬＰパルスを数
十nsecの間発生する。

【００５６】チャージポンプ制御信号ＮＷＥ＊が“０”
→“１”に変化した後、所定の時間（Ｔ）経過後、プロ
グラム信号ＰＲＯが“０”→“１”と変化する。これに
より、各Ｉ／Ｏの書き込み回路１０を制御するための書
き込み回路制御信号ＷＥｉ（ＷＥ０〜ＷＥ７）が例えば
その順番で発生させられる。書き込み回路制御信号ＷＥ
ｉが“１”レベルとなると、書き込み回路１０が、選択
されたメモリセルＭＣのビット線ＢＬへ、上記データラ
ッチ回路がラッチしたデータに基づいて、書き込み系の
高電位もしくは低電位を供給する。

【００５７】上記動作の他に、プログラム信号ＰＲＯが
“１”レベルとなると、ＣＰＵ等が書き込みモードであ
ることを判断できるようにするため、ポーリング信号Ｐ
ｏｌｉｎｇが“１”レベルとなり、例えばＩ／Ｏ７から
出力される。

【００５８】ここで、チャージポンプ制御信号ＮＷＥ＊
が“１”となってからプログラム制御信号ＰＲＯが
“１”となるまでの時間Ｔの幅は、チャージポンプ回路
２１の出力端に接続される電荷蓄積用のキャパシタンス
を充電するために、十分に長く、例えば１msec程度に設
定する必要がある。

【００５９】尚、本実施例では内部遅延回路によりこの
時間Ｔを設定している。これに代え、チャージポンプ回
路２１の出力信号Ｖ_PP′の電圧レベルを検知して所定の
電圧（例えば１３Ｖ）まで昇圧すると、自動的にプログ
ラム制御信号ＰＲＯを発生するように構成してもよい。

【００６０】次に、上記したような図１のメモリにおけ
る効果を述べる。

【００６１】従来、単一電源を用いてフラッシュタイプ
のＥＥＰＲＯＭを構成するに当り、書き込み、消去時に
用いる高電位を、チップ内部のチャージポンプ回路２１
により昇圧し、特に、書き込み時に流す書き込み電流を
チャージポンプ回路２１の出力部に接続したキャパシタ
ンスに電荷として蓄えるようにしていた。このため、書
き込み電流が大きい場合には、昇圧した書き込み電圧が
書き込みに必要な所定の時間持続できず、瞬時に電位ド
ロップするという問題があった。

【００６２】これに対し、図１のメモリによれば、書き
込みモードになってメモリセルへデータを書き込む時に
は、書き込み回路１０は書き込み回路制御信号ＷＥｉに
よりコントロールされ１ビットづつ活性化される。従っ
て、書き込み電流は一時には１ビット分ずつしか流れな
い。このためチャージポンプ回路２１の出力部に接続し
たキャパシタンスに蓄えた電荷からでも充分な書き込み
電流を供給できる。これにより、動作マージンの大きい
半導体集積回路を実現できる。

【００６３】例えば、上記説明のように、チャージポン
プ回路２１の出力部に接続される電荷蓄積用キャパシタ
ンスの容量を０．２μＦとし、１３Ｖ迄昇圧させる場合
を考える。この時、メモリセルに流れる書き込み電流
は、上記説明と同様に、１．２mAとし、書き込み時間を
１００μｓとする。Ｑ＝Ｃ・Ｖ＝ｉ・ｔより、０．２μ
Ｆ×ΔＶ＝１．２mA×１００μｓとなり、これより、Δ
Ｖ＝０．６Ｖとなる。昇圧電位は、書き込み時間１００
μｓのときには１３−０．６＝１２．４Ｖ迄しか電位ド
ロップしないことになる。従って、メモリセルへの書き
込みは充分になされる。

【００６４】尚、１２．４Ｖにドロップした書き込み電
圧を再び１３Ｖ迄昇圧するためには、最初に５Ｖから昇
圧した時とは異なり、わずかに０．６Ｖ分昇圧すればよ
い。このため、その昇圧のための時間は短くて済む。よ
って、例えば書き込み回路制御信号の間隔を１００μｓ
程度とすれば充分であり、最初のように数msに設定する
必要はない。

【００６５】また、本実施例では、書き込むデータが
“０”，“１”のいずれの場合であっても各Ｉ／Ｏにお
いて必ず書き込み動作が行なわれる場合について説明し
た。しかしながら、たとえば、書き込む前のメモリセル
中のデータと書き込むべきデータとが一致している場合
は、そのＩ／Ｏは書き込み動作を行なわず次のＩ／Ｏへ
スキップするように構成してもよい。このように構成す
ると、書き込み時間を短縮できるというメリットがあ
る。

【００６６】次に、前記センスアンプ７および書き込み
回路１０および書き込み制御回路２０およびチャージポ
ンプ回路２１の一具体例を示し、簡単に説明する。

【００６７】図３は、センスアンプとして差動増幅器を
利用するＥＥＰＲＯＭを示し、特にメモリセルアレイユ
ニットＭＣＡＵ、およびカラム選択ゲート６Ａ、および
センスアンプ回路（ＳＡ）７を示している。ＭＣは浮遊
ゲート型ＭＯＳトランジスタからなるメモリセル、ＲＭ
Ｃは浮遊ゲート型ＭＯＳトランジスタからなるリファレ
ンスメモリセル（ダミーセル）、ＷＬはワード線、ＢＬ
はビット線、ＲＢＬはリファレンスビット線、２はロー
デコーダ、４はカラムデコーダ、Ｂ６Ａはカラム選択ゲ
ート用トランジスタ、ＲＢＴはカラム選択ゲート用トラ
ンジスタ６Ａの１個と等価なダミービット線選択用トラ
ンジスタであって、そのゲートにＶ_CC電位が与えられ、
リファレンスビット線ＲＢＬに挿入されている。ＢＡＳ
はカラム選択ゲート用トランジスタ６Ａが並列に接続さ
れているバス線、ＬＤ１はこのバス線ＢＡＳに接続され
ている第１の負荷回路、ＬＤ２はこのリファレンスビッ
ト線ＲＢＬに接続されている第２の負荷回路である。第
１の負荷回路ＬＤ１の出力側のビット線ＢＬ′の電位Ｖ
inと、第２の負荷回路ＬＤ２の出力側のリファレンスビ
ット線ＲＢＬ′の電位（基準電位）Ｖrefとは、差動増
幅型のセンスアンプ回路（ＳＡ）７のデータ検知回路２
８（例えばＣＭＯＳカレントミラーによって構成され
る）に入力する。

【００６８】また、第１の負荷回路ＬＤ１と第２の負荷
回路ＬＤ２との間には、ゲートに信号ＮＳＴが与えられ
るＮチャネルトランジスタＮ５が接続されている。ビッ
ト線ＢＬ′とリファレンスビット線ＲＢＬ′との間（デ
ータ検知回路部２８の２つの入力端の間）には、ゲート
に信号ＳＴが与えられるＰチャネルトランジスタＰ３と
ゲートに反転信号ＮＳＴが与えられるＮチャネルトラン
ジスタＮ６とが並列接続されてなるＣＭＯＳトランスフ
ァゲートＭＴＧが接続されている。

【００６９】上記センスアンプ回路（ＳＡ）７におい
て、Ｖ_CC電源とデータ検知回路部２８との間には、ゲー
トに反転信号ＮＳＴが与えられる活性化制御用のＰチャ
ネルトランジスタＰ４が接続されている。このトランジ
スタＰ４がオフの時には、データ検知回路部２８が非動
作状態となって、電流消費が低減される。また、データ
検知回路部２８の出力端ＯＴと接地端との間には、ゲー
トに反転信号ＮＳＴが与えられるＮチャネルトランジス
タＮ７が接続されている。第１の負荷回路ＬＤ１には、
ゲートに信号ＳＴが与えられるＰチャネルトランジスタ
Ｐ５が設けられている。第２の負荷回路ＬＤ２にも、ゲ
ートに信号ＳＴが与えられるＰチャネルトランジスタＰ
６が設けられている。

【００７０】上記した図３の構成において、リファレン
スメモリセルＲＭＣのデータに基づいて生成されるリフ
ァレンスビット線ＲＢＬ′の基準電位Ｖrefと、選択さ
れたメモリセルから読出されたデータに基づいて生成さ
れるビット線ＢＬ′の電位Ｖinとを、センスアンプ回路
で比較する。この比較結果に基づいてメモリセル中の記
憶データを検知し、出力バッファ回路８へ出力する。

【００７１】アドレス信号が変化した後メモリセルのデ
ータを読み出すスピードと比べチップイネーブル信号が
変化してメモリセルのデータを読み出す時は、チップイ
ネーブルバッファ回路により内部チップイネーブル信号
がアクティブ状態になるのに時間の遅れがあるため、ス
ピードが遅れる。信号ＳＴ，ＮＳＴはこれに鑑みて用い
られるものである。即ち、信号ＳＴ，ＮＳＴは、チップ
制御信号の変化時に、メモリセルからのデータ読み出し
をより高速に行なうためのものである。さらに、信号Ｓ
Ｔ，ＮＳＴは、メモリセルからデータが読出されるビッ
ト線の電位を制御するためにも用いられる。さらに、こ
の信号ＳＴとその反転信号ＮＳＴは、メモリセルからデ
ータが読出されるビット線の電位を、メモリセルのデー
タの“１”，“０”にそれぞれ対応するビット線の中間
レベルに設定するためにも利用される。即ち、チップ制
御信号が変化した後、内部回路がアクティブ状態とな
り、セルデータがビット線に伝達されるまでの期間に、
信号ＳＴとその反転信号ＮＳＴとによりビット線の電位
を上記中間レベルに設定する。これによりメモリセルの
データをビット線に読出した時にビット線の電位が上記
中間レベルから“１”または“０”電位へ変化すること
になる。これにより、列線上のデータの変化に要する時
間は半分となり、高速に読出せる。また、このビット線
の電位が上記中間レベルにある時、センスアンプ回路Ｓ
Ａは上記中間レベルを検知する。この検知レベルは正し
いデータではない。よって、この時には、信号ＳＴは
“０”となってセンスアンプ回路ＳＡを非動作状態に制
御する。

【００７２】書き込み制御回路２０は、チャージポンプ
制御回路と書き込み回路制御回路から構成されている。
図４にチャージポンプ制御回路を、図５〜図８に書き込
み回路制御回路をそれぞれ示す。

【００７３】まず、図４に示すチャージポンプ制御回路
について説明する。内部チップイネーブル信号ＣＥ＊
は、外部からのチップイネーブル信号ＮＣＥに基づい
て、チップイネーブルバッファ回路（図示せず）により
生成された信号であり、集積回路チップを動作状態にし
たり、待機状態にするための信号である。信号ＮＯＥ＊
は、外部からのアウトイネーブル制御信号ＮＯＥに基づ
いて、アウトイネーブルバッファ回路（図示せず）によ
り生成された信号であり、出力バッファ回路を動作状態
にしたり、高インピーダンス状態にするための信号であ
る。信号ＰＧＭ＊は、外部からのプログラム制御信号Ｐ
ＧＭに基づいて、ＰＧＭバッファ回路（図示せず）によ
り生成された内部信号である。Ｖ_CCは電源電位、Ｖ_SSは
接地電位である。

【００７４】上記信号ＣＥ＊，ＮＯＥ＊及びＰＧＭ＊は
三入力のナンドゲートＮＡ１に入力する。このナンドゲ
ートＮＡ１の出力はインバータＩ１へ入力する。インバ
ータＩ１の出力ＮＷＥ＊はデータラッチパルス発生回路
部３１、プログラム信号発生回路部３２、リングオシレ
ータ回路部３３へ入力する。

【００７５】データラッチパルス発生回路部３１におい
ては、上記信号ＮＷＥ＊が第１遅延回路３１Ａに入力さ
れる。この遅延回路３２の出力（入力と同相）及び信号
ＮＷＥ＊が二入力ナンドゲートＮＡ２に加えられる。こ
のナンドゲートＮＡ２の出力と信号ＮＷＥ＊が二入力ナ
ンドゲートＮＡ３に加えられる。ゲートＮＡ３の出力は
インバータＩ２に加えられる。そして、ナンドゲート
（ノアゲート）ＮＡ３の出力ＤＬＰ及びインバータＩ２
の出力ＮＤＬＰ（反転信号）はデータラッチ回路を制御
する。

【００７６】また、プログラム信号発生回路部３２にお
いては、上記信号ＮＷＥ＊が第２遅延回路３２Ａに入力
される。遅延回路３２Ａの出力（入力信号を所定時間Ｔ
遅延させた入力と同相の出力）と、信号ＮＷＥ＊とが二
入力ナンドゲートＮＡ４に入力される。そのゲートＮＡ
４の出力はインバータＩ３，Ｉ３Ａに入力される。そし
てインバータＩ３，Ｉ３Ａの出力信号ＰＲＯ，ＮＰＲＯ
（反転信号）は書き込み回路制御回路を制御する。

【００７７】また、リングオシレータ回路部３３は二入
力ナンドゲートＮＡ５を有する。このゲートＮＡ５には
転送ゲートＴＧ２の出力及び上記信号ＮＷＥ＊が加えら
れる。この転送ゲートＴＧ２は、ゲートにＶ_CC電位が与
えられたｎチャネルトランジスタＴｎとゲートにＶ_SS電
位が与えられたｐチャネルトランジスタＴｐとが並列に
接続されている。そして、ナンドゲートＮＡ５の出力
は、インバータＩ４を介して、上記転送ゲートＴＧ２と
同じ構成の転送ゲートＴＧ１の一端へ加えられる。転送
ゲートＴＧ１の他端はインバータＩ５を介して上記転送
ゲートＴＧ２の一端へ接続されている。また、転送ゲー
トＴＧ１，ＴＧ２の一端にはソース、ドレインにＶ_SS電
位が与えられたｎチャネルトランジスタＣＰ１，ＣＰ２
が接続されている。

【００７８】また、上記リングオシレータ回路部３３の
出力は、チャージポンプクロックパルス回路部３４及び
書き込み負荷制御回路クロックパルス回路部３５へ入力
される。チャージポンプクロックパルス回路部３４にお
いては、上記リングオシレータ回路部３３からの出力が
インバータＩ６へ入力される。インバータＩ６の出力に
は２段のインバータＩ７，Ｉ８が接続されている。イン
バータＩ７，Ｉ８からの出力φ１，φ２（＝Ｎφ）はチ
ャージポンプ回路２１へ入力する。

【００７９】また、書き込み負荷制御回路クロックパル
ス回路部３５は２入力ナンドゲートＮＡ６を有する。そ
のゲートＮＡ６には、上記リングオシレータ回路部３３
の出力とプログラム信号発生回路部３２の出力ＰＲＯと
が入力される。そして、ナンドゲートＮＡ６の出力端に
はインバータＩ９，Ｉ１０が二段接続されている。それ
らからのＡ，ＮＡは書き込み制御回路２０へ入力してい
る。

【００８０】図４に示すチャージポンプ制御回路におい
ては、信号ＣＥ＊，ＮＯＥ＊，ＰＧＭ＊がそれぞれ
“１”レベルとなると書き込みモードとなり、信号ＮＷ
Ｅ＊が“１”になる。この後、図２からもわかるよう
に、前記第１遅延回路３１Ａで決まる所定の時間の間デ
ータラッチパルス信号ＤＬＰが“１”レベルとなるとと
もに、前記第２遅延回路３２Ａの遅延時間Ｔ後にプログ
ラム信号ＰＲＯが“１”レベルとなる。また、これとは
別に、信号ＮＷＥ＊が“１”レベルになると、リングオ
シレータ回路部３３が所定の周期で発振を始め、前記ク
ロックパルス回路部３３が上記リングオシレータの周期
に合わせてクロックパルス信号φ１，φ２を発生する。
また、上記プログラム信号ＰＲＯが“１”レベルとなる
と、書き込み負荷制御回路クロックパルス回路部は上記
リングオシレータ回路部３３の周期に合わせてクロック
パルス信号Ａ，ＮＡを発生する。

【００８１】図５に示す書き込み回路制御回路において
は、カウンター回路Ｃ１〜Ｃ７が直列に接続されてい
る。カウンター回路Ｃ１〜Ｃ７は全て同一の構成を有
し、例えば、カウンター回路Ｃ１は後に詳述するように
図６の如くに示される。図４の上記チャージポンプ制御
回路からの入力Ａ，ＮＡが１段目のカウンター回路Ｃ１
へ入力する。１段目のカウンター回路Ｃ１の出力Ｆ１，
ＮＦ１は２段目のカウンター回路Ｃ２の入力となる。こ
れが各カウンター回路について繰り返される。そして、
７段目のカウンター回路Ｃ７からポーリング信号Poling
が出力される。カウンター回路Ｃ３〜Ｃ７からの出力は
図７に示される。そして、図８のように、４段、５段、
６段めのカウンター回路Ｃ４，Ｃ５，Ｃ６の出力Ａ４／
ＮＡ４，Ａ５／ＮＡ５，Ａ６／ＮＡ６と上記プログラム
信号ＰＲＯとは４入力のナンドゲートＮＡ７に入力され
る。そのゲートＮＡ７の出力はインバータＩ１１に加え
られ、書き込み回路制御信号ＷＥｉとして出力される。
即ち、カウンター回路１段ごとに基本クロックＡ，ＮＡ
の周期の倍周期パルス（図７）が発生する。従って、書
き込みに必要なクロック幅を得ることができるだけの段
数のカウンター回路を接続する（例えば３段）。これに
より、所定の書き込み時間幅を持つパルスを設定でき
る。例えば、４段、５段、６段めのカウンター回路Ｃ
４，Ｃ５，Ｃ６の出力を用いて、８Ｉ／Ｏを順番にコン
トロールするための信号ＷＥｉを作る。即ち、Ａ４，Ａ
５，Ａ６がすべて“１”レベルのときをＷＥ０、そして
Ａ４が“０”レベル、Ａ５，Ａ６が“１”レベルのとき
をＷＥ１、Ａ４，Ａ５，Ａ６がすべて“０”レベルの出
力のときをＷＥ７としてナンドゲートＮＡ７からの信号
を書き込み回路１０へ与える。

【００８２】ここでカウンター回路Ｃ１〜Ｃ７の具体的
回路の１例をあげる。図６に示すように、カウンター回
路Ｃ１〜Ｃ７は、周知の回路であり、Ａ，ＮＡ入力して
Ｆ１，ＮＦ１が出力される。たとえば、これがカウンタ
ーＣ１のときは、Ｆ１，ＮＦ１はＮＡ１，Ａ１に相当す
る。

【００８３】図９にチャージポンプ回路２１の一例を示
す。このチャージポンプ回路においては、ｎ段のチャー
ジポンプユニットＵＮ₁〜ＵＮ_nを直列に接続してい
る。ユニットＵＮ₁はドレイン及びゲートが電源Ｖ_CCに
接続されたｎチャネルトランジスタＮ１７を有する。こ
のトランジスタＮ１７のソースにはｎチャネルトランジ
スタＮ１８のゲート及びドレインが接続されている。ト
ランジスタＮ１７とＮ１８の接続点（ＮＤ１）にはキャ
パシタンスＣＰ３の一端が接続されている。このキャパ
シタンスＣＰ３の他端には、図４のチャージポンプ制御
回路からの信号φ１が入力されるキャパシタンスＣＰ３
が接続されている。ユニットＵＮ₂は、ドレイン及びゲ
ートが電源Ｖ_CCに接続されたｎチャネルトランジスタＮ
１９を有する。このトランジスタＮ１９のソースにｎチ
ャネルトランジスタＮ２０のゲート及びドレインが接続
されている。これらのトランジスタＮ１９，Ｎ２０の接
続点（ノードＮＤ２）にトランジスタＮ１８のソースが
接続されている。またこの接続点ＮＤ２にはキャパシタ
ンスＣＰ４の一端が接続されている。このキャパシタン
スＣＰ４の他端にはチャージポンプ制御回路からの信号
φ２が入力されている。他のユニットＵＮ₃〜ＵＮ_nは
上記と同様に構成されている。即ち、奇数番目のユニッ
トはユニットＵＮ₁と同様に、偶数番目のユニットはユ
ニットＵＮ₂と同様に構成されている。最終ユニットＵ
Ｎ_nの出力は昇圧電圧Ｖ_PP′である。この出力端には電
荷蓄積用キャパシタンスＣとその昇圧電位を所定の電圧
にするためのリミッター回路ＬＭとが接続されている。

【００８４】図９に示すチャージポンプ回路において
は、書き込みモード以外は上記チャージポンプ制御回路
はクロック信号出力φ１，φ２を発生しないため、各ノ
ードＮＤ１〜ＮＤｎはＶ_CC−Ｖ_thn（ここでＶ_thnはｎ
チャネルトランジスタのしきい値電圧）となっている。
この状態で書き込みモードとなり、クロック信号φ１，
φ２が生じて、０ＶとＶ_CCの電位で振幅すると、第１段
目のノードＮＤ１は、Ｖ_CC−Ｖ_thnレベルと２Ｖ_CC−Ｖ
_thnレベルとの間で振幅する。また、２段目のノードＮ
Ｄ２は、２Ｖ_CC−Ｖ_thnレベルと３Ｖ_CC−Ｖ_thnレベル
との間で振幅をする。このように次第に電圧が上昇して
いき、電源Ｖ_CCから次第に昇圧される。

【００８５】図１０は書き込み負荷回路を示す。この回
路において、Ｄ_outiはメモリセルに書き込むデータ入力
である。上記Ｄ_outiとデータラッチパルスＮＤＬＰとが
書き込み回路における二入力のノアゲートＮＲ１に入力
される。このノアゲートＮＲ１の出力側にはインバータ
Ｉ１２が接続されている。このインバータＩ１２の出力
側には転送ゲートＴＧ３が接続されている。このゲート
ＴＧ３は、ゲートにラッチ信号ＮＤＬＰが与えられたｐ
チャネルトランジスタと、ゲートにラッチ信号ＤＬＰが
与えられたｎチャネルトランジスタとが並列に接続され
ている。この転送ゲートＴＧ３の出力側に三段のインバ
ータＩ１３〜Ｉ１５が接続されている。またインバータ
Ｉ１３の入力側とインバータＩ１４の出力側との間に
は、ゲートにラッチ信号ＤＬＰが与えられたｐチャネル
トランジスタＰ２と、ゲートにラッチ信号ＮＤＬＰが与
えられたｎチャネルトランジスタＮ３３とが接続されて
いる。インバータＩ１３，Ｉ１４と転送ゲートＴＧ３と
ｐチャネルトランジスタＰ２と、ｎチャネルトランジス
タＮ２とで、メモリセルへの書き込みデータをラッチす
るデータラッチ回路ＤＬを構成している。また、インバ
ータＩ１５の出力は、書き込み回路制御信号ＷＥｉと共
に、二入力のナンドゲートＮＡ８に入力されている。こ
のナンドゲートＮＡ８の出力側には、ゲートに電源Ｖ_CC
が与えられるｎチャネルトランジスタＮ３４を介して、
インバータＩ１６が接続されている。さらにこのインバ
ータＩ１６の入力側には、ドレインにチャージポンプ回
路の出力Ｖ_PP′が加えられ、ゲートに上記インバータＩ
１６の出力が与えられるｐチャネルトランジスタＰ３が
接続されている。そして、インバータＩ１６の出力dini
は書き込み負荷トランジスタのゲートに加えられる。

【００８６】図１０に示す書き込み回路１０において、
上記信号ＮＷＥ＊が“１”レベルとなり、ラッチ信号Ｄ
ＬＰが“１”レベルとなり、ＮＤＬＰが“０”レベルと
なると、ノアゲートＮＲ１及び転送ゲートＴＧ３が活性
化される。これにより、書き込みデータＤ_outiがデータ
ラッチ回路ＤＬの中に取り込まれる。そしてラッチ信号
ＤＬＰが“０”レベル、ＮＤＬＰが“１”レベルとなる
と、転送ゲートＴＧ３がオフ状態となり、ｐチャネルト
ランジスタＰ２及びｎチャネルトランジスタＮ３３がオ
ン状態となる。これにより、ラッチ回路ＤＬにデータが
ラッチされる。

【００８７】次に、書き込み回路制御信号ＷＥｉが
“１”レベルとなったビットについてみると、ナンドゲ
ートＮＡ８が、活性化されたラッチ回路にラッチされた
データに応じて、入力Ｄ_outiが“０”レベルのときは出
力diniを高電位とし、入力Ｄ_outiが“１”レベルのとき
は出力diniを“０”レベルとする。

【００８８】上記説明のように、図１のメモリ構成によ
れば、単一の電源Ｖ_CCを用いても充分に書き込みを行な
うことができる。但し、全ビット同時に書き込みを行な
う場合に比べ当然書き込みにかかる時間は長くなってし
まう。

【００８９】また、ユーザーがシステムを組む際、電源
Ｖ_CCのみを用いての単一電源で組んで書き込み時間を長
くするよりは、書き込み用の電圧Ｖ_PPをチップ外部から
供給しても書き込み時間の短い方が使い易いという場合
も考えられる。

【００９０】従って、用途に応じて、書き込み時の書き
込み電圧として、チップ内部の昇圧回路によって昇圧し
た電位を使うか、外部電源を用いるかを切り換えるよう
な構成とすることもできる。このような構成の一例を図
１１及び図１２に示す。

【００９１】図１１は、半導体メモリを作る１工程とし
てのＡｌＰＥＰの工程で、内部回路へ供給する書き込み
電位を、Ａｌマスクで切り換えるようにした方法を示
す。即ち、書き込み電圧としてチャージポンプ回路の出
力を用いるときは、接点が接続されるＡｌマクスを用
い、外部電源を用いるときは接点が接続されるＡｌマ
スクを用いる。しかし、図１１は、Ａｌのマスクを使い
分けることで切り換えるため、自由度が少ない。

【００９２】これに対し、図１２は、この点を改善した
ものである。即ち、内部回路へ電圧を供給する端子と外
部電源パッドとの間に、ｎチャネルトランジスタＮ３
５、を形成する。このトランジスタＮ３５のゲートは、
インバータＩ１８の出力が加えられる。このインバータ
Ｉ１８の入力側はインバータＩ１７及びポリフューズＰ
Ｆを介してグランド端子Ｖ_SSに接続されている。インバ
ータ１１７，Ｉ１８の一端には外部電源Ｖ_PPが加えら
れ、他端はグランド端子Ｖ_SSに接続されている。外部電
源Ｖ_PPとポリフェーズＰＦとの間にはキャパシタンスＣ
Ｐ１１が接続されている。

【００９３】即ち、ｎチャネルトランジスタＮ３５のゲ
ートはインバータＩ１８の出力が与えられる。ポリフュ
ーズが切断していない時は、インバータＩ１８の出力は
“０”レベルとなる。このためｎチャネルトランジスタ
Ｎ３５は常にオフ状態となり、外部電源ＰＡＤと内部回
路との間を分離する。またポリフューズＰＦを切断する
と、インバータＩ１８からは、外部電源ＰＡＤの電位と
同じ電位が出力される。このため書き込みモードとなり
高電位になったときは、ｎチャネルトランジスタＮ３５
がオン状態となり、書き込み電源としては外部電源ＰＡ
Ｄが用いられる。

【００９４】また、このポリフェーズＰＦの代わりに、
例えばＥＥＲＯＭあるいはＥＰＲＯＭのようなメモリセ
ルを用い、それらのメモリセルが書き込まれているかい
ないかを上記ヒューズＰＦのオン、オフに対応させるこ
ともできる。

【００９５】上記のような構成にすると、高速書き込み
を行なうときは外部電源Ｖ_PPから書き込み電圧を供給
し、書き込みに時間がかかっても単一電源を望むか否か
に応じて容易に切り換えることができる。

【００９６】次に、単一電源を用いて内部昇圧回路を介
して書き込み電圧を供給しても全ビットについて同時に
高速書き込み動作を行なえる実施例を示す。

【００９７】図１３においては、図１４からわかるよう
に、上記従来例での説明の場合と同様に、書き込み負荷
トランジスタＬＴとカラムゲートトランジスタ６Ａの合
成抵抗Ｒを２．５ＫΩとする。書き込み負荷トランジス
タＬＴ及びカラムゲートトランジスタ６Ａの、ゲートを
昇圧したときの負荷線１を比較のために示す。尚このと
き、書き込み負荷トランジスタＬＴのドレインには、書
き込み電位としてチップ内部のチャージポンプ回路２１
で昇圧した出力Ｖ_PP′が与えられる。

【００９８】図１３においては、書き込み負荷トランジ
スタＬＴのゲートに与えられる書き込み系の高電圧の電
位を、従来例とは反対に、降圧した場合を例として示し
ている。尚降圧電位は、図示しない降圧回路から供給さ
れる。

【００９９】今、降圧電位をＶ_PPDとし、カラムデコー
ダ回路４及びローデコーダ回路２の出力を書き込み時上
記Ｖ_PP′電位に設定すると、“０”ライト時のメモリセ
ルのビット線電位Ｖ_DDはＶ_PPD−Ｖ_thnとなり、その時
の負荷線は負荷線２となる。

【０１００】この時の動作点はＢの点となり、従来の動
作点Ａと比べ、電流レベルを非常に小さく設定できるの
がわかる。

【０１０１】なお、図１３中、Ｖ₁はフローティングゲ
ートに電子の注入が開始する電圧を示し、Ｖ₂はメモリ
セルがブレークダウンする電圧を示す。

【０１０２】例えば、ｎチャネルトランジスタのしきい
値電圧を１Ｖ、降圧電位Ｖ_PPDを９Ｖに設定する。この
とき、書き込み時に流れる書き込み電流は２５０μＡと
なる。即ち、上記説明と同様に、電荷蓄積用のキャパシ
タンスの容量を０．２μＦとして１３Ｖまで昇圧し、書
き込みに１００μｓ時間がかかるとする。８ビット同時
に“０”書き込みを行なうと、０．２μＦ×ΔＶ＝（２
５０μＡ×８bit ）×１００μｓから、ΔＶ＝１Ｖとな
る。内部昇圧した電位は、１３Ｖ−１Ｖ＝１２Ｖとな
り、書き込みに必要な１００μｓの間は充分に書き込み
電圧を保持できる。尚、この時重要なことは、動作点Ｂ
の電位を、フローティングゲートに電子の注入が開始さ
れる電圧Ｖ₁よりも高く、且つ、メモリセルがブレーク
ダウンする電圧Ｖ₂よりも低く設定することである。そ
の理由は、動作点ＢをＶ₁以下に設定すると、メモリセ
ルの電子の注入は発生せず、書き込みは行なえない。ま
た、Ｖ₂以上設定すると、書き込み時の書き込み電流が
多量に流れ、このため内部昇圧した電荷では供給しきれ
なくなるからである。

【０１０３】図１５においては、従来例で示した場合と
同じように、書き込み負荷トランジスタＬＴ、カラムゲ
ートトランジスタ６Ａのゲート及びメモリセルトランジ
スタＭＣのゲートには、内部昇圧した電位Ｖ_PP′よりさ
らに昇圧した電位Ｖ_PP″を加えている。負荷特性を従来
と同じ値に設定した場合を負荷線１として示す。本実施
例によれば、書き込み負荷トランジスタＬＴとカラムゲ
ートトランジスタ６Ａの合成抵抗Ｒを大きな値に設定
し、負荷線２に示すような特性となるように設定する。
このような構成にしても、動作点はＤとなり、書き込み
電流を低減することができる。しかし、この時のドレイ
ン電圧ではドレイン近傍でのホットエレクトロンの発生
は起らずフローティングゲートへの電子の注入は発生せ
ず、書き込みを行なうことはできない。この点を改善す
るため、ワード線とビット線の昇圧のタイミングを変え
ている。即ち、ワード線の昇圧がビット線の昇圧よりも
遅くなるようにして、セル特性が特性２となるように設
定する。即ち、セルがブレークダウンするまでは負荷線
２とは交差しないようにすれば、動作点をＥの点に設定
できる。今、この点では書き込み電流は２００μＡ程
度、流れており、８ビット同時に“０”書き込みを行な
っても、上記と同様に、書き込み電圧は１２Ｖ以上に保
持できるので充分に書き込みはできる。この動作点Ｅ
は、メモリセルのドレイン近傍でもホットエレクトロン
を発生し、フローティングゲートへの電子の注入がおこ
り、メモリセルへの書き込みを行なうことができる。

【０１０４】上記説明のように、図１３及び図１５の如
く動作点を設定すれば、１Ｉ／Ｏづつ書き込みを行なう
ことなく、全ビット（８ビット）同時に“０”ライトし
ても充分に書き込み動作を行なうことができる。これに
より、書き込みにかかる時間が短く、マージンのあるメ
モリを構成することができる。

【０１０５】上記の場合においては、８ビット同時に書
き込みを行うため、タイミングのずれた書き込み信号Ｗ
Ｅｉは必要としない。このため、図４の回路において、
信号をＮＷＥ＊を用いればよく、よって他の回路３２〜
３５は必要ない。

【０１０６】尚、本発明は、前記実施例のＥＥＰＲＯＭ
に限らず、ＥＲＰＯＭ等のその他の半導体メモリに適用
することができ、この場合においても信頼性の高い半導
体集積回路を得ることができる。

【０１０７】以上には、消去ゲートを持つメモリセルＭ
Ｃを例に説明したが、メモリセルとして消去ゲートを持
たない２層構造のものを用いることもできる。即ち、図
１７〜図２０に２層構造のメモリセル（ＥＥＰＲＯＭ）
の一例を示す。

【０１０８】図１７はパターン平面図、図１８は図１７
のＢ−Ｂ′線に沿った断面図、図１９は図１７のＣ−
Ｃ′線に沿った断面図、図２０は等価回路図である。こ
れらの図において、２１１は第１層目の多結晶シリコン
からなる浮游ゲート（ＦＧ）２１２は第２層目の多結晶
シリコンからなる制御ゲート（ＣＧ）であり、この制御
ゲート２１２はメモリセルのワード線として使用され
る。

【０１０９】また、２１３は、Ｐ型の基板であり、２１
４および２１５はこの基板２１４上に形成されたＮ⁺型
拡散層からなるソース（Ｓ）及びドレイン（Ｄ）、２１
６はコンタクトホール、２１７はこのコンタクトホール
２１７を介して上記ドレイン２１６と接続されるアルミ
ニウム層からなるビット線（ＢＬ）である。さらに、２
１８は浮游ゲートトランジスタ部のゲート絶縁膜で厚さ
は１００オングストローム、２１９は浮游ゲート２１１
と制御ゲート１２との間に設けられた絶縁膜であり、例
えばＯ−Ｎ−Ｏ構造(Oxide-Nitride-Oxide) の３層構造
膜で構成されており、厚さは酸化膜換算で約２００オン
グストロームである。又、２２０はフィールド絶縁膜、
２２１は層間絶縁膜である。

【０１１０】次に、動作原理を説明する。

【０１１１】消去時は、ソース２１４に消去電圧１２Ｖ
を印加し、ドレイン２１５をフローティング、制御ゲー
ト２１３を０Ｖとすると、薄いゲート絶縁膜１８を介し
て浮游ゲート２１１とソース２１４との間に高電圧が印
加され、ファウラー・ノルトハイムのトンネル効果によ
り浮游ゲート２１１中の電子がソース２１４に放出され
消去される。書き込み時は、ドレイン２１５に約６Ｖ、
ソース２１４に０Ｖ、制御ゲート２１３に１２Ｖ印加す
ると、ドレイン近傍で、インパクト・アイオナイゼーシ
ョンが起こり電子が浮游ゲート１１に注入され、書き込
みが行なわれる。

【０１１２】読み出し時は、ドレイン２１５が１Ｖ、ソ
ース２１４が０Ｖ、制御ゲート２１３が５Ｖとなり、浮
游ゲート２１１の電子の有無によりそれぞれデータ
“０”又は“１”となる。

【０１１３】図２１〜図２５は、前記説明した電荷蓄積
用のキャパシタンスの設け方の実施例を示す。即ち、こ
れらの実施例は、チャージポンプ回路（昇圧回路）の出
力側に電流供給能力の十分なキャパシタンスを設け、そ
のキャパシタンスから書き込み電流を供給するようにし
たものである。

【０１１４】以下に、これらの実施例についてより詳細
に説明する。

【０１１５】図２１は、パッケージの外部に設けたキャ
パシタンスに昇圧回路（チャージポンプ回路）からの昇
圧電圧を電荷として蓄積する例を示す。即ち、図２１
（ａ）はパッケージ３０１の全体を透視した平面的な概
略説明図であり、同図（ｂ）はそこに表示した破線円Ｂ
Ｃで囲んだ部分の拡大図である。図２１（ａ）からわか
るように、モールドされたパッケージ３０１はその内部
に、ベッド３０２上に固定された半導体チップ３０３
と、そのチップ３０３と電気的に接続された複数のリー
ド端子３０４ａ，３０４ｂ，３０４ｃ，…（３０４ａ〜
３０４ｃのみを図示）と、を備える。リード端子３０４
ａ〜３０４ｃはボンディングワイヤ３０４ａ〜３０５ｃ
でチップ３０３上のパッド電極３０６ａ〜３０６ｃに接
続されている。リード端子３０４ａは電源電位Ｖｃｃ用
のものであり、リード端子３０４ｂは電源電位Ｖss用の
ものであり、リード端子３０４ｃは高圧電位Ｖｐｐ用の
ものである。このリード端子３０４ｃにはパッケージ３
０１の外部に設けたキャパシタンス３０７が接続されて
いる。同図（ｂ）からわかるように、パッド３０６ａ，
３０６ｃとの間には、電源電位Ｖｃｃを昇圧電位Ｖｐｐ
とする昇圧回路３０８が接続されている。即ち、図２１
（ｂ）に示すように、電源電位Ｖｃｃを昇圧回路３０８
により書き込みが行なえる電位まで昇圧する。その昇圧
された電圧は、ボンディングワイア３０５ｃ及びピン３
０４ｃを介して、外部に接続されるキャパシタンス３０
７へ、給され、そのキャパシタンス３０７へその電荷を
蓄えるようにしている。

【０１１６】次に外部キャパシタンス３０７の値の設定
について説明する。書き込み、消去時の電流を比較する
と書き込み時のが多いため、以下に書き込みを例に説明
する。一般に、キャパシタンスに蓄えられる電荷は、そ
の電荷量をＱ，容量をＣ，キャパシタンスに印加される
電圧をＶとすると、Ｑ＝Ｃ×Ｖとなる。また、そのキャ
パシタンスを流れる電流Ｉは、Ｑ＝Ｉ×ｔとなる。ここ
で、ｔは時間である。従って、Ｑ＝Ｃ×Ｖ＝Ｉ×ｔとな
る。

【０１１７】例えば、０．８μｍ設計基準を用いたメモ
リセルの場合、書き込み時には、１ビット当たり５００
μＡ程度の書き込み電流が流れる。従って、８ビット同
時に“０”ライトをすると、４ｍＡの書き込み電流が流
れる。書き込み時間を１００μｓとし、書き込み電圧は
５Ｖを１３Ｖまで昇圧して、１２Ｖ迄ドロップしても充
分に書けると仮定する。このとき、Ｃ×（１３−１２）＝４ｍＡ×１００μｓとなり、Ｃ＝０．４μＦとなる。即ち、０．４μＦ程度
の容量をもつキャパシタンスに設定すれば、従来とまっ
たく同等の書き込み消去特性を保証できることになる。

【０１１８】図２２は、半導体装置内に電荷蓄積用キャ
パシタンスを内蔵させ例を示す。

【０１１９】図２２（ａ）において、３２１はセラミッ
ク等からなる容器であり、３２２は導電性のベッドであ
る。容器３２１上のＶｓｓパッド３２３と導電性ベッド
３２２とがボンディングワイヤ３２５で接続され、ベッ
ド３２２はＶｓｓ電位に固定されている。ベッド３２２
上には半導体チップ３２６の基板３２６ａと容量チップ
３２７の一方の電極３２７ａが、導電性のマウント材３
２８，３２９を介してマウントされている。半導体チッ
プ３２６の上面には、外部書き込み電源Ｖｐｐ用のパッ
ド電極３２６ｂが設けられている。容量チップ３２７の
上面にはもう１つの電極３２７ｂが設けられている。こ
れらの電極３２６ｂ，３２７ｂはボンディングワイヤ３
３０で接続されている。Ｖｐｐ用のパッド電極３２６ｂ
には、半導体チップ３２６内の昇圧回路からの、電源Ｖ
ｃｃを昇圧した書き込み電圧Ｖｐｐが加えられている。
これにより、昇圧回路からの出力電圧は容量チップ３２
７に与えられる。

【０１２０】図２２（ｂ）は容量チップ３２７の拡大側
面図である。この図からわかるように、容量チップ３２
７は、シリコン基板３２７ｃを備える。この基板３２７
ｃの上面にＳｉＯ₂又はＯＮＯ膜からなる絶縁膜３２７
ｄを形成し、この膜３２７ｄ上に上記電極３２７ｂが形
成されている。上記絶縁膜３２７ｄの一部は厚く形成さ
れている。電極３２７ｂのうち、絶縁膜３２７ｄの厚い
部分の上方がボンディングパッドとして使用される。

【０１２１】上記構成によれば、書き込み端子の出力部
分にキャパシタンスを接続する必要がない。これによ
り、システム設計時に面積増加を招くことはない。

【０１２２】なお、上記半導体チップに代えて、市販の
キャパシタンスを用いることもできる。

【０１２３】図２３は、キャパシタンス内蔵型の他の実
施例を示す。図２３において、図２２と同等の部分には
同一の符号を付している。導電性のベッド３２２上には
雲母やパラフィンのような誘電体膜３３２を介して別の
導電性ベッド３２２Ａが形成されている。このベッド３
２２Ａ上には導電性マウント材３２８を介して半導体チ
ップ３２６をマウントしている。書き込み電極３２６ｂ
は、ボンディングワイヤ３３３よりベッド３２２に接続
されている。この接続は、ベッド３２２Ａ及び誘電体膜
３３２の一部をエッチングにより除去して切欠き３３４
を作り、下側のベッド３２２の一部を外部に露呈させる
ことにより行っている。

【０１２４】図２４，図２５はパッケージとしてプラス
チックパッケージを用いたそれぞれ異なる例を示す。

【０１２５】図２４は、ベッド３２２の下方に誘電体層
３４０を設け、その中に導電層３４１を埋め込む。ベッ
ド３２２及び誘電体層３４０に切欠き３４２を形成して
導電層３４１の一部を露呈させる。その切欠き３４２を
介して、チップ３２６上のＶｐｐ電極パッド３２６ｂ
と、導電層３４１の一部とをボンディングワイヤ３４３
で接続して、キャパシタンスを形成する。

【０１２６】図２５（ａ）は、ベッド３２２の下面に蒸
着により絶縁性の膜３４０を形成し、この膜３４０の下
側に導電体層３４１を形成する。チップ３２６上のＶｐ
ｐ用パッド電極３２６ｂをボンディングワイヤ３４３Ａ
によりリード端子３０４に接続し、さらにこのリード端
子３０４と導電体層３４１とをボンディングワイヤ３４
３Ｂで接続する。同図（ｂ）は（ａ）の平面図である。
即ち、同図（ｂ）のＡ−Ａ線断面図が（ａ）である。な
お、同図（ｂ）の吊りピン３２２Ａの幅Ｌをより太いも
のとすることもできる。

【０１２７】

【発明の効果】本発明によれば、書き込み時に書き込ま
れるメモリセルの数を制限するようにしたので、キャパ
シタに充電された電荷によっても十分な書き込みが可能
である。

【０１２８】また、本発明によれば、メモリセルの動作
点を書き込み電流値の小さい点に設定するようにしたの
で、複数のメモリセルを内部電源からの電力供給により
同時に書き込むことができる。

【０１２９】さらに本発明によれば、書き込み及び消去
電圧を昇圧回路からキャパシタンスを介して出力するよ
うにしたので、十分な電流が供給され、安定した動作が
可能である。

【図面の簡単な説明】

【図１】本発明の一実施例の全体回路図。

【図２】その動作を示すタイミングチャート。

【図３】そのセンスアンプを示す回路図。

【図４】そのチャージポンプ回路のチャージポンプ制御
回路。

【図５】書き込み回路制御回路。

【図６】その１つのカウンターの回路図。

【図７】その動作タイミングを示すタイミングチャー
ト。

【図８】信号ＷＥｉ出力回路。

【図９】チャージポンプ回路。

【図１０】書き込み回路。

【図１１】電源切り換えを示すそれぞれ異なる例。

【図１２】電源切り換えを示すそれぞれ異なる例。

【図１３】本発明の他の例を示すグラフ。

【図１４】その回路図。

【図１５】本発明のさらに他の例を示すグラフ。

【図１６】その回路図。

【図１７】本発明の異なる適用対象としての二層のメモ
リセルの平面パターン図。

【図１８】本発明の異なる適用対象としての二層のメモ
リセルのＢ−Ｂ′線断面図。

【図１９】本発明の異なる適用対象としての二層のメモ
リセルのＣ−Ｃ′線断面図。

【図２０】本発明の異なる適用対象としての二層のメモ
リセル等価回路図。

【図２１】本発明の他の実施例の平面図及びその一部拡
大図。

【図２２】本発明のさらに他の実施例の断面図及びその
一部拡大図。

【図２３】本発明のさらに別の実施例の断面図。

【図２４】本発明のさらに異なる実施例の断面図。

【図２５】本発明のさらに別の実施例の断面図及び平面
図。

【図２６】従来例の回路図。

【図２７】従来のメモリセルの平面パターン図。

【図２８】従来のメモリセルのＢ−Ｂ線断面図。

【図２９】従来のメモリセルのＣ−Ｃ線断面図。

【図３０】従来のメモリセルの等価回路図。

【図３１】従来例の要部の回路図

【図３２】従来例の要部の特性を示すグラフ。

【符号の説明】

５メモリセルアレイ７データ検知回路（センスアンプ回路）８出力バッファ回路１０書き込み回路１１消去制御回路（イレーズ制御回路）２０書き込み制御回路２１チャージポンプ回路（昇圧回路＋電圧リミッタ回
路）ＭＣメモリセル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松田茂神奈川県川崎市幸区掘川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】１つのメモリセルが１つのトランジスタに
より構成され、そのトランジスタは電気的にデータの書
き換えが可能であり、前記メモリセルが行方向及び列方
向に複数個配列されたメモリセルアレイを有する半導体
記憶装置において、前記メモリセル中のデータを検知する複数のデータ検知
回路と、前記各データ検知回路に１つ宛接続された複数の出力バ
ッファ回路と、前記メモリセルにあるデータを書き込みの際に書き込み
電圧を加える複数の書き込み回路と、前記複数の書き込み回路のうちの予め定めた数のものを
時間をずらして順次活性化する書き込み制御回路と、前記メモリセルに消去電圧を供給する消去制御回路と、前記書き込み電圧および消去電圧を形成するために内部
電源電圧を昇圧する昇圧回路と、前記昇圧回路からの出力電圧を所定値に制御する電圧リ
ミッタ回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】前記昇圧回路は、前記内部電源電圧を内部昇圧する昇圧部と、この昇圧部に接続され、この昇圧部から供給される電荷
を保持するキャパシタンスと、を有するものである、請求項１記載の半導体記憶装置。
【請求項３】前記書き込み回路は、前記書き込み制御回路からの書き込みを許可する信号に
基づいて、所定時間前記メモリセルに書き込むデータを
ラッチする、ラッチ回路を有する、請求項１記載の半導
体記憶装置。
【請求項４】前記書き込み電圧及び消去電圧を、内部の
前記昇圧回路からと、外部電源からとのいずれから供給
させるかを切り換え可能な切換手段を有する、請求項１
記載の半導体記憶装置。
【請求項５】１つのメモリセルが１つのトランジスタに
より構成され、そのトランジスタは電気的にデータの書
き換えが可能であり、前記メモリセルが行方向及び列方
向に複数個配列されたメモリセルアレイを有する半導体
記憶装置において、前記メモリセル中のデータを検知する複数のデータ検知
回路と、前記各データ検知回路に１つ宛接続された複数の出力バ
ッファ回路と、前記メモリセルにあるデータを書き込みの際に書き込み
電圧を加える複数の書き込み回路と、前記複数の書き込み回路のうちの予め定めた数のものを
同時に活性化する書き込み制御回路と、前記メモリセルに消去電圧を供給する消去制御回路と、前記書き込み電圧および消去電圧を形成するために内部
電源電圧を昇圧する昇圧回路と、前記昇圧回路からの出力電圧を所定値に制御する電圧リ
ミッタ回路と、前記メモリセルの動作点によって決められる、前記メモ
リセルへの書き込み時に流れる書き込み電流値を小さな
値とするように前記動作点を決める動作点制御手段と、を備えることを特徴とする半導体記憶装置。
【請求項６】前記メモリセルへのデータ書き込み時に
は、ローデコーダ回路からの信号がゲートに加えられる
前記メモリセルと、カラムデコーダからの信号がゲート
に加えられるカラムゲートトランジスタと、前記書き込
み回路内の書き込み負荷トランジスタとが直列に接続さ
れた回路が構成される、請求項５記載の半導体記憶装
置。
【請求項７】前記動作点制御手段は、前記書き込み回路において前記書き込み負荷トランジス
タのゲートに加える電圧を制御することにより、前記動
作点電位を前記メモリセルのフローティングゲートに電
子が注入される電位とブレークダウン電位との間の電位
に設定するものである、請求項６記載の半導体記憶装
置。
【請求項８】前記動作点制御手段は、前記書き込み負荷
トランジスタと前記カラムゲートトランジスタとによる
合成抵抗を大きな値に設定すると共に、前記ローデコー
ダからの出力を前記カラムデコーダからの出力よりも遅
れて立上がらせるものである、請求項６記載の半導体記
憶装置。
【請求項９】前記メモリセルへの書き込み時に、そのド
レインに供給される電圧は、そのゲートに供給される電
圧よりも所定値だけ低い、請求項５記載の半導体記憶装
置。
【請求項１０】前記書き込み電圧及び消去電圧を、内部
の前記昇圧回路からと外部電源からとのいずれから供給
させるかを切り換え可能な切換手段を有する、請求項５
記載の半導体記憶装置。
【請求項１１】前記所定値は３Ｖ以上である、請求項９
記載の半導体記憶装置。
【請求項１２】１つのメモリセルが１つのトランジスタ
により構成され、そのトランジスタは電気的にデータの
書き換えが可能であり、前記メモリセルが行方向及び列
方向に複数個配列されたメモリセルアレイを有する半導
体記憶装置において、前記メモリセル中のデータを検知する複数のデータ検知
回路と、前記各データ検知回路に１つ宛接続された複数の出力バ
ッファ回路と、前記メモリセルにあるデータを書き込みの際に書き込み
電圧を加える複数の書き込み回路と、前記複数の書き込み回路のうちの予め定めた数のものを
同時に活性化する書き込み制御回路と、前記メモリセルに消去電圧を供給する消去制御回路と、前記書き込み電圧および消去電圧を形成するために内部
電源電圧を昇圧し、キャパシタンスを介して出力する昇
圧回路と、を備えることを特徴とする半導体記憶装置。
【請求項１３】前記キャパシタンスを除いた他の複数の
要素と前記キャパシタンスとはそれぞれ第１の装置及び
第２の装置として互いに別体に構成され、前記昇圧回路
においては昇圧を行う昇圧部と前記キャパシタンスとが
前記第１及び第２の装置にそれぞれ分れて属するものと
して構成され、前記第１の装置は前記第２の装置に外付
けされている、請求項１２記載の装置。
【請求項１４】前記キャパシタンスを除いた他の複数の
要素と前記キャパシタンスとはそれぞれ第１の装置及び
第２の装置として互いに別体に構成され、前記昇圧回路
においては昇圧を行う昇圧部と前記キャパシタンスとが
前記第１及び第２の装置にそれぞれ分れて属するものと
して構成され、前記第１及び第２の装置は共に同一パッ
ケージ内に組み込まれており、前記パッケージ内で前記
昇圧部と前記キャパシタンスとが配線接続されている、
請求項１２記載の装置。
【請求項１５】前記複数の回路はパッケージ内に組み込
まれており、そのパッケージ内に前記キャパシタンスが
一体的に構成されている、請求項１２記載の装置。