JP2573116B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的にプログラム
／消去可能でかつ複数バイトを一括してプログラム／消
去可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図１９に一般的な電気的にプログラム／
消去可能な不揮発性半導体記憶装置（以下、ＥＥＰＲＯ
Ｍと呼ぶ）のメモリセルの断面図を示し、図２０にプロ
グラムおよび消去時の電圧印加条件を示す。

【０００３】まず、図１９を参照しながらＥＥＰＲＯＭ
のメモリセル構造の概略を説明する。Ｐ^- 型の半導体基
板１の主面に所定間隔をもってＮ⁺ 型の不純物領域２，
３，１０が形成されている。不純物領域２と不純物領域
３との間の領域上には酸化膜からなる絶縁膜を介してゲ
ート電極４が形成されている。これにより、選択トラン
ジスタ５が構成される。

【０００４】不純物領域３上には約１００Å程度の非常
に薄い酸化膜（トンネル酸化膜）６を介して電気的に絶
縁された浮遊ゲート（フローティングゲート）７が形成
され、さらにその上方には絶縁膜を介してコントロール
ゲート８が形成されている。これにより、二層ゲート構
造を有するメモリトランジスタ（二層ゲートトランジス
タ）９が構成される。

【０００５】ＥＥＰＲＯＭでは、選択トランジスタ５お
よびメモリトランジスタ９で１ビットのメモリセルが構
成される。不純物領域２はビット端子ＢＬに接続され、
ゲート電極４はワード端子ＷＬに接続され、不純物領域
１０はソース端子ＳＬに接続される。また、コントロー
ルゲート８はコントロールゲート端子ＣＧに接続され
る。

【０００６】実際のメモリセルアレイでは、ゲート電極
４はメモリセルアレイ内の行方向の選択を行なうための
ワード線に接続され、不純物領域２は列方向の選択を行
なうためのビット線に接続される。また、不純物領域１
０はソース線に接続される。

【０００７】次に、図１９のメモリセルの動作を説明す
る。このメモリセルのビット端子ＢＬおよびワード端子
ＷＬに高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、この
コントロールゲート端子ＣＧに０Ｖを印加し、ソース端
子ＳＬをハイインピーダンスにする。すると、酸化膜６
に不純物領域３からフローティングゲート７の方向に非
常に強い電界がかかり、トンネル現象により電子がフロ
ーティングゲート７から不純物領域３に引抜かれる。そ
れにより、フローティングゲート７の電位は正となり、
コントロールゲート８に０Ｖを印加しても２層ゲートト
ランジスタ９はオンする。すなわち、２層ゲートトラン
ジスタ９はディプレッション化する。この状態をプログ
ラム状態と呼び、データ“０”に対応させる。

【０００８】また、このメモリセルのコントロールゲー
ト端子ＣＧに高電圧Ｖｐｐ（通常１２Ｖ）を印加し、ビ
ット端子ＢＬに０Ｖを印加し、ワード端子ＷＬにハイレ
ベルの信号を印加する。ソース端子ＳＬには０Ｖを印加
するかあるいはハイインピーダンスにする。すると、酸
化膜６にフローティングゲート７から不純物領域３の方
向に非常に強い電界がかかり、トンネル現象により電子
が不純物領域３からフローティングゲート７に注入され
る。それにより、フローティングゲート７の電位は負と
なり、コントロールゲート８に０Ｖを印加すると２層ゲ
ートトランジスタ９はオンしない。すなわち、２層ゲー
トトランジスタ９はエンハンスメント化する。この状態
を消去状態と呼び、データ“１”に対応させる。

【０００９】上記のメモリセルの消去動作およびプログ
ラム動作を総称して書込と定義する。

【００１０】このメモリセルに書込まれた情報（デー
タ）を読出すには、ワード端子ＷＬの電位をハイレベル
にし、コントロールゲート端子ＣＧに一般的には０Ｖを
印加して、ビット端子ＢＬおよびソース端子ＳＬ間に電
流が流れるか否かを検出する。

【００１１】図２０は、プログラム状態および消去状態
におけるビット端子ＢＬおよびソース端子ＳＬ間に流れ
る電流Ｉｃｅｌｌとコントロールゲート端子ＣＧに印加
する電圧ＶＣＧとの関係を示している。ＶＣＧ＝０Ｖの
状態で電流が流れるとメモリセルがプログラム状態であ
り、流れないと消去状態であると判断できる。

【００１２】図２１は一般的なＥＥＰＲＯＭのチップ構
成を示すブロック図であり、図２２はメモリセルアレイ
およびその周辺の具体的な回路構成を示す図である。

【００１３】図２１において、メモリセルアレイ１１
は、マトリクス状に配置された複数のメモリセルを含
む。メモリセルの複数行に対応して複数のワード線が配
置され、メモリセルの複数列に対応して複数のビット線
が配置されている。Ｘ系アドレスバッファ１２およびＹ
系アドレスバッファ１３には、メモリセルアレイ１１内
の番地を選択するためのアドレス信号がアドレス端子Ａ
０〜Ａｋを介して入力される。Ｘデコーダ１４は、Ｘ系
アドレスバッファ１２の出力信号を受け、複数のワード
線から１本のワード線を選択する。Ｙデコーダ１５は、
Ｙ系アドレスバッファ１３の出力信号を受け、複数のビ
ット線から１データ分のビット線を選択する。

【００１４】Ｙゲート１８は、Ｙデコーダ１５の出力信
号を受け、選択されたビット線を書込ドライバ１６およ
びセンスアンプ１７に接続する。Ｉ／Ｏバッファ１９
は、データ入出力端子Ｄ０〜Ｄ７から与えられる入力デ
ータを書込ドライバ１６に入力し、あるいは、センスア
ンプ１７から与えられる出力データをデータ入出力端子
Ｄ０〜Ｄ７に出力する。書込ドライバ１６は、入力され
たデータをＹゲート１８を介してメモリセルアレイ１１
内のビット線に伝達し、そのデータをさらにトランスフ
ァーゲート群２１を介してカラムラッチ群２０に書込
む。センスアンプ１７は、選択されたメモリセルがプロ
グラム状態であるか消去状態であるかを検出する。

【００１５】Ｖｐｐスイッチ群２２は、カラムラッチ群
２０にラッチされたデータに従ってメモリセルアレイ１
１内のビット線に高電圧を印加する。チャージポンプ２
３は、外部電源から書込時に必要となる高電圧を発生す
る。消去／プログラムタイミングコントロール回路２４
は、消去動作およびプログラム動作のタイミングを制御
する。

【００１６】アウトプットイネーブル端子／ＯＥは、出
力可能状態か否かを指定するアウトプットイネーブル信
号を受け、チップイネーブル端子／ＣＥは、チップ活性
状態か否かを指定するチップイネーブル信号を受け、ラ
イトイネーブル端子／ＷＥは、書込可能状態か否かを指
定するライトイネーブル信号を受ける。書込／読出コン
トロール回路は、アウトプットイネーブル信号、チップ
イネーブル信号およびライトイネーブル信号に応答し
て、チップのモードを制御する。

【００１７】次に、図２２を参照しながらメモリセルア
レイ１１およびその周辺の回路構成を詳細に説明する。

【００１８】メモリセルアレイ１１において、複数行の
メモリセルに対応して複数のワード線ＷＬ１〜ＷＬｎが
配列され、複数列のメモリセルに対応して複数のビット
線が配列されている。また、メモリセルの複数行に対応
して複数のコントロールゲートＣＧ１〜ＣＧｎが配列さ
れている。複数のビット線は、各々が８本のビット線Ｂ
Ｌ０〜ＢＬ７からなるバイト１〜ｍに分類されている。
１本のワード線に接続されるすべてのメモリセル（バイ
ト１〜ｍのメモリセル）をページと呼ぶ。

【００１９】カラムラッチ群２０は複数のカラムラッチ
２００を含み、トランスファーゲート群２１は複数のト
ランスファーゲート２１０を含み、Ｖｐｐスイッチ群２
２は複数のＶｐｐスイッチ２２０を含む。

【００２０】ページ単位での一括消去／プログラム可能
とするために各ビット線に１つのカラムラッチ２００お
よび１つのＶｐｐスイッチ２２０が接続されている。ま
た、コントロールゲートＣＧ１〜ＣＧｎに高電圧を印加
するためのＶｐｐスイッチ２３０がコントロールゲート
活性線ＣＧＡに接続されている。コントロールゲート活
性線ＣＧＡはビット線ＢＬ０〜ＢＬ７と平行に配置され
ている。Ｙデコーダ１５はバイト１〜ｍに対応するｍ本
のＹゲート線Ｙ１〜Ｙｍに接続される。Ｙゲート１８
は、バイト１〜ｍに対応してｍ組のトランスファーゲー
トＧ１〜Ｇｍを含む。Ｙゲート線Ｙ１〜Ｙｍはトランス
ファーゲートＧ１〜Ｇｍにそれぞれ接続される。

【００２１】次に、図２３のタイミングチャートを参照
しながら図２１および図２２のＥＥＰＲＯＭの一連の消
去／プログラム動作を説明する。

【００２２】図２３において、Ｔ１は、外部から入力さ
れた書込データを所定のカラムラッチ２００に書込む書
込サイクルを示し、Ｔ２は、ワード線により選択された
ページの全メモリセルを消去状態にする消去サイクルを
示し、Ｔ３は、カラムラッチ２００にラッチされた書込
データに従ってワード線で選択されたページ内のメモリ
セルに一括してプログラムを行なうプログラムサイクル
を示す。

【００２３】（１） 書込サイクル まず、Ｙデコーダ１５によりＹゲート線Ｙ１〜Ｙｍが順
次選択される。Ｙゲート線Ｙ１〜Ｙｍはバイト１〜バイ
トｍにそれぞれ対応する。選択されたバイトのカラムラ
ッチ２００に、書込ドライバ１６により書込データが書
込まれる。それにより、１本のワード線に接続される全
メモリセル（１ページ分のメモリセル）の書込データが
カラムラッチ２００にラッチされる。

【００２４】（２） 消去サイクル プログラムサイクルに入る前に、選択されたページのメ
モリセルの消去を行なう。今、ワード線ＷＬ１に接続さ
れるメモリセル（ページ１のメモリセル）を書換えると
する。

【００２５】まず、ページ１の全メモリセルの消去を行
なう。図２２に示される消去信号Ｅｒａｓｅが“Ｈ”に
なるとＶｐｐスイッチ２３０が活性化される。また、ワ
ード線ＷＬ１の電位が高電圧Ｖｐｐに立上がる。したが
って、トランジスタＳ１０を介してページ１の全メモリ
セルのコントロールゲートＣＧ１に高電圧Ｖｐｐが印加
され、ページ１の全メモリセルが消去される。

【００２６】（３） プログラムサイクル 消去サイクルが終了すると、カラムラッチ２００にラッ
チされた書込データに従ってビット線ＢＬ０〜ＢＬ７に
接続されたＶｐｐスイッチ２２０が活性化される。この
とき、ワード線ＷＬ１の電位も高電圧Ｖｐｐに立上がっ
ている。したがって、選択トランジスタＳ０〜Ｓ７を通
してメモリトランジスタＭ０〜Ｍ７のトンネル領域に高
電圧Ｖｐｐまたは０Ｖが印加され、ページ１内のメモリ
セルのプログラムが一括して行なわれる。

【００２７】この場合、書込データが“０”であれば、
そのカラムラッチ２００に対応するビット線は高電圧Ｖ
ｐｐになり、書込データ“１”であれば、そのカラムラ
ッチ２００に対応するビット線は０Ｖのままである。以
上の書込方法を一般的にページモード書込と呼ぶ。

【００２８】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭは
以上のように構成され、ページ単位での一括書込を行な
うために各ビット線ごとにＶｐｐスイッチおよびカラム
スイッチが設けられている。メモリセル自体の面積が大
きい世代では、Ｖｐｐスイッチのレイアウトは比較的容
易に行なえるが、メモリの高集積化が進むとメモリセル
のピッチに合わせてＶｐｐスイッチのレイアウトを行な
うことが困難になる。また、カラムスイッチも各メモリ
セルのピッチに合わせてレイアウトを行なわなければな
らないので、Ｖｐｐスイッチ同様、カラムスイッチのレ
イアウトも困難になる。

【００２９】この発明の目的は、ページモード書込の機
能を備えながら、レイアウトを容易に行なうことがで
き、高集積化に適したＥＥＰＲＯＭを得ることである。

【００３０】

【課題を解決するための手段】第１の発明の係る電気的
に複数バイトを一括してプログラム／消去可能な不揮発
性半導体記憶装置は、複数のビット線、複数のビット線
に接続される複数のメモリセル、外部から与えられる書
込データを入力する入力バッファ手段、入力バッファ手
段により入力された書込データを保持するデータ保持手
段、データ保持手段に保持された書込データに従って書
込電圧を発生する書込電圧発生手段、および選択手段を
備える。選択手段は、プログラム時に、複数のビット線
の各々を周期的に繰り返し選択し、選択されたビット線
を書込電圧発生手段に接続する。

【００３１】選択手段は、複数のビット線の各々と書込
電圧発生手段との間にそれぞれ接続される複数のトラン
スファーゲート手段と、プログラム時に複数のトランス
ファーゲート手段の各々を周期的に繰り返し選択してオ
ンさせるカウンタ手段とを含んでもよい。

【００３２】第２の発明に係る電気的に複数バイトを一
括してプログラム／消去可能な不揮発性半導体記憶装置
は、複数のビット線、複数のビット線に接続される複数
のメモリセル、書込データを複数のビット線の各々に与
える書込データ供給手段、複数組の書込電圧確定手段、
および選択手段を備える。複数組の書込電圧確定手段の
各々は、高電圧スイッチ手段およびラッチ手段からな
り、書込データに従って書込電圧を確定する。複数組の
書込電圧確定手段の各々は所定の複数のビット線に共通
に設けられる。選択手段は、プログラム時に、複数のビ
ット線の各々を周期的繰り返し選択し、選択されたビッ
ト線を対応する書込電圧確定手段に接続する。

【００３３】選択手段は、複数のビット線の各々と対応
する書込電圧確定手段との間にそれぞれ接続される複数
のトランスファーゲート手段と、プログラム時に複数の
トランスファーゲート手段の各々を周期的に繰り返し選
択してオンさせるカウンタ手段とを含んでもよい。

【００３４】第３の発明に係る電気的に複数バイトを一
括してプログラム／消去可能な不揮発性半導体記憶装置
は、複数のビット線、複数のビット線に接続される複数
のメモリセル、書込データを保持する複数のラッチ手
段、複数の高電圧スイッチ手段、および選択手段を備え
る。

【００３５】複数のラッチ手段は複数のビット線に対応
して設けられる。複数の高電圧スイッチ手段の各々は所
定の複数のビット線に共通に設けられる。各高電圧スイ
ッチ手段および対応する所定の複数のラッチ手段が、書
込データに従って書込電圧を確定する書込電圧確定手段
を構成する。選択手段は、プログラム時に、複数のビッ
ト線の各々および対応するラッチ手段を周期的に繰り返
し選択し、選択されたビット線を対応する高電圧スイッ
チ手段および選択されたラッチ手段に接続する。

【００３６】選択手段は、複数の高電圧スイッチ手段に
それぞれ接続される複数のノードと、複数のビット線の
各々と対応するノードとの間にそれぞれ接続される複数
の第１のトランスファーゲート手段と、複数のラッチ手
段の各々と対応するノードとの間にそれぞれ接続される
複数の第２のトランスファーゲート手段と、プログラム
時に複数の第１のトランスファーゲート手段の各々およ
び複数の第２のトランスファーゲート手段の各々を周期
的に繰り返し選択してオンさせるカウンタ手段とを含ん
でもよい。

【００３７】第４の発明に係る電気的に複数バイトを一
括してプログラム／消去可能な不揮発性半導体記憶装置
は、複数のビット線、複数のビット線に接続される複数
のメモリセル、複数のラッチ手段、および選択手段を備
える。複数のラッチ手段は、複数のビット線に対応して
設けられ、各々が書込データに従って接地電圧または高
電圧を保持する。選択手段は、プログラム時に、複数の
ビット線の各々および対応するラッチ手段を周期的に繰
り返し選択し、選択されたビット線を選択されたラッチ
手段に接続する。

【００３８】選択手段は、各々が所定の複数のビット線
および所定の複数のラッチ手段に共通に設けられる複数
のノードと、複数のビット線の各々と対応するノードと
の間にそれぞれ接続される複数の第１のトランスファー
ゲート手段と、複数のラッチ手段の各々と対応するノー
ドとの間にそれぞれ接続される複数の第２のトランスフ
ァーゲート手段と、プログラム時に複数の第１のトラン
スファーゲート手段の各々および複数の第２のトランス
ファーゲート手段の各々を周期的に繰り返し選択してオ
ンさせるカウンタ手段とを含んでもよい。

【００３９】

【作用】第１の発明に係る不揮発性半導体記憶装置にお
いては、プログラム時に、複数のビット線の各々が周期
的に繰り返し選択され、その選択されたビット線にデー
タ保持手段に保持された書込データに従って書込電圧が
印加される。したがって、各ビット線に、メモリセルへ
の書込に十分な時間、書込電圧を供給することができ
る。

【００４０】この不揮発性半導体記憶装置においては、
各ビット線に高電圧スイッチおよびカラムラッチを設け
る必要がない。また、カラムラッチに相当するデータ保
持手段を入力バッファ手段とビット線との間に配置する
ことができる。したがって、高電圧スイッチおよびカラ
ムラッチのパターンレイアウトの困難性が解消され、素
子のレイアウトに余裕ができる。

【００４１】第２の発明に係る不揮発性半導体記憶装置
においては、プログラム時に、複数のビット線の各々が
周期的に繰り返し選択され、その選択されたビット線が
対応する書込電圧確定手段に接続される。書込電圧確定
手段は、接続されたビット線に与えられた書込データに
従って書込電圧を確定する。したがって、各ビット線
に、メモリセルへの書込に十分な時間、書込電圧を供給
することができる。

【００４２】この不揮発性半導体記憶装置においては、
各書込電圧確定手段が所定の複数のビット線に共通に設
けられているので、高電圧スイッチ手段およびラッチ手
段の数が大幅に減少する。したがって、高電圧スイッチ
手段およびラッチ手段のパターンレイアウトの困難性が
解消され、素子のレイアウトに余裕ができる。

【００４３】第３の発明に係る不揮発性半導体記憶装置
においては、プログラム時に、複数のビット線の各々お
よび対応するラッチ手段が周期的に繰り返し選択され、
その選択されたビット線が対応する高電圧スイッチ手段
および選択されたラッチ手段に接続される。各高電圧ス
イッチ手段は、選択されたラッチ手段に保持された書込
データに従って選択されたビット線の書込電圧を確立す
る。したがって、各ビット線に、メモリセルへの書込に
十分な時間、書込電圧を供給することができる。

【００４４】この不揮発性半導体記憶装置においては、
各高電圧スイッチ手段が所定の複数のビット線に共通に
設けられているので、高電圧スイッチ手段の数が大幅に
減少する。また、複数のラッチ手段をビット線と同じ方
向に配列することができる。したがって、高電圧スイッ
チ手段およびラッチ手段のパターンレイアウトの困難性
が解消され、素子のレイアウトに余裕ができる。

【００４５】第４の発明に係る不揮発性半導体記憶装置
においては、プログラム時に、複数のビット線の各々お
よび対応するラッチ手段が周期的に繰り返し選択され、
選択されたビット線が選択されたラッチ手段に接続され
る。それにより、各ラッチ手段に保持された接地電圧ま
たは高電圧が、選択されたビット線に供給される。した
がって、各ビット線に、メモリセルへの書込に十分な時
間、書込電圧を供給することができる。

【００４６】この不揮発性半導体記憶装置においては、
各ビット線に高電圧スイッチを設ける必要がない。ま
た、複数のラッチ手段をビット線と同じ方向に配列する
ことができる。したがって、高電圧スイッチ手段および
ラッチ手段のパターンレイアウトの困難性が解消され、
素子のレイアウトに余裕ができる。

【００４７】

【実施例】（１） 第１の実施例 図１はこの発明の第１の実施例によるＥＥＰＲＯＭの構
成を示すブロック図である。

【００４８】図１のＥＥＰＲＯＭが図２１の従来のＥＥ
ＰＲＯＭと異なるのは次の点である。図２１のＥＥＰＲ
ＯＭにおけるカラムラッチ群２０、トランスファーゲー
ト群２１およびＶｐｐスイッチ群２２が排除され、アド
レスカウンタ２６およびデータラッチ２７が新たに設け
られている。

【００４９】アドレスカウンタ２６は消去／プログラム
タイミングコントロール回路２４ａにより制御される。
アドレスカウンタ２６の出力信号はＹ系アドレスバッフ
ァ１３に与えられる。データラッチ２７はＩ／Ｏバッフ
ァ１９とＹゲート１８との間に配置される。データラッ
チ２７は、Ｙデコーダ１５の出力信号を受け、Ｉ／Ｏバ
ッファ１９から入力される書込データをラッチする。他
の部分の構成は、図２１に示される構成と同様である。

【００５０】図２は図１に示されるメモリセルアレイ１
１およびその周辺を詳細に示す回路図である。メモリセ
ルアレイ１１の構成は図２２に示されるメモリセルアレ
イ１１の構成と同様である。

【００５１】書込ドライバ１６は、８個のドライバ回路
ＷＤ０〜ＷＤ７を含む。各ドライバ回路は、Ｖｐｐスイ
ッチ１６１、インバータ１６２およびＮチャネルＭＯＳ
トランジスタ１６３，１６４を含む。データラッチ２７
から読出されたデータＤｉｎ０〜Ｄｉｎ７は書込ドライ
バ１６のドライバ回路ＷＤ０〜ＷＤ７にそれぞれ与えら
れる。

【００５２】次に、図２を参照しながらこのＥＥＰＲＯ
Ｍの一連の消去／プログラム動作を説明する。今、図２
のページ１のメモリセルの書換えを行なうものとする。

【００５３】（書込サイクル）まず、図１のデータ入出
力端子Ｄ０〜Ｄ７から入力される書込データが、図１の
Ｉ／Ｏバッファ１９を通してデータラッチ２７に与えら
れる。この書込データは、Ｙデコーダ１５により選択さ
れるデータラッチ２７内の所定の番地に格納される。

【００５４】ページ１内の全バイト１〜ｍに対応する書
込データがデータラッチ２７に格納された後、ページ１
内の全メモリセルの消去を行なう。

【００５５】（消去サイクル）Ｘデコーダ１４によりワ
ード線ＷＬ１の電位が高電圧Ｖｐｐに立上げられる。ま
た、消去信号Ｅｒａｓｅが“Ｈ”になる。それにより、
トランジスタＳ１０を介してコントロールゲートＣＧ１
に高電圧Ｖｐｐが伝達され、ページ１の全メモリセルが
消去される。消去サイクルが終了するとプログラムサイ
クルに移行する。

【００５６】（プログラムサイクル）図３は、プログラ
ムサイクルを示すタイミングチャートである。まず、図
１の消去／プログラムタイミングコントロール回路２４
ａによりアドレスカウンタ２６が活性化される。アドレ
スカウンタ２６は、プログラムサイクルの開始から終了
まで、Ｙ系アドレスを周期的に繰り返し選択する。

【００５７】まず、アドレスカウンタ２６の出力信号に
応答して、Ｙデコーダ１５がＹゲート線Ｙ１を選択す
る。それにより、Ｙゲート線Ｙ１の電圧が高電圧Ｖｐｐ
に立上がり、トランスファーゲートＧ１がオンする。

【００５８】同時に、Ｙデコーダ１５は、データラッチ
２７のバイト１に対応する番地を選択する。それによ
り、データラッチ２７に格納されているバイト１に対応
する書込データが書込ドライバ１６に伝達される。書込
ドライバ１６のドライバ回路ＷＤ０〜ＷＤ７は、データ
ラッチ２７からの書込データＤｉｎ０〜Ｄｉｎ７がプロ
グラム状態を示していれば高電圧Ｖｐｐを発生し、消去
状態を示していれば０Ｖを発生する。

【００５９】書込ドライバ１６の出力はトランスファー
ゲートＧ１を介してバイト１のビット線ＢＬ０〜ＢＬ７
に伝達される。このときページ１に対応するワード線Ｗ
Ｌ１の電圧は高電圧Ｖｐｐに立上がっている。したがっ
て、バイト１内のメモリセルの選択トランジスタＳ０〜
Ｓ７を通してメモリトランジスタＭ０〜Ｍ７のトンネル
領域に０Ｖまたは高電圧Ｖｐｐの書込電圧が印加され
る。

【００６０】図３に示すように、ある一定期間の後、ア
ドレスカウンタ２６（図１）がカウントアップされ、Ｙ
ゲート線Ｙ２が選択される。この場合も同様に、データ
ラッチ２７内のバイト２に対応するデータに従って書込
ドライバ１６からバイト２のビット線ＢＬ０〜ＢＬ７に
書込電圧が与えられる。同様にして、順次バイトｍに対
応するＹゲート線Ｙｍまでが選択され、対応するビット
線ＢＬ０〜ＢＬ７に書込データが与えられる。

【００６１】Ｙゲート線Ｙｍが選択された後、再びバイ
ト１に対応するＹゲート線Ｙ１が選択され、同様にし
て、バイトｍに対応するＹゲート線Ｙｍまでが順次選択
される。この動作が、消去／プログラムタイミングコン
トロール回路２４ａにより決められるプログラムサイク
ルの期間繰り返し行なわれる。

【００６２】一般に、トンネル効果を利用してメモリセ
ルのプログラムを行なうためには数ｍｓの時間がかか
る。したがって、この期間アドレスカウンタ２６を活性
化させ、順次メモリセルに書込電圧を印加させる。

【００６３】ここで、もし各バイトの１回の選択期間が
たとえば１μｓであったとすると、１ページ内にｍバイ
トのメモリセルが存在するので次のそのバイトが選択さ
れるのはｍμｓ後である。この間、メモリセルへの書込
電圧の供給源は絶たれるわけである。しかし、トンネル
効果により流れる電流は数十ｐＡ〜数ｎＡ程度であり、
ビット線の寄生的な容量（一般的に１〜２ｐＦ）に充電
されている電荷により、書込電圧を十分供給できる。

【００６４】上記の第１の実施例によれば、プログラム
サイクル時に、アドレスカウンタ２６を活性化すること
によりＹゲート１８内のトランスファーゲートＧ１〜Ｇ
ｍが周期的に繰り返して選択され、データラッチ回路２
７に記憶される書込データに従ってメモリセルアレイ１
１のビット線に周期的に０Ｖまたは高電圧Ｖｐｐの書込
電圧が印加される。

【００６５】したがって、ビット線用の高電圧スイッチ
（Ｖｐｐスイッチ）を用いないプログラム方式のＥＥＰ
ＲＯＭを実現することができ、高集積化が進んだ場合に
も十分な余裕をもってパターンレイアウトができる。

【００６６】上記第１の実施例のＥＥＰＲＯＭでは、同
一ページ内のすべてのメモリセルのコントロールゲート
が共通となっており、必ず同一ページ内のメモリセルが
一括して消去されるが、この発明は、同一ページ内のメ
モリセルが個別のコントロールゲートを有し、各々独立
に消去が可能な構成のＥＥＰＲＯＭにも適用することが
できる。

【００６７】（２） 第２の実施例 図４はこの発明の第２の実施例によるＥＥＰＲＯＭの構
成を示すブロック図である。図４のＥＥＰＲＯＭが図２
１の従来のＥＥＰＲＯＭと異なるのは次の点である。

【００６８】図２１のＥＥＰＲＯＭにおけるカラムラッ
チ群２０、トランスファーゲート群２１およびＶｐｐス
イッチ群２２の代わりにカラムラッチ群３０、Ｖｐｐス
イッチ群３１およびトランスファーゲート群３２が設け
られ、さらにアドレスカウンタ２６、データラッチ２
７、プログラムリフレッシュカウンタ２８およびＶｐｐ
スイッチ群２９が設けられている。

【００６９】アドレスカウンタ２６は、消去／プログラ
ムタイミングコントロール回路２４ｂにより制御され
る。アドレスカウンタ２６の出力信号はＹ系アドレスバ
ッファ１３に入力される。データラッチ２７は、Ｉ／Ｏ
バッファ１９とＹゲート１８との間に配置される。デー
タラッチ２７は、Ｙデコーダ１５の出力信号を受け、Ｉ
／Ｏバッファ１９から入力される書込データをラッチす
る。

【００７０】プログラムリフレッシュカウンタ２８は、
プログラムサイクル中にＶｐｐスイッチ群２９を介して
トランスファーゲート群３２にクロック信号を与え、Ｖ
ｐｐスイッチ群３１内のＶｐｐスイッチとメモリセルア
レイ１１内のビット線との接続を切換える。それによ
り、各Ｖｐｐスイッチからビット線に書込電圧が印加さ
れる。他の部分の構成は、図２１に示される構成と同様
である。

【００７１】図５は図４に示されるメモリセルアレイ１
１およびその周辺の構成を詳細に示す回路図である。

【００７２】図５において、カラムラッチ群３０はｍバ
イトに対応してｍ個のカラムラッチ３００を含む。ま
た、Ｖｐｐスイッチ群３１は、ｍバイトに対応してｍ個
のＶｐｐスイッチ３１０を含む。すなわち、各バイトご
とに１つのカラムラッチ３００および１つのＶｐｐスイ
ッチ３１０が設けられている。

【００７３】トランスファーゲート群３２は、複数のビ
ット線ＢＬ０〜ＢＬ７に対応して複数のトランスファー
ゲート３２０〜３２７を含む。各バイトのカラムラッチ
３００およびＶｐｐスイッチ３１０がトランスファーゲ
ート３２０〜３２７を介してそれぞれそのバイト内のビ
ット線ＢＬ０〜ＢＬ７に接続されている。

【００７４】Ｖｐｐスイッチ群２９は、８個のＶｐｐス
イッチ２９０〜２９７を含む。プログラムリフレッシュ
カウンタ２８は、クロック信号ＣＬＫ０〜ＣＬＫ７をそ
れぞれＶｐｐスイッチ２９０〜２９７に与える。Ｖｐｐ
スイッチ２９０〜２９７の出力はそれぞれトランスファ
ーゲート３２０〜３２７に与えられる。

【００７５】図６にカラムラッチ３００およびＶｐｐス
イッチ３１０の詳細な回路図を示す。図６に示されるＶ
ｐｐスイッチ３１０は一般的に用いられているＶｐｐス
イッチであり、ノードＮ１にハイレベルの電位が供給さ
れるとクロック信号φによりノードＮ１の電圧をＶｐｐ
レベルまで立上げる。また、カラムラッチ３００は、ノ
ードＮ２に選択されたビット線の電位を受け、接地電位
または電源電位を発生する。

【００７６】次に、図４および図５のＥＥＰＲＯＭの一
連の消去／プログラム動作を説明する。今、図５のペー
ジ１のメモリセルの書換えを行なうとする。

【００７７】（書込サイクル）まず、図４のデータ入出
力端子Ｄ０〜Ｄ７から入力される書込データが、Ｉ／Ｏ
バッファ１９（図４）を通してデータラッチ２７に入力
される。このとき、Ｙデコーダ１５は、Ｙ系アドレス信
号に応答して、データラッチ２７内の所定の番地を選択
する。それにより、データラッチ２７内の選択された番
地に書込データか格納される。

【００７８】ページ１内の全バイト１〜ｍに対応する書
込データがデータラッチ２７に格納された後、ページ１
内の全メモリセルの消去を行なう。

【００７９】（消去サイクル）まず、Ｘデコーダ１４に
よりワード線ＷＬ１の電圧が高電圧Ｖｐｐに立上げられ
る。また、消去信号Ｅｒａｓｅが“Ｈ”になる。それに
より、トランジスタＳ１０を介してコントロールゲート
ＣＧ１に高電圧Ｖｐｐが与えられ、ページ１の全メモリ
セルが消去される。消去サイクルが終了するとプログラ
ムサイクルに移行する。

【００８０】（プログラムサイクル）図８はプログラム
サイクルを示すタイミングチャートである。まず、図４
の消去／プログラムタイミングコントロール回路２４ｂ
によりアドレスカウンタ２６が活性化される。アドレス
カウンタ２６は、プログラムサイクルが開始されると、
Ｙ系アドレスを順次選択する。

【００８１】まず、アドレスカウンタ２６の出力信号に
応答してＹデコーダ１５がＹゲート線Ｙ１を選択し、そ
の電圧を高電圧Ｖｐｐに立上げる。それにより、トラン
スファーゲートＧ１がオンする。

【００８２】同時に、Ｙデコーダ１５は、データラッチ
２７のバイト１に対応する番地を選択する。それによ
り、データラッチ２７に格納されているバイト１に対応
する書込データが書込ドライバ１６に伝達される。書込
ドライバ１６のドライバ回路ＷＤ０〜ＷＤ７は、データ
ラッチ２７からの書込データＤｉｎ０〜Ｄｉｎ７がプロ
グラム状態を示していれば高電圧Ｖｐｐを発生し、消去
状態を示していれば０Ｖを発生する。

【００８３】その結果、書込ドライバ１６の出力がトラ
ンスファーゲートＧ１を通してバイト１のビット線ＢＬ
０〜ＢＬ７に伝達される。このとき、ページ１に対応す
るワード線ＷＬ１の電圧が高電圧Ｖｐｐに立上がってい
るので、バイト１内のメモリセルの選択トランジスタＳ
０〜Ｓ７を通してメモリトランジスタＭ０〜Ｍ７のトン
ネル領域に０Ｖまたは高電圧Ｖｐｐの書込電圧が印加さ
れる。

【００８４】図８に示すように、ある一定期間の後、ア
ドレスカウンタ２６（図４）がカウントアップされ、Ｙ
ゲート線Ｙ２が選択される。この場合も同様に、データ
ラッチ２７内のバイト２に対応するデータに従って書込
ドライバ１６からバイト２のビット線ＢＬ０〜ＢＬ７に
書込電圧が与えられる。同様にして、順次バイトｍに対
応するＹゲート線Ｙｍまでが選択され、対応するビット
線ＢＬ０〜ＢＬ７に書込電圧が与えられる。

【００８５】上記の動作により、各バイト内のビット線
ＢＬ０〜ＢＬ７の寄生容量Ｃ_BL0 〜Ｃ_BL7 （図６参照）
が高電圧Ｖｐｐに充電されまたは０Ｖに放電される。

【００８６】バイトｍに対応するＹゲート線Ｙｍが選択
された後、アドレスカウント２６は非活性となり、その
後プログラムサイクルが終了するまですべてのトランス
ファーゲートＧ１〜Ｇｍがオフする。

【００８７】次に、リフレッシュカウンタ２８が活性化
され、クロック信号ＣＬＫ０〜ＣＬＫ７が順次立上が
る。それにより、各バイト内のトランスファーゲート３
２０〜３２７が順次オンし、各バイト内のビット線ＢＬ
０〜ＢＬ７が各バイトに存在するカラムラッチ３００お
よびＶｐｐスイッチ３１０に順次接続される。

【００８８】図７に示すように、クロック信号ＣＬＫ０
が立上がる前に、まずリセット信号ＲＥＳＥＴが立上が
る。それにより、図６のＶｐｐスイッチ３１０のノード
Ｎ１が０Ｖになる。その後、クロック信号ＣＬＫ０が立
上がる。それにより、対応するＶｐｐスイッチ２９０が
活性化され、トランスファーゲート３２０に高電圧Ｖｐ
ｐが与えられる。その結果、ビット線ＢＬ０が対応する
カラムラッチ３００およびＶｐｐスイッチ３１０に接続
される。

【００８９】ビット線ＢＬ０の寄生容量Ｃ_BL0 に高電圧
Ｖｐｐが充電されていればＶｐｐスイッチ３１０は活性
化される。また、ビット線ＢＬ０の電位がほぼ０Ｖであ
れば、Ｖｐｐスイッチ３１０は非活性のままである。

【００９０】クロック信号ＣＬＫ０の立上がりからある
遅延時間の後、セット信号ＳＥＴが立上がる。この遅延
時間の間、カラムラッチ３００はビット線ＢＬ０の電位
を受けて、ノードＮ２に０Ｖまたは５Ｖ（外部電源電位
が５Ｖであると仮定）を発生する。セット信号ＳＥＴが
立上がることにより、ビット線ＢＬ０の電圧を高電圧Ｖ
ｐｐまたは０Ｖに確定することができる。

【００９１】同様にして、クロック信号ＣＬＫ１〜ＣＬ
Ｋ７が順次立上がり、各バイト内のビット線ＢＬ１〜Ｂ
Ｌ７が順次カラムラッチ３００およびＶｐｐスイッチ３
１０に接続される。

【００９２】このようにして、クロック信号ＣＬＫ０〜
ＣＬＫ７を周期的に繰り返して立上げることにより、各
バイト内のビット線ＢＬ０〜ＢＬ７が周期的にカラムラ
ッチ３００およびＶｐｐスイッチ３１０に接続される。
その結果、メモリセルへのプログラムを行なうことがで
きる。

【００９３】上述のように、一般的にトンネル効果を利
用してメモリセルのプログラムを行なうには、数ｍｓの
時間がかかる。したがって、この期間プログラムリフレ
ッシュカウンタ２８を活性化させ、メモリセルに順次書
込電圧を印加させる。

【００９４】ここで、もし各ビット線の１回の選択期間
がたとえば１μｓであったとすると、１バイトごとにカ
ラムラッチ３００およびＶｐｐスイッチ３１０が設けら
れているので、次にそのビット線が選択されるのは７μ
ｓ後である。 この間、メモリセルへの書込電圧の供給
源は絶たれるわけである。しかし、ビット線の寄生的な
容量（一般に１〜２ｐＦ）に充電されている電荷によ
り、書込電圧を十分供給できる。また、０Ｖが印加され
たビット線も同様に０Ｖの電位の供給源が断たれ、周辺
のメモリセルの影響によりそのビット線の電位が徐々に
上昇することが考えられる。しかし、そのビット線がク
ロック信号により選択されたときに、カラムラッチ３０
０により０Ｖの電位の供給が行なわれ、安定した動作を
得ることができる。

【００９５】上記の説明では、プログラムリフレッシュ
カウンタ２８は、アドレスカウンタ２６が非活性になっ
た後活性化されるが、図８に破線で示すように、プログ
ラムリフレッシュカウンタ２８がプログラムサイクルの
開始と同時に活性化され、プログラムサイクルが終了す
るまで一定周期でクロック信号ＣＬＫ０〜ＣＬＫ７を順
次立上げてもよい。この場合の動作を説明する。

【００９６】まず、アドレスカウンタ２６（図４）によ
りバイト１が選択されているときに、クロック信号ＣＬ
Ｋ０が立上がる。それにより、各バイト内のビット線Ｂ
Ｌ０がトランスファーゲート３２０を介してカラムラッ
チ３００およびＶｐｐスイッチ３１０に接続される。

【００９７】次に、アドレスカウンタ２６によりバイト
２が選択されているときに、クロック信号ＣＬＫ１が立
上がる。それにより、各バイト内のビット線ＢＬ１がト
ランスファーゲート３２１を介してカラムラッチ３００
およびＶｐｐスイッチ３１０に接続される。

【００９８】このようにして、アドレスカウンタ２６に
よりたとえばバイト９が選択されているときには、プロ
グラムリフレッシュカウンタ２８はクロック信号ＣＬＫ
０を立上げる。この場合、既に書込ドライバ１６により
書込電圧が印加されたバイト１〜バイト８においてもク
ロック信号ＣＬＫ０に対応するトランスファーゲート３
２０がオンするので、各バイト内のビット線ＢＬ０が各
バイトのカラムラッチ３００およびＶｐｐスイッチ３１
０に接続される。

【００９９】このようにして、バイトｍまでが選択さ
れ、バイトｍの選択が終了すると、アドレスカウンタ２
６は停止し、すべてのトランスファーゲートＧ１〜Ｇｍ
はオフする。しかし、プログラムリフレッシュカウンタ
２８は、上記の動作を、消去／プログラムタイミングコ
ントロール回路２４ｂ（図４）によって決められるプロ
グラム期間周期的に繰り返す。それにより、メモリセル
へのプログラムを行なうことができる。

【０１００】上記の第２の実施例においては、１バイト
に対して１対のカラムラッチ３００およびＶｐｐスイッ
チ３１０が設けられ、各バイト内のビット線ＢＬ０〜Ｂ
Ｌ７がトランスファーゲート３２０〜３２７を介して１
対のカラムラッチ３００およびＶｐｐスイッチ３１０に
接続される。プログラムサイクル時に、プログラムリフ
レッシュカウンタ３８から周期的に発生されるクロック
信号ＣＬＫ０〜ＣＫＬ７により各バイト内のトランスフ
ァーゲート３２０〜３２７が周期的にオンされる。

【０１０１】したがって、各バイトに必要なカラムラッ
チ３００およびＶｐｐスイッチ３１０の数が従来のＥＥ
ＰＲＯＭの８分の１になる。その結果、素子のレイアウ
トに余裕ができ、高集積化に対応したＥＥＰＲＯＭを得
ることができる。

【０１０２】また、アドレスカウンタ２６の非活性化後
に、プログラムリフレッシュカウンタ２８のみが動作
し、各バイト内のビット線ＢＬ０〜ＢＬ７の寄生容量Ｃ
_BL0 〜Ｃ_BL7 の電圧を検出することによりＶｐｐスイッ
チ３１０が活性化される。それにより、周期的に書込電
圧のリフレッシュを行なって、ビット線の電位レベルを
強化することができる。

【０１０３】なお、上記第２の実施例のＥＥＰＲＯＭで
は、同一ページ内のメモリセルのコントロールゲートが
共通になっており、必ず同一ページ内のメモリセルが一
括して消去されるが、この発明は、同一ページ内のメモ
リセルが個別のコントロールゲートを有し、各々独立に
消去可能な構成のＥＥＰＲＯＭにも適用することができ
る。

【０１０４】（３） 第３の実施例 図９はこの発明の第３の実施例によるＥＥＰＲＯＭの構
成を示すブロック図である。図９のＥＥＰＲＯＭが図２
１の従来のＥＥＰＲＯＭと異なるのは次の点である。

【０１０５】図２１のＥＥＰＲＯＭにおけるカラムラッ
チ群２０、トランスファーゲート群２１およびＶｐｐス
イッチ群２２の代わりにカラムラッチ群３５、トランス
ファーゲート群３６、Ｖｐｐスイッチ群３７およびトラ
ンスファーゲート群３８が設けられ、さらに、プログラ
ムリフレッシュカウンタ３３およびＶｐｐスイッチ３４
が設けられている。

【０１０６】トランスファーゲート群３６は、カラムラ
ッチ群３５に保持されたデータをＶｐｐスイッチ群３７
に伝達する。トランスファーゲート群３８は、Ｖｐｐス
イッチ群３７をメモリセルアレイ１１内のビット線に接
続する。プログラムリフレッシュカウンタ３３は、消去
／プログラムタイミングコントロール回路２４Ｃにより
制御され、書込時にトランスファーゲート群３６，３８
を制御する。

【０１０７】図１０は図９に示されるメモリセルアレイ
１１およびその周辺の構成を詳細に示す回路図である。

【０１０８】カラムラッチ群３５は複数のカラムラッチ
３５０〜３５７を含む。各バイトごとに８個のカラムラ
ッチ３５０〜３５７が設けられる。トランスファーゲー
ト群３６は複数のトランスファーゲート３６０〜３６７
を含む。各バイトごとに８個のトランスファーゲート３
６０〜３６７が設けられる。

【０１０９】Ｖｐｐスイッチ群３７はｍバイトに対応し
てｍ個のＶｐｐスイッチ３７０を含む。トランスファー
ゲート群３８は、複数のトランスファーゲート３８０〜
３８７を含む。各バイトごとに８個のトランスファーゲ
ート３８０〜３８７が設けられる。

【０１１０】プログラムリフレッシュカウンタ３３は、
各バイトのトランスファーゲート３６０〜３６７にそれ
ぞれクロック信号ＡＣＬＫ０〜ＡＣＬＫ７を与える。ま
た、プログラムリフレッシュカウンタ３３は、Ｖｐｐス
イッチ３４を介して、各バイトのトランスファーゲート
３８０〜３８７にそれぞれクロック信号ＢＣＬＫ０〜Ｂ
ＣＬＫ７を与える。

【０１１１】なお、Ｘデコーダ１４およびＹデコーダ１
５はＶｐｐスイッチを含む。次に、図９および図１０の
ＥＥＰＲＯＭの一連の消去／プログラム動作を説明す
る。今、図１０のページ１のメモリセルの書換えを行な
うとする。

【０１１２】（書込サイクル）図１１は書込サイクルを
示すタイミングチャートである。書込サイクルは図２３
に示される従来のＥＥＰＲＯＭのタイミングチャートに
おけるＴ１の期間に相当する。

【０１１３】まず、データ入出力端子Ｄ０〜Ｄ７から入
力される書込データがＩ／Ｏバッファ１９を通して書込
ドライバ１６に伝達される。また、Ｙデコーダ１５によ
りＹゲート線Ｙ１が選択される。それにより、トランス
ファーゲートＧ１がオンする。

【０１１４】このとき、プログラムリフレッシュカウン
タ３３が動作し、クロック信号ＡＣＬＫ０〜ＡＣＬＫ７
およびクロック信号ＢＣＬＫ０〜ＢＣＬＫ７を順次立上
げる。

【０１１５】たとえばクロック信号ＢＣＬＫ０の立上が
りからある一定の遅延時間の後クロック信号ＡＣＬＫ０
が立上がる。それにより、トランスファーゲート３８０
およびトランスファーゲート３６０がオンする。その結
果、書込ドライバ１６から出力される書込データＤＩ０
がバイト１のビット線ＢＬ０を通してバイト１のカラム
ラッチ３５０に書込まれる。

【０１１６】カラムラッチ３５０への書込の終了後、ク
ロック信号ＡＣＬＫ０が立下がり、さらに一定の遅延時
間の後クロック信号ＢＣＬＫ０が立下がる。それによ
り、トランスファーゲートゲート３６０およびトランス
ファーゲート３８０がオフする。

【０１１７】次に、クロック信号ＢＣＬＫ１およびクロ
ック信号ＡＣＬＫ１が順次立上がり、書込ドライバ１６
から出力される書込データＤＩ１がバイト１のビット線
ＢＬ１を介してバイト１のカラムラッチ３５１に書込ま
れる。このようにして、バイト１内のカラムラッチ３５
０〜３５７に書込ドライバ１６から出力される書込デー
タＤＩ０〜ＤＩ７が順次書込まれる。

【０１１８】Ｙデコーダ１５がＹゲート線Ｙ２〜Ｙｍを
順次選択し、同様の方法で、バイト２〜バイトｍのカラ
ムラッチ３５０〜３５７に書込データが書込まれる。

【０１１９】書込サイクルでは、Ｖｐｐスイッチ３４は
まだ高電圧Ｖｐｐを発生しておらず、クロック信号ＢＣ
ＬＫ０〜ＢＣＬＫ７は電源電圧レベル（通常５Ｖ）であ
る。

【０１２０】ページ１内のすべてのバイト１〜ｍの書込
データの格納が終了した後、従来のＥＥＰＲＯＭと同様
に、ページ１内のすべてのメモリセルの消去を行なう。

【０１２１】（消去サイクル）図１２は消去サイクルを
示すタイミングチャートである。消去サイクルは、図２
３に示す従来のＥＥＰＲＯＭのタイミングチャートにお
けるＴ２の期間に相当する。

【０１２２】Ｘデコーダ１４がワード線ＷＬ１の電圧を
高電圧Ｖｐｐに立上げる。また、消去信号Ｅｒａｓｅが
“Ｈ”になる。それにより、Ｖｐｐスイッチ２３０が活
性化され、トランジスタＳ１０を介してコントロールゲ
ートＣＧ１に高電圧Ｖｐｐが伝達される。その結果、ペ
ージ１内のすべてのメモリセルが消去される。消去サイ
クルが終了するとプログラムサイクルに移行する。

【０１２３】（プログラムサイクル）図１３はプログラ
ムサイクルを示すタイミングチャートである。プログラ
ムサイクルは、図２３に示す従来のＥＥＰＲＯＭのタイ
ミングチャートにおけるＴ３の期間に相当する。

【０１２４】プログラムリフレッシュカウンタ３３が動
作し、クロック信号ＡＣＬＫ０〜ＡＣＬＫ７およびクロ
ック信号ＢＣＬＫ０〜ＢＣＬＫ７が順次立上がる。

【０１２５】まず、クロック信号ＡＣＬＫ０が立上が
り、各バイトのトランスファーゲート３６０がオンす
る。それにより、各バイトのカラムラッチ３５０がＶｐ
ｐスイッチ３７０に接続される。カラムラッチ３５０に
保持された書込データが“０”であれば対応するＶｐｐ
スイッチ３７０は活性化され、“１”であれば対応する
Ｖｐｐスイッチ３７０は非活性となる。

【０１２６】各Ｖｐｐスイッチ３７０が安定した後、ク
ロック信号ＢＣＬＫ０が立上がり、トランスファーゲー
ト３８０がオンする。このとき、クロック信号ＢＣＬＫ
０は高電圧Ｖｐｐレベルになるので、活性化されたＶｐ
ｐスイッチ３７０に接続されるビット線ＢＬ０には高電
圧Ｖｐｐが印加される。

【０１２７】また、ワード線ＷＬ１の電圧が高電圧Ｖｐ
ｐに立上がっているので、ページ１内の各ビット線ＢＬ
０に接続されるメモリセルの選択トランジスタＳ０を通
してメモリトランジスタＭ０のトンネル領域に０Ｖまた
は高電圧Ｖｐｐの書込電圧が印加される。一定時間の
後、クロック信号ＢＣＬＫ０が立下がり、さらにクロッ
ク信号ＡＣＬＫ０が立下がる。

【０１２８】次に、クロック信号ＡＣＬＫ１およびクロ
ック信号ＢＣＬＫ１が立上がり、各バイト内のカラムラ
ッチ３５１が対応するＶｐｐスイッチ３７０に接続さ
れ、さらにそのＶｐｐスイッチ３７０が対応するビット
線ＢＬ１に接続される。

【０１２９】このようにして、クロック信号ＡＣＬＫ０
〜ＡＣＬＫ７およびクロック信号ＢＣＬＫ０〜ＢＣＬＫ
７が順次立上がる。クロック信号ＡＣＬＫ７およびクロ
ック信号ＢＣＬＫ７が立下がると、再びクロックＡＣＬ
Ｋ０およびＢＣＬＫ０が立上がり、上記の動作が繰り返
される。

【０１３０】このように、クロック信号ＡＣＬＫ０〜Ａ
ＣＬＫ７およびクロック信号ＢＣＬＫ０〜ＢＣＬＫ７を
周期的に繰り返し立上げることにより、メモリセルへの
プログラムを行なうことができる。

【０１３１】上述のように、一般的にトンネル効果を利
用してメモリセルのプログラムを行なうには、数ｍｓの
時間がかかる。したがって、この期間プログラムリフレ
ッシュカウンタ３３が活性化され、順次メモリセルに書
込電圧が印加される。

【０１３２】ここで、もし各ビット線の１回の選択期間
（クロック信号ＢＣＬＫ０〜ＢＣＬＫ７のパルス幅）が
たとえば１μｓであったとすると、次にそのビット線が
選択されるのは７μｓ後である。この間、メモリセルへ
の書込電圧の供給源は絶たれるわけである。しかし、ト
ンネル効果により消費される電流は数十ｐＡ〜数ｎＡ程
度であり、ビット線の寄生的な容量（一般的に１〜２ｐ
Ｆ）に充電されている電荷により、書込電圧を十分供給
できる。

【０１３３】図１３に示すように、ビット線の電位は多
少下降するが、トンネル現象を生じさせるだけの電位を
保つようにクロック信号ＡＣＬＫ０〜ＡＣＬＫ７および
クロック信号ＢＣＬＫ０〜ＢＣＬＫ７の周波数を設定す
ることによりメモリセルへのプログラムを安定に行なう
ことができる。

【０１３４】なお、図１３では、ビット線ＢＬ０〜ＢＬ
７の状態のうちビット線ＢＬ０の状態のみが代表的に記
載されている。

【０１３５】上記の第３の実施例のＥＥＰＲＯＭでは、
同一ページ内のメモリセルのコントロールゲートが共通
となっており、必ず同一ページのメモリセルが一括して
消去されるが、この発明は、図１４に示すように、同一
ページ内のメモリセルが個別のコントロールゲートを有
し、各々独立に消去可能でかつページモード書込機能を
有するＥＥＰＲＯＭにも適用することができる。

【０１３６】図１４において、各バイトごとにＶｐｐス
イッチ２３０およびカラムラッチ４００が設けられてい
る。各ページ内の各バイトごとにメモリセルのコントロ
ールゲートが共通となっている。各カラムラッチ４００
には、対応するバイトのメモリセルを書換えるか否か指
定するデータが保持される。

【０１３７】また、図１０の実施例では、書込データを
カラムラッチ３５０〜３５７に書込むときに、Ｙデコー
ダ１５により選択されていないバイトのトランスファー
ゲート３６０〜３６７もクロック信号ＡＣＬＫ０〜ＡＣ
ＬＫ７によりオンする。そこで、図１５に示すように、
Ｙデコーダ１５により選択されたバイトのみのトランス
ファーゲート３６０〜３６７がオンするように構成すれ
ば、より安定な書込データのラッチが可能となる。

【０１３８】図１５の例では、上記の機能をインバータ
４２０およびＮＯＲゲート４１０〜４１７により実現し
ている。しかしながら、ＮＯＲゲートに限らず、たとえ
ば図１６に示すように、Ｐチャネル型トランジスタ４３
１およびＮチャネル型トランジスタ４３２を用いてもよ
い。この場合、少ない数のトランジスタで同様の機能を
達成することが可能となる。

【０１３９】さらに、上記の第３の実施例では、８本の
ビット線（１バイト）ごとに１つのＶｐｐスイッチ３７
０が設けられているが、任意の複数のビット線ごとにＶ
ｐｐスイッチ３７０を設けても同様の効果が得られる。

【０１４０】第３の実施例によれば、各バイトごとに１
つのＶｐｐスイッチ３７０を設ければよい。また、図１
０に示すように、各バイトごとに設けられるカラムラッ
チ３５０〜３５７をビット線ＢＬ０〜ＢＬ７に沿う方向
に配列することができる。したがって、メモリセルのピ
ッチが小さくなっても、カラムラッチのレイアウトが容
易になる。

【０１４１】（４） 第４の実施例 図１７はこの発明の第４の実施例によるＥＥＰＲＯＭの
構成を示すブロック図である。図１７のＥＥＰＲＯＭが
図２１の従来のＥＥＰＲＯＭと異なるのは次の点であ
る。

【０１４２】図２１のＥＥＰＲＯＭにおけるＶｐｐスイ
ッチ群２２が排除されている。また、図２１のＥＥＰＲ
ＯＭにおけるカラムラッチ群２０およびトランスファー
ゲート群２１の代わりにカラムラッチ群３５、トランス
ファーゲート群３６およびトランスファーゲート群３８
が設けられ、さらにプログラムリフレッシュカウンタ３
３、Ｖｐｐスイッチ３４およびＶｐｐスイッチ３９が設
けられている。

【０１４３】トランスファーゲート群３６，３８はカラ
ムラッチ群３５に保持されたデータをメモリセルアレイ
１１のビット線に伝達する。プログラムリフレッシュカ
ウンタ３３は、消去／プログラムタイミングコントロー
ル回路２４ｄにより制御され、書込時に、トランスファ
ーゲート群３６，３８を制御する。カラムラッチ群３５
の電源はチャージポンプ２３から供給される。

【０１４４】図１８は図１７に示されるメモリセルアレ
イ１１およびその周辺の構成を詳細に示す回路図であ
る。

【０１４５】カラムラッチ群３５は複数のカラムラッチ
３５０〜３５７を含む。各バイトごとに８個のカラムラ
ッチ３５０〜３５７が設けられている。トランスファー
ゲート群３６は複数のトランスファーゲート３６０〜３
６７を含む。各バイトごとに８個のトランスファーゲー
ト３６０〜３６７が設けられている。トランスファーゲ
ート群３８は複数のトランスファーゲート３８０〜３８
７を含む。各バイトごとに８個のトランスファーゲート
３８０〜３８７が設けられている。

【０１４６】各バイトのカラムラッチ３５０〜３５７は
それぞれトランスファーゲート３６０〜３６７を介して
ノードＮ３に接続される。各バイト内のビット線ＢＬ０
〜ＢＬ７はそれぞれトランスファーゲート３８０〜３８
７を介して対応するノードＮ３に接続される。

【０１４７】プログラムリフレッシュカウンタ３３は、
Ｖｐｐスイッチ３９を介してトランスファーゲート３６
０〜３６７にそれぞれクロック信号ＡＣＬＫ０〜ＡＣＬ
Ｋ７を与える。また、プログラムリフレッシュカウンタ
３３は、Ｖｐｐスイッチ３４を介してトランスファーゲ
ート３８０〜３８７にそれぞれクロック信号ＢＣＬＫ０
〜ＢＣＬＫ７を与える。

【０１４８】次に、図１７および図１８のＥＥＰＲＯＭ
の一連の消去／プログラム動作を詳細に説明する。今、
図１８のページ１のメモリセルの書換えを行なうとす
る。

【０１４９】（書込サイクル）まず、データ入出力端子
Ｄ０〜Ｄ７から入力される書込データがＩ／Ｏバッファ
１９を通して書込ドライバ１６に伝達される。また、Ｙ
デコーダ１５によりＹゲート線Ｙ１が選択される。この
とき、プログラムリフレッシュカウンタ３３が動作し、
クロック信号ＡＣＬＫ０〜ＡＣＬＫ７およびクロック信
号ＢＣＬＫ０〜ＢＣＬＫ７を順次立上げる。

【０１５０】まず、クロック信号ＢＣＬＫ０の立上がり
から一定の遅延時間の後クロック信号ＡＣＬＫ０が立上
がる。したがって、書込ドライバ１６から出力される書
込データＤＩ０がバイト１のビット線ＢＬ０を通してバ
イト１のカラムラッチ３５０に書込まれる。カラムラッ
チ３５０への書込の終了後クロック信号ＡＣＬＫ０が立
下がり、一定の遅延時間の後クロック信号ＢＣＬＫ０が
立下がる。

【０１５１】次に、クロック信号ＢＣＬＫ１およびＡＣ
ＬＫ１が立上がり、書込ドライバ１６から出力される書
込データＤＩ１がバイト１のカラムラッチ３５１に書込
まれる。このようにして、バイト１内のすべてのカラム
ラッチ３５０〜３５７への書込が終了すると、同様にし
て、バイト２からバイトｍまでのカラムラッチ３５０〜
３５７への書込が行なわれる。このとき、図１７におけ
るチャージポンプ２３はまだ動作しておらず、カラムラ
ッチ３５０〜３５７の出力は電源電圧レベル（通常５
Ｖ）である。

【０１５２】（消去サイクル）ページ１内のすべてのバ
イト１〜ｍの書込データの格納が終了した後、チャージ
ポンプ３５が活性化され、従来のＥＥＰＲＯＭと同様に
してページ１内のすべてのメモリセルの消去が行なわれ
る。

【０１５３】Ｘデコーダ１５がワード線ＷＬ１の電圧を
高電圧Ｖｐｐに立上げる。また、消去信号Ｅｒａｓｅが
“Ｈ”になる。それにより、Ｖｐｐスイッチ２３０が活
性化され、高電圧ＶｐｐがトランジスタＳ１０を介して
コントロールゲートＣＧ１に伝達される。その結果、ペ
ージ１内のすべてのメモリセルが消去される。消去サイ
クルが終了するとプログラムサイクルに移行する。

【０１５４】（プログラムサイクル）再びプログラムリ
フレッシュカウンタ３３が動作し、クロック信号ＡＣＬ
Ｋ０〜ＡＣＬＫ７およびクロック信号ＢＣＬＫ０〜ＢＣ
ＬＫ７を順次立上げる。

【０１５５】まず、クロック信号ＡＣＬＫ０およびＢＣ
ＬＫ０が立上がる。それにより、各バイト内のカラムラ
ッチ３５０が同じバイト内のビット線ＢＬ０に同時に接
続される。このとき、カラムラッチ群３５の電源は高電
圧Ｖｐｐであり、またクロック信号ＢＣＬＫ０も高電圧
Ｖｐｐレベルとなっている。したがって、書込データに
従って各バイト内のビット線ＢＬ０には０Ｖまたは高電
圧Ｖｐｐが印加される。

【０１５６】また、ワード線ＷＬ１の電圧も高電圧Ｖｐ
ｐに立上がっているので、各ページ内のビット線ＢＬ０
に接続されるメモリセルの選択トランジスタＳ０を通し
てメモリトランジスタＭ０のトンネル領域に０Ｖまたは
高電圧Ｖｐｐの書込電圧が印加される。ある一定時間の
後クロック信号ＡＣＬＫ０およびＢＣＬＫ０が立下が
る。

【０１５７】次に、クロック信号ＡＣＬＫ１およびクロ
ック信号ＢＣＬＫ１が立上がり、各バイト内のカラムラ
ッチ３５１が同じバイト内のビット線ＢＬ１に接続され
る。

【０１５８】このようにして、クロック信号ＡＣＬＫ０
〜ＡＣＬＫ７およびクロック信号ＢＣＬＫ０〜ＢＣＬＫ
７が順次立上がる。クロック信号ＡＣＬＫ７およびクロ
ック信号ＢＣＬＫ７が立下がると、再びクロック信号Ａ
ＣＬＫ０およびクロック信号ＢＣＬＫ０が立上がる。上
記の動作を周期的に繰り返し行なうことにより、メモリ
セルへのプログラムを行なうことができる。

【０１５９】上述のように、一般的にトンネル効果を利
用してメモリセルのプログラムを行なうには、数ｍｓの
時間がかかる。したがって、この期間プログラムリフレ
ッシュカウンタ３３が活性化され、メモリセルに順次書
込電圧が印加される。

【０１６０】ここで、もし各ビット線の１回の選択期間
（クロック信号ＢＣＬＫ０〜ＢＣＬＫ７のパルス幅）が
たとえば１μｓであったとすると、次にそのビット線が
選択されるのは７μｓ後である。この間、メモリセルへ
の書込電圧の供給源は絶たれるわけである。しかし、ト
ンネル効果により消費される電流は数十ｐＡ〜数ｎＡ程
度であり、ビット線の寄生的な容量（一般的に１〜２ｐ
Ｆ）に充電されている電荷により、書込電圧を十分に供
給できる。

【０１６１】上記の第４の実施例のＥＥＰＲＯＭでは、
同一ページ内のメモリセルのコントロールゲートが共通
となっており、必ず同一ページ内のメモリセルが一括し
て消去されるが、この発明は、同一ページ内のメモリセ
ルが個別のコントロールゲートを有し、各々独立に消去
可能な構成のＥＥＰＲＯＭにも適用することができる。

【０１６２】第４の実施例によれば、各バイトごとにＶ
ｐｐスイッチを設ける必要がない。また、図１８に示す
ように、各バイトごとに設けられるカラムラッチ３５０
〜３５７をビット線ＢＬ０〜ＢＬ７に沿う方向に配列す
ることができる。したがって、メモリセルのピッチが小
さくなっても、カラムラッチのレイアウトが容易にな
る。

【０１６３】

【発明の効果】第１の発明によれば、各ビット線に高電
圧スイッチおよびカラムラッチを設ける必要がなく、カ
ラムラッチに相当するデータ保持手段のレイアウトを余
裕をもって行なうことができる。したがって、パターン
レイアウトが容易になり、ページモード書込機能を備え
つつ高集積化に適した不揮発性半導体記憶装置が得られ
る。

【０１６４】第２の発明によれば、各ビット線に接続さ
れる高電圧スイッチ手段およびラッチ手段の数が大幅に
減少する。したがって、パターンレイアウトが容易にな
り、ページモード書込機能を備えつつ高集積化に適した
不揮発性半導体記憶装置が得られる。

【０１６５】第３の発明によれば、高電圧スイッチ手段
の数が大幅に減少し、かつ複数のラッチ手段のパターン
レイアウトが容易になる。したがって、ページモード書
込機能を備えつつ高集積化に適した不揮発性半導体記憶
装置が得られる。

【０１６６】第４の発明によれば、各ビット線に高電圧
スイッチを設ける必要がなく、複数のラッチ手段のパタ
ーンレイアウトが容易になる。したがって、ページモー
ド書込機能を備えつつ高集積化に適した半導体記憶装置
が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるＥＥＰＲＯＭの
構成を示すブロック図である。

【図２】図１のＥＥＰＲＯＭの主要部の詳細な構成を示
す回路図である。

【図３】第１の実施例のＥＥＰＲＯＭのプログラムサイ
クルを説明するためのタイミングチャートである。

【図４】この発明の第２の実施例によるＥＥＰＲＯＭの
構成を示すブロック図である。

【図５】図４のＥＥＰＲＯＭの主要部の構成を詳細に示
す回路図である。

【図６】カラムラッチおよびＶｐｐスイッチの構成を示
す回路図である。

【図７】カラムラッチおよびＶｐｐスイッチの動作を説
明するためのタイミングチャートである。

【図８】第２の実施例のＥＥＰＲＯＭのプログラムサイ
クルを説明するためのタイミングチャートである。

【図９】この発明の第３の実施例によるＥＥＰＲＯＭの
構成を示すブロック図である。

【図１０】図９のＥＥＰＲＯＭの主要部の構成を詳細に
示す回路図である。

【図１１】第３の実施例のＥＥＰＲＯＭの書込サイクル
を説明するためのタイミングチャートである。

【図１２】第３の実施例のＥＥＰＲＯＭの消去サイクル
を説明するためのタイミングチャートである。

【図１３】第３の実施例のＥＥＰＲＯＭのプログラムサ
イクルを説明するためのタイミングチャートである。

【図１４】第３の実施例のＥＥＰＲＯＭの主要部の構成
の他の例を示す回路図である。

【図１５】第３の実施例のＥＥＰＲＯＭの主要部の構成
のさらに他の例を示す回路図である。

【図１６】図１５のＮＯＲゲートの代わりに用いられる
構成例を示す回路図である。

【図１７】この発明の第４の実施例によるＥＥＰＲＯＭ
の構成を示すブロック図である。

【図１８】図１７のＥＥＰＲＯＭの主要部の構成を詳細
に示す回路図である。

【図１９】一般的なＥＥＰＲＯＭのメモリセルの断面図
である。

【図２０】図１９のＥＥＰＲＯＭのメモリセルの動作特
性を示す図である。

【図２１】従来のＥＥＰＲＯＭの構成を示すブロック図
である。

【図２２】図２１のＥＥＰＲＯＭの主要部の構成を詳細
に示す回路図である。

【図２３】従来のＥＥＰＲＯＭの消去／プログラム動作
を説明するためのタイミングチャートである。

【符号の説明】

１１ メモリセルアレイ １２ Ｘ系アドレスバッファ １３ Ｙ系アドレスバッファ １４ Ｘデコーダ １５ Ｙデコーダ １６ 書込ドライバ １７ センスアンプ １８ Ｙゲート １９ Ｉ／Ｏバッファ ２３ チャージポンプ ２４ａ，２４ｂ，２４ｃ，２４ｄ 消去／プログラムタ
イミングコントロール回路 ２５ 書込／読出コントロール回路 ２６ アドレスカウンタ ２７ データラッチ ２８，３３ プログラムリフレッシュカウンタ ２９，３１，３７ Ｖｐｐスイッチ群 ３０，３５ カラムラッチ群 ３２，３６，３８ トランスファーゲート群 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭63−248000（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 電気的に複数バイトを一括してプログラ
   ム／消去可能な不揮発性半導体記憶装置であって、 複数組のビット線と、 前記複数組のビット線に接続される複数のメモリセル
   と、 外部から与えられる書込データを入力する入力バッファ
   手段と、 前記入力バッファ手段により入力された書込データに従
   って書込電圧を発生する書込電圧発生手段と、 前記複数組のビット線の各々を周期的に繰返し選択しそ
   れの寄生容量を充電しそれにより、対応のビット線が選
   択されていないとき前記寄生容量が充電状態を維持し、
   かつデータが書込まれるべき選択されたビット線を所定
   の期間前記書込電圧発生手段に接続する選択手段とを備
   えた、不揮発性半導体記憶装置。
2. 【請求項２】 電気的に複数バイトを一括してプログラ
   ム／消去可能な不揮発性半導体記憶装置であって、 複数組のビット線と、 前記複数組のビット線に接続される複数のメモリセル
   と、 外部から与えられる書込データを入力する入力バッファ
   手段と、 前記入力バッファ手段により入力された書込データを保
   持するデータ保持手段と、 前記データ保持手段に保持された書込データに従って書
   込電圧を発生する書込電圧発生手段と、 前記複数組のビット線の各々を周期的に繰返し選択しそ
   の寄生容量を充電し、それにより対応のビット線が選択
   されていないとき前記寄生容量が充電状態を維持しかつ
   データが書込まれるべき選択されたビット線を所定の期
   間前記書込電圧発生手段に接続する選択手段とを備え
   た、不揮発性半導体記憶装置。
3. 【請求項３】 前記選択手段は、複数のビット線の各々
   と前記書込電圧発生手段との間にそれぞれ接続される複
   数のトランスファーゲート手段と、プログラム時に前記
   複数のトランスファーゲート手段の各々を周期的に繰返
   し選択してオンさせるカウンタ手段とを含む、請求項１
   または２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 電気的に複数バイトを一括してプログラ
   ム／消去可能な不揮発性半導体記憶装置であって、 複数のビット線と、 前記複数のビット線に接続される複数のメモリセルと、 書込データを前記複数のビット線の各々に与える書込デ
   ータ供給手段と、 各々が高電圧スイッチ手段およびラッチ手段からなり、
   書込データに従って書込電圧を確定する複数組の書込電
   圧確定手段とを備え、 前記複数組の書込電圧確定手段の各々は所定の複数のビ
   ット線に共通に設けられ、 プログラム時に、前記複数のビット線の各々を周期的に
   繰返し選択し、選択されたビット線を対応する書込電圧
   確定手段に接続する選択手段をさらに備えた、不揮発性
   半導体記憶装置。
5. 【請求項５】 前記選択手段は、前記複数のビット線の
   各々と対応する書込電圧確定手段との間にそれぞれ接続
   される複数のトランスファーゲート手段と、プログラム
   時に前記複数のトランスファーゲート手段の各々を周期
   的に繰返し選択してオンさせるカウンタ手段とを含む、
   請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 電気的に複数バイトを一括してプログラ
   ム／消去可能な不揮発性半導体記憶装置であって、 複数のビット線と、 前記複数のビット線に接続される複数のメモリセルと、 前記複数のビット線に対応して設けられ、各々が書込デ
   ータを保持する複数のラッチ手段と、 各々が所定の複数のビット線に共通に設けられた複数の
   高電圧スイッチ手段とを備え、 各高電圧スイッチ手段および対応する所定の複数のラッ
   チ手段が、書込データに従って書込電圧を確定する書込
   電圧確定手段を構成し、 プログラム時に、前記複数のビット線の各々および対応
   するラッチ手段を周期的に繰返し選択し、選択されたビ
   ット線を対応する高電圧スイッチ手段および選択された
   ラッチ手段に接続する選択手段をさらに備えた、不揮発
   性半導体記憶装置。
7. 【請求項７】 前記選択手段は、前記所定の複数のビッ
   ト線の各々と、それらに対応する高電圧スイッチ手段と
   の間にそれぞれ接続される複数の第１のトランスファー
   ゲート手段と、前記複数のラッチ手段の各々と、それら
   に対応する高電圧スイッチ手段との間にそれぞれ接続さ
   れる複数の第２のトランスファーゲート手段と、プログ
   ラム時に前記複数の第１のトランスファーゲート手段の
   各々および前記複数の第２のトランスファーゲート手段
   の各々を周期的に繰返し選択してオンさせるカウンタ手
   段とを含む、請求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】 電気的に複数バイトを一括してプログラ
   ム／消去可能な不揮発性半導体記憶装置であって、 複数のビット線と、 前記複数のビット線に接続される複数のメモリセルと、 前記複数のビット線に対応して設けられ、各々が書込デ
   ータを保持する複数のラッチ手段と、 前記複数のラッチ手段に共通に設けられた高電圧スイッ
   チ手段と、 前記高電圧スイッチ手段および対応する複数のラッチ手
   段が、書込データに従って書込電圧を確定する書込電圧
   確定手段を構成し、 プログラム時に、前記複数のビット線の各々および対応
   するラッチ手段を周期的に繰返し選択し、選択されたビ
   ット線を選択されたラッチ手段に接続する選択手段とを
   備えた、不揮発性半導体記憶装置。
9. 【請求項９】前記選択手段は、各々が所定の複数のビッ
   ト線および所定の複数のラッチ手段に共通に設けられる
   複数のノードと、前記複数のビット線の各々とそれらに
   対応するノードとの間にそれぞれ接続される複数の第１
   のトランスファーゲート手段と、前記複数のラッチ手段
   の各々と対応するノードとの間にそれぞれ接続される複
   数の第２のトランスファーゲート手段と、プログラム時
   に前記複数の第１のトランスファーゲート手段の各々お
   よび前記複数の第２のトランスファーゲート手段の各々
   を周期的に繰返し選択してオンさせるカウンタ手段とを
   含む、請求項８記載の不揮発性半導体記憶装置。