JPH10302482A

JPH10302482A - 半導体メモリ

Info

Publication number: JPH10302482A
Application number: JP7614897A
Authority: JP
Inventors: Hiroshi Takano; 洋高野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-02-27
Filing date: 1997-03-27
Publication date: 1998-11-13
Also published as: KR100433435B1; US6075738A; KR19980071738A

Abstract

(57)【要約】【課題】メモリセルの書き込み状態を正確に制御しつつ
高速な書き込みを行うことが可能で、且つ、簡単な回路
構成の半導体メモリを提供することができる。【解決手段】フラッシュＥＥＰＲＯＭ１の外部から指定
された２ビットのデータ（入力データ）は、リード・ラ
イトアンプ部２からデータバスＤＢおよびカラムデコー
ダ１２４を介して、選択された１本のビット線ＢＬａ〜
ＢＬｚへ転送される。任意の１個のメモリセル１０１か
ら読み出された２ビットのデータ（リードデータ）は、
ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１２４およ
びデータバスＤＢを介してリード・ライトアンプ部２へ
転送される。リード・ライトアンプ部２は、後記するよ
うにリードデータから２ビットの出力データを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに係
り、詳しくは不揮発性半導体メモリ、特に、フラッシュ
ＥＥＰＲＯＭ（Electrically Erasable and Programmab
le Read Only Memory ）に関するものである。

【０００２】

【従来の技術】近年、強誘電体メモリ、ＥＰＲＯＭ（Er
asable and Programmable Read OnlyMemory）、ＥＥＰ
ＲＯＭなどの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄
積し、電荷の有無による閾値電圧の変化を制御ゲートに
よって検出することで、データの記憶を行わせるように
なっている。また、ＥＥＰＲＯＭにはフラッシュＥＥＰ
ＲＯＭがある。フラッシュＥＥＰＲＯＭは、メモリチッ
プ全体でデータの消去を行うか、または、メモリセルア
レイを任意のブロックに分けてその各ブロック単位でデ
ータの消去を行う。

【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。

【０００４】フラッシュＥＥＰＲＯＭを構成するメモリ
セルには、スプリットゲート型やスタックトゲート型な
どがある。スプリットゲート型メモリセルを用いるフラ
ッシュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０（G11C 1
1/40）に開示されている。

【０００５】図１８に、同公報に記載されているスプリ
ットゲート型メモリセル１０１の断面構造を示す。Ｐ型
単結晶シリコン基板１０２上にＮ型のソース領域Ｓおよ
びドレイン領域Ｄが形成されている。ソース領域Ｓとド
レイン領域Ｄに挟まれたチャネル領域ＣＨ上に、シリコ
ン酸化膜１０３を介して浮遊ゲート電極ＦＧが形成され
ている。浮遊ゲート電極ＦＧ上にシリコン酸化膜１０４
を介して制御ゲート電極ＣＧが形成されている。制御ゲ
ート電極ＣＧの一部は、シリコン酸化膜１０３を介して
チャネル領域ＣＨ上に配置され、選択ゲート１０５を構
成している。

【０００６】図１５に、同公報に記載されているスプリ
ットゲート型メモリセル１０１を用いたフラッシュＥＥ
ＰＲＯＭ１２１の全体構成を示す。メモリセルアレイ１
２２は、複数のメモリセル１０１がマトリックス状に配
置されて構成されている。行（ロウ）方向に配列された
各メモリセル１０１の制御ゲート電極ＣＧは、共通のワ
ード線ＷＬａ〜ＷＬｚに接続されている。列（カラム）
方向に配列された各メモリセル１０１のドレイン領域Ｄ
は、共通のビット線ＢＬａ〜ＢＬｚに接続されている。
全てのメモリセル１０１のソース領域Ｓは共通ソース線
ＳＬに接続され、その共通ソース線ＳＬは接地されてい
る。

【０００７】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。フラッシュＥＥＰＲ
ＯＭ１２１の外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスパッド１２５に入力される。
そのロウアドレスおよびカラムアドレスは、アドレスパ
ッド１２５からアドレスバッファ１２６を介してアドレ
スラッチ１２７へ転送される。アドレスラッチ１２７で
ラッチされた各アドレスのうち、ロウアドレスはロウデ
コーダ１２３へ転送され、カラムアドレスはカラムデコ
ーダ１２４へ転送される。

【０００８】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚを選択し、各ワード線ＷＬａ〜ＷＬ
ｚの電圧を後記する各動作モードに対応して制御する。
つまり、各ワード線ＷＬａ〜ＷＬｚの電圧を制御するこ
とにより、各メモリセル１０１の制御ゲート電極ＣＧの
電圧が制御される。

【０００９】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬａ〜ＢＬｚを選択し、各ビット線ＢＬａ〜
ＢＬｚの電圧を後記する各動作モードに対応して制御す
る。つまり、各ビット線ＢＬａ〜ＢＬｚの電圧を制御す
ることにより、各メモリセル１０１のドレイン領域２０
４の電圧が制御される。

【００１０】フラッシュＥＥＰＲＯＭ１２１の外部から
指定されたデータは、データパッド１２８に入力され
る。そのデータは、データパッド１２８から入力バッフ
ァ１２９を介してカラムデコーダ１２４へ転送される。
カラムデコーダ１２４は、前記のように選択したビット
線ＢＬａ〜ＢＬｚの電圧を、そのデータに対応して後記
するように制御する。

【００１１】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ１３０へ転送される。セン
スアンプ１３０は電流センスアンプである。カラムデコ
ーダ１２４は選択した１本のビット線ＢＬａ〜ＢＬｚと
センスアンプ１３０とを接続する。センスアンプ１３０
で判別されたデータは、出力バッファ１３１からデータ
パッド１２８を介して外部へ出力される。

【００１２】尚、上記した各回路（１２３〜１３１）の
動作は制御コア回路１３２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去動
作、書き込み動作、読み出し動作）について、図１６を
参照して説明する。尚、いずれの動作モードにおいて
も、共通ソース線ＳＬの電圧はグランドレベル（＝０
Ｖ）に保持される。そのため、いずれの動作モードにお
いても、全てのメモリセル１０１のソース領域Ｓの電圧
は０Ｖにされる。また、基板１０２の電圧もグランドレ
ベルに保持される。

【００１３】（ａ）消去動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、そのワード線ＷＬｍに接続された全てのメモリセル
１０１に記憶されたデータが消去される場合について説
明する。

【００１４】全てのビット線ＢＬａ〜ＢＬｚの電圧は０
Ｖにクランプされる。そのため、全てのメモリセル１０
１のドレイン領域Ｄの電圧は０Ｖにクランプされる。ワ
ード線ＷＬｍの電圧は１５Ｖにされ、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電圧は０Ｖにクランプされる。そのため、ワード線
ＷＬｍに接続された各メモリセル１０１の制御ゲート電
極ＣＧの電圧は１５Ｖにされ、非選択のワード線ＷＬａ
〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メモリセル１
０１の制御ゲート電極ＣＧの電圧は０Ｖにクランプされ
る。

【００１５】浮遊ゲート電極ＦＧとドレイン領域Ｄの間
の静電容量と、制御ゲート電極ＣＧと浮遊ゲート電極Ｆ
Ｇの間の静電容量とを比べると、前者の方が圧倒的に大
きい。つまり、浮遊ゲート電極ＦＧはドレイン領域Ｄと
強くカップリングしている。そのため、制御ゲート電極
ＣＧが１５Ｖ、ドレイン領域Ｄが０Ｖになっても、浮遊
ゲート電極ＦＧの電圧はあまり変化せず、制御ゲート電
極ＣＧと浮遊ゲート電極ＦＧの電圧差が大きくなって各
電極ＣＧ，ＦＧ間に高電界が生じる。

【００１６】その結果、ファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、浮遊ゲート電極ＦＧ
中の電子が制御ゲート電極ＣＧ側へ引き抜かれて、メモ
リセル１０１に記憶されたデータの消去が行われる。

【００１７】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１８】（ｂ）書き込み動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、カラムデコーダ１２４によってビット線ＢＬｍが選
択され、そのワード線ＷＬｍとビット線ＢＬｍとの交点
に接続されたメモリセル１０１が選択され、そのメモリ
セル１０１にデータを書き込む場合について説明する。

【００１９】ワード線ＷＬｍの電圧は１Ｖにされ、それ
以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，
ＷＬｎ〜ＷＬｚの電圧は０Ｖにクランプされる。そのた
め、ワード線ＷＬｍに接続された各メモリセル１０１の
制御ゲート電極ＣＧの電圧は１Ｖにされ、非選択のワー
ド線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メ
モリセル１０１の制御ゲート電極ＣＧの電圧は０Ｖにク
ランプされる。

【００２０】ビット線ＢＬｍの電圧は１２Ｖにされ、そ
れ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬ
ｌ，ＢＬｎ〜ＢＬｚの電圧は０Ｖにクランプされる。そ
のため、ビット線ＢＬｍに接続された各メモリセル１０
１のドレイン領域Ｄの電圧は１２Ｖにされ、非選択のビ
ット線ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚに接続された各
メモリセル１０１のドレイン領域Ｄの電圧は０Ｖにクラ
ンプされる。

【００２１】メモリセル１０１において、浮遊ゲート電
極ＦＧとソース領域Ｓおよびドレイン領域Ｄとによって
構成されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖで
ある。従って、選択されたメモリセル１０１では、ソー
ス領域Ｓ中の電子が反転状態のチャネル領域ＣＨ中へ移
動する。一方、ドレイン領域Ｄの電圧は１２Ｖであるた
め、ドレイン領域Ｄと浮遊ゲート電極ＦＧとの間の静電
容量を介したカップリングにより、浮遊ゲート電極ＦＧ
の電圧が持ち上げられて１２Ｖに近くなる。そのため、
制御ゲート電極ＣＧと浮遊ゲート電極ＦＧの間には高電
界が生じる。従って、チャネル領域ＣＨ中の電子は加速
されてホットエレクトロンとなり、浮遊ゲート電極ＦＧ
へ注入される。その結果、選択されたメモリセル１０１
の浮遊ゲート電極ＦＧに電荷が蓄積され、１ビットのデ
ータが書き込まれて記憶される。

【００２２】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。（ｃ）読み出し動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、カラムデコーダ１２４によってビット線ＢＬｍが選
択され、そのワード線ＷＬｍとビット線ＢＬｍとの交点
に接続されたメモリセル１０１が選択され、そのメモリ
セル１０１からデータが読み出される場合について説明
する。

【００２３】ワード線ＷＬｍの電圧は４Ｖにされ、それ
以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，
ＷＬｎ〜ＷＬｚの電圧は０Ｖにクランプされる。そのた
め、ワード線ＷＬｍに接続された各メモリセル１０１の
制御ゲート電極ＣＧの電圧は４Ｖにされ、非選択のワー
ド線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メ
モリセル１０１の制御ゲート電極ＣＧの電圧は０Ｖにク
ランプされる。

【００２４】ビット線ＢＬｍの電圧は３Ｖにされ、それ
以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，
ＢＬｎ〜ＢＬｚの電圧は０Ｖにクランプされる。そのた
め、ビット線ＢＬｍに接続された各メモリセル１０１の
ドレイン領域Ｄの電圧は３Ｖにされ、非選択のビット線
ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚに接続された各メモリ
セル１０１のドレイン領域Ｄの電圧は０Ｖにクランプさ
れる。

【００２５】前記したように、消去状態のメモリセル１
０１の浮遊ゲート電極ＦＧには負電荷が蓄積されていな
いため、浮遊ゲート電極ＦＧはプラスに帯電している。
それに対して、書き込み状態のメモリセル１０１の浮遊
ゲート電極ＦＧには負電荷が蓄積されているため、浮遊
ゲート電極ＦＧはマイナスに帯電している。従って、消
去状態のメモリセル１０１の浮遊ゲート電極ＦＧ直下の
チャネル領域ＣＨはオン状態になっており、書き込み状
態のメモリセル１０１の浮遊ゲート電極ＦＧ直下のチャ
ネル領域ＣＨはオフ状態になっている。そのため、制御
ゲート電極ＣＧに４Ｖが印加されたときに、ドレイン領
域Ｄからソース領域Ｓへ向かって流れるセル電流は、消
去状態のメモリセル１０１の方が書き込み状態のメモリ
セル１０１よりも大きくなる。

【００２６】この消去状態と書き込み状態の各メモリセ
ル１０１間のセル電流の大小をセンスアンプ１３０で判
別することにより、選択されたメモリセル１０１に記憶
されたデータの値を読み出すことができる。例えば、消
去状態のメモリセル１０１のデータの値を「１」、書き
込み状態のメモリセル１０１のデータの値を「０」とし
て読み出しを行う。つまり、各メモリセル１０１に、消
去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。

【００２７】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。ち
なみに、スプリットゲート型メモリセル１０１におい
て、ソース領域Ｓをドレインと呼び、ドレイン領域Ｄを
ソースと呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１
８９８０（G11C 13/00）に開示されている。図１７に、
その場合の各動作モードにおける各部の電圧を示す。

【００２８】ところで、近年、フラッシュＥＥＰＲＯＭ
の集積度を向上させるため、メモリセルに消去状態と書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させること（多値記憶動作）が求め
られている。

【００２９】図１８に、読み出し動作におけるスプリッ
トゲート型メモリセル１０１の浮遊ゲート電極ＦＧの電
圧（浮遊ゲート電圧）Ｖｆｇとセル電流Ｉcellとの特性
を示す。尚、浮遊ゲート電圧Ｖｆｇは、ソース領域Ｓに
対する浮遊ゲート電極ＦＧの電圧である。

【００３０】読み出し動作において、制御ゲート電極Ｃ
Ｇには定電圧（＝４Ｖ）が印加されているため、制御ゲ
ート電極ＣＧ直下のチャネル領域ＣＨは定抵抗として機
能する。よって、メモリセル１０１は、浮遊ゲート電極
ＦＧとソース領域Ｓおよびドレイン領域Ｄとから構成さ
れるトランジスタと、制御ゲート電極ＣＧの直下のチャ
ネル領域ＣＨからなる定抵抗とを直列接続したものとみ
なすことができる。

【００３１】従って、浮遊ゲート電圧Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、メモリセル１０１において、
前記トランジスタの閾値電圧Ｖｔｈ（＝０．５Ｖ）より
も浮遊ゲート電圧Ｖｆｇの方が小さい領域では、セル電
流Ｉcellは０μＡとなる。そして、浮遊ゲート電圧Ｖｆ
ｇが閾値電圧Ｖｔｈを越えると、セル電流Ｉcellは右肩
上がりの特性を示す。また、浮遊ゲート電圧Ｖｆｇが
３．５Ｖを越える領域では、ゲート電極ＣＧ直下のチャ
ネル領域ＣＨからなる定抵抗の特性が支配的となり、セ
ル電流Ｉcellは飽和する。

【００３２】ところで、浮遊ゲート電圧Ｖｆｇは、書き
込み動作において浮遊ゲート電極ＦＧに蓄積された電荷
によって生じる電圧Ｖｆｇｗと、ドレイン領域Ｄからの
カップリングによって生じる電圧Ｖｆｇｃとの和である
（Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作におい
て、電圧Ｖｆｇｃは一定であるため、セル電流Ｉcellは
電圧Ｖｆｇｗによって一義的に決定される。また、書き
込み動作において、浮遊ゲート電極ＦＧに蓄積される電
荷量は、書き込み動作の動作時間を調整することによっ
て制御することができる。従って、書き込み動作におい
て、その動作時間を調整して浮遊ゲート電極ＦＧに蓄積
される電荷量を制御することで電圧Ｖｆｇｗを制御すれ
ば、浮遊ゲート電圧Ｖｆｇを制御することができる。そ
の結果、読み出し動作におけるセル電流Ｉcellを任意に
設定することができる。

【００３３】そこで、図１８に示すように、セル電流Ｉ
cellが２０μＡ未満の領域をデータ値「００」、２０μ
Ａ以上５０μＡ未満の領域をデータ値「０１」、５０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上の領域をデータ値「１１」に、それぞれ対応づけ
る。そして、書き込み動作において、浮遊ゲート電圧Ｖ
ｆｇが前記各セル電流Ｉcell（＝２０，５０，８０μ
Ａ）に対応した値になるように、書き込み動作の動作時
間を調整する。

【００３４】つまり、消去状態のメモリセル１０１の浮
遊ゲート電極には電荷が蓄積されていないため、データ
値「１１」を記憶しているのと同じ状態になっている。
このとき、浮遊ゲート電圧Ｖｆｇは電圧Ｖｃ（＝１．７
５Ｖ）以上になっている。

【００３５】そして、書き込み動作が行われ、浮遊ゲー
ト電極ＦＧに電荷が蓄積されるにつれて、浮遊ゲート電
圧Ｖｆｇは低下していく。そのため、浮遊ゲート電圧Ｖ
ｆｇが電圧Ｖｂ（＝１．２５Ｖ）以上Ｖｃ（＝１．７５
Ｖ）未満になった時点で書き込み動作を停止すれば、メ
モリセル１０１にデータ値「１０」の入力データが書き
込まれたことになる。また、浮遊ゲート電圧Ｖｆｇが電
圧Ｖａ（＝０．７５Ｖ）以上Ｖｂ未満になった時点で書
き込み動作を停止すれば、メモリセル１０１にデータ値
「０１」の入力データが書き込まれたことになる。ま
た、浮遊ゲート電圧Ｖｆｇが電圧Ｖａ未満になった時点
で書き込み動作を停止すれば、メモリセル１０１にデー
タ値「００」の入力データが書き込まれたことになる。

【００３６】尚、各電圧Ｖａ，Ｖｂ，Ｖｃは、読み出し
動作におけるメモリセル１０１の浮遊ゲート電圧Ｖｆｇ
とセル電流Ｉcellとの特性に従って最適な値に設定して
おく。

【００３７】このようにすれば、各電圧Ｖａ，Ｖｂ，Ｖ
ｃをメモリセル１０１の閾値電圧として、１個のメモリ
セル１０１に４値（＝２ビット）のデータを記憶させる
ことができる。

【００３８】ところで、フラッシュＥＥＰＲＯＭ１２１
に上記のような多値記憶動作を行わせるには、書き込み
動作時にメモリセル１０１の浮遊ゲート電圧Ｖｆｇを精
密に制御することによって書き込み状態を正確に制御す
ることが必要不可欠である。すなわち、書き込み後のメ
モリセル１０１の浮遊ゲート電圧Ｖｆｇを、精度良く所
望の値に設定することが重要となる。

【００３９】その方法として、現在一般に用いられてい
るのが、ベリファイ書き込み方式である。例えば、多値
記憶動作におけるベリファイ書き込み方式については、
特開平４−５７２９４号公報（G11C 16/04,H01L 27/11
5,H01L 29/788,H01L 29/792）に開示されている。

【００４０】ベリファイ書き込み方式では、メモリセル
１０１に対して、まず、一定時間（数百nsec〜数μsec
）だけ書き込み動作を行い、次に、検証のための読み
出し動作（ベリファイ読み出し動作）を行う。続いて、
書き込み動作において書き込むべきデータ値と、読み出
し動作において読み出されたデータ値（すなわち、書き
込み動作において実際に書き込まれたデータ値）とを比
較する（比較動作）。ここで、書き込むべきデータ値と
読み出されたデータ値とが一致していなければ、再び一
定時間だけ書き込み動作を行う。このように、書き込む
べきデータ値と読み出されたデータ値とが一致するま
で、書き込み動作→ベリファイ読み出し動作→比較動作
を１サイクルとして、このサイクルを繰り返し行う。

【００４１】

【発明が解決しようとする課題】ベリファイ書き込み方
式には以下の問題点がある。（１）メモリセル１０１に対するデータの書き込みに直
接寄与しない動作（ベリファイ読み出し動作および比較
動作）が必要である。従って、書き込み動作からベリフ
ァイ読み出し動作へ移行する際に、前記した書き込み動
作における各部の電圧条件（書き込みバイアス条件）か
ら前記した読み出し動作における各部の電圧条件（読み
出しバイアス条件）へ切り替えるための期間（数μsec
）が必要となる。加えて、ベリファイ読み出し動作を
行うための期間や、比較動作を行うための期間も必要と
なる。ちなみに、ベリファイ読み出し動作および比較動
作を行うための期間は合わせて約100 〜300nsec であ
る。

【００４２】（２）浮遊ゲート電圧Ｖｆｇをより精密に
制御するには、１回の書き込み動作における浮遊ゲート
電圧Ｖｆｇの変化量を小さく抑える必要があるため、１
回の書き込み動作を行う時間を短くしなければならな
い。その結果、前記サイクル（書き込み動作→ベリファ
イ読み出し動作→比較動作）の繰り返し回数が増加し、
書き込み動作全体に要する時間（総書き込み時間）が増
大する。

【００４３】（３）前記サイクルの各動作を切り替える
ためのタイミング制御は細かく複雑であるため、制御コ
ア回路１３２に大きな負担がかかる。（４）上記（１）〜（３）により、ベリファイ書き込み
方式は、メモリセル１０１の浮遊ゲート電圧Ｖｆｇを精
密に制御しつつ、高速な書き込みを行うためには不利な
方式であるといえる。

【００４４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メモリセルの書き込み
状態を正確に制御しつつ高速な書き込みを行うことが可
能で、且つ、簡単な回路構成の半導体メモリを提供する
ことにある。

【００４５】

【課題を解決するための手段】請求項１に記載の発明
は、メモリセルに流れるセル電流に基づいて、メモリセ
ルが所望の消去状態に到達したことを判定し、消去動作
を制御することをその要旨とする。

【００４６】請求項２に記載の発明は、まず、メモリセ
ルの浮遊ゲート電極を高電圧に制御することにより、浮
遊ゲート電極に大量の電荷を蓄積し、次に、浮遊ゲート
電極から電荷を僅かずつ引き抜き、そのときにメモリセ
ルに流れるセル電流に基づいて浮遊ゲート電極の電圧を
精密に制御することで、メモリセルを所望の書き込み状
態に制御して、メモリセルに所望のデータ値を記憶させ
ることをその要旨とする。

【００４７】請求項３に記載の発明は、まず、メモリセ
ルの浮遊ゲート電極を所望の電圧の近傍に制御すること
により、浮遊ゲート電極に所望の電荷量の近傍の電荷を
蓄積し、次に、浮遊ゲート電極から電荷を僅かずつ引き
抜き、そのときにメモリセルに流れるセル電流に基づい
て浮遊ゲート電極の電圧を精密に制御することで、メモ
リセルを所望の書き込み状態に制御して、メモリセルに
所望のデータ値を記憶させることをその要旨とする。

【００４８】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体メモリにおいて、前記した
浮遊ゲート電極から電荷を僅かずつ引き抜くときにメモ
リセルに流れるセル電流を検出する手段と、メモリセル
に記憶されたデータを読み出す際にメモリセルに流れる
セル電流を検出する手段とを共有化することをその要旨
とする。

【００４９】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の半導体メモリにおいて、スプリッ
トゲート型のメモリセルを用い、ソース領域およびドレ
イン領域の電圧は読み出し動作時と同じに設定し、制御
ゲート電極の電圧のみを読み出し動作時よりも高く設定
することにより、浮遊ゲート電極から電荷を僅かずつ引
き抜く動作と、メモリセルに流れるセル電流を検出する
動作とを同時に行うことをその要旨とする。

【００５０】請求項６に記載の発明は、請求項１〜５の
いずれか１項に記載の半導体メモリにおいて、浮遊ゲー
ト電極の電圧を制御して、メモリセルに流れるセル電流
が複数の設定値間のどの範囲内にあるかを検出し、その
設定値の各範囲を複数の書き込み状態に対応させること
により、メモリセルに対して複数の書き込み状態を設定
して多値のデータを記憶させることをその要旨とする。

【００５１】請求項７に記載の発明は、請求項１〜６の
いずれか１項に記載の半導体メモリにおいて、前記メモ
リセルが複数個配列されて構成されたメモリセルアレイ
は仮想接地方式をとることをその要旨とする。

【００５２】

【発明の実施の形態】

（第１実施形態）以下、本発明をスプリットゲート型メ
モリセルを用いるフラッシュＥＥＰＲＯＭに具体化した
第１実施形態を図面に従って説明する。尚、本実施形態
において、図１４〜図１８に示した従来の形態と同じ構
成部材については符号を等しくしてその詳細な説明を省
略する。

【００５３】図１に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１の
全体構成を示す。本実施形態においては、１個のメモリ
セル１０１に４値（＝２ビット）のデータを記憶させる
ことができる。

【００５４】図１に示すフラッシュＥＥＰＲＯＭ１にお
いて、図１５に示す従来のフラッシュＥＥＰＲＯＭ１２
１と異なるのは以下の点である。（１）入力バッファ１２９，センスアンプ１３０，出力
バッファ１３１に代えて、リード・ライトアンプ部２が
設けられている。リード・ライトアンプ部２は、データ
バスＤＢを介してカラムデコーダ１２４に接続されてい
る。

【００５５】（２）リード・ライトアンプ部２には、２
つのデータパッド３ａ，３ｂが接続されている。フラッ
シュＥＥＰＲＯＭ１の外部から指定された２ビットのデ
ータ（入力データ）における上位ビットはデータパッド
３ａに入力され、下位ビットはデータパッド３ｂに入力
される。その２ビットの入力データは、リード・ライト
アンプ部２からデータバスＤＢおよびカラムデコーダ１
２４を介して、選択された１本のビット線ＢＬａ〜ＢＬ
ｚへ転送される。

【００５６】任意の１個のメモリセル１０１から読み出
された２ビットのデータ（リードデータ）は、ビット線
ＢＬａ〜ＢＬｚからカラムデコーダ１２４およびデータ
バスＤＢを介してリード・ライトアンプ部２へ転送され
る。リード・ライトアンプ部２は、後記するようにリー
ドデータから２ビットの出力データを生成する。その２
ビットの出力データにおける上位ビットはデータパッド
３ａから出力され、下位ビットはデータパッド３ｂから
出力される。

【００５７】（３）カラムデコーダ１２４は、アドレス
ラッチ１２７でラッチされたカラムアドレスに対応した
１本のビット線ＢＬａ〜ＢＬｚを選択し、そのビット線
ＢＬａ〜ＢＬｚとデータバスＤＢとを接続する。

【００５８】（４）リファレンス電圧生成部４は、リフ
ァレンスセル部６へ後記する定電圧（＝Ｖａ，Ｖｂ，Ｖ
ｃ，Ｖａ’，Ｖｂ’，Ｖｃ’）を供給する。（５）共通ソース線ＳＬは共通ソース線電圧生成部５に
接続されている。共通ソース線電圧生成部５は、共通ソ
ース線ＳＬの電圧を図３に示す各動作モードに対応して
制御すると共に、リファレンスセル部６へ定電圧（＝３
Ｖ）を供給する。

【００５９】（６）ワード線電圧生成部７は、ロウデコ
ーダ１２３を介して接続されたワード線ＷＬａ〜ＷＬｚ
の電圧を図３に示す各動作モードに対応して制御すると
共に、リファレンスセル部６へ２種類の定電圧（＝４
Ｖ，１０Ｖ）を供給する。

【００６０】（７）リファレンスセル部６は、各リファ
レンスデータバスＲＤＢａ〜ＲＤＢｃを介してリファレ
ンスセル電流センスアンプ８に接続されている。（８）リファレンスセル電流センスアンプ８の出力は、
リード・ライトアンプ部２へ送られる。

【００６１】（９）制御コア回路９は、上記した各回路
（２〜８，１２３〜１２７）の動作を制御する。図２
に、フラッシュＥＥＰＲＯＭ１の要部構成を示す。

【００６２】リファレンスセル部６は３つのリファレン
スセルブロック６ａ〜６ｃから構成されている。各リフ
ァレンスセルブロック６ａ〜６ｃはそれぞれ、読み出し
用リファレンスセル３１、消去・読み出し用リファレン
スセル３２、リファレンスセレクタ３３から構成されて
いる。

【００６３】各リファレンスセル３１，３２は、各メモ
リセル１０１と同一工程により同一寸法形状でメモリセ
ルアレイ１２２の近傍に形成されている。各リファレン
スセル３１，３２のソース領域Ｓは、共通ソース線電圧
生成部５に接続されて定電圧（＝３Ｖ）が印加されてい
る。各読み出し用リファレンスセル３１の制御ゲート電
極ＣＧは、ワード線電圧生成部７に接続されて定電圧
（＝４Ｖ）が印加されている。各消去・読み出し用リフ
ァレンスセル３２の制御ゲート電極ＣＧは、ワード線電
圧生成部７に接続されて定電圧（＝１０Ｖ）が印加され
ている。

【００６４】各リファレンスセル３１，３２の浮遊ゲー
ト電極ＦＧは、リファレンス電圧生成部４に接続されて
各定電圧が印加されている。すなわち、リファレンスセ
ルブロック６ａにおいて、読み出し用リファレンスセル
３１の浮遊ゲート電極ＦＧには電圧Ｖａ（＝０．７５
Ｖ）が印加され、消去・読み出し用リファレンスセル３
２の浮遊ゲート電極ＦＧには電圧Ｖａ’（＝０．６Ｖ）
が印加されている。リファレンスセルブロック６ｂにお
いて、読み出し用リファレンスセル３１の浮遊ゲート電
極ＦＧには電圧Ｖｂ（＝１．２５Ｖ）が印加され、消去
・読み出し用リファレンスセル３２の浮遊ゲート電極Ｆ
Ｇには電圧Ｖｂ’（＝１Ｖ）が印加されている。リファ
レンスセルブロック６ｃにおいて、読み出し用リファレ
ンスセル３１の浮遊ゲート電極ＦＧには電圧Ｖｃ（＝
１．７５Ｖ）が印加され、消去・読み出し用リファレン
スセル３２の浮遊ゲート電極ＦＧには電圧Ｖｃ’（＝
１．５Ｖ）が印加されている。

【００６５】尚、電圧Ｖｂ’は各電圧Ｖａ，Ｖｂの中間
値に設定され、電圧Ｖｃ’は各電圧Ｖｂ，Ｖｃの中間値
に設定されている。また、電圧Ｖａ’は、前記トランジ
スタ（メモリセル１０１において、浮遊ゲート電極ＦＧ
とソース領域Ｓおよびドレイン領域Ｄとによって構成さ
れるトランジスタ）の閾値電圧Ｖｔｈ（＝０．５Ｖ）に
僅かの電圧（＝０．１Ｖ）分を加えた値に設定されてい
る。

【００６６】リファレンスセルブロック６ａのリファレ
ンスセレクタ３３は、読み出し動作時には読み出し用リ
ファレンスセル３１を選択し、消去・読み出し動作時に
は消去・読み出し用リファレンスセル３２を選択し、そ
の選択したリファレンスセル３１．３２のドレイン領域
ＤをリファレンスデータバスＲＤＢａに接続する。リフ
ァレンスセルブロック６ｂのリファレンスセレクタ３３
は、リファレンスセルブロック６ａと同様に選択した各
リファレンスセル３１．３２のいずれか一方のドレイン
領域ＤをリファレンスデータバスＲＤＢｂに接続する。
リファレンスセルブロック６ｃのリファレンスセレクタ
３３は、リファレンスセルブロック６ａと同様に選択し
た各リファレンスセル３１．３２のいずれか一方のドレ
イン領域ＤをリファレンスデータバスＲＤＢｃに接続す
る。

【００６７】リファレンスセル電流センスアンプ８は３
つのリファレンスセル電流センスアンプ８ａ〜８ｃから
構成されている。リファレンスセル電流センスアンプ８
ａは、読み出し動作および消去・読み出し動作におい
て、リファレンスセルブロック６ａに対し、図３に示す
ようにリファレンスデータバスＲＤＢａを介して各リフ
ァレンスセル３１，３２のドレイン領域Ｄの電圧を制御
すると共に、リファレンスデータバスＲＤＢａを介して
転送されてきた各リファレンスセル３１，３２のセル電
流を電圧に変換して出力する。リファレンスセル電流セ
ンスアンプ８ｂは、リファレンスセルブロック６ｂに対
して、リファレンスセル電流センスアンプ８ａと同様の
動作を行う。リファレンスセル電流センスアンプ８ｃ
は、リファレンスセルブロック６ｃに対して、リファレ
ンスセル電流センスアンプ８ａと同様の動作を行う。

【００６８】各リファレンスセル電流センスアンプ８ａ
〜８ｃの出力電圧は、リード・ライトアンプ部２へ送ら
れる。リード・ライトアンプ部２は、入力データラッチ
回路２１、書き込み電圧生成部２２、メモリセル電流セ
ンスアンプ２３、比較アンプ２４ａ〜２４ｃ，出力デー
タデコード回路２５、比較器２６から構成されている。

【００６９】入力データラッチ回路２１は、各データパ
ッド３ａ，３ｂから転送されてくる入力データをラッチ
する。書き込み電圧生成部２２は、図５に示すように書
き込み動作において、入力データラッチ回路２１にラッ
チされた入力データに対応した書き込み電圧Ｖｐｐを生
成し、その書き込み電圧ＶｐｐをデータバスＤＢへ供給
する。

【００７０】メモリセル電流センスアンプ２３は、読み
出し動作および消去・読み出し動作において、図３に示
すようにデータバスＤＢを介して選択されたメモリセル
１０１のドレイン領域Ｄの電圧を制御すると共に、デー
タバスＤＢを介して転送されてきたメモリセル１０１の
セル電流を電圧に変換して出力する。

【００７１】各比較アンプ２４ａ〜２４ｃはそれぞれ、
メモリセル電流センスアンプ２３の出力電圧と各リファ
レンスセル電流センスアンプ８ａ〜８ｃの出力電圧とを
比較する。

【００７２】出力データデコード回路２５は、図７に示
すように各比較アンプ２４ａ〜２４ｃの比較結果に基づ
いて出力データを生成し、その出力データを各データパ
ッド３ａ，３ｂへ転送する。

【００７３】比較器２６は、入力データラッチ回路２１
にラッチされた入力データと、出力データデコード回路
２５の生成した出力データとを比較し、その比較結果に
基づいて消去・読み出し動作停止信号ＳＳを生成する。

【００７４】次に、フラッシュＥＥＰＲＯＭ１の各動作
モード（消去動作、読み出し動作、書き込み動作、消去
・読み出し動作）について、図３〜図９を参照して説明
する。尚、いずれの動作モードにおいても、基板１０２
の電圧はグランドレベルに保持される。

【００７５】（ａ）消去動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、そのワード線ＷＬｍに接続された全てのメモリセル
１０１に記憶されたデータが消去される場合について説
明する。

【００７６】全てのビット線ＢＬａ〜ＢＬｚの電圧は０
Ｖにクランプされる。そのため、全てのメモリセル１０
１のドレイン領域Ｄの電圧は０Ｖにクランプされる。ワ
ード線ＷＬｍの電圧は１５Ｖにされ、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電圧は０Ｖにクランプされる。そのため、ワード線
ＷＬｍに接続された各メモリセル１０１の制御ゲート電
極ＣＧの電圧は１５Ｖにされ、非選択のワード線ＷＬａ
〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メモリセル１
０１の制御ゲート電極ＣＧの電圧は０Ｖにクランプされ
る。

【００７７】共通ソース線ＳＬの電圧は０Ｖにクランプ
される。そのため、全てのメモリセル１０１のソース領
域Ｓの電圧は０Ｖにクランプされる。その結果、本実施
形態のフラッシュＥＥＰＲＯＭ１においても、従来のフ
ラッシュＥＥＰＲＯＭ１２１の消去動作と同様の作用に
より、選択されたワード線ＷＬｍに接続されている全て
のメモリセル１０１に記憶されたデータの消去が行われ
る。

【００７８】（ｂ）読み出し動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、カラムデコーダ１２４によってビット線ＢＬｍが選
択され、そのワード線ＷＬｍとビット線ＢＬｍとの交点
に接続されたメモリセル１０１が選択され、そのメモリ
セル１０１からデータが読み出される場合について説明
する。

【００７９】ワード線ＷＬｍの電圧は４Ｖにされ、それ
以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，
ＷＬｎ〜ＷＬｚの電圧は０Ｖにクランプされる。そのた
め、ワード線ＷＬｍに接続された各メモリセル１０１の
制御ゲート電極ＣＧの電圧は４Ｖにされ、非選択のワー
ド線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メ
モリセル１０１の制御ゲート電極ＣＧの電圧は０Ｖにク
ランプされる。

【００８０】ビット線ＢＬｍの電圧は０Ｖにされ、それ
以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，
ＢＬｎ〜ＢＬｚの電圧は３Ｖにされる。そのため、ビッ
ト線ＢＬｍに接続された各メモリセル１０１のドレイン
領域Ｄの電圧は０Ｖにクランプされ、非選択のビット線
ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚに接続された各メモリ
セル１０１のドレイン領域Ｄの電圧は３Ｖにされる。

【００８１】共通ソース線ＳＬの電圧は３Ｖにクランプ
される。そのため、全てのメモリセル１０１のソース領
域Ｓの電圧は３Ｖにされる。このように、本実施形態の
フラッシュＥＥＰＲＯＭ１では、選択されたメモリセル
１０１のソース領域Ｓとドレイン領域Ｄの電圧条件が、
従来のフラッシュＥＥＰＲＯＭ１２１のそれと逆になっ
ている。しかし、従来の技術で説明したように、読み出
し動作時のセル電流Ｉcellは浮遊ゲート電極ＦＧの電圧
（浮遊ゲート電圧）Ｖｆｇによって規定される。そのた
め、メモリセル１０１において、ソース領域Ｓおよびド
レイン領域Ｄに印加する電圧を反転させても、読み出し
動作は可能である。

【００８２】従って、フラッシュＥＥＰＲＯＭ１におい
ても、フラッシュＥＥＰＲＯＭ１２１の読み出し動作と
同様の作用により、選択されたメモリセル１０１には浮
遊ゲート電圧Ｖｆｇに対応したセル電流Ｉcellが流れ
る。

【００８３】図４に、読み出し動作におけるメモリセル
１０１の浮遊ゲート電圧Ｖｆｇとセル電流Ｉcellとの特
性を示す。前記したように、各リファレンスセルブロッ
ク６ａ〜６ｃの読み出し用リファレンスセル３１の浮遊
ゲート電極ＦＧには、リファレンス電圧生成部４から各
電圧Ｖａ，Ｖｂ，Ｖｃが印加されている。また、各読み
出し用リファレンスセル３１のソース領域Ｓには、共通
ソース線電圧生成部５から定電圧（＝３Ｖ）が印加され
ている。また、各読み出し用リファレンスセル３１のド
レイン領域Ｄの電圧は、各リファレンスセル電流センス
アンプ８ａ〜８ｃによって０Ｖにクランプされている。
そして、各読み出し用リファレンスセル３１の制御ゲー
ト電極ＣＧには、ワード線電圧生成部７から定電圧（＝
４Ｖ）が印加されている。つまり、各読み出し用リファ
レンスセル３１の制御ゲート電極ＣＧおよび各領域Ｓ，
Ｄの電圧は、選択されたメモリセル１０１のそれと同じ
になっている。そのため、選択されたメモリセル１０１
と同様の作用により、各読み出し用リファレンスセル３
１には、それぞれの浮遊ゲート電極ＦＧに印加された電
圧（浮遊ゲート電圧Ｖｆｇ）に対応したセル電流Ｉcell
が流れる。

【００８４】従って、リファレンスセルブロック６ａの
読み出し用リファレンスセル３１には、電圧Ｖａを浮遊
ゲート電圧Ｖｆｇとするセル電流Ｉcell（＝２０μＡ）
が流れる。また、リファレンスセルブロック６ｂの読み
出し用リファレンスセル３１には、電圧Ｖｂを浮遊ゲー
ト電圧Ｖｆｇとするセル電流Ｉcell（＝５０μＡ）が流
れる。また、リファレンスセルブロック６ｃの読み出し
用リファレンスセル３１には、電圧Ｖｃを浮遊ゲート電
圧Ｖｆｇとするセル電流Ｉcell（＝８０μＡ）が流れ
る。

【００８５】前記したように、各リファレンスセル電流
センスアンプ８ａ〜８ｃはそれぞれ、各リファレンスセ
ルブロック６ａ〜６ｃの読み出し用リファレンスセル３
１のセル電流Ｉcellを電圧に変換する。また、メモリセ
ル電流センスアンプ２３は、選択されたメモリセル１０
１のセル電流Ｉcellを電圧に変換する。各比較アンプ２
４ａ〜２４ｃはそれぞれ、メモリセル電流センスアンプ
２３の出力電圧と各リファレンスセル電流センスアンプ
８ａ〜８ｃの出力電圧とを比較する。

【００８６】従って、各比較アンプ２４ａ〜２４ｃの比
較結果はそれぞれ、選択されたメモリセル１０１のセル
電流Ｉcellと各リファレンスセルブロック６ａ〜６ｃの
読み出し用リファレンスセル３１のセル電流Ｉcellとを
比較した結果になる。ここで、選択されたメモリセル１
０１のセル電流Ｉcellの方が読み出し用リファレンスセ
ル３１のセル電流Ｉcellよりも大きい場合には各比較ア
ンプ２４ａ〜２４ｃの比較結果が「１」、小さい場合に
は各比較アンプ２４ａ〜２４ｃの比較結果が「０」にな
るとする。

【００８７】出力データデコード回路２５は、各比較ア
ンプ２４ａ〜２４ｃの比較結果に基づいて、図７に示す
ような論理をとることで、２ビットの出力データを生成
する。

【００８８】このようにすれば、各電圧Ｖａ，Ｖｂ，Ｖ
ｃをメモリセル１０１の閾値電圧として、その各閾値電
圧によって区分されるどの範囲内にメモリセル１０１の
浮遊ゲート電圧Ｖｆｇがあるのかを判定することが可能
になり、１個のメモリセル１０１に記憶された２ビット
のデータを読み出すことができる。

【００８９】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。（ｃ）書き込み動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、カラムデコーダ１２４によってビット線ＢＬｍが選
択され、そのワード線ＷＬｍとビット線ＢＬｍとの交点
に接続されたメモリセル１０１が選択され、そのメモリ
セル１０１にデータを書き込む場合について説明する。

【００９０】ワード線ＷＬｍの電圧は１Ｖにされ、それ
以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，
ＷＬｎ〜ＷＬｚの電圧は０Ｖにクランプされる。そのた
め、ワード線ＷＬｍに接続された各メモリセル１０１の
制御ゲート電極ＣＧの電圧は１Ｖにされ、非選択のワー
ド線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続された各メ
モリセル１０１の制御ゲート電極ＣＧの電圧は０Ｖにク
ランプされる。

【００９１】共通ソース線ＳＬの電圧は０Ｖにクランプ
される。そのため、全てのメモリセル１０１のソース領
域Ｓの電圧は０Ｖにクランプされる。図５に示すよう
に、ビット線ＢＬｍには入力データに対応した書き込み
電圧Ｖｐｐが印加される。また、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚ
の電圧は０Ｖにクランプされる。そのため、ビット線Ｂ
Ｌｍに接続された各メモリセル１０１のドレイン領域Ｄ
の電圧は書き込み電圧Ｖｐｐにされ、非選択のビット線
ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚに接続された各メモリ
セル１０１のドレイン領域Ｄの電圧は０Ｖにクランプさ
れる。

【００９２】選択されたメモリセル１０１では、ソース
領域Ｓ中の電子が反転状態のチャネル領域ＣＨ中へ移動
する。一方、ドレイン領域Ｄの電圧は書き込み電圧Ｖｐ
ｐである。そのため、書き込み電圧Ｖｐｐが７．５Ｖ以
上であれば、ドレイン領域Ｄと浮遊ゲート電極ＦＧとの
間の静電容量を介したカップリングにより、浮遊ゲート
電極ＦＧの電圧が持ち上げられて書き込み電圧Ｖｐｐに
近くなる。その結果、制御ゲート電極ＣＧと浮遊ゲート
電極ＦＧの間には高電界が生じる。従って、チャネル領
域ＣＨ中の電子は加速されてホットエレクトロンとな
り、浮遊ゲート電極ＦＧへ注入される。

【００９３】ところで、従来の技術で説明したように、
書き込み動作において、浮遊ゲート電極ＦＧに蓄積され
る電荷量は、書き込み動作の動作時間を調整することに
よって制御することができる。しかし、浮遊ゲート電極
ＦＧに蓄積される電荷量は、ドレイン領域Ｄに印可する
書き込み電圧Ｖｐｐを調整することによって制御するこ
ともできる。

【００９４】図６に、書き込み動作の動作時間を一定に
した場合における、書き込み電圧Ｖｐｐと読み出し動作
時のセル電流Ｉcellとの特性を示す。書き込み電圧Ｖｐ
ｐが６．７〜９Ｖの領域においては、書き込み電圧Ｖｐ
ｐによってセル電流Ｉcellを一義的に決めることができ
る。但し、各メモリセル１０１間の製造プロセスによる
構造のバラツキや、メモリセルアレイ１２２内における
各メモリセル１０１の物理的位置による寄生容量および
配線抵抗の相違があるため、書き込み電圧Ｖｐｐを制御
するだけではセル電流Ｉcellを精密に制御するのが難し
い。

【００９５】図４に示すように、浮遊ゲート電圧Ｖｆｇ
は、前記した読み出し動作における各閾値電圧（＝Ｖ
ａ，Ｖｂ，Ｖｃ）の中間値（＝Ｖａ’，Ｖｂ’，Ｖ
ｃ’）に制御するのが理想的である。そこで、本実施形
態の書き込み動作においては、図５に示すように、浮遊
ゲート電圧Ｖｆｇを各中間値（＝Ｖａ’，Ｖｂ’，Ｖ
ｃ’）よりも僅かの電圧Δ（＝０．３Ｖ）分だけ低い電
圧に制御することにより、大まかな書き込みを行う。そ
して、後記する消去・読み出し動作において、浮遊ゲー
ト電圧Ｖｆｇを精密に各電圧Ｖａ’，Ｖｂ’，Ｖｃ’に
制御することにより、結果として正確な書き込みを実現
する。

【００９６】そこで、まず、図４に基づいて、浮遊ゲー
ト電圧Ｖｆｇの各中間値（＝Ｖａ’，Ｖｂ’，Ｖｃ’）
から電圧Δ（＝０．３Ｖ）分だけを差し引いた各電圧に
対応する各セル電流Ｉcellを求める。次に、図６に基づ
いて、求めた各セル電流Ｉcellに対応する各書き込み電
圧Ｖｐｐを設定する。

【００９７】例えば、図４に基づいて、浮遊ゲート電圧
Ｖｆｇの中間値Ｖｂ’（＝１Ｖ）から電圧Δ（＝０．３
Ｖ）分だけを差し引いた電圧（＝０．７Ｖ）に対応する
セル電流Ｉcell（＝約２５μＡ）を求める。次に、図６
に基づいて、求めたセル電流Ｉcell（＝約２５μＡ）に
対応する書き込み電圧Ｖｐｐ（＝８．１Ｖ）を設定す
る。同様に、図４から浮遊ゲート電圧Ｖｆｇの中間値Ｖ
ｃ’（＝１．５Ｖ）から電圧Δ（＝０．３Ｖ）分だけを
差し引いた電圧（＝１．２Ｖ）に対応するセル電流Ｉce
ll（＝約５５μＡ）を求め、図６からセル電流Ｉcell
（＝約５５μＡ）に対応する書き込み電圧Ｖｐｐ（＝
７．３Ｖ）を設定する。同様に、図４から浮遊ゲート電
圧Ｖｆｇの中間値Ｖａ’（＝０．６Ｖ）から電圧Δ（＝
０．３Ｖ）分だけを差し引いた電圧（＝０．３Ｖ）に対
応するセル電流Ｉcell（＝０μＡ）を求め、図６からセ
ル電流Ｉcell（＝０Ａ）に対応する書き込み電圧Ｖｐｐ
（＝９．５Ｖ）を設定する。

【００９８】このように、書き込み電圧Ｖｐｐを調整し
て一定時間だけ書き込み動作を行うことにより、浮遊ゲ
ート電極ＦＧに蓄積される電荷量を制御する。その結
果、各電圧Ｖａ，Ｖｂ，Ｖｃをメモリセル１０１の閾値
電圧として、１個のメモリセル１０１に２ビットのデー
タを記憶させることができる。この書き込み動作は、消
去動作と異なり、選択されたメモリセル１０１毎に行う
ことができる。

【００９９】（ｃ）消去・読み出し動作前記したように、消去・読み出し動作は書き込み動作に
引き続いて行われ、書き込み動作において選択されたメ
モリセル１０１に対して行われる。そこで、ワード線Ｗ
Ｌｍとビット線ＢＬｍとの交点に接続されたメモリセル
１０１が選択され、そのメモリセル１０１に対して消去
・読み出し動作を行う場合について説明する。

【０１００】ワード線ＷＬｍの電圧は１０Ｖにされ、そ
れ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬ
ｌ，ＷＬｎ〜ＷＬｚの電圧は０Ｖにクランプされる。そ
のため、ワード線ＷＬｍに接続された各メモリセル１０
１の制御ゲート電極ＣＧの電圧は１０Ｖにされ、非選択
のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続され
た各メモリセル１０１の制御ゲート電極ＣＧの電圧は０
Ｖにクランプされる。

【０１０１】ビット線ＢＬｍの電圧は０Ｖにされ、それ
以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，
ＢＬｎ〜ＢＬｚの電圧は３Ｖにされる。そのため、ビッ
ト線ＢＬｍに接続された各メモリセル１０１のドレイン
領域Ｄの電圧は０Ｖにクランプされ、非選択のビット線
ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚに接続された各メモリ
セル１０１のドレイン領域Ｄの電圧は３Ｖにされる。

【０１０２】共通ソース線ＳＬの電圧は３Ｖにクランプ
される。そのため、全てのメモリセル１０１のソース領
域Ｓの電圧は３Ｖにされる。図８に、メモリセル１０１
に記憶されたデータの消去に要する時間とワード線ＷＬ
ａ〜ＷＬｚの電圧（ワード線電圧）ＶWLとの特性を示
す。

【０１０３】ワード線電圧ＶWLが１０Ｖ（１／ＶWL＝
０．１）のとき、メモリセル１０１に記憶されたデータ
の消去に要する時間は数百μsec である。従って、選択
されたメモリセル１０１に対しては比較的弱い消去動作
が行われる。

【０１０４】一方、選択されたメモリセル１０１以外の
各メモリセル１０１においては、ドレイン領域Ｄの電圧
が３Ｖであるため、ドレイン領域Ｄと浮遊ゲート電極Ｆ
Ｇとの間の静電容量を介したカップリングにより、浮遊
ゲート電極ＦＧの電圧が持ち上げられて３Ｖに近くな
る。

【０１０５】そのため、ワード線ＷＬｍと非選択のビッ
ト線ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚとの交点に接続さ
れた各メモリセル１０１において、制御ゲート電極ＣＧ
の電圧は１０Ｖ、浮遊ゲート電極ＦＧの電圧は３Ｖとな
り、各電極ＣＧ，ＦＧ間の電圧差は７Ｖになることか
ら、実質的なワード線電圧ＶWLは７Ｖになる。図８に示
すように、ワード線電圧ＶWLが７Ｖ（１／ＶWL≒０．１
４）のとき、メモリセル１０１に記憶されたデータの消
去に要する時間は数十年となる。

【０１０６】また、非選択のワード線ＷＬａ〜ＷＬｌ，
ＷＬｎ〜ＷＬｚに接続された各メモリセル１０１におい
て、制御ゲート電極ＣＧの電圧は０Ｖ、浮遊ゲート電極
ＦＧの電圧は３Ｖとなり、各電極ＣＧ，ＦＧ間の電圧差
は３Ｖになることから、ワード線電圧ＶWLは０Ｖにな
る。そのため、メモリセル１０１に記憶されたデータの
消去は行われない。

【０１０７】従って、消去・読み出し動作においては、
選択されたメモリセル１０１に対してのみ弱い消去動作
が行われ、それ以外の非選択の各メモリセル１０１に対
しては実質的に消去動作は行われないといえる。

【０１０８】このとき、非選択のビット線ＢＬａ〜ＢＬ
ｌ，ＢＬｎ〜ＢＬｚに接続された各メモリセル１０１に
おいて、ソース領域Ｓおよびドレイン領域Ｄの電圧は共
に３Ｖであるため、セル電流Ｉcellは流れない。

【０１０９】一方、選択されたメモリセル１０１におい
ては、浮遊ゲート電圧Ｖｆｇに対応したセル電流Ｉcell
が流れる。前記したように、各リファレンスセルブロッ
ク６ａ〜６ｃの消去・読み出し用リファレンスセル３２
の浮遊ゲート電極ＦＧには、リファレンス電圧生成部４
から各電圧Ｖａ’，Ｖｂ’，Ｖｃ’が印加されている。
また、各消去・読み出し用リファレンスセル３２のソー
ス領域Ｓには、共通ソース線電圧生成部５から定電圧
（＝３Ｖ）が印加されている。また、各消去・読み出し
用リファレンスセル３２のドレイン領域Ｄの電圧は、各
リファレンスセル電流センスアンプ８ａ〜８ｃによって
０Ｖにクランプされている。そして、各消去・読み出し
用リファレンスセル３２の制御ゲート電極ＣＧには、ワ
ード線電圧生成部７から定電圧（＝１０Ｖ）が印加され
ている。

【０１１０】つまり、各消去・読み出し用リファレンス
セル３２の制御ゲート電極ＣＧおよび各領域Ｓ，Ｄの電
圧は、選択されたメモリセル１０１のそれと同じになっ
ている。そのため、選択されたメモリセル１０１と同様
の作用により、各消去・読み出し用リファレンスセル３
２には、それぞれの浮遊ゲート電極ＦＧに印加された電
圧（浮遊ゲート電圧Ｖｆｇ）に対応したセル電流Ｉcell
が流れる。

【０１１１】従って、リファレンスセルブロック６ａの
消去・読み出し用リファレンスセル３２には、電圧Ｖ
ａ’を浮遊ゲート電圧Ｖｆｇとするセル電流Ｉcell（＝
５μＡ）が流れる。また、リファレンスセルブロック６
ｂの消去・読み出し用リファレンスセル３２には、電圧
Ｖｂ’を浮遊ゲート電圧Ｖｆｇとするセル電流Ｉcell
（＝３５μＡ）が流れる。また、リファレンスセルブロ
ック６ｃの消去・読み出し用リファレンスセル３２に
は、電圧Ｖｃ’を浮遊ゲート電圧Ｖｆｇとするセル電流
Ｉcell（＝６５μＡ）が流れる。

【０１１２】各リファレンスセル電流センスアンプ８ａ
〜８ｃ、各比較アンプ２４ａ〜２４ｃ、出力データデコ
ード回路２５は、前記した読み出し動作と同様の動作を
行い、出力データデコード回路２５は２ビットの出力デ
ータを生成する。

【０１１３】比較器２６は、入力データラッチ回路２１
にラッチされた２ビットの入力データと、出力データデ
コード回路２５の生成した２ビットの出力データとを比
較し、その比較結果に基づいて消去・読み出し動作停止
信号ＳＳを生成する。すなわち、出力データの方が入力
データよりも大きくなった時点で、消去・読み出し動作
停止信号ＳＳは活性化される。

【０１１４】制御コア回路９は、活性化された消去・読
み出し動作停止信号ＳＳに従って消去・読み出し動作を
停止する。つまり、消去・読み出し動作において、出力
データの方が入力データよりも大きくなった時点で、そ
の消去・読み出し動作は停止される。

【０１１５】その結果、浮遊ゲート電圧Ｖｆｇは各電圧
Ｖａ’，Ｖｂ’，Ｖｃ’のいずれか一つの電圧に精密に
制御され、正確な書き込みが行われる。ところで、上記
した読み出し動作および消去・読み出し動作における各
部の電圧条件（読み出しバイアス条件）においては、ソ
ース領域Ｓの電圧の方がドレイン領域Ｄの電圧よりも高
くなる。しかし、本実施形態では、消去動作および書き
込み動作の説明の便宜上、ソース領域Ｓおよびドレイン
領域Ｄの呼称については、読み出し動作および消去・読
み出し動作においても消去動作および書き込み動作にお
けるそれと同じにしてある。また、共通ソース線ＳＬの
呼称についても、消去動作および書き込み動作を基本に
決定してある。

【０１１６】以上詳述したように、本実施形態によれ
ば、以下の作用および効果を得ることができる。〔１〕書き込み動作においては、図５に示すように、浮
遊ゲート電圧Ｖｆｇを各電圧Ｖａ’，Ｖｂ’，Ｖｃ’よ
りも僅かの電圧Δ（＝０．３Ｖ）分だけ低い電圧に制御
することにより、選択されたメモリセル１０１に対して
大まかな書き込みを行う。

【０１１７】〔２〕書き込み動作に引き続き、同じメモ
リセル１０１に対して消去・読み出し動作を行う。消去
・読み出し動作において、選択されたメモリセル１０１
に対して弱い消去動作を行うのと同時に、そのメモリセ
ル１０１の読み出し動作時のセル電流Ｉcellを検出する
ことによって消去動作の進み具合を判定し、セル電流Ｉ
cellが所望の値になった時点で消去動作を終了させる。
これにより、浮遊ゲート電圧Ｖｆｇを精密に各電圧Ｖ
ａ’，Ｖｂ’，Ｖｃ’に制御することが可能になり、結
果として正確な書き込みを実現することができる。

【０１１８】〔３〕上記〔１〕〔２〕により、ベリファ
イ書き込み方式を用いることなく正確な書き込みを実現
することが可能になるため、前記したベリファイ書き込
み方式の各問題点を全て回避することができる。すなわ
ち、メモリセル１０１の浮遊ゲート電圧Ｖｆｇを精密に
制御しつつ、高速な書き込みを行うことができる。ま
た、制御コア回路９にかかる負担が小さくなるため、制
御コア回路９の回路構成を簡単にすることができる。

【０１１９】〔４〕図９に、浮遊ゲート電圧Ｖｆｇとセ
ル電流Ｉcellおよびワード線電圧ＶWLとの特性を示す。
本実施形態において多値データの記憶に利用しているの
は、浮遊ゲート電圧Ｖｆｇが１．７５Ｖ以下の領域であ
る。この領域においては、制御ゲート電極ＣＧ直下のチ
ャネル領域ＣＨが定抵抗として機能するため、浮遊ゲー
ト電圧Ｖｆｇとセル電流Ｉcellの特性はワード線電圧Ｖ
WLにほとんど依存しない。

【０１２０】そのため、読み出し動作におけるメモリセ
ル１０１のセル電流Ｉcellと、消去・読み出し動作にお
けるそれとはほとんど同じになる。従って、読み出し動
作と消去・読み出し動作とで、同じメモリセル電流セン
スアンプ２３を用いることができる。

【０１２１】また、読み出し動作における読み出し用リ
ファレンスセル３１のセル電流Ｉcellと、消去・読み出
し動作におけるそれとはほとんど同じになる。従って、
読み出し動作と消去・読み出し動作とで、同じリファレ
ンスセル電流センスアンプ８ａ〜８ｃを用いることがで
きる。

【０１２２】つまり、読み出し動作と消去・読み出し動
作とで、読み出しに用いる回路を共有化することができ
る。従って、消去・読み出し動作を行うことで、フラッ
シュＥＥＰＲＯＭ１の回路構成が複雑になることはな
い。

【０１２３】〔５〕読み出し動作と消去・読み出し動作
とで異なるのは、図３に示すように、選択されたワード
線ＷＬｍのワード線電圧ＶWLだけである。そのため、読
み出し動作の出力データと消去・読み出し動作の出力デ
ータとの間に、ワード線電圧ＶWLの差に起因する誤差以
外が生じる恐れはない。上記〔４〕により、浮遊ゲート
電圧Ｖｆｇとセル電流Ｉcellの特性はワード線電圧ＶWL
にほとんど依存しないため、ワード線電圧ＶWLの差に起
因する出力出力データの誤差はほとんどない。従って、
読み出し動作の出力データと消去・読み出し動作の出力
データとの間には、ほとんど誤差がない。そのため、消
去・読み出し動作を行うことにより、正確な書き込みが
阻害される恐れはない。

【０１２４】（第２実施形態）以下、本発明をスプリッ
トゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
に具体化した第２実施形態を図面に従って説明する。
尚、本実施形態において、図１〜図９に示した第１実施
形態と同じ構成部材については符号を等しくしてその詳
細な説明を省略する。

【０１２５】本実施形態は、第１実施形態をＵＳＰ５５
４４１０３（G11C 16/04）に開示された仮想接地方式の
メモリセルアレイに適用したものである。図１０に、本
実施形態のスプリットゲート型メモリセル５１を用いた
フラッシュＥＥＰＲＯＭ５２の全体構成を示す。本実施
形態においては、１個のメモリセル５１に４値（＝２ビ
ット）のデータを記憶させることができる。

【０１２６】図１０に示すフラッシュＥＥＰＲＯＭ５２
において、図１に示す第１実施形態のフラッシュＥＥＰ
ＲＯＭ１と異なるのは以下の点である。（１）メモリセルアレイ１２２がメモリセルアレイ５３
に置き代えられている。

【０１２７】メモリセルアレイ５３は、複数のメモリセ
ル５１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル５１の制御ゲ
ート電極ＣＧにより、共通のワード線ＷＬａ〜ＷＬｚが
形成されている。列（カラム）方向に配列された各メモ
リセル５１のソース・ドレイン領域ＳＤにより、共通の
ビット線ＢＬａ〜ＢＬｚが形成されている。

【０１２８】（２）共通ソース線電圧生成部５が省かれ
ている。図１１に、メモリセルアレイ５３の一部断面図
を示す。メモリセル５１は、ソース・ドレイン領域Ｓ
Ｄ、浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ、チャネ
ル領域ＣＨ、選択ゲート１０５から構成されている。

【０１２９】Ｐ型単結晶シリコン基板１０２上にＮ型の
ソース・ドレイン領域ＳＤが形成されている。各ソース
・ドレイン領域ＳＤ間に挟まれたチャネル領域ＣＨ上
に、シリコン酸化膜１０３を介して浮遊ゲート電極ＦＧ
が形成されている。浮遊ゲート電極ＦＧ上にシリコン酸
化膜１０４を介して制御ゲート電極ＣＧが形成されてい
る。制御ゲート電極ＣＧの一部は、シリコン酸化膜１０
３を介してチャネル領域ＣＨ上に配置され、選択ゲート
１０５を構成している。

【０１３０】メモリセルアレイ５３は、基板１０２上に
形成された複数のメモリセル５１によって構成されてい
る。行方向に配列された各メモリセル５１の制御ゲート
電極ＣＧは共通になっており、その制御ゲート電極ＣＧ
によって各ワード線ＷＬａ〜ＷＬｚが形成されている。

【０１３１】図１２に、フラッシュＥＥＰＲＯＭ５２の
要部構成を示す。フラッシュＥＥＰＲＯＭ５２におい
て、図２に示す第１実施形態のフラッシュＥＥＰＲＯＭ
１と異なるのは、各リファレンスセル３１，３２のソー
ス領域Ｓが接地されている点だけである。

【０１３２】次に、フラッシュＥＥＰＲＯＭ５２の各動
作モード（消去動作、読み出し動作、書き込み動作、消
去・読み出し動作）について、図１３，図４〜図９を参
照して説明する。尚、いずれの動作モードにおいても、
基板１０２の電圧はグランドレベルに保持される。

【０１３３】また、各メモリセル５１毎の消去動作，読
み出し動作，書き込み動作の具体的な作用については、
従来の形態のメモリセル１０１のソース領域Ｓおよびド
レイン領域Ｄがソース・ドレイン領域ＳＤと呼ばれる点
以外は全く同じである。

【０１３４】（ａ）消去動作、（ｃ）書き込み動作、
（ｄ）消去・読み出し動作各動作共それぞれ第１実施形態と同じである。（ｂ）読み出し動作ロウデコーダ１２３によってワード線ＷＬｍが選択さ
れ、カラムデコーダ１２４によってビット線ＢＬｍが選
択され、そのワード線ＷＬｍとビット線ＢＬｍとの交点
に接続されたメモリセル５１ａが選択され、そのメモリ
セル５１ａからデータが読み出される場合について説明
する。

【０１３５】フラッシュＥＥＰＲＯＭ５２においても、
フラッシュＥＥＰＲＯＭ１の読み出し動作と同様の作用
により、選択されたメモリセル５１ａには浮遊ゲート電
圧Ｖｆｇに対応したセル電流Ｉcellが流れるため、１個
のメモリセル５１ａに記憶された２ビットのデータを読
み出すことができる。

【０１３６】ここで、メモリセル５１ａとワード線ＷＬ
ｍと各ビット線ＢＬｌとの交点に接続されたメモリセル
５１ｂ以外の各メモリセル５１については、各ソース・
ドレイン領域ＳＤが共に３Ｖにされるため、セル電流Ｉ
cellは流れない。

【０１３７】また、各メモリセル５１ａ，５１ｂについ
ては、カラムデコーダ１２４を介してビット線ＢＬｍが
０Ｖにバイアスされるため、浮遊ゲート電圧Ｖｆｇに対
応したセル電流Ｉcellが流れる。しかし、ビット線ＢＬ
ｌはデータバスＤＢに接続されず、ビット線ＢＬｍがデ
ータバスＤＢに接続されるため、メモリセル５１ｂから
データが読み出されることはない。また、１個のメモリ
セル５１に流れるセル電流Ｉcellによる消費電流の増加
は僅かなものであり、フラッシュＥＥＰＲＯＭ５２全体
からみれば無視できる。

【０１３８】以上詳述したように、本実施形態において
も、第１実施形態と同様の作用および効果を得ることが
できる。尚、上記各実施形態は以下のように変更しても
よく、その場合でも同様の作用および効果を得ることが
できる。

【０１３９】（１）複数のメモリセル１０１，５１に対
して同時に各動作（読み出し動作、書き込み動作、消去
・読み出し動作）を行う。例えば、ワード線ＷＬｍと各
ビット線ＢＬｍ〜ＢＬｐとの交点に接続に接続された４
つのメモリセル１０１，５１を選択し、その各メモリセ
ル１０１，５１に対して各動作（読み出し動作、書き込
み動作、消去・読み出し動作）を行う。この場合には、
リード・ライトアンプ部２、データバッド３ａ，３ｂ、
データバスＤＢを４組設ける必要がある。このようにす
れば、４つのメモリセル１０１，５１に対してそれぞれ
２ビットずつ合計８ビットのデータを同時に読み出した
り書き込んだりすることが可能になる。

【０１４０】尚、複数のメモリセル１０１，５１に対し
て同時に各動作を行う場合は、消去・読み出し動作の終
了したメモリセル１０１，５１の接続されているビット
線ＢＬａ〜ＢＬｚの電圧を、消去・読み出し動作停止信
号ＳＳに従い、非選択のビット線ＢＬａ〜ＢＬｚと同様
に３Ｖにする。

【０１４１】（２）ビット線ＢＬａ〜ＢＬｚに高電圧を
印加して、最大限に書込み動作を行った状態を" 消去"
、消去・読み出し動作を" 書込み" と定義すれば、よ
り回路構成・動作を簡略化することができる。また、こ
の場合には、" 消去" 動作を選択されたメモリセル１０
１，５１毎に行うことができる。

【０１４２】（３）多値記憶動作を行わず、１つのメモ
リセル１０１，５１に１ビットのデータを記憶させる場
合に適用する。（４）スプリットゲート型のフラッシュＥＥＰＲＯＭで
はなく、スタックトゲート形のフラッシュＥＥＰＲＯＭ
に適用する。

【０１４３】（５）フラッシュＥＥＰＲＯＭではなく、
ＦＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭなどの不揮発性半
導体メモリや、ＤＲＡＭ，ＳＲＡＭなどの半導体メモリ
に適用する。

【０１４４】

【発明の効果】本発明によれば、メモリセルの書き込み
状態を正確に制御しつつ高速な書き込みを行うことが可
能で、且つ、簡単な回路構成の半導体メモリを提供する
ことができる。

【図面の簡単な説明】

【図１】第１実施形態のブロック回路図。

【図２】第１実施形態の要部回路図。

【図３】第１実施形態の説明図。

【図４】第１および第２実施形態の特性図。

【図５】第１および第２実施形態の説明図。

【図６】第１および第２実施形態の特性図。

【図７】第１および第２実施形態の説明図。

【図８】第１および第２実施形態の特性図。

【図９】第１および第２実施形態の特性図。

【図１０】第２実施形態のブロック回路図。

【図１１】第２実施形態のメモリセルアレイの断面図。

【図１２】第２実施形態の要部回路図。

【図１３】第２実施形態の説明図。

【図１４】第１実施形態および従来の形態のメモリセル
の断面図。

【図１５】従来の形態のブロック回路図。

【図１６】従来の形態の説明図。

【図１７】従来の形態の説明図。

【図１８】従来の形態の特性図。

【符号の説明】

Ｓ…ソース領域Ｄ…ドレイン領域ＣＧ…制御ゲート電極ＦＧ…浮遊ゲート電極ＳＤ…ソース・ドレイン領域２…リード・ライトアンプ部９…制御コア回路１０１，５１…メモリセル

Claims

【特許請求の範囲】

【請求項１】メモリセルに流れるセル電流に基づい
て、メモリセルが所望の消去状態に到達したことを判定
し、消去動作を制御する半導体メモリ。
【請求項２】まず、メモリセルの浮遊ゲート電極を高
電圧に制御することにより、浮遊ゲート電極に大量の電
荷を蓄積し、次に、浮遊ゲート電極から電荷を僅かずつ
引き抜き、そのときにメモリセルに流れるセル電流に基
づいて浮遊ゲート電極の電圧を精密に制御することで、
メモリセルを所望の書き込み状態に制御して、メモリセ
ルに所望のデータ値を記憶させる半導体メモリ。
【請求項３】まず、メモリセルの浮遊ゲート電極を所
望の電圧の近傍に制御することにより、浮遊ゲート電極
に所望の電荷量の近傍の電荷を蓄積し、次に、浮遊ゲー
ト電極から電荷を僅かずつ引き抜き、そのときにメモリ
セルに流れるセル電流に基づいて浮遊ゲート電極の電圧
を精密に制御することで、メモリセルを所望の書き込み
状態に制御して、メモリセルに所望のデータ値を記憶さ
せる半導体メモリ。
【請求項４】請求項１〜３のいずれか１項に記載の半
導体メモリにおいて、前記した浮遊ゲート電極から電荷
を僅かずつ引き抜くときにメモリセルに流れるセル電流
を検出する手段と、メモリセルに記憶されたデータを読
み出す際にメモリセルに流れるセル電流を検出する手段
とを共有化する半導体メモリ。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体メモリにおいて、スプリットゲート型のメモリセルを用い、ソース領域お
よびドレイン領域の電圧は読み出し動作時と同じに設定
し、制御ゲート電極の電圧のみを読み出し動作時よりも
高く設定することにより、浮遊ゲート電極から電荷を僅
かずつ引き抜く動作と、メモリセルに流れるセル電流を
検出する動作とを同時に行う半導体メモリ。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体メモリにおいて、浮遊ゲート電極の電圧を制御して、メモリセルに流れる
セル電流が複数の設定値間のどの範囲内にあるかを検出
し、その設定値の各範囲を複数の書き込み状態に対応さ
せることにより、メモリセルに対して複数の書き込み状
態を設定して多値のデータを記憶させる半導体メモリ。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体メモリにおいて、前記メモリセルが複数個配列されて構成されたメモリセ
ルアレイは仮想接地方式をとる半導体メモリ。