KR100386947B1

KR100386947B1 - 외부 핀을 통해 워드 라인 전압을 출력할 수 있는 반도체메모리 장치

Info

Publication number: KR100386947B1
Application number: KR10-2001-0000212A
Authority: KR
Inventors: 김형곤; 이영택
Original assignee: 삼성전자주식회사
Priority date: 2001-01-03
Filing date: 2001-01-03
Publication date: 2003-06-09
Also published as: US6473344B2; JP4571356B2; JP2002245799A; KR20020057685A; US20020085429A1; JP2009245573A

Abstract

여기에 개시되는 반도체 메모리 장치는 선택 신호 발생 회로, 워드 라인 전압 발생 회로, 그리고 스위치 회로를 포함한다. 상기 선택 신호 발생 회로는, 워드 라인 전압이 원하는 레벨을 갖는 지의 여부를 판별하기 위한 테스트 동작 모드 동안, 상기 테스트 동작 모드를 나타내는 외부 명령 신호 및 상기 메모리 장치에 사용되는 다른 워드 라인 전압들을 지정하기 위한 외부 선택 코드 신호들에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나를 활성화시킨다. 상기 워드 라인 전압 발생 회로는 상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생하며, 상기 스위치 회로는 상기 외부 명령 신호에 응답하여 상기 워드 전압 발생 회로로부터 출력되는 워드 라인 전압을, 외부 핀에 연결되는, 패드로 전달한다.

Description

외부 핀을 통해 워드 라인 전압을 출력할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF OUTPUTTING A WORD LINE VOLTAGE VIA AN EXTERNAL PIN}

본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 멀티-비트 데이터를 저장하는 메모리 장치에 사용되는 다양한 워드 라인 전압들을 외부로 출력할 수 있는 반도체 메모리 장치에 관한 것이다.

플래시 EEPROM들을 이용하여 종래의 하드 디스크들을 대체하는 경우, 매우 높은 밀도 및 빠른 프로그램 속도가 요구된다. 하드 디스크 이외에, 그러한 플래시 EEPROM들은 디지털 카메라, 포터블 핸디 터미널, 및 이와 동일한 종류의 것과 같은 전자 제품의 대용량 저장 매체를 위해서 사용되어 왔다. EEPROM들의 밀도를 증가시키는 것은 멀티-레벨 메모리 셀들을 사용함으로써 달성될 수 있다. EEPROM들이 대용량 저장 매체로서 사용되는 경우, EEPROM의 비트 당 메모리 가격은 더욱 낮아질 것이다.

플래시 EEPROM 장치의 비트 당 메모리 가격을 현저히 줄일 수 있는 기술이 U.S. Patent No. 6,067,248 (by Yoo, May 23, 2000)에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH SINGLE-BIT AND MULTI-BIT MODES OF OPERATION AND METHOD FOR PERFORMING PROGRAMMING AND READING OPERATIONS THEREIN"라는 제목으로 게재되어 있으며, 레퍼런스로 참조된다.

그러한 불휘발성 반도체 메모리 장치는 멀티-레벨 또는 멀티-비트 메모리 셀들을 가지며, 메모리 셀들 각각의 프로그램된 전압들은 2-비트 정보, 예를 들면, "00", "01", "10" 및 "11"을 나타내는 것이 가능한 4가지의 문턱 전압들이다. 예를 들면, "00", "01", "10" 및 "11"은 문턱 전압들 2.5V, 1.5V, 0.5V 및 -3V에 각각 대응한다. 따라서, 프로그램된 셀은 4가지의 문턱 전압들 중 하나를 갖는다.

멀티-비트 메모리 셀의 데이터 상태를 검출하기 위해서는, 도 10을 참조하면, 2개의 문턱 전압 레벨들 사이에 존재하는 (또는 문턱 전압의 하측 또는 상측의) 다른 전압 레벨들을 갖는 독출 전압들 (Vread1, Vread2, Vread3)이 메모리 셀에 연결된 워드 라인을 통해 메모리 셀들 각각의 게이트에 순차적으로 인가된다. 이때, 메모리 셀을 통해 흐르는 전류가 있는 지의 여부에 따라 데이터 상태가 판단된다. 메모리 셀에 저장된 2-비트 데이터를 검출하기 위해서는 상술한 판단 동작 또는 독출 동작이 소정의 감지 구간 동안 연속적으로 3번 수행된다. 프로그램된 메모리 셀이 원하는 데이터 상태를 갖는 지의 여부를 판별하기 위해서는 프로그램 검증 동작 (program verify operation)이 수행된다. 프로그램 검증 동작은 워드 라인을 통해 메모리 셀들 각각의 게이트에 순차적으로 인가되는 검증 전압들 (Vvfy1,Vvfy2, Vvfy3)의 전압 레벨들이 독출 동작의 그것들과 다르다는 점을 제외하면 독출 동작과 동일하게 수행된다. 상기 검증 전압은 문턱 전압 분포들 사이에 마진을 갖도록 독출 전압보다 분포간 마진의 약 1/2만큼 큰 값을 갖는다.

앞서 설명된 바와 같이, 2-비트 데이터 정보를 저장하는 멀티-비트 불휘발성 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 독출하기 위해서 다른 전압 레벨들을 갖는 여섯 가지의 워드 라인 전압들을 필요로 한다. 메모리 셀에 저장된 데이터를 정확하게 독출하기 위해서는, 워드 라인 전압들이 설계시 목적된 값들과 일치하여야 한다. 그러므로, 다른 전압 레벨들을 갖는 워드 라인 전압들을 측정하고 평가할 수 있는 수단이 필요하다.

워드 라인 전압을 측정할 수 있는 한 가지 방법은 프로브 도구를 이용하여 워드 라인 전압을 직접 측정하는 것이다. 하지만, 이러한 방법은 비효율적일 뿐만 아니라, 독출 및 검증 동작 동안 워드 라인에 인가되는 전압이 AC적으로 빠르게 움직이기 때문에 정확한 목표 값을 측정하기 어려운 문제점을 갖는다.

본 발명의 목적은 워드 라인 전압이 외부 핀을 통해 직접 측정되게 하는 불휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도;

도 2는 도 1에 도시된 선택 신호 발생 회로를 보여주는 블럭도;

도 3은 도 2에 도시된 선택 신호 발생 회로의 바람직한 실시예;

도 4는 정상적인 동작 모드 및 테스트 동작 모드시 도 3에 사용된 신호들의 로직 상태들을 보여주는 도면;

도 5는 도 1에 도시된 워드 라인 전압 발생 회로의 바람직한 실시예;

도 6은 도 1에 도시된 스위치 회로의 바람직한 실시예;

도 7은 본 발명에 따른 워드 라인 측정 동작을 설명하기 위한 동작 타이밍도;

도 8은 멀티-비트 메모리 장치의 정상적인 독출 동작을 설명하기 위한 동작 타이밍도;

도 9는 멀티-비트 메모리 장치의 정상적인 프로그램 동작을 설명하기 위한 동작 타이밍도; 그리고

도 10은 일반적인 2-비트 데이터를 저장하는 메모리 셀의 문턱 전압 분포를보여주는 도면이다.

*도면의 주요 부분에 대한 부호 설명*

100 : 메모리 셀 어레이 120 : 행 선택 회로

140 : 감지 회로 160 : 열 선택 회로

180 : 데이터 입출력 회로 200 : 독출 제어 회로

220 : 선택 신호 발생 회로 240 : 워드라인전압 발생 회로

260 : 스위치 회로 280 : 패드

(구성)

상술한 제반 목적을 달성하기 위한 본 발명의 일특징에 따르면, 반도체 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 어레이는 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들을 구비한다. 메모리 장치는 행 선택 회로, 선택 신호 발생 회로, 워드 라인 전압 발생 회로, 그리고 스위치 회로를 더 포함한다. 상기 행 선택 회로는 상기 워드 라인들에 연결되며, 상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인으로 워드 라인 전압을 공급한다. 상기 선택 신호 발생 회로는, 상기 선택된 워드 라인으로 인가될 워드 라인 전압이 원하는 레벨인 지의 여부를 판별하기 위한 테스트 동작 모드 동안, 상기 테스트 동작 모드를 나타내는 외부 명령 신호 및 상기 선택된 워드 라인으로 인가될 다른 워드 라인 전압들을 지정하기 위한 외부 선택 코드 신호들에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나를 활성화시킨다. 상기 워드 라인 전압 발생 회로는 상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생하며, 상기 스위치 회로는 상기 외부 명령 신호에 응답하여 상기 전압 발생 회로로부터 출력되는 워드 라인 전압을 패드로 전달한다. 여기서, 상기 패드는 상기 반도체 메모리 장치의 외부 핀들 중 어느 하나에 전기적으로 연결된다.

이 실시예에 있어서, 상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하고 복수 개의 문턱 전압들 중 하나를 갖는다.

이 실시예에 있어서, 상기 테스트 동작 모드, 노멀 독출 동작 모드 그리고 노멀 검증 동작 모드 각각의 동작 구간을 나타내는 동작 구간 인에이블 신호를 발생하는 컨트롤러를 더 포함하며, 상기 전압 발생 회로는 상기 동작 구간 인에이블 신호에 의해서 활성화된다.

이 실시예에 있어서, 상기 컨트롤러는 노멀 독출/검증 동작이 수행될 때 상기 노멀 독출/검증 동작의 감지 구간들을 지정하기 위한 구간 신호들을 순차적으로 발생한다.

이 실시예에 있어서, 상기 선택 신호 발생 회로는, 노멀 독출/검증 동작이 수행될 때, 독출/검증 동작시 상기 순차적으로 발생되는 구간 신호들에 응답하여 상기 독출 및 검증 동작 모드들 각각의 감지 구간들에 각각 대응하는 선택 신호들을 순차적으로 활성화시키며, 상기 독출 및 검증 동작 모드들에서 생성된 선택 신호들은 상기 다른 워드 라인 전압들에 각각 대응한다.

이 실시예에 있어서, 상기 전압 발생 회로는 상기 노멀 독출/검증 동작이 수행될 때 상기 선택 신호 발생 회로로부터 출력되는 선택 신호들 중 활성화된 선택 신호에 응답하여 워드 라인 전압을 발생한다.

이 실시예에 있어서, 상기 각 메모리 셀은 전기적으로 소거 및 프로그램 가능한 롬 셀을 포함한다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치에 사용되는 워드 라인 전압을 측정하는 방법이 제공된다. 상기 반도체 메모리 장치는 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 워드 라인 전압을 공급하는 행 선택 회로 및; 상기 선택된 워드 라인으로 인가될 다른 워드 라인 전압들을 발생하는 워드 라인 전압 발생 회로를 포함한다. 워드 라인을 측정하는 방법에 있어서, 먼저, 상기 워드 라인 전압이 원하는 레벨인 지의 여부를 판별하는 테스트 동작 모드를 알리는 외부 커맨드 신호가 입력된다. 그 다음에, 상기 다른 워드 라인 전압들 중 하나를 지정하기 위한 외부 선택 코드 신호가 입력된다. 상기 테스트 동작 모드 동안, 상기 외부 선택 코드 신호에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나가 활성화되며, 상기 워드 라인 전압 발생 회로는 상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생한다. 마지막으로, 상기 워드 라인 전압 발생 회로로부터 출력되는 워드 라인 전압이 상기 외부 명령 신호에 따라 상기 반도체 메모리 장치에 제공되는 패드를 통해 외부로 출력된다. 상기 패드는 상기 반도체 메모리 장치의 외부 핀들 중 어느 하나에 전기적으로 연결된다.

(작용)

이러한 장치 및 방법에 의하면, 워드 라인 전압이 원하는 레벨을 갖는 지의 여부가 외부 핀을 통해 손쉽게 측정될 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도이다.

반도체 메모리 장치는, 도 1을 참조하면, 메모리 셀 어레이 (100)를 포함하며, 상기 어레이는, 도면에는 도시되지 않았지만, 행들 또는 워드 라인들 및 열들 또는 비트 라인들의 매트릭스로 배열된 메모리 셀들을 갖는다. 상기 각 메모리 셀은 멀티-비트 데이터 정보, 예를들면, "00", "01", "10" 및 "11"을 각각 나타내는 4가지의 문턱 전압들 중 어느 하나를 갖는다. 메모리 장치는 행 선택 회로 (120), 감지 회로 (140), 열 선택 회로 (160), 그리고 데이터 입출력 회로 (180)를 더 포함한다. 상기 회로들 (120-180)은 앞서 언급된 '248 특허에 상세히 설명되어 있으며, 그것에 대한 설명은 그러므로 생략된다.

본 발명에 따른 반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램 가능한 메모리 장치는 독출 제어 회로 (200), 선택 신호 발생 회로 (220), 워드 라인 전압 발생 회로 (240), 스위치 회로 (260), 그리고 패드 (280)를 더 포함한다. 상기 독출 제어 회로 (200)는 독출 동작 모드, 프로그램시 검증 동작 모드, 테스트 동작 모드 각각의 동작 구간 동안 활성화되는 동작 구간 인에이블 신호 (EN)를 발생한다. 게다가, 상기 독출 제어 회로 (200)는 독출 동작 모드 및 검증 동작 모드시 각 동작 모드의 감지 구간들을 나타내는 구간 신호들 (PHASE[i], i=0,1,2)을 순차적으로 발생한다.

계속해서, 상기 선택 신호 발생 회로 (220)는, 워드 라인으로 인가되는 전압이 원하는 또는 목표 레벨을 갖는 지의 여부를 판별하기 위한 테스트 동작 모드 동안, 상기 테스트 동작 모드를 나타내는 외부 명령 신호 (VSRD) 및 외부 선택 코드 신호들 (FVSRD[i])에 응답하여 워드 라인 전압 선택 신호들 (SWL[0]-SWL[5])을 출력한다. 이때, 상기 워드 라인 전압 선택 신호들 (SWL[0]-SWL[5]) 중 하나가 활성화되고, 나머지 워드 라인 전압 선택 신호들은 비활성화된다. 게다가, 상기 선택 신호 발생 회로 (220)는, 독출 동작 모드 또는 프로그램시 검증 동작 모드 동안,상기 독출 제어 회로 (200)로부터 출력되는 구간 신호들 (PHASE[0]-PHASE[2])에 응답하여 워드 라인 전압 선택 신호들 (SWL[0]-SWL[5])을 출력한다. 이때, 상기 워드 라인 전압 선택 신호들 (SWL[0]-SWL[5]) 중 하나가 활성화되고, 나머지 워드 라인 전압 선택 신호들은 비활성화된다.

상기 워드 라인 전압 발생 회로 (240)는 상기 독출 제어 회로 (200)로부터 출력되는 동작 구간 인에이블 신호 (EN)가 활성화될 때 동작하며, 상기 선택 신호 발생 회로 (220)로부터 출력된 선택 신호들 (SWL[0]-SWL[5]) 중 활성화된 선택 신호에 대응하는 워드 라인 전압 (Vwl)을 발생한다. 상기 워드 라인 전압 (Vwl)은 행 선택 회로 (120)를 통해 선택된 워드 라인으로 공급된다. 상기 스위치 회로 (260)는 상기 패드 (280)에 연결되며, 상기 외부 명령 신호 (VSRD)가 활성화될 때 또는 테스트 동작 모드 동안 상기 워드 라인 전압 발생 회로 (240)의 출력 전압 (Vwl)을 상기 패드 (280)로 전달한다. 이 실시예에 있어서, 상기 패드 (280)는, 비록 도면에는 도시되지 않았지만, 메모리 장치의 외부 핀들 (401-406) 중 하나 (예를 들면, nSE 핀: 401)에 전기적으로 연결된다. 상기 nSE 핀은 스페어 영역 인에이블 핀으로서, 메모리 장치의 스페어 영역 선택을 제어하기 위한 것이다.

상술한 메모리 장치에 따르면, 워드 라인 전압이 원하는 목표 레벨을 갖는 지의 여부를 판별하기 위한 테스트 동작 모드 동안, 상기 워드 라인 전압 발생 회로 (240)에서 생성된 워드 라인 전압은 스위치 회로 (260) 및 패드 (280) 를 통해 외부 핀으로 전달되며, 그 결과 워드 라인 전압이 외부에서 측정될 수 있다.

도 2는 도 1에 도시된 선택 신호 발생 회로를 보여주는 블럭도이며, 도 3은도 2에 도시된 선택 신호 발생 회로의 바람직한 실시예이다.

도 2를 참조하면, 선택 신호 발생 회로 (220)는 제 1 디코더 (221), 제 2 디코더 (222) 그리고 선택기 (223)로 구성되어 있다. 상기 제 1 디코더 (221)는 테스트 동작 모드시 외부로부터 제공되는 외부 선택 코드 신호들 (FVSRD[0]-FVSRD[5])을 디코딩하여 디코딩 신호들 (TD[0]-TD[5])을 출력한다. 상기 디코딩 신호들 (TD[0]-TD[5]) 중 하나는 활성화되고, 다른 디코딩 신호들은 비활성화된다. 상기 제 2 디코더 (222)는, 독출 동작 모드 또는 프로그램시 검증 동작 모드 동안, 상기 독출 제어 회로 (200)로부터 출력되는 구간 신호들 (PHASE[0]-PHASE[2])을 디코딩하여 디코딩 신호들 (ND[0]-ND[5])을 출력한다. 상기 디코딩 신호들 중 하나는 활성화되고, 다른 디코딩 신호들은 비활성화된다. 상기 선택기 (223)는 테스트 동작 모드를 나타내는 외부 명령 신호 (VSRD)가 활성화될 때 제 1 디코더 (221)의 출력들 (TD[0]-TD[5])을 선택 신호들 (SWL[0]-SWL[5])로서 출력하고, 상기 외부 명령 신호 (VSRD)가 비활성화될 때 제 2 디코더 (222)의 출력들 (ND[0]-ND[5])을 상기 선택 신호들 (SWL[0]-SWL[5])로서 출력한다. 도 3에 도시된 바와 같이, 제 1 디코더 (221)는 6개의 3-입력 NAND 게이트들 (302-312)로 이루어지며, 제 2 디코더 (222)는 6개의 2-입력 NAND 게이트들 (314-324)로 이루어진다. 그리고, 상기 선택기 (230)는 상기 NAND 게이트들 (302-324)에 각각 대응하는 전달 게이트들 (326-348)로 이루어진다. 도 3에서, READ 신호는 독출 동작 모드를 알리는 신호이고, PROGRAM 신호는 프로그램시 검증 동작 모드를 알리는 신호이다.

회로 동작에 있어서, 외부 명령 신호 (VSRD)가 하이로 활성화될 때 또는 테스트 동작 모드시, 전달 게이트들 (326-336)의 경로들은 형성되고, 전달 게이트들 (338-348)의 경로들은 차단된다. 즉, 제 1 디코더 (221)의 출력 신호들 (TD[0]-TD[5])이 워드 라인 선택 신호들 (SWL[0]-SWL[5])로서 출력된다. 만약 "000"의 외부 선택 코드 (FVSRD[0]-FVSRD[2])가 입력되면, 도 4에 도시된 바와 같이, NAND 게이트 (302)의 출력 신호 (TD[0])가 활성화되며, 그 결과 선택 신호 (SWL[0])가 선택된다. 외부 명령 신호 (VSRD)가 로우로 비활성화될 때 또는 독출 동작 모드 (또는 검증 동작 모드)시, 전달 게이트들 (326-336)의 경로들은 차단되고, 전달 게이트들 (338-348)의 경로들은 형성된다. 즉, 제 2 디코더 (221)의 출력 신호들 (ND[0]-ND[5])이 워드 라인 선택 신호들 (SWL[0]-SWL[5])로서 출력된다. 만약 독출 동작 모드의 제 1 감지 구간을 나타내는 구간 신호 (PHASE[0])가 하이로 활성화될 때, 도 4에 도시된 바와 같이, NAND 게이트 (318)의 출력 신호 (ND[2])가 활성화된다. 따라서, 워드 라인 선택 신호 (SWL[2])가 전달 게이트 (342)를 통해 하이로 활성화된다.

이 실시예에 있어서, 선택 신호들 (SWL[0]-SWL[2])은 독출 동작 모드시 선택된 워드 라인에 인가되는 전압들 (Vread1, Vread2, Vread3)에 각각 대응하며, 선택 신호들 (SWL[3]-SWL[5])은 검증 동작 모드시 선택된 워드 라인에 인가되는 전압들 (Vvfy1, Vvfy2, Vvfy3)에 각각 대응한다. 따라서, 불휘발성 반도체 메모리 장치가 테스트 동작 모드에 진입하면, 독출 및 검증 동작 모드에서 사용되는 다른 전압 레벨들을 갖는 워드 라인 전압들 (Vread1, Vread2, Vread3, Vvfy1, Vvfy2, Vvfy3)이 외부 선택 코드 신호들 (FVSRD[0]-FVSRD[2])의 조합에 따라 개별적으로 선택될 수있다.

도 5는 도 1에 도시된 워드 라인 전압 발생 회로의 바람직한 실시예이다.

도 5를 참조하면, 워드 라인 전압 발생 회로 (240)는 PMOS 트랜지스터 (350), 저항들 (352, 354-356, 368), NMOS 트랜지스터들 (358, 360-363, 364, 370), 그리고 비교기 (372)로 구성되며, 도시된 바와 같이 연결되어 있다. 독출 제어 회로 (200)로부터 출력되는 동작 구간 인에이블 신호 (EN)가 활성화될 때, NMOS 트랜지스터 (370)가 턴 온된다. 활성화된 워드 라인 선택 신호 (예를 들면, SWL[1])에 대응하는 NMOS 트랜지스터 (362)가 턴 온될 때, 비교기 (372)는 턴 온된 NMOS 트랜지스터 (362)에 대응하는 저항 (356)과 저항 (368)에 의해서 분배된 전압을 기준 전압 (Vref)과 비교한다. 만약 분배된 전압이 기준 전압 (Vref)보다 낮으면, 출력단 (Vwl)의 전압이 상기 활성화된 선택 신호 (SWL[1])에 대응하는 워드 라인 전압 (Vread2)에 도달하도록 PMOS 트랜지스터 (350)를 통해 출력단 (Vwl)에 전류가 공급된다. 만약 분배된 전압이 기준 전압 (Vref)과 일치하거나 그 보다 크면, PMOS 트랜지스터 (350)는 턴 오프되며, 그 결과 출력단 (Vwl)의 전압이 원하는 워드 라인 전압 (Vread2)으로 유지된다.

도 6은 도 1에 도시된 스위치 회로의 바람직한 실시예이다. 도 6에서 알 수 있듯이, 스위치 회로 (260)는 이 분야에 잘 알려진 전달 게이트 (PMOS 및 NMOS 트랜지스터들과 인버터로 구성됨)를 이용하여 구현되었다. 테스트 동작 모드를 나타내는 외부 명령 신호 (VSRD)가 로우 레벨일 때 또는 독출 또는 프로그램 동작 모드시, 워드 라인 전압 발생 회로 (240)의 출력은 패드 (280)과 전기적으로 절연된다.상기 외부 명령 신호 (VSRD)가 하이 레벨일 때 또는 테스트 동작 모드시, 워드 라인 전압 발생 회로 (240)의 출력 (Vwl)은 외부 핀 (미도시됨)에 연결된 패드 (280)로 전달괴며, 그 결과 스위치 회로 (260)를 통해 전달된 워드 라인 전압 (Vwl)이 패드 (280)에 연결된 외부 핀을 통해 외부에서 측정된다.

도 7은 본 발명에 따른 워드 라인 전압 측정 동작을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 불휘발성 반도체 메모리 장치의 동작이 이하 참도 도면들에 의거하여 상세히 설명된다.

먼저, 테스트 동작 모드를 알리는 외부 명령 (예를 들면, 9Ah)가 nWE 신호에 동기되어 입출력 핀들 (I/O0-I/O7)을 통해 불휘발성 반도체 메모리 장치에 제공됨에 따라 외부 명령 신호 (VSRD)가 로우 레벨에서 하이 레벨로 천이한다. 이는 선택 신호 발생 회로 (220)의 제 1 디코더 (221)의 출력들 (TD[0]-TD[5])이 선택 신호들 (SWL[0]-SWL[5])로서 출력됨을 의미한다. 그 다음에, 워드 라인 전압들 중 하나를 선택하기 위한 외부 선택 코드의 1-바이트 데이터가 입출력 핀들 (I/O0-I/O7)을 통해 인가된다. 이때, 1-바이트 데이터의 외부 선택 코드 중 3개의 하위 비트들만이 유효하게 사용된다. 예를 들면, 외부 선택 코드의 하위 비트들이 "001"인 경우 (또는, 외부 선택 코드 신호들 (FVSRD[0]-FVSRD[2])이 "001"인 경우), 도 4에 도시된 바와 같이, 제 1 디코더 (221)의 NAND 게이트 (310)의 출력 (TD[4])이 하이로 활성화된다. 그러므로, 워드 라인 선택 신호 (SWL[4])가 활성화되고, 나머지 선택 신호들 (SWL[0]-SWL[3], SWL[5])은 비활성화된다.

그 다음에, 독출 명령 (예를 들면, 00h) 및 시작 어드레스가 순차적으로 입력됨에 따라, 테스트 동작 모드를 위한 독출 동작이 수행될 것이다. 이때, 독출 제어 회로 (200)는 테스트 동작 모드의 동작 구간을 나타내는 동작 구간 인에이블 신호 (EN)를 활성화시킨다. 이는 워드 라인 전압 발생 회로 (240)가 상기 활성화된 워드 라인 선택 신호 (SWL[4])에 대응하는 워드 라인 전압 (Vvfy2)을 생성하게 한다. 그렇게 생성된 워드 라인 전압은 행 선택 회로 (120)에 공급됨과 동시에 스위치 회로 (260)를 통해 패드 (280)로 전달된다. 결과적으로, 워드 라인 전압 (Vvfy2)이 원하는 레벨을 갖는 지의 여부가 상기 패드 (280)에 연결된 외부 핀을 통해 측정될 수 있다. 이후, 입출력 핀들 (I/O0-I/O7)을 통해 FFh 명령을 인가함에 따라 테스트 동작 모드가 종료된다.

앞서 설명된 과정을 반복적으로 수행함에 따라 워드 라인에 인가되는 다양한 전압들 각각이 원하는 레벨을 갖는 지의 여부가 외부 핀을 통해 쉽게 측정될 수 있다. 이는, 또한, 메모리 장치가 패키지되더라도 워드 라인 전압이 외부 핀을 통해 측정될 수 있음을 의미한다.

도 8은 멀티-비트 불휘발성 반도체 메모리 장치의 독출 동작을 설명하기 위한 동작 타이밍도이고, 도 9는 멀티-비트 불휘발성 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다. 도 8 및 도 9에서 알 수 있듯이, 테스트 동작 모드를 알리는 외부 명령 신호 (VSRD)가 로우 레벨로 유지되기 때문에, 상기 선택 신호 발생 회로 (220)의 제 2 디코더 (222)의 출력 신호들 (ND[0]-ND[5])이 워드 라인 선택 신호들 (SWL[0]-SWL[5])로서 출력될 것이다. 독출 동작이 수행되는 경우, 선택 신호들 (SWL[0]-SWL[2])이 구간 신호들 (PHASE[0]-PHASE[2])의 순차적인 활성화에 따라 다른 레벨들을 갖는 독출 전압들 (Vread3, Vread2, Vread1)이 행 디코더 회로 (120)를 통해 선택된 워드 라인으로 순차적으로 공급될 것이다. 마찬가지로, 프로그램 동작이 수행되는 경우, 선택 신호들 (SWL[3]-SWL[5])이 구간 신호들 (PHASE[0]-PHASE[2])의 순차적인 활성화에 따라 다른 레벨들을 갖는 검증 전압들 (Vvfy1, Vvfy2, Vvfy3)이 행 디코더 회로 (120)를 통해 선택된 워드 라인으로 순차적으로 공급될 것이다. 멀티-비트 데이터를 독출/프로그램하는 동작들은 앞서 언급된 '248 특허에 상세히 설명되어 있으며, 그것에 대한 설명은 그러므로 생략된다.

상술한 바와같이, 워드 라인 전압을 측정하기 위한 기능을 명령 형식으로 지원함으로써 워드 라인 전압이 원하는 레벨을 갖는 지의 여부가 외부 핀을 통해 손쉽게 측정될 수 있다.

Claims

복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와;

상기 워드 라인들에 연결되며, 상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인으로 워드 라인 전압을 공급하는 행 선택 회로와;

상기 선택된 워드 라인으로 인가될 워드 라인 전압이 원하는 레벨인 지의 여부를 판별하기 위한 테스트 동작 모드 동안, 상기 테스트 동작 모드를 나타내는 외부 명령 신호 및 상기 선택된 워드 라인으로 인가될 다른 워드 라인 전압들을 지정하기 위한 외부 선택 코드 신호들에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나를 활성화시키는 선택 신호 발생 회로와;

상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생하는 전압 발생 회로와;

반도체 메모리 장치의 외부 핀들 중 어느 하나에 연결되는 패드 및;

상기 외부 명령 신호에 응답하여 상기 전압 발생 회로로부터 출력되는 워드 라인 전압을 상기 패드로 전달하는 스위치 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하고 복수 개의 문턱 전압들 중 하나를 갖는 반도체 메모리 장치.
제 2 항에 있어서,

상기 테스트 동작 모드, 노멀 독출 동작 모드 그리고 노멀 검증 동작 모드 각각의 동작 구간을 나타내는 동작 구간 인에이블 신호를 발생하는 컨트롤러를 부가적으로 포함하며, 상기 전압 발생 회로는 상기 동작 구간 인에이블 신호에 의해서 활성화되는 반도체 메모리 장치.
제 3 항에 있어서,

상기 컨트롤러는 노멀 독출/검증 동작이 수행될 때 상기 노멀 독출/검증 동작의 감지 구간들을 지정하기 위한 구간 신호들을 순차적으로 발생하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 선택 신호 발생 회로는, 노멀 독출/검증 동작이 수행될 때, 독출/검증 동작시 상기 순차적으로 발생되는 구간 신호들에 응답하여 상기 독출 및 검증 동작 모드들 각각의 감지 구간들에 각각 대응하는 선택 신호들을 순차적으로 활성화시키며, 상기 독출 및 검증 동작 모드들에서 생성된 선택 신호들은 상기 다른 워드 라인 전압들에 각각 대응하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 전압 발생 회로는 상기 노멀 독출/검증 동작이 수행될 때 상기 선택 신호 발생 회로로부터 출력되는 선택 신호들 중 활성화된 선택 신호에 응답하여 워드 라인 전압을 발생하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 각 메모리 셀은 전기적으로 소거 및 프로그램 가능한 롬 셀을 포함하는 반도체 메모리 장치.
삭제
멀티-비트 데이터를 저장하고, 멀티 데이터 비트들 각각에 대응하는 복수 개의 문턱 전압들 중 하나를 갖는 적어도 하나의 전기적으로 소거 및 프로그램 가능한 메모리 셀과;

상기 전기적으로 소거 및 프로그램 가능한 메모리 셀에 연결된 적어도 하나의 워드 라인과;

상기 적어도 하나의 워드 라인으로 인가될 워드 라인 전압이 원하는 레벨인 지의 여부를 판별하기 위한 테스트 동작 모드시, 상기 적어도 하나의 워드 라인으로 인가될 다른 워드 라인 전압들을 지정하기 위한 외부 선택 코드 신호에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나를 활성화시키는 제 1 선택 신호 발생 회로와;

상기 메모리 셀 어레이로부터 멀티-비트 데이터를 읽을 때 상기 선택된 워드 라인으로 인가될 상기 워드 라인 전압으로서, 상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생하는 전압 발생 회로와;

반도체 메모리 장치의 외부 핀들 중 어느 하나에 연결되는 패드 및;

상기 테스트 동작 모드 동안 상기 전압 발생 회로로부터 출력되는 워드 라인 전압을 상기 패드로 전달하는 스위치 회로를 포함하는 불휘발성 반도체 메모리 장치.
삭제
제 9 항에 있어서,

노멀 독출/검증 동작 모드 및 상기 테스트 동작 모드의 동작 구간을 나타내는 동작 구간 인에이블 신호 및 상기 노멀 독출/검증 동작의 감지 구간들을 지정하기 위한 순차적인 구간 신호들을 발생하는 컨트롤러를 부가적으로 포함하며, 상기 전압 발생 회로는 상기 동작 구간 인에이블 신호에 의해서 활성화되는 불휘발성 반도체 메모리 장치.
제 11 항에 있어서,

상기 노멀 독출/검증 동작시 상기 순차적으로 발생되는 구간 신호들에 응답하여 상기 독출 및 검증 동작들 각각의 감지 구간들에 각각 대응하는 선택 신호들을 순차적으로 활성화시키는 제 2 선택 신호 발생 회로 및;

상기 테스트 동작 모드를 나타내는 외부 명령 신호에 응답하여 상기 제 1 선택 신호 발생 회로의 출력 및 상기 제 2 선택 신호 발생 회로의 출력 중 하나를 선택하고, 상기 선택된 출력을 선택 신호로서 상기 전압 발생 회로로 전달하는 선택 회로를 부가적으로 포함하는 불휘발성 반도체 메모리 장치.
복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 워드 라인 전압을 공급하는 행 선택 회로 및; 상기 선택된 워드 라인으로 인가될 다른 워드 라인 전압들을 발생하는 워드 라인 전압 발생 회로를 포함하는 반도체 메모리 장치의 워드 라인 전압 측정 방법에 있어서:

상기 워드 라인 전압이 원하는 레벨인 지의 여부를 판별하는 테스트 동작 모드를 알리는 외부 커맨드 신호를 받아들이는 단계와;

상기 다른 워드 라인 전압들 중 하나를 지정하기 위한 외부 선택 코드 신호를 받아들이는 단계와;

상기 테스트 동작 모드 동안, 상기 외부 선택 코드 신호에 응답하여 상기 다른 워드 라인 전압들 각각에 대응하는 선택 신호들 중 하나를 활성화시키는 단계와;

상기 워드 라인 전압 발생 회로가 상기 다른 워드 라인 전압들 중 상기 활성화된 선택 신호에 대응하는 워드 라인 전압을 발생하게 하는 단계 및;

상기 외부 명령 신호에 응답하여 상기 워드 라인 전압 발생 회로로부터 출력되는 워드 라인 전압을 상기 반도체 메모리 장치에 제공되는 패드를 통해 외부로 출력하는 단계를 포함하며, 상기 패드는 상기 반도체 메모리 장치가 패키지될 때 상기 패키지된 메모리 장치의 외부 핀에 전기적으로 연결되는 것을 특징으로 하는 워드 라인 전압 측정 방법.
삭제
제 13 항에 있어서,

상기 메모리 셀들 각각은 멀티-비트 데이터 정보를 저장하는 전기적으로 소거 및 프로그램 가능한 메모리 셀을 포함하는 것을 특징으로 하는 워드 라인 전압 측정 방법.
제 15 항에 있어서,

상기 테스트 동작 모드 및 노멀 독출/검증 동작 모드의 동작 구간을 나타내는 동작 구간 인에이블 신호 및 상기 노멀 독출/검증 동작의 감지 구간들을 지정하기 위한 순차적인 구간 신호들을 발생하는 단계를 부가적으로 포함하며, 상기 워드 라인 전압은 동작 구간 인에이블 신호가 활성화되는 구간 동안 발생되는 것을 특징으로 하는 워드 라인 전압 측정 방법.
제 15 항에 있어서,

상기 노멀 독출/검증 동작시 상기 순차적으로 발생되는 구간 신호들에 응답하여 상기 독출 및 검증 동작들 각각의 감지 구간들에 각각 대응하는 선택 신호들을 순차적으로 활성화시키는 단계 및;

상기 테스트 동작 모드를 나타내는 외부 명령 신호에 응답하여 상기 테스트 동작 모드에서 발생되는 선택 신호들의 전달 경로 및 상기 독출/검증 동작 모드에서 발생되는 선택 신호들의 전달 경로 중 하나를 선택하는 단계를 부가적으로 포함하며, 상기 선택된 전달 경로로부터 출력되는 선택 신호는 상기 워드 라인 전압 발생 회로로 전달되는 것을 특징으로 하는 워드 라인 전압 측정 방법.