KR19980042664A

KR19980042664A - 소거 기능의 테스트용 테스트 회로를 가진 비휘발성 반도체메모리

Info

Publication number: KR19980042664A
Application number: KR1019970062055A
Authority: KR
Inventors: 고바따께히로유끼
Original assignee: 가네꼬히사시; 닛본덴기가부시끼가이샤
Priority date: 1996-11-21
Filing date: 1997-11-21
Publication date: 1998-08-17
Also published as: EP0844619A3; DE69727770T2; US5812460A; JPH10154400A; EP0844619B1; KR100313555B1; DE69727770D1; JP3039400B2; EP0844619A2

Abstract

본 발명의 비휘발성 반도체 메모리는 각각 대응 블록에 소정의 전압을 공급하기 위한 소거 회로(30)를 포함한다. 각각의 소거 회로(30)는 소거용 트랜지스터(31)가 블록 어드레스 신호에 따라서 스위칭 동작을 행하는지를 검출하기 위한 소거 어드레스 검출 회로(33)를 포함한다.

Description

소거 기능의 테스트용 테스트 회로를 가진 비휘발성 반도체 메모리

본 발명은 마이크로컴퓨터 등에 내장된 비휘발성 반도체 메모리 디바이스에 관한 것으로, 특히, 그의 소거 기능(erase function)을 테스트하기 위한 비휘발성 반도체 메모리 디바이스에 관한 것이다.

비휘발성 반도체 메모리로서는, 블록 단위로 데이터를 소거 또는 일괄 소거할 수 있는 플래시 메모리 및 EEPROM(Electrically Erasable and Programmable Read Only Memory)에 관한 것이다.

이러한 유형의 비휘발성 반도체 메모리는 제품으로 출하하기 전에 각 블록의 소거 기능을 테스트하는 것이 필요로 한다. 종래에는 이하의 방법에 의해 테스트가 행해져 왔다.

종래의 테스트 방법에 있어서, 모든 메모리 영역에 1을 기록한 다음, 소거된 블록이 하나씩 순차적으로 선택된다. 블록 단위의 소거 동작이 확인되고, 소거하는 블록 및 다른 블록간의 상호 간섭이 없음이 확인된다.

하지만, 이러한 유형의 비휘발성 반도체 메모리는 블록의 데이터를 소거하는데 시간이 많이 걸린다. 이에 따라, 이러한 테스트 방법은 기억 용량이 증가하여, 테스트를 행하는데 상당한 시간이 걸린다는 문제점이 발생한다. 예를 들면, 1 블록에 대해 소거하는데 2초가 걸리고 블록수가 32라고 가정해보자. 이 경우, 비휘발성 반도체 메모리 전체의 소거 테스트가 종료하는데 약 1분이 걸린다.

그러한 문제점을 해결하기 위해, 예를 들어, 일본 미심사 특허 공개 제 4-260000호(이하, 인용예)에 개시된 기술이 제안되어 있다.

인용예의 비휘발성 반도체 메모리는 복수의 블록으로 구성된 메모리 셀 어레이, 복수의 블록에 대응하여 제공된 복수의 소거 라인 드라이버로 구성된 소거 라인 드라이버 어레이, 및 복수의 소거 라인 드라이버를 구동하기 위해 신호를 출력하기 위한 소거 블록 디코더를 가진 로우 디코더(row decoder)를 구비한다.

인용예의 비휘발성 반도체 메모리에 있어서, 외부로부터 송신된 신호가 턴온될 경우, 로우 디코더에 제공된 소거 블록 디코더는 어드레스 버퍼의 지정에 따라 복수의 블록 내의 소정의 짝수 블록으로 구성된 짝수 블록군 또는 소정의 홀수 블록으로 구성된 복수의 홀수 블록군의 한 쪽에 소거 라인 드라이버를 동시에 구동하기 위한 신호를 출력한다.

따라서, 인용예에서 상술한 구성을 가진 비휘발성 반도체 메모리에 따르면, 인접한 블록들이 소거 동작시 상호 간섭하지 않음을 확인할 수 있으며, 두 가지 소거 테스트, 즉, 짝수 블록군 소거 테스트 및 홀수 블록군 소거 테스트를 행함으로써 소거 테스트 시간을 크게 단축시킬 수 있다.

하지만, 인용예의 비휘발성 반도체 메모리는 다음과 같은 문제점을 갖는다.

인용예에서 제시된 바와 같이, 비휘발성 반도체 메모리의 소거 블록 디코더는 어드레스 지정용 어드레스 신호와 테스트 신호가 입력되고, 테스트 신호가 턴온될 경우 어드레스 신호에 의해 지시된 이진 비트열을 구성하는 복수의 비트들 내의 최하위 비트만이 출력에 관계하는 논리 회로이다.

달리 말하면, 인용예의 소거 블록 디코더에 있어서, 테스트 신호가 턴온될 경우, 어드레스 신호의 최하위 비트 외의 유효 비트가 결함을 가지는 경우에도 상술한 짝수 블록군 및 홀수 블록군에 대해 일괄 소거 테스트를 행하는 경우와 동일한 결과를 갖는다.

한편, 테스트 신호가 턴오프되고 실제로 각 블록을 개별적으로 지정함으로써 소거 동작이 행해질 경우, 소거 블록 디코더에 대한 어드레스 신호의 비트 전부에 관한 부분이 정상 논리 동작을 행해야 함은 물론이다.

이에 따라, 인용예의 비휘발성 반도체 메모리는 인접한 블록들이 소거 동작시 상호 간섭하는지의 여부를 판단할 수 있지만; 블록들이 상호 독립적으로 소거될 수 있는지의 여부가 판단될 경우의 종래 방법에서와 같이 블록을 순차적으로 지정함으로써 소거 테스트를 행해야 하는 것이 필요하다.

이상으로 이해할 수 있는 바와 같이, 인용예의 비휘발성 반도체 메모리는 소거 테스트를 완전히 행하기 위해서 많은 시간이 걸리는 문제가 발생한다.

본 발명의 목적은 인용예의 상술한 문제점을 해결하여 소거 테스트 시간을 단축할 수 있는 비휘발성 반도체 메모리를 제공하는 것이다.

상기 목적 달성을 위하여, 본 발명에 따르면, 소망하는 비휘발성 반도체 메모리는 후술된 원리에 기초하여 구성된다.

일반적으로, 각 블록에 대응하여 제공된 소거 회로는 소거 동작시 각 블록에 소정의 전압을 공급하기 위해 어드레스 신호에 따라 스위칭 동작을 행하기 위한 소거용 트랜지스터를 포함한다. 이 경우, 블록을 소거하는데 초단위의 척도(second time scale)에 대한 시간이 걸리는 반면, 소거용 트랜지스터에 있어서는 어드레스 신호에 따라 스위칭 동작을 행하는 데 단지 나노초 단위의 시간 척도에 대한 시간이 걸린다.

본 발명에 따르면, 짝수 블록군/홀수 블록군과 각 블록에 대해 복수의 블록을 지정함으로써 일괄 소거 테스트가 행해지고 블록들이 상호 간섭하지 않고서 소거가능한 것으로 판단될 경우, 즉, 대응하는 소거용 트랜지스터들이 턴온될 경우에만 각 블록들은 소거될 수 있다.

상기 내용을 고려하여 본 발명에 따르면, 대응하는 소거용 트랜지스터가 턴온될 때에만, 블록들이 소거가능한 것으로 판단된 후에 소거용 트랜지스터가 개별 블록을 지정하는 어드레스 신호에 따라 스위칭 동작을 행하는지의 여부가 판단됨에 따라 소거 테스트에 필요한 시간을 단축시킬수 있다.

이하에, 본 발명의 개념에 기초하여 소거 테스트를 행하기 위한 구체적인 수단을 설명하고자 한다.

본 발명은 제1 비휘발성 반도체 메모리로서, 복수의 메모리 셀로 구성된 복수의 블록을 갖는 메모리 셀 어레이; 데이터를 소거하는 블록을 지정하기 위한 블록 어드레스 신호를 생성하기 위한 블록 어드레스 신호 생성 수단; 및 블록 어드레스 신호 각각에 응답하여 대응 블록의 데이터를 소거하기 위한 복수의 블록에 대응하여 제공된 복수의 소거 회로를 포함하는 비휘발성 반도체 메모리에 있어서,

복수의 소거 회로의 각각은

블록 어드레스 신호에 따라 대응 블록에 소정의 전압을 공급하기 위한 스위칭 소자로서 동작하는 소거용 트랜지스터; 및 소거용 트랜지스터가 대응 블록에 소정의 전압을 공급하는지의 여부를 나타내는 소거 어드레스 검출 신호를 출력하기 위한 소거 어드레스 검출 회로를 포함하는 것을 특징으로 한다.

본 발명은 또한, 제2 비휘발성 반도체 메모리로서, 제1 비휘발성 반도체 메모리에 대응하는 비휘발성 반도체 메모리에 있어서, 복수의 소거 회로의 각각은 소거 테스트의 형태를 지정하는 외부로부터의 소거 테스트 신호에 응답하여 소거용 트랜지스터를 구동하는지의 여부를 판단하고, 소거용 트랜지스터를 구동하는 것으로 판단될 경우 소거용 트랜지스터에 트랜지스터 구동 신호를 출력하기 위한 구동 신호 생성 수단을 포함하는 것을 특징으로 한다.

부가적으로, 본 발명은 제3 비휘발성 반도체 메모리로서, 제2 비휘발성 반도체 메모리에 대응하는 비휘발성 반도체 메모리에 있어서, 블록 어드레스 신호는 복수의 비트를 갖는 이진 비트열이고; 소거 테스트 신호가 턴온될 경우 각각의 구동 신호 생성 수단은 블록 어드레스 신호를 구성하는 이진 비트열의 최하위 비트에 따라서 대응 블록이 메모리 셀 어레이에서 짝수 블록인지 또는 홀수 블록인지에 따라 대응 소거용 트랜지스터를 구동하는지의 여부를 판단하며, 대응 소거용 트랜지스터가 구동될 경우 대응 소거용 트랜지스터에 트랜지스터 구동 신호를 출력하고; 소거 테스트 신호가 턴오프될 경우, 각각의 구동 신호 생성 수단은 블록 어드레스 신호에 따라서만 대응하는 소거용 트랜지스터를 구동시키는지의 여부를 판단하고, 대응하는 소거용 트랜지스터가 구동된다고 판단하면, 대응하는 소거용 트랜지스터에 트랜지스터 구동 신호를 출력하는 것을 특징으로 한다.

또한, 본 발명은 제4 비휘발성 반도체 메모리로서, 제1, 제2 또는 제3 비휘발성 반도체 메모리에 대응하는 비휘발성 반도체 메모리에 있어서, 각 블록의 복수의 메모리 셀의 소스는 블록 내의 소스 라인에 접속되며; 소스 라인은 대응하는 소거용 트랜지스터에 접속되고 소스 라인에 소정의 전압이 공급되는 것을 특징으로 한다.

아울러, 본 발명은 제5 비휘발성 반도체 메모리로서, 제1, 제2 또는 제3 비휘발성 반도체 메모리에 대응하는 비휘발성 반도체 메모리에 있어서, 각 블록의 복수의 메모리 셀의 게이트들은 소거 라인에 접속되며; 소거 라인은 대응하는 소거용 트랜지스터에 접속되고 소거 라인에 소정의 전압이 공급되는 것을 특징으로 한다.

부가적으로, 본 발명은 제3, 제4 및 제5 비휘발성 반도체 메모리에서의 블록 소거 테스트 방법으로서, 비휘발성 반도체 메모리에 대한 블록 소거 테스트 방법에 있어서,

짝수 블록으로 구성된 짝수 블록군 및 홀수 블록으로 구성된 홀수 블록군 중의 하나의 데이터를 소거하는 제1 단계; 짝수 블록군 및 홀수 블록군 중의 하나의 데이터가 완전히 소거되는 것과, 하나의 블록군 및 남아 있는 블록군이 상호 간섭하지 않음을 확인하는 제2 단계; 짝수 블록군 및 홀수 블록군 외의 남은 블록군의 데이터 소거를 행하는 제3 단계; 남은 블록군의 데이터가 완전히 소거되는 것을 확인하는 제4 단계; 및 대응하는 소거용 트랜지스터가 복수의 블록 각각을 지정하는 어드레스 신호에 따라서 턴온되는지를 검출하는 제5 단계를 포함하는 것을 특징으로 한다.

제4 단계는 남은 블록군의 데이터가 완전히 소거되는 것과 남은 블록군 및 하나의 블록군이 서로 간섭하지 않음을 확인하는 단계인 것이 가능하다.

도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 구성을 도시한 블록도.

도 2는 제1 실시예에 따른 메모리 셀 어레이를 도시한 도면.

도 3은 제1 실시예에 따른 소거 회로의 구성을 도시한 도면.

도 4는 제1 실시예에 따른 소거 어드레스 검출 회로의 구성의 구체예를 도시한 도면.

도 5는 본 발명의 제2 실시예에 따른 소거 어드레스 검출 회로의 구성의 구체예를 도시한 도면.

도 6은 본 발명의 제3 실시예에 따른 소거 어드레스 검출 회로의 구성의 구체예를 도시한 도면.

도 7은 본 발명의 제4 실시예에 따른 메모리 셀 어레이 및 블록 단위를 도시한 도면.

도 8은 본 발명의 제5 실시예에 따른 메모리 셀의 구성을 도시한 도면.

도 9는 제5 실시예의 메모리 셀 어레이를 도시한 도면.

도 10은 본 발명의 제6 실시예에 따른 메모리 셀 어레이 및 블록 단위를 도시한 도면.

도 11은 제6 실시예의 소거 어드레스 검출 회로의 구성을 도시한 블록도.

도 12는 제6 실시예의 소거 어드레스 검출 회로의 구성의 구체예를 도시한 도면.

도 13은 제6 실시예의 소거 어드레스 검출 회로의 구성의 다른 구체예를 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

10 : 메모리 셀 어레이

11, 16 : 블록

20 : 블록 어드레스 신호 생성 수단

30 : 소거 회로

31 : 소거용 트랜지스터

32 : 구동 신호 생성 수단

33 : 소거 어드레스 검출 회로

본 발명에 따른 제1 실시예의 비휘발성 반도체 메모리는 도 1에 도시된 바와 같이, 복수의 블록(B0 내지 B31)로 구성된 메모리 셀 어레이(10), 블록 어드레스 신호 생성 수단(20) 및 복수의 블록(B0 내지 B31)에 대응하는 복수의 소거 회로(E0 내지 E31)를 포함한다. 도 2에 도시된 바와 같이, 메모리 셀 어레이(10)는 복수의 워드 라인(13), 비트 라인(14) 및 소스 라인(15)이 각각 접속되어 있는 메모리 셀(12)을 갖는다. 각각의 블록(B0 내지 B31)(11)은 1개의 워드 라인(13)이 접속되어 있는 메모리 셀(12)로 구성된다. 즉, 이 실시예에서, 각 블록(11)은 메모리 셀 어레이(10)의 1 행에 상당한다. 후술될 소거용 트랜지스터에 의해 각 블록(11)의 소스 라인(15)에 소정의 전압이 공급된다. 메모리 셀 어레이(10)에 있어서, 짝수 블록(B0, B3, B5 … B30)은 짝수 블록군의 블록으로서 언급되며, 홀수 블록(B1, B3, B5 … B31)은 홀수 블록군의 블록으로서 언급된다.

블록 어드레스 신호 생성 수단(20)은 데이터가 소거되는 블록(11)을 지정하기 위한 블록 어드레스 신호를 생성하고, 후술될 지정된 블록(11)에 대응하는 소거 회로에 포함된 구동 신호 생성 수단에 블록 어드레스 신호를 출력한다. 이 실시예에서, 블록 어드레스 신호는 복수의 비트로 구성된 이진 비트열이다.

각 소거 회로(E0 내지 E31)(30)는 도 3에 도시된 바와 같이, 소거용 트랜지스터(31), 구동 신호 생성 수단(32) 및 소거 어드레스 검출 회로(33)로 구성된다.

더욱 구체적으로, 소거용 트랜지스터(31)는 스위칭 소자로서 동작한다. 즉, 트랜지스터는 후술될 트랜지스터 구동 신호에 의해 구동되며, 소거용 트랜지스터(31)가 소거 동작을 행할 때 대응 블록(B0 내지 B11)의 소스 라인에 소정의 전압을 공급한다.

구동 신호 생성 수단(32)은 블록 어드레스 신호 생성 수단으로부터 출력된 블록 어드레스 신호 및 외부로부터 공급된 소거 테스트 신호 모두에 응답하여 소거용 트랜지스터(31)를 구동하는지를 판단한다. 소거용 트랜지스터(31)가 구동되는 것으로 판단되면, 구동 신호 생성 수단(32)은 소거용 트랜지스터(31)에 트랜지스터 구동 신호를 출력한다. 이 실시예에서, 소거 테스트 신호는 짝수 블록 또는 홀수 블록 중의 하나를 일괄 소거하기 위한 소거 테스트의 경우에 턴온된다. 소거 테스트 신호는 각 블록이 일의적인 방식으로 지정함으로써 소거될 경우에 턴오프된다. 이에 반하여, 소거 테스트 신호가 턴온될 경우, 구동 신호 생성 수단(32)은 홀수 블록군 또는 짝수 블록군 중의 하나가 블록 어드레스 신호를 구성하는 이진 비트열에서 최하위 비트에 의해 표시된 0 또는 1에 따라 일괄 지정된다고 판단한다. 대응 블록이 지정된 블록군에 있을 경우, 구동 신호 생성 수단(32)은 소거용 트랜지스터(31)에 상술한 트랜지스터 구동 신호를 출력한다. 한편, 소거 신호가 턴오프될 경우, 구동 신호 생성 수단(32)은 블록 어드레스 신호를 구성하는 이진 비트열의 모든 비트에 따라서 소거용 트랜지스터(31)를 구동하는지의 여부를 판단한다. 상술한 설명으로부터 이해할 수 있는 바와 같이, 테스트 신호가 턴온될 경우, 블록 어드레스 신호를 구성하는 이진 비트열의 최하위 비트와 다른 비트값이 자유롭게 선택될 수 있다. 그들은 소거용 트랜지스터(31)를 구동하는지의 여부 결정에 영향을 주지 않는다.

소거 어드레스 검출 회로(33)는 소거용 트랜지스터(31)가 구동 신호 생성 수단(32)으로부터의 트랜지스터 구동 신호에 따라서 턴온되는지의 여부를 검출한다. 즉, 소거용 트랜지스터(31)가 대응 블록(11)에 소정의 전압을 공급하는지의 여부를 검출한다. 그리고 나서, 소거 어드레스 검출 회로(33)는 소거 어드레스 검출 신호로서 검출 결과를 판정 수단(도시 생략)에 출력한다.

더욱 구체적으로, 도 4에 도시된 바와 같이, 소거 어드레스 검출 회로(33)는 트랜지스터(332) 및 저항(333)을 구비한다. 트랜지스터(332)의 게이트는 소거용 트랜지스터(31)의 게이트에 접속된다. 이러한 구성의 소거 어드레스 검출 회로(33)는 소거용 트랜지스터(31)가 턴온될 때 트랜지스터(332)의 드레인과 저항(333) 간의 노드로부터 판정 수단(도시 생략)에 전원 전압(VPP)을 출력한다.

이하의 제1 내지 제5 단계를 포함한 블록 소거 테스트법은 제1 실시예의 상술한 구성의 비휘발성 반도체 메모리에서 행해질 수 있다.

즉, 제1 단계에서, 테스트 신호는 턴온되고, 짝수 블록군(또는 홀수 블록군)이 지정되며, 소거 테스트는 짝수 블록군(또는 홀수 블록군)을 일괄 소거하도록 행해진다.

제2 단계에서, 짝수 블록군(또는 홀수 블록군)이 제1 단계에서 정상적으로 소거되며 짝수 블록군(또는 홀수 블록군)은 상호 간섭하지 않음이 검증된다. 검증 후, 모든 블록에 1 (또는 0)이 기록된다.

제3 단계에서, 테스트 신호는 턴온되고, 짝수 블록군(또는 홀수 블록군)이 지정되며, 소거 테스트는 홀수 블록군(또는 짝수 블록군)을 일괄 소거하도록 행해진다.

제4 단계에서, 홀수 블록군(또는 짝수 블록군)이 제3 단계에서 정상 소거되는 것으로 검증된다. 검증 후, 모든 블록에 1(또는 0)이 기록된다.

상술한 예에서, 짝수 블록군 및 홀수 블록군이 제2 단계에서 상호 간섭하지 않음이 검증된다. 따라서, 홀수 블록군 및 짝수 블록군이 제4 단계에서 상호 간섭하지 않음이 검증되지 않는다. 하지만, 인접한 블록들이 다이오드와 같은 것으로 상호 접속되거나 상호 간섭하고 있는 것으로 고려될 경우, 홀수 블록군(또는 짝수 블록군)은 정상 소거되며 홀수 블록군(또는 짝수 블록군)이 제4 단계에서 상호 간섭하지 않음이 검증될 수 있다.

소거용 트랜지스터가 제1 내지 제4 단계에서 턴온될 경우에만 소거 동작이 정상적으로 행해지는 것이 확인되면, 다음의 제5 단계가 행해진다. 제2 및 제4 단계에서 검증(verification)/기록(write) 동작은 종래의 비휘발성 반도체 메모리의 구성(도시 생략)을 이용하여 행해짐을 주목해야 한다.

제5 단계에서, 테스트 신호가 턴오프되고, 소거용 트랜지스터(31)가 대응 블록(B0 내지 B31)을 각각 지정하는 블록 어드레스 신호에 따라서 턴온되는지의 여부를 판정한다. 블록 어드레스 신호가 복수의 블록(B0 내지 B31) 등을 지정하는 순번 등은 임의로 설정될 수 있다.

상술한 테스트 방법에 따르면, 제1 내지 제4 단계에서 각각 소거용 트랜지스터(31)가 턴온될 경우에만 블록들이 소거가능한 것으로 확인된다. 따라서, 제5 단계에서, 블록 소거가 완료될 때까지 기다림에 의한 시간을 낭비할 필요가 없다. 소거용 트랜지스터(31)가 턴온되는지의 여부를 검출하는 것이 필요할 뿐이다. 이에 따라, 일단 데이터 소거에 필요한 시간이 약 2초일 경우, 짝수 블록군 및 홀수 블록군을 소거하는데 약 4초 걸린다. 한편, 소거용 트랜지스터(31)의 스위칭은 나노초 단위의 시간 척도의 타이밍에서 행해지며 소거 시간에 비교하면 무시할 만하다. 결과적으로, 본 발명에 따른 블록 소거 테스트 방법에 있어서, 테스트를 완료하는데 약 4초 걸린다. 반대로, 종래의 방법에서, 블록 소거 테스트가 블록에 대해 개별적으로 행해질 경우에는 약 64초 걸린다. 이러한 비교에서 이해가능한 바와 같이, 본 발명은 메모리 셀 어레이 당 약 1분 정도 시간을 단축할 수 있다.

본 발명에 따른 제2 실시예의 비휘발성 반도체 메모리는 제1 실시예의 반도체 메모리의 수정 변형된 것이다. 이 실시예의 구성 요소는 소거 어드레스 검출 회로를 제외하고는 제1 실시예에서와 동일하다. 따라서, 그에 대한 설명은 생략하기로 한다.

제2 실시예의 비휘발성 반도체 메모리는 도 5에 도시된 바와 같이 소거 어드레스 검출 회로(33a)를 구비하는 것을 특징으로 한다. 구체적으로, 소거 어드레스 검출 회로(33a)는 인버터로 구성되어 있으며, 소거용 트랜지스터(31)의 드레인의 전위를 입력한다.

따라서, 그러한 구성의 소거 어드레스 검출 회로(33a)의 비휘발성 반도체 메모리에 있어서, 소거용 트랜지스터(31)가 턴온되면, 판정 수단에 0가 출력된다. 결과적으로, 소정의 전압이 소스 라인에 공급되는지의 여부를 판정하는 것이 가능하다.

이 실시예에서 테스트 방법에서와 마찬가지로 다른 구성 요소의 동작은 제1 실시예에서와 동일하여, 그에 대한 설명은 생략하기로 한다.

제2 실시예의 경우에서와 같이, 본 발명에 따른 제3 실시예의 비휘발성 반도체 메모리는 제1 실시예에서의 수정 변형된 것이며, 이 실시예의 소거 어드레스 검출 회로를 제외한 구성 요소는 제1 실시예에서와 동일하다. 따라서, 그에 대한 설명은 생략하기로 한다.

이 실시예의 비휘발성 반도체 메모리는 도 6에 도시된 바와 같이 소거 어드레스 검출 회로(33b)를 구비하는 것을 특징으로 한다. 구체적으로, 소거 어드레스 검출 회로(33b)는 소거용 트랜지스터(31)의 게이트에 접속된 라인만으로 구성된다. 회로(33b)는 소거용 트랜지스터(31)를 구동하기 위한 트랜지스터 구동 신호를 직접 관찰하고 어드레스 지정이 정확하게 행해지는지에 대한 여부를 판정한다.

이 실시예의 테스트 방법에서와 마찬가지로 다른 구성 요소의 동작은 제1 실시예에서와 동일하므로 그에 대한 설명은 생략하기로 한다.

본 발명에 따른 제4 실시예의 비휘발성 반도체 메모리는 블록 단위에 있어 제1 실시예와 다르다.

즉, 제1 실시예에서, 블록은 도 2에 설명된 바와 같이 메모리 셀 어레이(10)의 1행에 상당한다. 이 실시예에서, 블록은 도 7에 도시된 바와 같이, 메모리 셀 어레이(10)의 2행에 상당한다.

부가적으로, 이 실시예의 블록(16)에서, 두 워드 라인(13)은 각 행에 상호 독립적으로 제공되며, 두 소스 라인(151 및 152)는 1 라인으로 통합되는데, 즉, 소스 라인(151 및 152)은 와이어드 OR를 형성한다. 블록 소거 동작시, 소거용 트랜지스터를 통하여 집적 라인에 소정의 전압이 공급된다.

이 실시예의 테스트 방법과 마찬가지로 다른 구성 요소의 동작은 위와 같은 점을 제외하고는 제1 실시예에서와 동일하다. 따라서, 그에 대한 설명은 생략하기로 한다.

비록 이 실시예는 제1 실시예의 수정 변형된 것으로 설명되었으나, 제2 및 제3 실시예에 적용가능함은 물론이다.

아울러, 이 실시예의 원리에 기초하여 블록 단위를 3개 이상의 행으로 변경하는 것도 가능하다.

플래시 메모리는 제1 내지 제4 실시예의 메모리 셀과 같은 것으로(문언상에는 명시되지 않았으나 도면에는 도시되어 있음) 설명된다. 하지만, 메모리 셀이 플래시 메모리로 한정될 필요는 없다.

본 발명에 따른 제5 실시예의 비휘발성 반도체 메모리는 도 8에 도시된 바와 같이 메모리 셀(12a)을 포함하는 것을 특징으로 한다.

구체적으로, 본 발명에 따른 제5 실시예의 비휘발성 반도체 메모리는 도 9에 도시된 바와 같이 메모리 셀(12a)의 소스 및 드레인이 인접한 메모리 셀(12a)의 소스 및 드레인에 각각 접속되어 있는 구성의 메모리 셀 어레이(10a)를 포함한다.

이 실시예의 블록(11)의 단위는 메모리 셀 어레이(10)의 1행에 상당한다. 각 행에서, 워드 라인(13)은 블록 소거 동작시 소거 회로로부터 소정의 전압이 공급된 소거 라인으로서 동작한다.

적용가능한 소거 회로, 블록 소거 테스트 방법 등은 제1 내지 제3 실시예에 설명된 바와 동일하므로, 그에 대한 설명은 생략하기로 한다.

본 발명에 따른 제6 실시예의 비휘발성 반도체 메모리는 제5 실시예에서의 수정 변형된 것이다.

도 10을 참조하여 알 수 있는 바와 같이, 제6 실시예는 블록 단위에 있어 제5 실시예와 다르다. 즉, 이 실시예에서, 블록(16)의 단위는 메모리 셀 어레이(10a)의 두 행에 상당한다.

이하의 내용을 주목하여야 한다. 제4 실시예에서, 소스 라인은 소거 라인으로서 동작하며, 접속 상태가 간단할 경우에는 문제가 발생하지 않는다. 반대로, 이 실시예에서, 워드 라인(131 및 132)은 소거 라인으로서 동작한다. 이 때문에, 두 워드 라인(131 및 132) 간을 단락시킬 경우 판독 및 기록 동작 등의 비트 어드레스 지정에 대한 역효과가 발생된다.

따라서, 이 실시예에서, 소거 회로(30a)는 워드 라인에 상호 독립적으로 소정의 전압을 공급하기 위한 두 소거용 트랜지스터(311 및 312)를 포함한다. 소거 어드레스 검출 회로(33a)는 두 소거용 트랜지스터(311 및 312)에 관한 상태를 입력하고 소거 어드레스 검출 신호를 출력한다.

구체적으로, 이 실시예의 소거 어드레스 검출 회로(30a)는 각각 도 12 및 13에 도시된 구성의 소거 어드레스 검출 회로(33a 및 33b)에 의해 예시된다.

도 12에 도시된 소거 어드레스 검출 회로(33a)는 두 nMOS 트랜지스터로 구성된 2 입력 NAND 회로이며, 두 소거용 트랜지스터(311 및 312)의 드레인의 전위를 입력한다.

도 13에 도시된 소거 어드레스 검출 회로(33b)는 두 인버터 및 두 입력 NOR 회로를 포함하며, 두 소거용 트랜지스터(311 및 312)의 드레인의 전위를 입력한다.

두 소거 어드레스 검출 회로(33a 및 33b)의 각각은 두 소거용 트랜지스터(311 및 312)가 턴온될 경우에 소거 어드레스 검출 신호로서 0를 출력한다.

이 실시예애서 상기 구성의 비휘발성 반도체 메모리에서 테스트 방법은 물론 다른 구성 요소의 동작은 제1 실시예에서와 동일하다. 따라서, 그에 대한 설명은 생략하기로 한다.

이 실시예에서, 블랙 단위가 메모리 셀 어레이의 두 행에 상당하는 것이 설명되어 있다. 본 발명은 블록 단위가 3 행 이상에 상당하는 경우에 적용가능함은 말할 필요도 없다.

이상 설명한 바와 같이, 본 발명은 소거 테스트 시간을 크게 단축할 수 있는 비휘발성 반도체 메모리를 제공할 수 있다.

예를 들면, 메모리 셀 어레이가 32 블록으로 구성되며, 블록을 1회 소거하는데 필요한 시간이 약 2초라고 가정해보면, 전체 블록 소거 시간은 종래 메모리의 경우에 비해 거의 1분 정도 단축된다.

Claims

복수의 메모리 셀로 구성된 복수의 블록을 갖는 메모리 셀 어레이;

데이터가 소거(erase)될 블록을 지정하는 블록 어드레스 신호를 생성하기 위한 블록 어드레스 신호 생성 수단; 및

상기 블록 어드레스 신호에 응답하여 대응 블록의 데이터를 소거하기 위해 상기 복수의 블록 각각에 대응하여 제공되는 복수의 소거 회로를 구비하고,

상기 복수의 소거 회로 각각은

블록 어드레스 신호에 따라서 대응 블록에 필요한 소정의 전압을 공급하기 위한 스위칭 소자로서 동작하는 소거용 트랜지스터; 및

상기 소거용 트랜지스터가 상기 대응 블록에 상기 소정의 전압을 공급하는지를 나타내는 소거 어드레스 검출 신호를 출력하기 위한 소거 어드레스 검출 회로

를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 상기 복수의 소거 회로 각각은 외부로부터 송신되고 소거 테스트의 형태를 지정하는 소거 테스트 신호와 상기 블록 어드레스 신호에 응답하여 상기 소거용 트랜지스터를 구동시키는지의 여부를 판정하고, 상기 소거용 트랜지스터를 구동시키는 것으로 판정된 경우에 상기 소거용 트랜지스터에 트랜지스터 구동 신호를 출력하기 위한 구동 신호 생성 수단을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제2항에 있어서, 상기 블록 어드레스 신호는 복수의 비트를 가진 이진 비트열(binary bit string)이고;

상기 소거 테스트 신호가 턴온될 때, 각각의 상기 구동 신호 생성 수단은 상기 블록 어드레스 신호를 구성하는 상기 이진 비트열의 최하위 비트에 의해서, 대응 블록이 상기 메모리 셀 어레이에서 짝수 블록인지 또는 홀수 블록인지에 따라 대응 소거용 트랜지스터를 구동시키는지의 여부를 판정하며, 상기 대응 소거용 트랜지스터가 구동될 경우에 상기 대응 소거용 트랜지스터에 상기 트랜지스터 구동 신호를 출력하고;

상기 소거 테스트 신호가 턴오프될 때, 상기 구동 신호 생성 수단의 각각은 상기 블록 어드레스 신호에 의해서만 대응 소거용 트랜지스터를 구동시키는지의 여부를 판정하며, 상기 대응 소거용 트랜지스터가 구동될 경우에 상기 대응 소거용 트랜지스터에 상기 트랜지스터 구동 신호를 출력하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 각 블록의 복수의 메모리 셀의 소스는 블록에서 소스 라인에 접속되며;

상기 소스 라인은 대응 소거용 트랜지스터에 접속되고, 상기 소정의 전압은 상기 소스 라인에 공급되는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 각 블록의 복수의 메모리 셀의 게이트들은 소거 라인에 접속되며;

상기 소거 라인은 대응 소거용 트랜지스터에 접속되고, 상기 소정의 전압은 상기 소거 라인에 공급되는 것을 특징으로 하는 비휘발성 반도체 메모리.