KR100263726B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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니시무로 타이죠
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Abstract

기입, 소거 동작없이 프로텍트 설정의 유무를 검사한다.
소거 회로(12)는, 메모리 셀 어레이(11)의 각 블록[BLK(0)∼BLK(n)]에 대응하여 설치된다. 프로텍트 회로(23)는 메모리 셀의 데이터에 대한 프로텍트 설정의 유무를 나타내는 프로텍트 신호(PROT0∼PROTn)를 출력한다. 테스트 모드시, 소거 회로(12) 중의 검사 수단은 프로텍트 신호(PROT0∼PROTn)에 기초하여 프로텍트 설정의 유무를 검출하고, 프로텍트 설정의 유무에 따라 블록의 메모리 셀의 소스에 인가하는 전압을 변화시킨다. 그 결과, 통상의 판독 동작을 행하면, 프로텍트 설정 블록과 미설정 블록에서는 판독되는 데이터가 달라진다.

Description

불휘발성 반도체 메모리
본 발명은 블록(또는 섹터) 단위로 메모리 셀의 데이터의 재기록을 행할 수 있는 불휘발성 반도체 메모리에 관한 것이다.
종래, 예를 들면, 플래시 EEPROM은 메모리 셀 어레이(4 메가, 16 메가 비트 등)를 구성하는 전 메모리 셀의 데이터를 일괄하여 재기록(소거 또는 기입)할 수 있는 외에, 메모리 셀 어레이를 각 블록(32 킬로, 64 킬로, 256 킬로 비트 등)으로 나누어 블록 마다 메모리 셀의 데이터의 재기록을 할 수 있게 구성되어 있다.
이러한 메모리에서는, 소정 블록의 메모리 셀에 기입된 데이터를 보호하기 위하여, 블록 단위로, 해당 블록 내의 메모리 셀의 데이터의 재기록을 방지하는 프로텍트 회로를 설치하는 경우가 많다. 즉, 프로텍트 회로에서 프로텍트의 설정을 행함으로써 소정 블록내의 메모리 셀의 데이터의 재기록이 방지된다.
통상, 프로텍트 회로에서 프로텍트의 설정이 확실히 행해졌는지의 여부를 검증하기 위한 테스트 모드에서는, 실제로, 각 블록내의 메모리 셀에 대하여 데이터의 소거 또는 기입을 실행하고, 각 메모리 셀에 대하여 데이터의 소거 또는 기입이 행해졌는지의 여부를 확인하고 있다.
즉, 프로텍트 회로에서 프로텍트의 설정이 확실히 행해지고 있는 경우에는, 실제로, 각 블록내의 메모리 셀에 대하여 데이터의 소거 또는 기입을 실행해도, 각 메모리 셀에 대하여 데이터의 소거 또는 기입이 행해지지 않는다.
그러나, 이러한 테스트 방법에서는, 최초에 데이터의 소거 또는 기입 동작을 행하고, 그후에 데이터의 판독 동작을 행할 필요가 있고, 테스트 기간이 길어지는 문제가 있다. 예를 들면, 데이터의 소거 동작은 1 블록 당 약 1.0 sec(초)의 시간을 필요로 하고, 데이터의 기입 동작은 1 블록 당 약 0.5∼0.7 sec의 시간을 필요로 한다.
이와 같이, 종래는 프로텍트 회로에서 프로텍트의 설정이 확실히 행해졌는지를 검증하기 위하여, 일단, 데이터의 소거 또는 기입을 실행하고, 그 후, 데이터를 판독하여 데이터의 소거 또는 기입이 행해지지 않은 것을 양품(良品)으로 하고 있다.
그러나, 데이터의 소거 또는 기입에 상당한 시간을 요하므로, 테스트 시간이 증대하고 제조 비용이 증대하는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 그 목적은, 데이터의 소거 또는 기입을 실행하지 않고, 프로텍트의 설정이 확실히 행해지고 있는지의 여부에 대한 검증을 행할 수 있는 불휘발성 반도체 메모리를 제공하는 것이다.
이러한 목적을 달성하고자, 본 발명의 불휘발성 반도체 메모리는, 메모리 셀 어레이, 상기 메모리 셀 어레이의 메모리 셀의 데이터에 대한 프로텍트 설정의 유무를 나타내는 프로텍트 신호를 출력하는 프로텍트 회로, 상기 메모리 셀 어레이의 메모리 셀의 데이터를 판독하기 위한 판독 수단, 및 테스트 모드시에, 상기 프로텍트 신호에 기초하여 상기 프로텍트 설정의 유무를 검출하고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 메모리 셀의 소스에 인가되는 전압을 변화시키고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 메모리 셀로부터 판독되는 데이터를 변화시키는 검사 수단을 구비하고 있다.
본 발명의 불휘발성 반도체 메모리는, 소거 모드시, 상기 메모리 셀 어레이의 메모리 셀의 소스에 소거 전압을 인가하고 상기 메모리 셀 어레이의 메모리 셀의 데이터를 소거하기 위한 소거 회로, 및 테스트 신호를 출력하고 상기 테스트 신호에 의해 상기 테스트 모드와 상기 소거 모드를 전환하는 제어 회로를 더 구비하고 있다.
본 발명의 불휘발성 반도체 메모리는, 복수의 블록으로 분할된 메모리 셀 어레이, 상기 메모리 셀 어레이의 각 블록에 하나씩 설치되며, 메모리 셀의 데이터에 대한 프로텍트 설정의 유무를 나타내는 프로텍트 신호를 출력하는 복수의 프로텍트 회로, 상기 메모리 셀 어레이의 각 블록의 메모리 셀의 데이터를 판독하기 위한 판독 수단, 및 테스트 모드시에, 블록 마다 상기 프로텍트 신호에 기초하여 상기 프로텍트 설정의 유무를 검출하고 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 각 블록의 메모리 셀의 소스에 인가되는 전압을 변화시키고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 각 블록의 메모리 셀로부터 판독되는 데이터를 변화시키는 검사 수단을 구비하고 있다.
본 발명의 불휘발성 반도체 메모리는, 상기 메모리 셀 어레이의 각 블록에 하나씩 설치되고, 소거 모드시, 선택된 블록의 메모리 셀의 소스에 소거 전압을 인가하며 상기 선택된 블록의 메모리 셀의 데이터를 소거하기 위한 소거 회로, 및 테스트 신호를 출력하고 상기 테스트 신호에 의해 상기 테스트 모드와 상기 소거 모드를 전환하는 제어 회로를 더 구비하고 있다.
상기 메모리 셀 어레이는 해당 메모리 셀 어레이의 워드선에 평행한 방향으로 복수로 분할되거나, 또는 해당 메모리 셀 어레이의 비트선 또는 소스선에 평행한 방향으로 복수로 분할됨으로써, 복수의 블록으로 분할되어 있다.
또한, 상기 테스트 모드시, 상기 메모리 셀의 데이터는 모두 소거 상태에 있다.
도 1은 본 발명의 제1 실시예에 관한 불휘발성 반도체 메모리를 도시한 블록도.
도 2는 도 1의 메모리 셀 어레이를 도시한 도면.
도 3은 도 1의 소거 회로 및 소거용 디코더의 구성의 일 예를 도시한 회로도.
도 4는 도 1의 소거 회로 및 소거용 디코더의 구성의 다른 일 예를 도시한 회로도.
도 5는 본 발명의 제2 실시예에 관한 불휘발성 반도체 메모리를 도시한 블록도.
도 6은 도 5의 메모리 셀 어레이를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : 소거 회로
13 : 소거용 디코더
14 : 어드레스 레지스터
15 : 로 디코더
16 ; 칼럼 디코더
17 : 셀렉터
18 : 입출력 버퍼
19 : 기입 회로
20 : 센스 앰프
21 : 비교기
22 : 제어 회로
23 : 프로텍트 회로
24 : 테스트 전압 발생 회로
25 : 어드레스 카운터
26 : AND 회로
27, 28, 31 : NOR회로
29, 33 : NAND 회로
30, 34 : 인버터
32 : 지연 회로
P1∼P3 : P 채널 MOS 트랜지스터
N1∼N5 : N 채널 MOS 트랜지스터
BLK(0)∼BLK(n) : 메모리 셀 어레이의 블록
M : 메모리 셀
B0∼B2 : 비트선
S0∼S2 : 소스선
이하, 도면을 참조하면서, 본 발명의 불휘발성 반도체 메모리에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 관한 불휘발성 반도체 메모리를 도시한 것이다.
메모리 셀 어레이(11)는 n 개의 블록[BLK(0)∼BLK(n)]으로 분할되어 있다. 각 블록[BLK(0)∼BLK(n)]에는, 각각 하나의 소거 회로(12)가 설치되어 있다. 각 소거 회로(12)는 메모리 셀 어레이(11)의 워드선의 일 단부측에 배치되어 있다. 메모리 셀 어레이(11)는 각 소거 회로(12)와 로 디코더(15)의 사이에 있다.
소거용 디코더(13)는 블록 소거를 행할 때에는 소거 어드레스 신호(EA0∼EAn)에 기초하여 n개의 소거 회로(12) 중의 하나를 선택하는 한편, 전체 소거를 행할 때에는 모든 소거 회로(12)를 선택한다.
어드레스 레지스터(14)에는 메모리의 외부로부터 어드레스 신호(A0∼An)가 입력된다. 어드레스 신호(A0∼An)의 일부는 로 디코더(15)에 입력되며, 어드레스 신호(A0∼An)의 다른 일부는 칼럼 디코더(16)에 입력된다.
로 디코더(15)는 어드레스 신호(A0∼An)의 일부를 디코딩하고, 메모리 셀 어레이(11)의 소정의 로(워드선)을 선택한다. 또한, 칼럼 디코더(16)은 어드레스 신호(A0∼An)의 다른 일부를 디코딩하고, 메모리 셀 어레이(11)의 소정의 칼럼(비트선)을 선택하기 위한 선택 신호를 출력한다.
셀렉터(17)은 칼럼 디코더(16)으로부터 출력되는 선택 신호에 기초하여, 메모리 셀 어레이(11)의 소정의 칼럼(비트선)을 선택한다. 셀렉터(17)는 메모리 셀 어레이(11)의 비트선의 일 단부측에 배치된다.
메모리 외부로부터의 데이터(DATA)는 입출력 버퍼(18) 및 기입 회로(19)를 경유하여 셀렉터(17)에 입력된다. 따라서, 이 데이터(DATA)는 메모리 셀 어레이(11)의 소정의 메모리 셀에 기입된다. 또한, 메모리 셀 어레이(11)로부터의 데이터는 센스 앰프(20) 및 입출력 버퍼(18)를 경유하여 메모리 외부에 출력된다.
또한, 메모리 셀 어레이(11)로부터의 데이터는 센스 앰프(20)를 경유하여 비교기(21)에 입력된다. 비교기(21)는 테스트 모드시 활성화된다. 즉, 비교기(21)는, 테스트 모드시, 메모리 셀 어레이(11)의 각 메모리 셀의 데이터를 확인하고, 그 결과를 제어 회로(22)에 보낸다.
테스트 전압 발생 회로(24)는 제어 회로(22)의 제어하에 각 소거 회로(12)에 테스트 전압(예를 들면, 1∼2 V 정도)(Vtest)을 제공한다. 또한, 소거 회로(12) 마다 프로텍트 회로(23)가 설치되어 있다. 소거 회로(12)에는 프로텍트 회로(23)로부터 프로텍트 신호(PROT0∼PROTn)이 입력된다.
테스트 모드시에는, 테스트 신호(TEST)는 활성화(예를 들면 "H" 레벨)이 되며, 각 소거 회로(12)에 제공된다.
테스트 모드시, 각 소거 회로(12)는, 프로텍트 신호(PROT0∼PROTn)가 활성화("H" 레벨)일 때는, 예를 들면 소정 블록의 메모리 셀의 소스에 접지 전압(VSS)을 공급하고, 프로텍트 신호(PROT)가 비활성화("L" 레벨)일 때는, 예를 들면 소정 블록의 메모리 셀의 소스에 테스트 전압(Vtest)을 공급한다.
또한, 프로텍트 신호(PROT0∼PROTn)가 활성화일 때, 소정 블록의 메모리 셀의 소스에 테스트 전압(Vtest)을 공급하고, 프로텍트 신호(PROT)가 비활성화일 때, 소정 블록의 메모리 셀의 소스에 접지 전압(VSS)을 공급하도록 해도 좋다.
이로써, 통상의 판독 동작에서, 프로텍트 설정의 유무에 의해 메모리 셀로부터 판독되는 데이터를 변화시킬 수 있다. 단, 메모리 셀은 모두 일정 상태, 예를 들면 플로팅 게이트에 전하가 축적되어 있지 않은 상태(소거 상태)에 있을 필요가 있다.
어드레스 카운터(25)는 제어 회로(22)의 제어하에 어드레스 레지스터(14)에 내부 어드레스 신호를 공급한다. 어드레스 카운터(25)는, 테스트 모드시, 각 메모리 셀의 데이터를 순차적으로 판독할 때 사용된다.
도 2는 도 1의 메모리 셀 어레이(11)를 구성하는 메모리 셀을 도시한다.
이 메모리 셀(M)은 2층 다결정 실리콘을 사용한 플래시 메모리를 구성하고 있다. 또한, B0∼B2는 비트선, S0∼S2는 소스선이다.
테스트 모드시, 소스선(S0∼S2)에는, 소거 회로(12)로부터 테스트 전압(Vtest) 또는 접지 전압(VSS)가 인가된다.
통상 동작시, 메모리 셀(M)의 데이터의 기입은 예를 들면 콘트롤 게이트에 12V, 드레인에 8V, 소스에 0V를 인가하고, 고온 전자를 발생시켜, 이 고온 전자를 플로팅 게이트내에 주입함으로써 행해진다.
또한, 메모리 셀(M)의 데이터의 소거는 예를 들면 콘트롤 게이트에 0V, 소스에 12V를 인가하고, 드레인을 오픈으로 하여, 플로팅 게이트와 소스간에서 파울라노르트하임의 터널 전류를 흐르게 하여, 플로팅 게이트 중의 전자를 소스로 뽑아 냄으로써 행해진다.
또한, 메모리 셀(M)의 데이터의 판독은, 예를 들면, 콘트롤 게이트에 5V, 소스에 0V, 드레인에 1V를 인가함으로써 행해진다.
도 3은 도 1의 불휘발성 반도체 메모리의 소거용 디코더 및 소거 회로의 구성의 일예를 도시한 것이다.
우선, 소거용 디코더(13)의 구성에 대하여 설명한다.
소거용 디코더(13)는 각 소거 회로(12)에 대응하여 설치되는 AND 회로(26) 및 NOR 회로(27)로 구성되어 있다. AND 회로(26)에는, 각각 다른 어드레스 신호가 입력되므로, 소정의 하나의 AND 회로(26)의 출력만이 "H" 레벨이 된다.
제어 신호(EC)가 "L" 레벨인 경우, 소정의 하나의 AND 회로(26)의 출력("H" 레벨)이 입력되는 NOR 회로(27)의 출력 만이 "L" 레벨이 되며, 다른 NOR 회로(27)의 출력은 "H" 레벨이 된다. 한편, 제어 신호(EC)가 "H" 레벨인 경우에는 어드레스 신호(EA0∼EAn)의 값에 관계없이, 모든 NOR 회로(32)의 출력이 "L" 레벨이 된다.
다음으로, 소거 회로(12)의 구성에 대하여 설명한다.
소거용 디코더(13)의 출력은 NOR 회로(28)에 입력된다. 또한, NOR 회로(28)에는 소정의 프로텍트 회로(23)의 출력 신호(PROTn)가 입력된다. NOR 회로(28)의 출력 신호는 NAND 회로(29, 33) 및 NOR 회로(31)에 각각 입력된다.
또한, NAND 회로(29)에는, 테스트 신호의 반전 신호(/TEST)가 입력되고, NOR 회로(31) 및 NAND 회로(33)에는, 각각 테스트 신호(TEST)가 입력된다.
즉, 통상 동작시에는, 테스트 신호(TEST)는 "L" 레벨이고, 프로텍트 신호(PROTn)가 "L" 레벨인 경우(프로텍트 미설정인 경우)에는, 소거용 디코더(13)의 출력에 따라 블록내의 메모리 셀의 데이터의 소거가 행해진다. 또한, 테스트 신호(TEST)가 "L" 레벨이고, 프로텍트 신호(PROTn)가 "H" 레벨인 경우(프로텍트 설정인 경우)에는, 소거용 디코더(13)의 출력에 관계 없이, 블록내의 메모리 셀의 데이터의 소거는 행해지지 않는다.
또한, 테스트시에는, 테스트 신호(TEST)는 "H" 레벨이므로, 프로텍트 신호(PROTn)가 "L" 레벨인 경우(프로텍트 미설정인 경우)에는, 소거용 디코더(13)의 출력에 따라 블록내의 메모리 셀의 소스에 테스트 전압(Vtest)이 인가된다. 또한, 테스트 신호(TEST)가 "H" 레벨이고, 프로텍트 신호(PROTn)가 "H" 레벨인 경우(프로텍트 설정인 경우)에는, 소거용 디코더(13)의 출력에 관계없이, 블록내의 메모리 셀의 소스에는 접지 전압(VSS)가 인가된다.
NAND 회로(29)의 출력은 N 채널 MOS 트랜지스터(N1)의 게이트에 입력됨과 동시에, 인버터(30)를 경유하여 N 채널 MOS 트랜지스터(N2)의 게이트에 각각 입력된다.
P 채널 MOS 트랜지스터(P1)와 N 채널 MOS 트랜지스터(N1)는 서로 직렬 접속되어 있고, P 채널 MOS 트랜지스터(P2)와 N 채널 MOS 트랜지스터(N2)는 서로 직렬 접속되어 있다.
MOS 트랜지스터(P1)의 게이트는 MOS 트랜지스터(P2, N2)의 드레인에 접속되며, MOS 트랜지스터(P2)의 게이트는, MOS 트랜지스터(P1, N1)의 드레인에 접속된다. P 채널 MOS 트랜지스터(P3)의 게이트도 MOS 트랜지스터(P2, N2)의 드레인에 접속된다.
NOR 회로(31)의 출력은, N 채널 MOS 트랜지스터(3)의 게이트에 입력됨과 동시에, 지연 회로(32)를 경유하여 N 채널 MOS 트랜지스터(N4)의 게이트에 입력된다. NAND 회로(33)의 출력은 인버터(34)를 경유하여 N 채널 MOS 트랜지스터(N5)의 게이트에 입력된다.
MOS 트랜지스터(P3, N4, N5)의 드레인은 소정 블록[BLK(i)]내의 전 메모리 셀의 소스에 접속되어 있다. MOS 트랜지스터(N3, N4)의 소스는 접지점에 접속되며, MOS 트랜지스터(N5)의 소스는 테스트 전압 발생 회로(24)에 접속되어 있다.
다음에, 상술한 제1 실시예에 관한 불휘발성 반도체 기억 장치에서, 도 3의 소거 회로를 이용한 경우의 동작에 대하여 설명한다.
우선, 검사의 대상이 되는 블록내의 전 메모리 셀의 데이터를 "1"인 상태, 즉 플로팅 게이트에 전하가 축적되어 있지 않은 상태(소거 상태)로 해둔다. 그 후, 테스트 신호(TEST)를 "H" 레벨로 설정한다.
프로텍트 기능이 작용하고 있는 블록[BLK(i)]에서는, 소거 회로(12)에 입력되는 프로텍트 신호(PROTi)는 "H" 레벨이다. 즉, 소거 회로(12)의 NOR 회로(28)의 출력은 항상 "L"이 된다.
이 때문에, NAND 회로(29)의 출력은, "H" 레벨이며, MOS 트랜지스터(P3)는 오프 상태이다. 또한, NOR 회로(31)의 출력은, "L" 레벨이며, MOS 트랜지스터(N3)도 오프 상태이다. MOS 트랜지스터(N4)는 온 상태이지만, 일정한 지연 시간이 경과한 후에 오프 상태가 된다. 또한, NAND 회로(33)의 출력은 "H" 레벨이며, MOS 트랜지스터(N5)도 오프 상태이다.
따라서, 프로텍트가 설정된 블록[BLK(i)]에서는, 메모리 셀의 소스에는 접지 전압(VSS)이 인가되므로, 데이터의 판독 동작에서, 블록[BLK(i)]의 메모리 셀로부터는 통상 대로 "1" 데이터가 판독되게 된다.
한편, 프로텍트 기능이 작용하고 있지 않은 블록[BLK(i)]에서는, 소거 회로(12)에 입력되는 프로텍트 신호(PROTi)는 "L" 레벨이다. 즉, 소거 회로(12)의 NOR 회로(28)의 출력은 소거용 디코더(13)의 출력에 따라 변화한다. 소거용 디코더(13)는 선택된 블록의 소거 회로에만 "L" 레벨의 신호를 출력하므로, 선택된 블록의 소거 회로(12)의 NOR 회로(28)의 출력은 "H"가 된다.
또한, 제어 신호(EC)를 "H"로 하면, 모든 블록이 선택되며, 제어 신호(EC)를 "L"로 하면, 어드레스 신호(EA0∼EAn)에 의해 1 개의 블록이 선택된다.
따라서, NAND 회로(33)의 출력은 "L" 레벨이 되고, MOS 트랜지스터(N5)는 온 상태가 된다. 또한, NAND 회로(29)의 출력은 "H" 레벨이고, MOS 트랜지스터(P3)는 오프 상태이다. 또한, NOR 회로(31)의 출력은 "L" 레벨이고, MOS 트랜지스터(N3)도 오프 상태이다. MOS 트랜지스터(N4)는 온 상태이지만, 일정한 지연 시간이 경과한 후에 오프 상태가 된다.
즉, 프로텍트가 설정되어 있지 않은 블록[BLK(i)]에서는, 메모리 셀의 소스에는 테스트 전압(1∼2V)(Vtest)가 인가되므로, 데이터의 판독 동작에서, 블록[BLK(i)]의 메모리 셀은 온 상태가 될 수 없고, 해당 메모리 셀로부터는 "0" 데이터가 판독되게 된다.
이와 같이, 테스트 모드시에, 테스트 신호(TEST)를 "H" 레벨로 설정하고, 블록[BLK(i)]의 메모리 셀의 데이터를 순차 판독하고, 그 데이터가 "1"인지 또는 "0"인지를 확인함으로써, 프로텍트가 설정되어 있는지의 여부에 대한 검사나, 프로텍트를 설정한 후에 그 프로텍트가 확실히 설정되었는지의 여부에 대한 검사를 행할 수 있다.
본 발명의 불휘발성 반도체 메모리에 의하면, 기입이나 소거 동작을 필요로 하지 않고, 판독 동작만으로, 프로텍트가 설정되어 있는지의 여부에 대한 검사나, 프로텍트가 확실히 설정되었는지의 여부에 데한 검사를 행할 수 있다. 예를 들면, 256 킬로 비트의 용량을 갖는 블록에서는, 1 비트 당 판독 시간을 500 nsec(나노초)로 하면, 약 0.13 sec(초)로 테스트를 끝마칠 수 있다. 이 시간은, 기입 또는 소거 동작(1 sec 정도 걸림)을 필요로 하는 종래의 테스트 방법에 비해, 약 1/10의 값이다.
도 4는 도 1의 불휘발성 반도체 메모리의 소거용 디코더 및 소거 회로의 구성의 다른 일 예를 도시한 것이다.
소거용 디코더(13)는 각각의 소거 회로(12)에 대응하여 설치되는 AND 회로(26) 및 NOR 회로(27)로 구성되어 있다. AND 회로(26)에는 각각 다른 어드레스 신호가 입력되므로, 소정의 하나의 AND 회로(26)의 출력만이 "H" 레벨이 된다.
제어 신호(EC)가 "L" 레벨인 경우, 소정의 하나의 AND 회로(26)의 출력("H" 레벨)이 입력되는 NOR 회로(27)의 출력만이 "L" 레벨이 되고, 다른 NOR 회로(27)의 출력은 "H" 레벨이 된다. 한편, 제어 신호(EC)가 "H" 레벨인 경우에는, 어드레스 신호(EA0∼EAn)의 값에 관계없이, 모든 NOR 회로(32)의 출력이 "L" 레벨이 된다.
소거용 디코더(13)의 출력은 NOR 회로(28)에 입력되어 있다. 또한, NOR 회로(28)에는 소정의 프로텍트 회로(23)의 출력 신호가 입력된다. NOR 회로(28)의 출력 신호는, NAND 회로(29) 및 NOR 회로(31)에 각각 입력된다.
또한, NAND 회로(29)에는 테스트 신호의 반전 신호(/TEST)가 입력되며, NOR 회로(31) 및 NAND 회로(33)에는 각각 테스트 신호(TEST)가 입력된다. 또한, NAND 회로(33)에는 소정의 프로텍트 회로의 출력 신호가 입력된다.
즉, 통상의 동작시에는, 테스트 신호(TEST)는 "L" 레벨이며, 프로텍트 신호(PROTn)이 "L" 레벨인 경우(프로텍트 미설정의 경우)에는, 소거용 디코더(13)의 출력에 응답하여 블록내의 메모리 셀의 데이터의 소거가 행해진다. 또한, 테스트 신호(TEST)가 "L" 레벨이고, 프로텍트 신호(PROTn)가 "H" 레벨인 경우(프로텍트 설정의 경우)에는, 소거용 디코더(13)의 출력에 관계없이, 블록내의 메모리 셀의 데이터의 소거는 행해지지 않느다.
또한, 테스트시에는, 테스트 신호(TEST)는 "H" 레벨이므로, 프로텍트 신호(PROTn)가 "L" 레벨인 경우(프로텍트 미설정의 경우)에는, 소거용 디코더(13)의 출력에 응답하여 블록내의 메모리 셀의 소스에 테스트 전압(Vtest)가 인가된다. 또한, 테스트 신호(TEST)가 "H" 레벨이고, 프로텍트 신호(PROTn)가 "H" 레벨인 경우(프로텍트 설정의 경우)에는, 소거용 디코더(13)의 출력에 관계없이, 블록내의 메모리 셀의 소스에는 접지 전압(VSS)이 인가된다.
NADN 회로(29)의 출력은, N 채널 MOS 트랜지스터(N1)의 게이트에 입력됨과 동시에, 인버터(30)를 경유하여 N 채널 MOS 트랜지스터(N2)의 게이트에 각각 입력된다.
P 채널 MOS 트랜지스터(P1)와 N 채널 MOS 트랜지스터(N1)는 서로 직렬 접속되며, P 채널 MOS 트랜지스터(P2)와 N 채널 MOS 트랜지스터(N2)는 서로 직렬 접속된다.
MOS 트랜지스터(P1)의 게이트는 MOS 트랜지스터(P2, N2)의 드레인에 접속되며, MOS 트랜지스터(P2)의 게이트는 MOS 트랜지스터(P1, N1)의 드레인에 접속된다. P 채널 MOS 트랜지스터(P3)의 게이트도 MOS 트랜지스터(P2, N2)의 드레인에 접속된다.
NOR 회로(31)의 출력은 N 채널 MOS 트랜지스터(N3)의 게이트에 입력됨과 동시에, 지연 회로(32)를 경유하여 N 채널 MOS 트랜지스터(N4)의 게이트에 입력된다. NAND 회로(33)의 출력은 인버터(34)를 경유하여 N 채널 MOS 트랜지스터(N5)의 게이트에 입력된다.
MOS 트랜지스터(P3, N4, N5)의 드레인은 소정의 블록[BLK(i)]내의 전 메모리 셀의 소스에 접속되어 있다. MOS 트랜지스터(N3, N4)의 소스는 접지점에 접속되며, MOS 트랜지스터(N5)의 소스는 테스트 전압 발생 회로(24)에 접속되어 있다.
다음으로, 상술한 제1 실시예에 관한 불휘발성 반도체 기억 장치에서, 도 4의 소거 회로를 사용한 경우의 동작에 대하여 설명한다.
우선, 검사 대상이 되는 블록내의 전 메모리 셀의 데이터를 "1"의 상태, 즉 플로팅 게이트에 전하가 축적되어 있지 않은 상태(소거 상태)로 해둔다. 그 후, 테스트 신호(TEST)를 "H" 레벨로 설정한다.
프로텍트 기능이 작용하고 있는 블록[BLK(i)]에서는, 소거 회로(12)에 입력되는 프로텍트 신호(PROTi)는 "H" 레벨이다. 즉, 소거 회로(12)의 NOR 회로(28)의 출력은 항상 "L"이 된다.
이 때문에, NAND 회로(29)의 출력은 "H" 레벨이며, MOS 트랜지스터(P3)는 오프 상태이다. 또한, NOR회로(31)의 출력은 "L" 레벨이며, MOS 트랜지스터(N3)도 오프 상태이다. MOS 트랜지스터(N4)는 온 상태이지만, 일정한 지연 시간이 경과한 후에 오프 상태가 된다. 또한, NAND 회로(33)의 출력은 "L" 레벨이고, MOS 트랜지스터(N5)는 온 상태이다.
따라서, 프로텍트가 설정된 블록[BLK(i)]에서는 메모리 셀의 소스에는 테스트 전압(1∼2V)(Vtest)가 인가되므로, 데이터의 판독 동작에서, 블록[BLK(i)]의 메모리 셀은 오프 상태이고, 블록[BLK(i)]의 메모리 셀로부터는 "0" 데이터가 판독되게 된다.
한편, 프로텍트 기능이 작용하고 있지 않은 블록[BLK(i)]에서는 소거 회로(12)에 입력되는 프로텍트 신호(PROTi)는 "L" 레벨이다. 즉, 소거 회로(12)의 NOR회로(28)의 출력은 소거용 디코더(13)의 출력에 따라 변화한다. 소거용 디코더(13)는 선택된 블록의 소거 회로에만 "L" 레벨의 신호를 출력하므로, 선택된 블록의 소거 회로(12)의 NOR 회로(28)의 출력은 "H"가 된다.
또한, 제어 신호(EC)를 "H"로 하면, 모든 블록이 선택되며, 제어 신호(EC)를 "L"로 하면, 어드레스 신호(EA0∼EAn)에 의해 하나의 블록이 선택된다.
따라서, NAND 회로(33)의 출력은 "H" 레벨이며, MOS 트랜지스터(N5)는 오프 상태가 된다. 또한, NAND 회로(29)의 출력은 "H" 레벨이며, MOS 트랜지스터(P3)는 오프 상태이다. 또한, NOR 회로(31)의 출력은 "L" 레벨이며, MOS 트랜지스터(N3)도 오프 상태이다. MOS 트랜지스터(N4)는 온 상태이지만, 일정한 지연 시간이 경과한 후에 오프 상태가 된다.
즉, 프로텍트가 설정되어 있지 않은 블록[BLK(i)]에서는, 메모리 셀의 소스에는 접지 전압(VSS)이 인가되므로, 데이터의 판독 동작에서, 블록[BLK(i)]의 메모리 셀로부터는 통상대로 "1" 데이터가 판독되게 된다.
이처럼, 테스트 모드시에, 테스트 신호(TEST)를 "H" 레벨로 설정하고, 블록[BLK(i)]의 메모리 셀의 데이터를 순차 판독하여, 그 데이터가 "1"인지 또는 "0" 인지를 확인함으로써, 프로텍트가 설정되어 있는지의 여부에 대한 검사나, 프로텍트를 설정한 후에 그 프로텍트가 확실히 설정되었는지의 여부에 대한 검사를 행할 수 있다.
도 4의 회로를 사용하는 경우도, 도 3의 회로를 사용하는 경우와 마찬가지로, 기입이나 소거 동작을 필요로 하지 않고, 판독 동작만으로 프로텍트의 설정의 유무를 검사할 수 있다. 따라서, 본 발명에 의한 테스트 시간은 기입 또는 소거 동작(1 sec 정도 걸림)을 필요로 하는 종래의 테스트 시간에 비해, 약 1/10의 값이 된다.
도 5는 본 발명의 제2 실시예에 관한 불휘발성 반도체 메모리를 도시한 것이다.
본 실시예에 관한 불휘발성 반도체 메모리는 메모리 셀 어레이(11)를 워드선에 평행하게 되는 방향으로 복수로 분할하여 복수의 블록으로 하지 않고, 메모리 셀 어레이(11)를 비트선 또는 소스선에 평행하게 되는 방향으로 복수로 분할하여 복수의 블록으로 하는 점에서, 상술한 제1 실시예의 불휘발성 반도체 메모리와 상이하다.
메모리 셀 어레이(11)는 n개의 블록[BLK(0)∼BLK(n)]으로 분할되어 있다. 각 블록[BLK(0)∼BLK(n)]에는 각각 하나의 소거 회로(12)가 설치되어 있다. 각 소거 회로(12)는 메모리 셀 어레이(11)의 비트선 또는 소스선의 일 단부측에 배치되어 있다.
소거용 디코더(13)는 블록 소거를 행할 때에는 소거 어드레스 신호(EA0∼EAn)에 기초하여 n 개의 소거 회로(12) 중의 하나를 선택하는 한편, 전체 소거를 행할 때에는 모든 소거 회로(12)를 선택한다.
어드레스 레지스터(14)에는, 메모리의 외부로부터 어드레스 신호(A0∼An)가 입력된다. 어드레스 신호(A0∼An)의 일부는 로 디코더(15)에 입력되며, 어드레스 신호(A0∼An)의 다른 일부는 칼럼 디코더(16)에 입력된다.
로 디코더(15)는 어드레스 신호(A0∼An)의 일부를 디코딩하고, 메모리 셀 어레이(11)의 소정의 로(워드선)를 선택한다. 또한, 칼럼 디코더(16)는 어드레스 신호(A0∼An)의 다른 일부를 디코딩하고, 메모리 셀 어레이(11)의 소정의 칼럼(비트선)을 선택하기 위한 선택 신호를 출력한다.
셀렉터(17)는 칼럼 디코더(16)로부터 출력되는 선택 신호에 기초하여, 메모리 셀 어레이(11)의 소정의 칼럼(비트선)을 선택한다. 셀렉터(17)는 메모리 셀 어레이(11)의 비트선 또는 소스선의 다른 단부측에 배치되어 있다. 즉, 메모리 셀 어레이(11)는 각 소거 회로(12)와 셀렉터(17)의 사이에 있다.
메모리 외부로부터의 데이터(DATA)는 입출력 버퍼(18) 및 기입 회로(19)를 경유하여 셀렉터(17)에 입력된다. 따라서, 이 데이터(DATA)는 메모리 셀 어레이(11)의 소정의 메모리 셀에 기입된다. 또한, 메모리 셀 어레이(11)로부터의 데이터는 센스 앰프(20) 및 입출력 버퍼(18)를 경유하여, 메모리 외부에 출력된다.
또한, 메모리 셀 어레이(11)로부터의 데이터는 센스 앰프(20)를 경유하여 비교기(21)에 입력된다. 비교기(21)는 테스트 모드시에 활성화된다. 즉, 비교기(21)는 테스트 모드시에 메모리 셀 어레이(11)의 각 메모리 셀의 데이터를 확인하고, 그 결과를 제어 회로(22)에 제공한다.
테스트 전압 발생 회로(24)는 제어 회로(22)의 제어하에, 각 소거 회로(12)에 테스트 전압(예를 들면, 1∼2 V 정도)(Vtest)를 제공한다. 또한, 소거 회로(12) 마다 프로텍트 회로(23)가 설치되어 있다. 소거 회로(12)에는 프로텍트 회로(23)로부터 프로텍트 신호(PROT0∼PROTn)가 입력된다.
테스트 모드시에는, 테스트 신호(TEST)는 활성화(예를 들면, "H" 레벨)가 되며, 각 소거 회로(12)에 제공된다.
테스트 모드시에, 각 소거 회로(12)는 프로텍트 신호(PROT0∼PROTn)가 활성화("H" 레벨)일 때는, 소정 블록의 메모리 셀의 소스에 테스트 전압(Vtest)을 공급하고, 프로텍트 신호(PROT0∼PROTn)가 비활성화("L" 레벨)일 때는, 소정 블록의 메모리 셀의 소스에 접지 전압(VSS)을 공급한다.
또한, 프로텍트 신호(PROT0∼PROTn)가 활성화일 때, 소정 블록의 메모리 셀의 소스에 접지 전압(VSS)을 공급하고, 프로텍트 신호(PROT0∼PROTn)가 비활성화("L" 레벨)일 때, 소정 블록의 메모리 셀의 소스에 테스트 전압(Vtest)을 공급하도록 해도 좋다.
어드레스 카운터(25)는 제어 회로(22)의 제어하에 어드레스 레지스터(14)에 내부 어드레스 신호를 공급한다. 어드레스 카운터(23)는 테스트 모드시 각 메모리 셀의 데이터를 순차 판독할 때 사용된다.
도 6은 도 5의 메모리 셀 어레이(11)를 구성하는 메모리 셀을 도시한다.
이 메모리 셀(M)은, 2 층 다결정 실리콘을 사용한 플래시 메모리를 구성하고 있다. 또한 B0∼B2는 비트선이고 S0∼S2는 소스선이다.
테스트 모드시, 소스선(S0∼S2)에는 소거 회로(12)로부터 테스트 전압(Vtest) 또는 접지 전압(VSS)이 인가된다.
통상의 동작시에, 예를 들면, 콘트롤 게이트에 12 V, 드레인에 8 V, 소스에 0 V를 인가하여 고온 전자를 발생시키고, 이 고온 전자를 플로팅 게이트 중으로 주입함으로써 메모리 셀(M)의 데이터의 기입이 행해진다.
또한, 예를 들면 콘트롤 게이트에 0 V, 소스에 12 V를 인가하고, 드레인을 오픈으로 하여, 플로팅 게이트와 소스간에서 파울라노르트하임의 터널 전류를 흐르게 하여, 플로팅 게이트 중의 전자를 소스로 뽑아 냄으로써 메모리 셀(M)의 데이터의 소거가 행해진다.
또한, 메모리 셀(M)의 데이터의 판독은, 예를 들면, 콘트롤 게이트에 5V, 소스에 0V, 드레인에 1V를 인가함으로써 행해진다.
도 5의 불휘발성 반도체 메모리의 소거용 디코더 및 소거 회로의 구성으로서는, 예를 들면, 도 3 또는 도 4에 도시한 바와 같은 것을 사용할 수 있다. 또한, 도 5의 불휘발성 반도체 메모리의 동작은 도 1의 불휘발성 반도체 메모리의 동작과 모두 동일하므로 생략한다.
상술한 제2 실시예에 관한 불휘발성 반도체 메모리에 의하면, 기입이나 소거 동작을 필요로 하지 않고, 판독 동작만으로 프로텍트가 설정되어 있는지의 여부에 대한 검사나, 프로텍트가 확실히 설정되었는지의 여부에 대한 검사를 행할 수 있다.
따라서, 프로텍트의 설정이 이루어지고 있는지의 여부를 단시간에 검사할 수 있으며, 제조 비용을 저감할 수 있다.
이상, 설명한 바와 같이, 본 발명의 불휘발성 반도체 메모리에 의하면, 다음과 같은 효과를 얻을 수 있다.
테스트 모드시, 검사 대상이 되는 블록내의 전 메모리 셀을 일정한 상태(예를 들면, 플로팅 게이트에 전하를 축적하고 있지 않은 소거 상태)로 하고, 프로텍트 설정의 유무에 따라, 메모리 셀의 소스에 인가하는 전압을 변화시키며, 프로텍트 설정이 이루어지고 있는 블록의 메모리 셀로부터는, 소정값(예를 들면 "1")이 출력되며, 프로텍트 설정이 이루어지고 있지 않은 블록의 메모리 셀로부터는 소정값(예를 들면 "0")이 출력되도록 구성되어 있다.
따라서, 테스트 모드를 나타내는 테스트 신호(TEST)를 활성화시키고, 메모리 셀의 데이터를 순차 판독하며, 그 데이터가 "1"인지 또는 "0"인지를 확인함으로써, 프로텍트의 설정의 유무를 검사할 수 있다.
즉, 본 발명의 불휘발성 반도체 메모리에 의하면, 기입이나 소거 동작을 필요로 하지 않고, 판독 동작만으로, 프로텍트가 설정되어 있는지의 여부에 대한 검사나, 프로텍트가 확실히 설정되었는지의 여부에 대한 검사를 행할 수 있으므로, 프로텍트의 설정이 이루어져 있는지의 여부를 단시간에 검사할 수 있고, 제조 비용을 저감할 수 있다.

Claims (8)

  1. 메모리 셀 어레이,
    상기 메모리 셀 어레이의 메모리 셀의 데이터에 대한 프로텍트 설정의 유무를 나타내는 프로텍트 신호를 출력하는 프로텍트 회로,
    상기 메모리 셀 어레이의 메모리 셀의 데이터를 판독하기 위한 판독 수단, 및
    테스트 모드시에, 상기 프로텍트 신호에 기초하여 상기 프로텍트 설정의 유무를 검출하고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 메모리 셀의 소스에 인가되는 전압을 변화시키고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 메모리 셀로부터 판독되는 데이터를 변화시키는 검사 수단
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 소거 모드시, 상기 메모리 셀 어레이의 메모리 셀의 소스에 소거 전압을 인가하고, 상기 메모리 셀 어레이의 메모리 셀의 데이터를 소거하기 위한 소거 회로, 및
    테스트 신호를 출력하고, 상기 테스트 신호에 의해 상기 테스트 모드와 상기 소거 모드를 전환하는 제어 회로
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 복수의 블록으로 분할된 메모리 셀 어레이,
    상기 메모리 셀 어레이의 각 블록에 하나씩 설치되며, 메모리 셀의 데이터에 대한 프로텍트 설정의 유무를 나타내는 프로텍트 신호를 출력하는 복수의 프로텍트 회로,
    상기 메모리 셀 어레이의 각 블록의 메모리 셀의 데이터를 판독하기 위한 판독 수단, 및
    테스트 모드시에, 블록 마다 상기 프로텍트 신호에 기초하여 상기 프로텍트 설정의 유무를 검출하고, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 각 블록의 메모리 셀의 소스에 인가되는 전압을 변화시키며, 상기 프로텍트 설정의 유무에 따라 상기 메모리 셀 어레이의 각 블록의 메모리 셀로부터 판독되는 데이터를 변화시키는 검사 수단
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 메모리 셀 어레이의 각 블록에 하나씩 설치되고, 소거 모드시, 선택된 블록의 메모리 셀의 소스에 소거 전압을 인가하며, 상기 선택된 블록의 메모리 셀의 데이터를 소거하기 위한 소거 회로, 및
    테스트 신호를 출력하고, 상기 테스트 신호에 의해 상기 테스트 모드와 상기 소거 모드를 전환하는 제어 회로
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제3항에 있어서, 상기 메모리 셀 어레이는 해당 메모리 셀 어레이의 워드선에 평행한 방향으로 복수로 분할됨으로써, 복수의 블록으로 분할되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제3항에 있어서, 상기 메모리 셀 어레이는 해당 메모리 셀 어레이의 비트선 또는 소스선에 평행한 방향으로 복수로 분할됨으로써, 복수의 블록으로 분할되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제1항에 있어서, 상기 테스트 모드시, 상기 메모리 셀의 데이터는 모두 소거 상태에 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제3항에 있어서, 상기 테스트 모드시, 상기 메모리 셀의 데이터는 모두 소거 상태에 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
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