JP3905204B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止可能な半導体記憶装置に関する。
近年、不揮発性半導体記憶装置の単一電源化に伴い、記憶情報を誤って書き換えてしまうことを防止する機能、即ち、書き込み保護機能の要求が高まっている。
【０００２】
【従来の技術】
従来の半導体記憶装置は、書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止する機能、即ち、書き込み保護機能を有し、書き込み保護の設定を各ブロック単位に実行している。
上記、書き込み保護機能を有する従来の半導体記憶装置における書き込み保護回路を、例えば、図１２の構成図に従って説明する。
【０００３】
従来の半導体記憶装置において、図１２の書き込み保護回路２０１は、書き込み保護情報を設定するための制御を実行する書き込み保護制御回路２１２と、書き込み保護設定を実行するブロックを指定するためのアドレス信号を入力する入力バッファ回路２３と、該アドレス信号をデコードして書き込み保護情報を設定するブロックを指定するデコード回路２４と、書き込み保護制御回路２１２の制御により指定されたブロックに対して書き込み保護設定を実行する書き込み保護設定回路２１１から構成される。
【０００４】
上記のように構成される書き込み保護回路２０１は、具体的には、外部からのＯＥ（アウトプットイネーブル）、ＷＥ（ライトイネーブル）等の制御信号、及びアドレス信号に基づいて、ブロック単位に書き込み保護設定を実行している。即ち、書き込み保護を設定するブロックが複数存在する場合は、各ブロック単位の書き込み保護設定を複数回に分けて実行する。
【０００５】
尚、図１２に示す従来の半導体記憶装置は、書き込み保護回路２０１にてアドレス信号：Ａ６を書き込み保護設定の制御信号として使用し、最上位のアドレス信号（図１２ではＡｉを示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定を実行するブロックを指定するための信号として使用する。
また、書き込み保護回路２０１を構成する書き込み保護設定回路２１１は、例えば、図１３に示すように、各ブロック単位に書き込み保護情報を記憶する保護記憶回路２２１ａ〜２２１ｇを有し、各保護記憶回路２２１ａ〜２２１ｇにて書き込み保護情報を記憶することにより、書き込み保護を設定する。
【０００６】
更に従来の半導体記憶装置は、データの書き込み処理を実行する毎に、図１３に示す信号ＰＤＣＢを０ＶＣＣ→０．５ＶＣＣに設定してＮｃｈトランジスタ３３をＯＮ状態とし、抵抗３４、インバータ３５、インバータ３６を介して、ライトプロテクト信号：ＷＰ、即ち、該書き込み処理に対応するブロックの書き込み保護情報（図１３に示す保護記憶回路２２１ａ〜２２１ｇのいずれか１つの書き込み保護情報）を読み出す。尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。
【０００７】
例えば、従来の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
ここで、従来の書き込み保護回路２０１の書き込み保護設定動作を図１６に基づいて簡単に説明する。
【０００８】
アドレス信号：Ａｉ（Ａ１４、Ａ１５、Ａ１６）が入力バッファ回路２３に入力された場合、デコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護設定を実行するブロックとして、例えば、ブロック０を指定し、該ブロック０に対応するブロック信号：ＢＬＫ０を’Ｈ’に設定する（図１６、▲１▼）。
この状態で、高電圧検出回路４１にて制御信号：ＯＥが確認され、且つ入力バッファ回路４２、４３を介して有効なアドレス信号：Ａ６、及び制御信号：ＷＥが入力された場合、図１４に示す書き込み保護制御回路２１２は、ＮＡＮＤゲート４７、及びインバータ４８、４９を介して、書き込み保護設定を制御するための書き込み信号：ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力する。
【０００９】
即ち、制御信号：ＯＥ＝１２Ｖ、アドレス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、書き込み保護制御回路２１２は、信号：ＷＰＰ、及びＷＰＧを’Ｈ’とし、書き込み保護設定回路２１１に対する書き込み保護設定を制御する（図１６、▲２▼）。
ここで、書き込み保護設定回路２１１は、例えば、図１３に示すブロック０（信号：ＢＬＫ０）に対応する書き込み保護記憶回路２２１ａに、書き込み保護の設定を表す書き込み保護情報を記憶する。尚、該書き込み保護記憶回路２２１ａは、例えば、図１５に示すように、書き込み保護情報を記憶する記憶回路（ＣＡＭセル：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１、及びＰｃｈトランジスタ８２、Ｎｃｈトランジスタ８３、ＮＡＮＤゲート８４を有し、信号：ＷＰＰ、ＷＰＧに基づいて、指定されたブロックに書き込み保護情報を記憶する。
【００１０】
このように、従来の書き込み保護回路２０１は、ブロック０（ＢＬＫ０）の書き込み保護設定を実行し、更に、アドレス信号：Ａｉを順次切り替えることにより、他のブロック（ＢＬＫｎ）に対しても同様に書き込み保護設定を実行する（図１６、▲３▼▲４▼▲５▼▲６▼▲７▼▲８▼）。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合、各ブロック単位の書き込み保護設定を複数回に分けて実行しなければならず、書き込み回数分の時間（単一のブロックに対する書き込み保護設定の時間：約１００μＳ × 書き込み保護を設定するブロック数）を要していた。
【００１２】
本発明は、任意に指定された複数のブロックに対して、同時に書き込み保護設定を実行することにより、書き込み保護設定に要する時間を短縮可能な半導体記憶装置を提供する。
【００１３】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体記憶装置は、請求項１に記載のように、所定数のブロックに分割されて構成され、該ブロック単位に記憶情報の書き換えが可能な書き込み領域と、該所定数のブロックの中から任意に指定された複数のブロックに対して、該複数のブロックが書き換えから保護されるように書き込み保護領域を同時に設定する書き込み保護手段（後述する実施例の書き込み保護回路１、書き込み保護設定回路２１、２１ａに相当）を有する構成とする。
【００１４】
本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合、従来のように各ブロック単位の書き込み保護設定を複数回に分けて実行しなくてもよく、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
従って、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要としないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である。
【００１５】
また、前記ブロックを指定するためのアドレス信号をデコードすることにより、書き込み保護情報を設定するブロックを指定するデコード手段（後述する実施例のデコード回路２４に相当）と、外部からの制御信号に基づいて、書き込み保護情報を設定するための制御を実行する書き込み保護制御手段（後述する実施例の書き込み保護制御回路２２に相当）とを有する構成とする。
【００１６】
前記書き込み保護手段は、該書き込み保護制御手段の制御により、該デコード手段にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
従って、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要しないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である。
【００１７】
また、前記書き込み保護手段は、書き込み保護情報を設定するブロックを示す前記デコード手段からのデコード信号を、ブロック単位にラッチするラッチ手段（後述する実施例のラッチ回路３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇに相当）と、該ラッチ手段にてラッチされた該デコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段（後述する実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
【００１８】
従って、本発明の半導体記憶装置において、書き込み保護手段は、予め、該ラッチ手段にて複数のブロックに対応する各デコード信号をラッチすることにより、指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
また、前記書き込み保護手段は、前記デコード手段にて１つのブロックが指定されると同時に、前記アドレス信号以外の入力信号をデコードすることにより、該ブロック以外の少なくとも１つのブロックを指定する入力信号デコード手段（後述する実施例の組み合わせ回路に相当）と、前記デコード手段、及び該入力信号デコード手段にてデコードされたデコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段（後述する実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
【００１９】
従って、本発明の半導体記憶装置において、書き込み保護手段は、該デコード手段と該入力信号デコード手段にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
また、前記入力信号デコード手段にて指定されるブロックは、前記デコード手段にて指定されるブロックを先頭または最終として連続するブロックとすることを特徴とする。
【００２０】
これは、特に次の場合に有用である。
例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハードウェアに依存する制御プロクラム群）格納用に用いられるフラッシュメモリは、システム起動中に先頭アドレスから読み出すため、ブートを実行するためのブロック（以後、ブートブロックという）が先頭ブロックから連続して配置される。
【００２１】
ＢＩＯＳは、通常のシステム使用時に書き換えることがないため、該フラッシュメモリは、誤って書き換えられることがないように、先頭ブロックから連続するブロックに対して書き込み保護情報を設定する。
【００２２】
【発明の実施の形態】
以下、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能な半導体記憶装置の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の全体構成を示す。
図２において、本発明の半導体記憶装置は、任意に指定された複数のブロックに対して同時に書き込み保護情報を設定可能な本発明の書き込み保護回路１と、従来からのＲＹ／ＢＹバッファ２と制御回路３と低Ｖｃｃ検出回路４と書き込み回路５と書き込み／消去パルスタイマ６と消去回路７とＣＥ／ＯＥ回路８と入出力バッファ９とデータラッチ１０とデコーダ１１とメモリセル１２から構成される。尚、本発明の半導体記憶装置は、メモリセル１２の書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止する機能、即ち、書き込み保護機能を有し、書き込み保護の設定を各ブロック単位に実行している。
【００２３】
上記、図２に示す本発明の半導体記憶装置は、該半導体記憶装置を構成する各回路の処理により、アドレス信号：Ａ０〜Ａ１６、及び制御信号：ＷＥ（ライトイネーブル）、ＣＥ（チップイネーブル）、ＯＥ（アウトプットイネーブル）等の情報に基づいて、メモリセル１２からのデータ（データ信号：ＤＱ０〜ＤＱ１５）の読み出し処理、メモリセル１２へのデータの書き込み処理、及びメモリセル１２内のデータを消去する処理、書き込み保護を設定する複数のブロックに対して各ブロック単位の書き込み保護設定を複数回に分けて実行する処理等、従来と同様に、半導体記憶装置としての通常の処理を実行する。尚、図２において、アドレス信号のビット数は、説明の便宜上１７ビットとしているが、該ビット数はこれに限らず、メモリ容量に依存する。
【００２４】
加えて、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合に書き込み保護設定に要する時間を短縮するため、書き込み保護回路１にて、任意に指定された複数のブロックに対して同時に書き込み保護情報を設定する機能を有する。
図３は、本発明の半導体記憶装置の一部を構成する書き込み保護回路１の構成を示す。
【００２５】
本発明の半導体記憶装置を構成する書き込み保護回路１は、書き込み保護制御回路２２と、入力バッファ回路２３と、デコード回路２４と、書き込み保護設定回路２１から構成され、外部からの制御信号：ＯＥ、ＷＥ、及びアドレス信号：Ａ６、Ａｉに基づいて、ブロック単位に書き込み保護設定を実行している。
尚、図２に示す従来の半導体記憶装置は、書き込み保護回路１にてアドレス信号：Ａ６を書き込み保護設定の制御信号として使用し、最上位のアドレス信号（図３ではＡｉを示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定を実行するブロックを指定するための信号として使用する。
【００２６】
ここで、図３に示す本発明の書き込み保護回路１を構成する上記の各回路（書き込み保護制御回路２２、入力バッファ回路２３、デコード回路２４、書き込み保護設定回路２１に相当）を、図面に基づいて詳細に説明する。
書き込み保護制御回路２２は、書き込み保護情報を設定するための制御を実行する機能を有する。該書き込み保護制御回路２２は、例えば、図４に示すように、制御信号：ＯＥの’１２Ｖ’を検出したときに信号：ＯＥＨ＝’Ｈ’を出力する高電圧検出回路４１と、アドレス信号：Ａ６を受信する入力バッファ回路４２と、制御信号：ＷＥを受信する入力バッファ回路４３と、指定されたブロックに対する書き込み保護情報の設定を制御するための各ゲート（遅延回路４４、インバータ４５、ＮＯＲゲート４６、ＮＡＮＤゲート４７、インバータ４８、４９、ＮＡＮＤゲート５０、インバータ５１に相当）から構成される。
【００２７】
上記のように構成される書き込み保護制御回路２２は、制御信号：ＯＥの０Ｖ→１２Ｖへの変化を検出した場合、即ち、信号：ＯＥＨの０Ｖ→５Ｖの立ち上がりにおいて、遅延回路４４、インバータ４５、及びＮＯＲゲート４６にて波頭微分をとることにより１パルスのリセット信号：ＷＰＬＲＳＴを生成し、後述するラッチ回路３１ａから３１ｇをリセットする。
【００２８】
また、書き込み保護制御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ６＝’Ｌ’のとき（書き込み保護情報設定時）、書き込み保護情報書き込み信号：ＷＰＰを’Ｈ’とし、更に後述する記憶回路８１を制御するコントロールゲート信号：ＷＰＧを’ＶＣＣ’とする。
また、書き込み保護制御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ６＝’Ｈ’のとき、後述するラッチ回路のイネーブル信号：ＷＰＬＥＮを’Ｈ’とする。
【００２９】
尚、高電圧検出回路４１は、図９に示す各ゲート（Ｐｃｈトランジスタ１０１、１０２、Ｎｃｈトランジスタ１０３、インバータ１０４、１０５に相当）にて構成され、制御信号：ＯＥ＝１２Ｖを信号：ＯＥＨ＝５Ｖにレベル変換している。また、入力バッファ回路４２、４３は、図５に示す各ゲート（ＮＯＲゲート６１、インバータ６２、６３、６４に相当）にて構成され、アドレス信号：Ａ６及び制御信号：ＷＥを受信し、後続する回路をドライブする（図５のアドレス信号：Ａｉは、それぞれアドレス信号：Ａ６、または制御信号：ＷＥと入れ換える）。
【００３０】
また、図３の入力バッファ回路２３は、書き込み保護設定を実行するブロックを指定するためのアドレス信号：Ａｉを入力する機能を有する。該入力バッファ回路２３は、上記入力バッファ回路４１、４２と同様に、図５に示す各ゲート（ＮＯＲゲート６１、インバータ６２、６３、６４に相当）にて構成され、アドレス信号：Ａｉを受信し、後続する回路をドライブする。
【００３１】
また、図３のデコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護情報を設定するブロックを指定する機能を有する。該デコード回路２４は、例えば、図６に示すように、ＮＡＮＤゲート７１、インバータ７２、７３、７４にて構成され、アドレス信号：Ａ１４＝’Ｈ’、Ａ１５＝’Ｈ’、Ａ１６＝’Ｈ’のとき、メモリセル１２のブロックとして、例えば、ブロック０を指定するブロック信号：ＢＬＫ０を’Ｈ’とする。尚、図６に示すデコード回路２４は、説明の便宜上、ブロック信号：ＢＬＫ０を生成する回路のみで構成されているが、アドレス信号：Ａ１４、、Ａ１５、Ａ１６の組み合わせにより、８種類のブロックに対応するブロック信号：ＢＬＫ０、ＢＬＫ１・・・ＢＬＫ８を生成可能である。また、アドレス信号：Ａｉのビット数を増やすことにより、更に多くのブロックに対応することも可能である。
【００３２】
また、図３の書き込み保護設定回路２１は、書き込み保護制御回路２２の制御により、デコード回路２４にて指定されたブロックに対して書き込み保護設定を実行する機能を有する。該書き込み保護設定回路２１は、例えば、図１に示すように、デコード回路２４からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表す）をメモリセル１２の各ブロック毎にラッチする各ラッチ回路（ラッチ回路３１ａ〜３１ｇに相当）と、各ラッチ回路からの書き込み保護情報：ＢＬＫＬｎ（ｎはブロック番号を表す）を各ブロック毎に記憶する各書き込み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇに相当）と、各書き込み保護記憶回路にて各ブロック毎に記憶された書き込み保護情報の中から、データ書き込み処理の対象となるブロックの書き込み保護情報をライトプロテクト信号：ＷＰとして読み出す読み出し回路（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３５、３６も相当）から構成される。尚、メモリセル１２のブロックに対応する各ラッチ回路、及び各書き込み保護記憶回路の数量はこの限りではない。
【００３３】
尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。例えば、本発明の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
【００３４】
図１の書き込み保護設定回路２１の各ラッチ回路は、例えば、図８に示すように、Ｎｃｈトランジスタ９１、９２、９３とインバータ９４、９５から構成され、書き込み保護制御回路２２からのリセット信号：ＷＰＬＲＳＴが’Ｌ’、イネーブル信号：ＷＰＬＥＮが’Ｈ’のとき、任意のブロックに書き込み保護設定を実行する場合、任意のブロック信号：ＢＬＫｎ＝’Ｈ’をラッチし、書き込み保護情報として信号：ＢＬＫＬｎを出力する。
【００３５】
更に図１の各書き込み保護記憶回路は、例えば、図７に示すように、記憶回路（ＣＡＭセル：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１とＰｃｈトランジスタ８２とＮｃｈトランジスタ８３とＮＡＮＤゲート８４から構成され、書き込み保護制御回路２２からの書き込み保護情報書き込み信号：ＷＰＰが’Ｈ’、コントロールゲート信号：ＷＰＧが’ＶＣＣ’の場合、指定されたブロックｎに対応する記憶回路８１に書き込み保護情報：ＢＬＫＬｎを記憶する。
【００３６】
従って、上記、図１のように構成される書き込み保護設定回路２１は、書き込み保護の対象となるメモリセル１２のブロックが複数存在する場合、例えば、ブロック０、ブロック１、ブロック２、ブロック３が書き込み保護設定の対象の場合、予め、ラッチ回路３１ａ、３１ｂ、３１ｃ、３１ｄにてブロック信号：ＢＬＫ０＝’Ｈ’、ＢＬＫ１＝’Ｈ’、ＢＬＫ２＝’Ｈ’、ＢＬＫ３＝’Ｈ’をラッチし、この状態で書き込み保護情報書き込み信号：ＷＰＰを’Ｈ’、コントロールゲート信号：ＷＰＧを’ＶＣＣ’にすることにより、指定された複数のブロック０、１、２、３に対して、同時に書き込み保護情報を設定可能となる。
【００３７】
また、図１の各書き込み保護記憶回路の出力がワイヤードオアの構成をとるため、本発明の半導体記憶装置の制御回路３は、データの書き込み処理の対象となるブロックを指定して、Ｎｃｈトランジスタ３３がＯＮとなるように信号：ＰＤＳＣＢを制御することにより（図１に示す信号：ＰＤＣＢを０ＶＣＣ→０．５ＶＣＣに設定）、該当ブロックの書き込み保護情報：ＷＰを読み出すことができる。
【００３８】
ここで、図２に示す本発明の半導体記憶装置における書き込み保護回路１の書き込み保護設定動作を図１０に基づいて説明する。
図１０に示すタイムチャートは、例えば、メモリセル１２のブロック０、ブロック１、ブロック３、ブロック４に書き込み保護設定を実行する場合を示す。
制御信号：ＯＥの０Ｖ→１２Ｖが高電圧検出回路４１にて検出されると、信号：ＯＥＨが０Ｖ→５Ｖになり、リセット信号：ＷＰＬＲＳＴは’Ｈ’パルスを出力する。これにより、ラッチ回路３１ａ〜３１の書き込み保護情報：ＢＬＫＬｎがリセットされる。
【００３９】
ここで、例えば、アドレス信号：Ａ１６＝’Ｌ’、Ａ１５＝’Ｌ’、Ａ１４＝’Ｌ’が入力バッファ回路２３に入力された場合、デコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護設定を実行するブロックとして、例えば、ブロック０を指定し、該ブロック０に対応するブロック信号：ＢＬＫ０を’Ｈ’に設定する（図１０、▲１▼）。
【００４０】
この状態で、高電圧検出回路４１にて制御信号：ＯＥ＝１２Ｖの継続が確認され、且つ入力バッファ回路４２、４３を介してアドレス信号：Ａ６＝’Ｈ’、及び制御信号：ＷＥ＝’Ｌ’が入力された場合、イネーブル信号：ＷＰＬＥＮが’Ｈ’となり、ラッチ回路３１ａは、イネーブル信号：ＷＰＬＥＮの立ち上がりで、該ブロック信号：ＢＬＫ０をラッチする（図１０、▲２▼）。
【００４１】
続けて、アドレス信号：Ａ１６、Ａ１５、Ａ１４が順に’ＬＬＨ’、’ＬＨＬ’、’ＬＨＨ’と変化した場合、デコード回路２４は、例えば、ブロック１、ブロック２、ブロック３を順に指定し、それぞれのタイミングで該ブロックに対応するブロック信号：ＢＬＫ１、ＢＬＫ２、ＢＬＫ３を順に’Ｈ’に設定する（図１０、▲３▼▲５▼▲７▼）。
【００４２】
更に、ラッチ回路３１ｂ、ラッチ回路３１ｃ、ラッチ回路３１ｄも、それぞれのタイミングで図１０の▲２▼と同様に、該ブロック信号：ＢＬＫ１、ＢＬＫ２、ＢＬＫ３をラッチする（図１０、▲４▼▲６▼▲８▼）。
この状態で、書き込み保護制御回路２２は、ＮＡＮＤゲート４７、及びインバータ４８、４９を介して、書き込み保護設定を制御するための書き込み信号：ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力する。
【００４３】
即ち、高電圧検出回路４１にて制御信号：ＯＥ＝１２Ｖの継続が確認され、且つ制御信号：アドレス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、書き込み保護制御回路２２は、信号：ＷＰＰを’Ｈ’、ＷＰＧを’ＶＣＣ’とする（図１０、▲９▼）。
図１０の▲９▼における立ち上がりタイミングで、書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄは、書き込み保護情報：ＢＬＫＬ０、ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を同時に記憶する。
【００４４】
このように、図２に示す本発明の半導体記憶装置は、書き込み保護の対象となるメモリセル１２のブロックが複数存在する場合、各ブロックに対する書き込み保護設定を同時に実行することにより、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である（図１０、図１６参照）。
一方、図１１は、図１とは異なる書き込み保護設定回路２１ａの構成を示す。
【００４５】
以下、図１１に示す書き込み保護設定回路２１ａを利用した場合の、図２の本発明の半導体記憶装置について説明する。尚、図３の書き込み保護設定回路２１は、図１１に示す書き込み保護設定回路２１ａに置き換えて説明を行う。
図１１に示す書き込み保護設定回路２１ａは、保護設定回路２１と同様に、書き込み保護制御回路２２の制御により、デコード回路２４にて指定されたブロックに対して書き込み保護設定を実行する機能を有する。該書き込み保護設定回路２１ａは、例えば、図１１に示すように、デコード回路２４からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表す）を書き込み保護情報：ＢＬＫＬｎとして各ブロック毎に記憶する各書き込み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇに相当）と、アドレス信号：Ａｉ以外のアドレス信号を利用してブロックへの書き込み保護設定と同時に書き込み保護設定を実行する書き込み保護情報：ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路（Ｐｃｈトランジスタ１１２、Ｎｃｈトランジスタ１１３、インバータ１１４、１１５、Ｐｃｈトランジスタ１１６、Ｎｃｈトランジスタ１１７、インバータ１１８、１１９、１２０、Ｐｃｈトランジスタ１２１、Ｎｃｈトランジスタ１２２、インバータ１２３、１２４に相当）と、各書き込み保護記憶回路にて各ブロック毎に記憶された書き込み保護情報の中から、データ書き込み処理の対象となるブロックの書き込み保護情報をライトプロテクト信号：ＷＰとして読み出す読み出し回路（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３５、３６も相当）から構成される。尚、メモリセル１２のブロックに対応する各書き込み保護記憶回路の数量はこの限りではない。また、先に説明した書き込み保護設定回路２１と同様の構成については、同一の符号を付して説明を省略する。
【００４６】
尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。例えば、本発明の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
【００４７】
図１１の書き込み保護情報：ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路を有することにより、半発明の半導体記憶装置は、以下の処理動作を実行する。
例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬＬ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’のみを書き込み保護記憶回路３１ａに記憶する。
【００４８】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬＨ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３１ｂに同時に記憶する。
【００４９】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１がそれぞれ’ＬＨ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３１ｂ，３１ｃに同時に記憶する。
【００５０】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２がそれぞれ’Ｈ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’、ＢＬＫＬ３＝’Ｈを、それぞれ書き込み保護記憶回路３１ａ、３１ｂ，３１ｃ、３１ｄに同時に記憶する。
【００５１】
このように図２に示す半導体記憶装置において、図１１に示す書き込み保護設定回路２１ａを利用した場合、デコード回路２４にて指定されるブロックと同時に、アドレス信号：Ａ２、Ａ１、Ａ０をデコードすることにより、該ブロック以外の少なくとも１つのブロックを指定することが可能となる。
従って、本発明の半導体記憶装置は、該デコード回路２４と前記組み合わせ回路にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。尚、前記組み合わせ回路にてデコードする信号は、アドレス信号：Ａ２、Ａ１、Ａ０以外の他の信号でも良い。更にデコードする信号のビット数を増やすことにより、より多くのブロックに対して同時に書き込み保護の設定が可能となる。
【００５２】
また、本発明の半導体記憶装置は、図１１の書き込み保護設定回路２１ａを利用することにより、前記デコード回路２４にて指定されるブロックを先頭ブロックとし、連続するブロック対しても同時に書き込み保護の設定が可能となる。このような場合は、特に次の場合に有用である。
例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハードウェアに依存する制御プロクラム群）格納用に用いられるフラッシュメモリは、システム起動中に先頭アドレスから読み出すため、ブートを実行するためのブロック（以後、ブートブロックという）が先頭ブロックから連続して配置される。
【００５３】
ＢＩＯＳは、通常のシステム使用時に書き換えることがないため、該フラッシュメモリは、誤って書き換えられることがないように、先頭ブロックから連続するブロックに対して書き込み保護情報を設定する。
また、システム拡張時にＢＩＯＳ用のメモリを拡張した場合も、ブートブロックは、先頭ブロックから連続して配置される必要がある。この場合も、本発明の半導体記憶装置によれば、アドレス信号：Ａ２、Ａ１、Ａ０をデコードすることにより、拡張前と同様に、先頭ブロックと同時に書き込み保護設定が可能となり、更に、その制御プログラムが単純化、及び共通化できる。尚、上記の説明では、ブートブロックを先頭に配置する場合（Ｂｏｔｔｏｍ Ｂｏｏｔ Ｂｌｏｃｋ）について説明したが、最終に配置する場合（Ｔｏｐ Ｂｏｏｔ Ｂｌｏｃｋ）についても同様である。
【００５４】
【発明の効果】
上述の如く、本発明の半導体記憶装置によれば、書き込み保護を設定するブロックが複数存在する場合、従来のように各ブロック単位の書き込み保護設定を複数回に分けて実行しなくてもよく、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
【００５５】
従って、本発明によれば、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要としないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の書き込み保護設定回路の構成である。
【図２】本発明の半導体記憶装置の全体構成である。
【図３】本発明の半導体記憶装置における書き込み保護設定回路の位置付けを示す図である。
【図４】書き込み保護制御回路の構成である。
【図５】入力バッファ回路の構成である。
【図６】デコード回路も構成である。
【図７】書き込み保護記憶回路の構成である。
【図８】ラッチ回路の構成である。
【図９】高電圧検出回路の構成である。
【図１０】書き込み保護設定のタイムチャートである。
【図１１】図１とは異なる書き込み保護設定回路２１ａの構成である。
【図１２】従来の書き込み保護回路の構成である。
【図１３】従来の書き込み保護設定回路の構成である。
【図１４】従来の書き込み保護制御回路の構成である。
【図１５】従来の書き込み保護記憶回路の構成である。
【図１６】従来の書き込み保護設定のタイムチャートである。
【符号の説明】
１ 書き込み保護回路
２ ＲＹ／ＢＹバッファ
３ 制御回路
４ 低Ｖｃｃ検出回路
５ 書き込み回路
６ 書き込み／消去パルスタイマ
７ 消去回路
８ ＣＥ／ＯＥ回路
９ 入出力バッファ
１０ データラッチ
１１ デコーダ
１２ メモリセル
２１ 書き込み保護設定回路
２１ａ 書き込み保護設定回路
２２ 書き込み保護制御回路
２３ 入力バッファ回路
２４ デコード回路
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇ ラッチ回路
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ 書き込み保護記憶回路
３３ Ｎｃｈトランジスタ
３４ 抵抗
３５、３６ インバータ
４１ 高電圧検出回路
４２、４３ 入力バッファ回路
４４ 遅延回路
４５ インバータ
４６ ＮＯＲゲート
４７ ＮＡＮＤゲート
４８、４９ インバータ
５０ ＮＡＮＤゲート
５１ インバータ
６１ ＮＯＲゲート
６２、６３、６４ インバータ
７１ ＮＡＮＤゲート
７２、７３、７４ インバータ
８１ 記憶回路
８２ Ｐｃｈトランジスタ
８３ Ｎｃｈトランジスタ
８４ ＮＡＮＤゲート
９１、９２、９３ Ｎｃｈトランジスタ
９４、９５ インバータ
１０１、１０２ Ｐｃｈトランジスタ
１０３ Ｎｃｈトランジスタ
１０４、１０５ インバータ
１１２ Ｐｃｈトランジスタ
１１３ Ｎｃｈトランジスタ
１１４、１１５ インバータ
１１６ Ｐｃｈトランジスタ
１１７ Ｎｃｈトランジスタ
１１８、１１９、１２０ インバータ
１２１ Ｐｃｈトランジスタ
１２２ Ｎｃｈトランジスタ
１２３、１２４ インバータ
２１１ 書き込み保護設定回路
２１２ 書き込み保護制御回路
２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２１ｅ、２２１ｆ、２２１ｇ 書き込み保護記憶回路
【発明の属する技術分野】
本発明は、書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止可能な半導体記憶装置に関する。
近年、不揮発性半導体記憶装置の単一電源化に伴い、記憶情報を誤って書き換えてしまうことを防止する機能、即ち、書き込み保護機能の要求が高まっている。
【０００２】
【従来の技術】
従来の半導体記憶装置は、書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止する機能、即ち、書き込み保護機能を有し、書き込み保護の設定を各ブロック単位に実行している。
上記、書き込み保護機能を有する従来の半導体記憶装置における書き込み保護回路を、例えば、図１２の構成図に従って説明する。
【０００３】
従来の半導体記憶装置において、図１２の書き込み保護回路２０１は、書き込み保護情報を設定するための制御を実行する書き込み保護制御回路２１２と、書き込み保護設定を実行するブロックを指定するためのアドレス信号を入力する入力バッファ回路２３と、該アドレス信号をデコードして書き込み保護情報を設定するブロックを指定するデコード回路２４と、書き込み保護制御回路２１２の制御により指定されたブロックに対して書き込み保護設定を実行する書き込み保護設定回路２１１から構成される。
【０００４】
上記のように構成される書き込み保護回路２０１は、具体的には、外部からのＯＥ（アウトプットイネーブル）、ＷＥ（ライトイネーブル）等の制御信号、及びアドレス信号に基づいて、ブロック単位に書き込み保護設定を実行している。即ち、書き込み保護を設定するブロックが複数存在する場合は、各ブロック単位の書き込み保護設定を複数回に分けて実行する。
【０００５】
尚、図１２に示す従来の半導体記憶装置は、書き込み保護回路２０１にてアドレス信号：Ａ６を書き込み保護設定の制御信号として使用し、最上位のアドレス信号（図１２ではＡｉを示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定を実行するブロックを指定するための信号として使用する。
また、書き込み保護回路２０１を構成する書き込み保護設定回路２１１は、例えば、図１３に示すように、各ブロック単位に書き込み保護情報を記憶する保護記憶回路２２１ａ〜２２１ｇを有し、各保護記憶回路２２１ａ〜２２１ｇにて書き込み保護情報を記憶することにより、書き込み保護を設定する。
【０００６】
更に従来の半導体記憶装置は、データの書き込み処理を実行する毎に、図１３に示す信号ＰＤＣＢを０ＶＣＣ→０．５ＶＣＣに設定してＮｃｈトランジスタ３３をＯＮ状態とし、抵抗３４、インバータ３５、インバータ３６を介して、ライトプロテクト信号：ＷＰ、即ち、該書き込み処理に対応するブロックの書き込み保護情報（図１３に示す保護記憶回路２２１ａ〜２２１ｇのいずれか１つの書き込み保護情報）を読み出す。尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。
【０００７】
例えば、従来の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
ここで、従来の書き込み保護回路２０１の書き込み保護設定動作を図１６に基づいて簡単に説明する。
【０００８】
アドレス信号：Ａｉ（Ａ１４、Ａ１５、Ａ１６）が入力バッファ回路２３に入力された場合、デコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護設定を実行するブロックとして、例えば、ブロック０を指定し、該ブロック０に対応するブロック信号：ＢＬＫ０を’Ｈ’に設定する（図１６、▲１▼）。
この状態で、高電圧検出回路４１にて制御信号：ＯＥが確認され、且つ入力バッファ回路４２、４３を介して有効なアドレス信号：Ａ６、及び制御信号：ＷＥが入力された場合、図１４に示す書き込み保護制御回路２１２は、ＮＡＮＤゲート４７、及びインバータ４８、４９を介して、書き込み保護設定を制御するための書き込み信号：ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力する。
【０００９】
即ち、制御信号：ＯＥ＝１２Ｖ、アドレス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、書き込み保護制御回路２１２は、信号：ＷＰＰ、及びＷＰＧを’Ｈ’とし、書き込み保護設定回路２１１に対する書き込み保護設定を制御する（図１６、▲２▼）。
ここで、書き込み保護設定回路２１１は、例えば、図１３に示すブロック０（信号：ＢＬＫ０）に対応する書き込み保護記憶回路２２１ａに、書き込み保護の設定を表す書き込み保護情報を記憶する。尚、該書き込み保護記憶回路２２１ａは、例えば、図１５に示すように、書き込み保護情報を記憶する記憶回路（ＣＡＭセル：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１、及びＰｃｈトランジスタ８２、Ｎｃｈトランジスタ８３、ＮＡＮＤゲート８４を有し、信号：ＷＰＰ、ＷＰＧに基づいて、指定されたブロックに書き込み保護情報を記憶する。
【００１０】
このように、従来の書き込み保護回路２０１は、ブロック０（ＢＬＫ０）の書き込み保護設定を実行し、更に、アドレス信号：Ａｉを順次切り替えることにより、他のブロック（ＢＬＫｎ）に対しても同様に書き込み保護設定を実行する（図１６、▲３▼▲４▼▲５▼▲６▼▲７▼▲８▼）。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合、各ブロック単位の書き込み保護設定を複数回に分けて実行しなければならず、書き込み回数分の時間（単一のブロックに対する書き込み保護設定の時間：約１００μＳ × 書き込み保護を設定するブロック数）を要していた。
【００１２】
本発明は、任意に指定された複数のブロックに対して、同時に書き込み保護設定を実行することにより、書き込み保護設定に要する時間を短縮可能な半導体記憶装置を提供する。
【００１３】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体記憶装置は、請求項１に記載のように、所定数のブロックに分割されて構成され、該ブロック単位に記憶情報の書き換えが可能な書き込み領域と、該所定数のブロックの中から任意に指定された複数のブロックに対して、該複数のブロックが書き換えから保護されるように書き込み保護領域を同時に設定する書き込み保護手段（後述する実施例の書き込み保護回路１、書き込み保護設定回路２１、２１ａに相当）を有する構成とする。
【００１４】
本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合、従来のように各ブロック単位の書き込み保護設定を複数回に分けて実行しなくてもよく、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
従って、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要としないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である。
【００１５】
また、前記ブロックを指定するためのアドレス信号をデコードすることにより、書き込み保護情報を設定するブロックを指定するデコード手段（後述する実施例のデコード回路２４に相当）と、外部からの制御信号に基づいて、書き込み保護情報を設定するための制御を実行する書き込み保護制御手段（後述する実施例の書き込み保護制御回路２２に相当）とを有する構成とする。
【００１６】
前記書き込み保護手段は、該書き込み保護制御手段の制御により、該デコード手段にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
従って、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要しないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である。
【００１７】
また、前記書き込み保護手段は、書き込み保護情報を設定するブロックを示す前記デコード手段からのデコード信号を、ブロック単位にラッチするラッチ手段（後述する実施例のラッチ回路３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇに相当）と、該ラッチ手段にてラッチされた該デコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段（後述する実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
【００１８】
従って、本発明の半導体記憶装置において、書き込み保護手段は、予め、該ラッチ手段にて複数のブロックに対応する各デコード信号をラッチすることにより、指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
また、前記書き込み保護手段は、前記デコード手段にて１つのブロックが指定されると同時に、前記アドレス信号以外の入力信号をデコードすることにより、該ブロック以外の少なくとも１つのブロックを指定する入力信号デコード手段（後述する実施例の組み合わせ回路に相当）と、前記デコード手段、及び該入力信号デコード手段にてデコードされたデコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段（後述する実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
【００１９】
従って、本発明の半導体記憶装置において、書き込み保護手段は、該デコード手段と該入力信号デコード手段にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
また、前記入力信号デコード手段にて指定されるブロックは、前記デコード手段にて指定されるブロックを先頭または最終として連続するブロックとすることを特徴とする。
【００２０】
これは、特に次の場合に有用である。
例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハードウェアに依存する制御プロクラム群）格納用に用いられるフラッシュメモリは、システム起動中に先頭アドレスから読み出すため、ブートを実行するためのブロック（以後、ブートブロックという）が先頭ブロックから連続して配置される。
【００２１】
ＢＩＯＳは、通常のシステム使用時に書き換えることがないため、該フラッシュメモリは、誤って書き換えられることがないように、先頭ブロックから連続するブロックに対して書き込み保護情報を設定する。
【００２２】
【発明の実施の形態】
以下、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能な半導体記憶装置の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の全体構成を示す。
図２において、本発明の半導体記憶装置は、任意に指定された複数のブロックに対して同時に書き込み保護情報を設定可能な本発明の書き込み保護回路１と、従来からのＲＹ／ＢＹバッファ２と制御回路３と低Ｖｃｃ検出回路４と書き込み回路５と書き込み／消去パルスタイマ６と消去回路７とＣＥ／ＯＥ回路８と入出力バッファ９とデータラッチ１０とデコーダ１１とメモリセル１２から構成される。尚、本発明の半導体記憶装置は、メモリセル１２の書き込み領域が所定のブロックに分割され、該ブロック単位に記憶情報の書き換えを防止する機能、即ち、書き込み保護機能を有し、書き込み保護の設定を各ブロック単位に実行している。
【００２３】
上記、図２に示す本発明の半導体記憶装置は、該半導体記憶装置を構成する各回路の処理により、アドレス信号：Ａ０〜Ａ１６、及び制御信号：ＷＥ（ライトイネーブル）、ＣＥ（チップイネーブル）、ＯＥ（アウトプットイネーブル）等の情報に基づいて、メモリセル１２からのデータ（データ信号：ＤＱ０〜ＤＱ１５）の読み出し処理、メモリセル１２へのデータの書き込み処理、及びメモリセル１２内のデータを消去する処理、書き込み保護を設定する複数のブロックに対して各ブロック単位の書き込み保護設定を複数回に分けて実行する処理等、従来と同様に、半導体記憶装置としての通常の処理を実行する。尚、図２において、アドレス信号のビット数は、説明の便宜上１７ビットとしているが、該ビット数はこれに限らず、メモリ容量に依存する。
【００２４】
加えて、本発明の半導体記憶装置は、書き込み保護を設定するブロックが複数存在する場合に書き込み保護設定に要する時間を短縮するため、書き込み保護回路１にて、任意に指定された複数のブロックに対して同時に書き込み保護情報を設定する機能を有する。
図３は、本発明の半導体記憶装置の一部を構成する書き込み保護回路１の構成を示す。
【００２５】
本発明の半導体記憶装置を構成する書き込み保護回路１は、書き込み保護制御回路２２と、入力バッファ回路２３と、デコード回路２４と、書き込み保護設定回路２１から構成され、外部からの制御信号：ＯＥ、ＷＥ、及びアドレス信号：Ａ６、Ａｉに基づいて、ブロック単位に書き込み保護設定を実行している。
尚、図２に示す従来の半導体記憶装置は、書き込み保護回路１にてアドレス信号：Ａ６を書き込み保護設定の制御信号として使用し、最上位のアドレス信号（図３ではＡｉを示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定を実行するブロックを指定するための信号として使用する。
【００２６】
ここで、図３に示す本発明の書き込み保護回路１を構成する上記の各回路（書き込み保護制御回路２２、入力バッファ回路２３、デコード回路２４、書き込み保護設定回路２１に相当）を、図面に基づいて詳細に説明する。
書き込み保護制御回路２２は、書き込み保護情報を設定するための制御を実行する機能を有する。該書き込み保護制御回路２２は、例えば、図４に示すように、制御信号：ＯＥの’１２Ｖ’を検出したときに信号：ＯＥＨ＝’Ｈ’を出力する高電圧検出回路４１と、アドレス信号：Ａ６を受信する入力バッファ回路４２と、制御信号：ＷＥを受信する入力バッファ回路４３と、指定されたブロックに対する書き込み保護情報の設定を制御するための各ゲート（遅延回路４４、インバータ４５、ＮＯＲゲート４６、ＮＡＮＤゲート４７、インバータ４８、４９、ＮＡＮＤゲート５０、インバータ５１に相当）から構成される。
【００２７】
上記のように構成される書き込み保護制御回路２２は、制御信号：ＯＥの０Ｖ→１２Ｖへの変化を検出した場合、即ち、信号：ＯＥＨの０Ｖ→５Ｖの立ち上がりにおいて、遅延回路４４、インバータ４５、及びＮＯＲゲート４６にて波頭微分をとることにより１パルスのリセット信号：ＷＰＬＲＳＴを生成し、後述するラッチ回路３１ａから３１ｇをリセットする。
【００２８】
また、書き込み保護制御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ６＝’Ｌ’のとき（書き込み保護情報設定時）、書き込み保護情報書き込み信号：ＷＰＰを’Ｈ’とし、更に後述する記憶回路８１を制御するコントロールゲート信号：ＷＰＧを’ＶＣＣ’とする。
また、書き込み保護制御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ６＝’Ｈ’のとき、後述するラッチ回路のイネーブル信号：ＷＰＬＥＮを’Ｈ’とする。
【００２９】
尚、高電圧検出回路４１は、図９に示す各ゲート（Ｐｃｈトランジスタ１０１、１０２、Ｎｃｈトランジスタ１０３、インバータ１０４、１０５に相当）にて構成され、制御信号：ＯＥ＝１２Ｖを信号：ＯＥＨ＝５Ｖにレベル変換している。また、入力バッファ回路４２、４３は、図５に示す各ゲート（ＮＯＲゲート６１、インバータ６２、６３、６４に相当）にて構成され、アドレス信号：Ａ６及び制御信号：ＷＥを受信し、後続する回路をドライブする（図５のアドレス信号：Ａｉは、それぞれアドレス信号：Ａ６、または制御信号：ＷＥと入れ換える）。
【００３０】
また、図３の入力バッファ回路２３は、書き込み保護設定を実行するブロックを指定するためのアドレス信号：Ａｉを入力する機能を有する。該入力バッファ回路２３は、上記入力バッファ回路４１、４２と同様に、図５に示す各ゲート（ＮＯＲゲート６１、インバータ６２、６３、６４に相当）にて構成され、アドレス信号：Ａｉを受信し、後続する回路をドライブする。
【００３１】
また、図３のデコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護情報を設定するブロックを指定する機能を有する。該デコード回路２４は、例えば、図６に示すように、ＮＡＮＤゲート７１、インバータ７２、７３、７４にて構成され、アドレス信号：Ａ１４＝’Ｈ’、Ａ１５＝’Ｈ’、Ａ１６＝’Ｈ’のとき、メモリセル１２のブロックとして、例えば、ブロック０を指定するブロック信号：ＢＬＫ０を’Ｈ’とする。尚、図６に示すデコード回路２４は、説明の便宜上、ブロック信号：ＢＬＫ０を生成する回路のみで構成されているが、アドレス信号：Ａ１４、、Ａ１５、Ａ１６の組み合わせにより、８種類のブロックに対応するブロック信号：ＢＬＫ０、ＢＬＫ１・・・ＢＬＫ８を生成可能である。また、アドレス信号：Ａｉのビット数を増やすことにより、更に多くのブロックに対応することも可能である。
【００３２】
また、図３の書き込み保護設定回路２１は、書き込み保護制御回路２２の制御により、デコード回路２４にて指定されたブロックに対して書き込み保護設定を実行する機能を有する。該書き込み保護設定回路２１は、例えば、図１に示すように、デコード回路２４からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表す）をメモリセル１２の各ブロック毎にラッチする各ラッチ回路（ラッチ回路３１ａ〜３１ｇに相当）と、各ラッチ回路からの書き込み保護情報：ＢＬＫＬｎ（ｎはブロック番号を表す）を各ブロック毎に記憶する各書き込み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇに相当）と、各書き込み保護記憶回路にて各ブロック毎に記憶された書き込み保護情報の中から、データ書き込み処理の対象となるブロックの書き込み保護情報をライトプロテクト信号：ＷＰとして読み出す読み出し回路（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３５、３６も相当）から構成される。尚、メモリセル１２のブロックに対応する各ラッチ回路、及び各書き込み保護記憶回路の数量はこの限りではない。
【００３３】
尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。例えば、本発明の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
【００３４】
図１の書き込み保護設定回路２１の各ラッチ回路は、例えば、図８に示すように、Ｎｃｈトランジスタ９１、９２、９３とインバータ９４、９５から構成され、書き込み保護制御回路２２からのリセット信号：ＷＰＬＲＳＴが’Ｌ’、イネーブル信号：ＷＰＬＥＮが’Ｈ’のとき、任意のブロックに書き込み保護設定を実行する場合、任意のブロック信号：ＢＬＫｎ＝’Ｈ’をラッチし、書き込み保護情報として信号：ＢＬＫＬｎを出力する。
【００３５】
更に図１の各書き込み保護記憶回路は、例えば、図７に示すように、記憶回路（ＣＡＭセル：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１とＰｃｈトランジスタ８２とＮｃｈトランジスタ８３とＮＡＮＤゲート８４から構成され、書き込み保護制御回路２２からの書き込み保護情報書き込み信号：ＷＰＰが’Ｈ’、コントロールゲート信号：ＷＰＧが’ＶＣＣ’の場合、指定されたブロックｎに対応する記憶回路８１に書き込み保護情報：ＢＬＫＬｎを記憶する。
【００３６】
従って、上記、図１のように構成される書き込み保護設定回路２１は、書き込み保護の対象となるメモリセル１２のブロックが複数存在する場合、例えば、ブロック０、ブロック１、ブロック２、ブロック３が書き込み保護設定の対象の場合、予め、ラッチ回路３１ａ、３１ｂ、３１ｃ、３１ｄにてブロック信号：ＢＬＫ０＝’Ｈ’、ＢＬＫ１＝’Ｈ’、ＢＬＫ２＝’Ｈ’、ＢＬＫ３＝’Ｈ’をラッチし、この状態で書き込み保護情報書き込み信号：ＷＰＰを’Ｈ’、コントロールゲート信号：ＷＰＧを’ＶＣＣ’にすることにより、指定された複数のブロック０、１、２、３に対して、同時に書き込み保護情報を設定可能となる。
【００３７】
また、図１の各書き込み保護記憶回路の出力がワイヤードオアの構成をとるため、本発明の半導体記憶装置の制御回路３は、データの書き込み処理の対象となるブロックを指定して、Ｎｃｈトランジスタ３３がＯＮとなるように信号：ＰＤＳＣＢを制御することにより（図１に示す信号：ＰＤＣＢを０ＶＣＣ→０．５ＶＣＣに設定）、該当ブロックの書き込み保護情報：ＷＰを読み出すことができる。
【００３８】
ここで、図２に示す本発明の半導体記憶装置における書き込み保護回路１の書き込み保護設定動作を図１０に基づいて説明する。
図１０に示すタイムチャートは、例えば、メモリセル１２のブロック０、ブロック１、ブロック３、ブロック４に書き込み保護設定を実行する場合を示す。
制御信号：ＯＥの０Ｖ→１２Ｖが高電圧検出回路４１にて検出されると、信号：ＯＥＨが０Ｖ→５Ｖになり、リセット信号：ＷＰＬＲＳＴは’Ｈ’パルスを出力する。これにより、ラッチ回路３１ａ〜３１の書き込み保護情報：ＢＬＫＬｎがリセットされる。
【００３９】
ここで、例えば、アドレス信号：Ａ１６＝’Ｌ’、Ａ１５＝’Ｌ’、Ａ１４＝’Ｌ’が入力バッファ回路２３に入力された場合、デコード回路２４は、アドレス信号：Ａｉをデコードして書き込み保護設定を実行するブロックとして、例えば、ブロック０を指定し、該ブロック０に対応するブロック信号：ＢＬＫ０を’Ｈ’に設定する（図１０、▲１▼）。
【００４０】
この状態で、高電圧検出回路４１にて制御信号：ＯＥ＝１２Ｖの継続が確認され、且つ入力バッファ回路４２、４３を介してアドレス信号：Ａ６＝’Ｈ’、及び制御信号：ＷＥ＝’Ｌ’が入力された場合、イネーブル信号：ＷＰＬＥＮが’Ｈ’となり、ラッチ回路３１ａは、イネーブル信号：ＷＰＬＥＮの立ち上がりで、該ブロック信号：ＢＬＫ０をラッチする（図１０、▲２▼）。
【００４１】
続けて、アドレス信号：Ａ１６、Ａ１５、Ａ１４が順に’ＬＬＨ’、’ＬＨＬ’、’ＬＨＨ’と変化した場合、デコード回路２４は、例えば、ブロック１、ブロック２、ブロック３を順に指定し、それぞれのタイミングで該ブロックに対応するブロック信号：ＢＬＫ１、ＢＬＫ２、ＢＬＫ３を順に’Ｈ’に設定する（図１０、▲３▼▲５▼▲７▼）。
【００４２】
更に、ラッチ回路３１ｂ、ラッチ回路３１ｃ、ラッチ回路３１ｄも、それぞれのタイミングで図１０の▲２▼と同様に、該ブロック信号：ＢＬＫ１、ＢＬＫ２、ＢＬＫ３をラッチする（図１０、▲４▼▲６▼▲８▼）。
この状態で、書き込み保護制御回路２２は、ＮＡＮＤゲート４７、及びインバータ４８、４９を介して、書き込み保護設定を制御するための書き込み信号：ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力する。
【００４３】
即ち、高電圧検出回路４１にて制御信号：ＯＥ＝１２Ｖの継続が確認され、且つ制御信号：アドレス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、書き込み保護制御回路２２は、信号：ＷＰＰを’Ｈ’、ＷＰＧを’ＶＣＣ’とする（図１０、▲９▼）。
図１０の▲９▼における立ち上がりタイミングで、書き込み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄは、書き込み保護情報：ＢＬＫＬ０、ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を同時に記憶する。
【００４４】
このように、図２に示す本発明の半導体記憶装置は、書き込み保護の対象となるメモリセル１２のブロックが複数存在する場合、各ブロックに対する書き込み保護設定を同時に実行することにより、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能である（図１０、図１６参照）。
一方、図１１は、図１とは異なる書き込み保護設定回路２１ａの構成を示す。
【００４５】
以下、図１１に示す書き込み保護設定回路２１ａを利用した場合の、図２の本発明の半導体記憶装置について説明する。尚、図３の書き込み保護設定回路２１は、図１１に示す書き込み保護設定回路２１ａに置き換えて説明を行う。
図１１に示す書き込み保護設定回路２１ａは、保護設定回路２１と同様に、書き込み保護制御回路２２の制御により、デコード回路２４にて指定されたブロックに対して書き込み保護設定を実行する機能を有する。該書き込み保護設定回路２１ａは、例えば、図１１に示すように、デコード回路２４からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表す）を書き込み保護情報：ＢＬＫＬｎとして各ブロック毎に記憶する各書き込み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇに相当）と、アドレス信号：Ａｉ以外のアドレス信号を利用してブロックへの書き込み保護設定と同時に書き込み保護設定を実行する書き込み保護情報：ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路（Ｐｃｈトランジスタ１１２、Ｎｃｈトランジスタ１１３、インバータ１１４、１１５、Ｐｃｈトランジスタ１１６、Ｎｃｈトランジスタ１１７、インバータ１１８、１１９、１２０、Ｐｃｈトランジスタ１２１、Ｎｃｈトランジスタ１２２、インバータ１２３、１２４に相当）と、各書き込み保護記憶回路にて各ブロック毎に記憶された書き込み保護情報の中から、データ書き込み処理の対象となるブロックの書き込み保護情報をライトプロテクト信号：ＷＰとして読み出す読み出し回路（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３５、３６も相当）から構成される。尚、メモリセル１２のブロックに対応する各書き込み保護記憶回路の数量はこの限りではない。また、先に説明した書き込み保護設定回路２１と同様の構成については、同一の符号を付して説明を省略する。
【００４６】
尚、ここでいう書き込み保護情報とは、各ブロックの書き込み保護が設定されているか、または、解除されているかどうかを示す情報を表す。例えば、本発明の半導体記憶装置は、該ブロックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保護設定状態として認識し、’Ｌ’であれば、該ブロックを書き込み保護解除状態として認識する。
【００４７】
図１１の書き込み保護情報：ＢＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路を有することにより、半発明の半導体記憶装置は、以下の処理動作を実行する。
例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬＬ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’のみを書き込み保護記憶回路３１ａに記憶する。
【００４８】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬＨ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３１ｂに同時に記憶する。
【００４９】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２、Ａ１がそれぞれ’ＬＨ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３１ｂ，３１ｃに同時に記憶する。
【００５０】
また、例えば、ブロック０が書き込み保護の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且つアドレス信号：Ａ２がそれぞれ’Ｈ’の場合、半発明の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’、ＢＬＫＬ３＝’Ｈを、それぞれ書き込み保護記憶回路３１ａ、３１ｂ，３１ｃ、３１ｄに同時に記憶する。
【００５１】
このように図２に示す半導体記憶装置において、図１１に示す書き込み保護設定回路２１ａを利用した場合、デコード回路２４にて指定されるブロックと同時に、アドレス信号：Ａ２、Ａ１、Ａ０をデコードすることにより、該ブロック以外の少なくとも１つのブロックを指定することが可能となる。
従って、本発明の半導体記憶装置は、該デコード回路２４と前記組み合わせ回路にて指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。尚、前記組み合わせ回路にてデコードする信号は、アドレス信号：Ａ２、Ａ１、Ａ０以外の他の信号でも良い。更にデコードする信号のビット数を増やすことにより、より多くのブロックに対して同時に書き込み保護の設定が可能となる。
【００５２】
また、本発明の半導体記憶装置は、図１１の書き込み保護設定回路２１ａを利用することにより、前記デコード回路２４にて指定されるブロックを先頭ブロックとし、連続するブロック対しても同時に書き込み保護の設定が可能となる。このような場合は、特に次の場合に有用である。
例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハードウェアに依存する制御プロクラム群）格納用に用いられるフラッシュメモリは、システム起動中に先頭アドレスから読み出すため、ブートを実行するためのブロック（以後、ブートブロックという）が先頭ブロックから連続して配置される。
【００５３】
ＢＩＯＳは、通常のシステム使用時に書き換えることがないため、該フラッシュメモリは、誤って書き換えられることがないように、先頭ブロックから連続するブロックに対して書き込み保護情報を設定する。
また、システム拡張時にＢＩＯＳ用のメモリを拡張した場合も、ブートブロックは、先頭ブロックから連続して配置される必要がある。この場合も、本発明の半導体記憶装置によれば、アドレス信号：Ａ２、Ａ１、Ａ０をデコードすることにより、拡張前と同様に、先頭ブロックと同時に書き込み保護設定が可能となり、更に、その制御プログラムが単純化、及び共通化できる。尚、上記の説明では、ブートブロックを先頭に配置する場合（Ｂｏｔｔｏｍ Ｂｏｏｔ Ｂｌｏｃｋ）について説明したが、最終に配置する場合（Ｔｏｐ Ｂｏｏｔ Ｂｌｏｃｋ）についても同様である。
【００５４】
【発明の効果】
上述の如く、本発明の半導体記憶装置によれば、書き込み保護を設定するブロックが複数存在する場合、従来のように各ブロック単位の書き込み保護設定を複数回に分けて実行しなくてもよく、任意に指定された複数のブロックに対して、同時に書き込み保護情報を設定可能となる。
【００５５】
従って、本発明によれば、書き込み保護を設定するブロックが複数存在する場合でも、単一のブロックに対する書き込み保護設定の時間と同様の時間しか必要としないため、従来の半導体記憶装置と比較して書き込み保護設定に要する時間を短縮可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の書き込み保護設定回路の構成である。
【図２】本発明の半導体記憶装置の全体構成である。
【図３】本発明の半導体記憶装置における書き込み保護設定回路の位置付けを示す図である。
【図４】書き込み保護制御回路の構成である。
【図５】入力バッファ回路の構成である。
【図６】デコード回路も構成である。
【図７】書き込み保護記憶回路の構成である。
【図８】ラッチ回路の構成である。
【図９】高電圧検出回路の構成である。
【図１０】書き込み保護設定のタイムチャートである。
【図１１】図１とは異なる書き込み保護設定回路２１ａの構成である。
【図１２】従来の書き込み保護回路の構成である。
【図１３】従来の書き込み保護設定回路の構成である。
【図１４】従来の書き込み保護制御回路の構成である。
【図１５】従来の書き込み保護記憶回路の構成である。
【図１６】従来の書き込み保護設定のタイムチャートである。
【符号の説明】
１ 書き込み保護回路
２ ＲＹ／ＢＹバッファ
３ 制御回路
４ 低Ｖｃｃ検出回路
５ 書き込み回路
６ 書き込み／消去パルスタイマ
７ 消去回路
８ ＣＥ／ＯＥ回路
９ 入出力バッファ
１０ データラッチ
１１ デコーダ
１２ メモリセル
２１ 書き込み保護設定回路
２１ａ 書き込み保護設定回路
２２ 書き込み保護制御回路
２３ 入力バッファ回路
２４ デコード回路
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇ ラッチ回路
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ 書き込み保護記憶回路
３３ Ｎｃｈトランジスタ
３４ 抵抗
３５、３６ インバータ
４１ 高電圧検出回路
４２、４３ 入力バッファ回路
４４ 遅延回路
４５ インバータ
４６ ＮＯＲゲート
４７ ＮＡＮＤゲート
４８、４９ インバータ
５０ ＮＡＮＤゲート
５１ インバータ
６１ ＮＯＲゲート
６２、６３、６４ インバータ
７１ ＮＡＮＤゲート
７２、７３、７４ インバータ
８１ 記憶回路
８２ Ｐｃｈトランジスタ
８３ Ｎｃｈトランジスタ
８４ ＮＡＮＤゲート
９１、９２、９３ Ｎｃｈトランジスタ
９４、９５ インバータ
１０１、１０２ Ｐｃｈトランジスタ
１０３ Ｎｃｈトランジスタ
１０４、１０５ インバータ
１１２ Ｐｃｈトランジスタ
１１３ Ｎｃｈトランジスタ
１１４、１１５ インバータ
１１６ Ｐｃｈトランジスタ
１１７ Ｎｃｈトランジスタ
１１８、１１９、１２０ インバータ
１２１ Ｐｃｈトランジスタ
１２２ Ｎｃｈトランジスタ
１２３、１２４ インバータ
２１１ 書き込み保護設定回路
２１２ 書き込み保護制御回路
２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２１ｅ、２２１ｆ、２２１ｇ 書き込み保護記憶回路
Claims (3)
- 所定数のブロックに分割されて構成され、該ブロック単位に記憶情報の書き換えが可能な書き込み領域と、
該所定数のブロックの中から任意に指定された複数のブロックに対して、該複数のブロックが書き換えから保護されるように書き込み保護領域を同時に設定する書き込み保護手段と、
前記ブロックを指定するためのアドレス信号をデコードすることにより、書き込み保護情報を設定するブロックを指定するデコード手段と、
外部からの制御信号に基づいて、書き込み保護情報を設定するための制御を実行する書き込み保護制御手段とを有し、
前記書き込み保護手段は、書き込み保護情報を設定するブロックを示す前記デコード手段からのデコード信号を、ブロック単位にラッチするラッチ手段と、
該ラッチ手段にてラッチされた該デコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段とを有し、
予め、該ラッチ手段にて複数のブロックに対応する各デコード信号をラッチすることにより、指定された複数のブロックに対して、同時に書き込み保護情報を設定することを特徴とする半導体記憶装置。 - 所定数のブロックに分割されて構成され、該ブロック単位に記憶情報の書き換えが可能な書き込み領域と、
該所定数のブロックの中から任意に指定された複数のブロックに対して、該複数のブロックが書き換えから保護されるように書き込み保護領域を同時に設定する書き込み保護手段と、
前記ブロックを指定するためのアドレス信号をデコードすることにより、書き込み保護情報を設定するブロックを指定するデコード手段と、
外部からの制御信号に基づいて、書き込み保護情報を設定するための制御を実行する書き込み保護制御手段とを有し、
前記書き込み保護手段は、前記デコード手段にて１つのブロックが指定されると同時に、前記アドレス信号以外の入力信号をデコードすることにより、該ブロック以外の少なくとも１つのブロックを指定する入力信号デコード手段と、
前記デコード手段、及び該入力信号デコード手段にてデコードされたデコード信号に基づいて、ブロック単位に書き込み保護情報を記憶する書き込み保護記憶手段とを有し、
該デコード手段と該入力信号デコード手段にて指定された複数のブロックに対して、同時に書き込み保護情報を設定することを特徴とする半導体記憶装置。 - 請求項２記載の半導体記憶装置において、
前記入力信号デコード手段にて指定されるブロックは、前記デコード手段にて指定されるブロックを先頭または最終として連続するブロックとすることを特徴とする半導体記憶装置。
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