JPS61246997A - 電気的消去・再書込み可能型読出し専用メモリ - Google Patents
電気的消去・再書込み可能型読出し専用メモリInfo
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- JPS61246997A JPS61246997A JP60087148A JP8714885A JPS61246997A JP S61246997 A JPS61246997 A JP S61246997A JP 60087148 A JP60087148 A JP 60087148A JP 8714885 A JP8714885 A JP 8714885A JP S61246997 A JPS61246997 A JP S61246997A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的消去・再書込み可能量読出し専用メモ
リ（Ｅ２ＰＲＯＭ） Ｋ係シ、特にライトサイクルにお
いて書込み中の番地以外の番地から読出し可能なＥ２Ｆ
ＲＯＭに関する。
リ（Ｅ２ＰＲＯＭ） Ｋ係シ、特にライトサイクルにお
いて書込み中の番地以外の番地から読出し可能なＥ２Ｆ
ＲＯＭに関する。
マイクロコンピュータの応用システムであって、システ
ム電源の遮断時に所要のデータを保存する必要がある場
合などにはＥ２ＦＲＯＭが使用されておシ、その従来例
を第５図に示している。
ム電源の遮断時に所要のデータを保存する必要がある場
合などにはＥ２ＦＲＯＭが使用されておシ、その従来例
を第５図に示している。
即ち、５１はマイクロプロセッサ、５２はアドレスバス
、５３はデータパス、５４は制御信号線、５５はメモリ
選択用デコーダ、５６はプログラム格納用のＲＯＭ，５
７はデータ格納用のＲＡＭ （ランダム●アクセス・メ
モリ）、５８はＥ２ＦＲＯＭである．このようなシステ
ムにおいては、電源遮断時にＥ２ＰＲＯＭにデータを書
き込むために必要なプログラムはＥ２ＦＲＯＭ以外の他
のメモリに格納しておく必要がある．何故なら、従来の
ｗｌＰＲＯＭはライトサイクル中に書き込んでいる番地
以外の番地を読み出そうとしても正常なデータを読み出
せないからである。
、５３はデータパス、５４は制御信号線、５５はメモリ
選択用デコーダ、５６はプログラム格納用のＲＯＭ，５
７はデータ格納用のＲＡＭ （ランダム●アクセス・メ
モリ）、５８はＥ２ＦＲＯＭである．このようなシステ
ムにおいては、電源遮断時にＥ２ＰＲＯＭにデータを書
き込むために必要なプログラムはＥ２ＦＲＯＭ以外の他
のメモリに格納しておく必要がある．何故なら、従来の
ｗｌＰＲＯＭはライトサイクル中に書き込んでいる番地
以外の番地を読み出そうとしても正常なデータを読み出
せないからである。
このようにＥ２ＦＲＯＭを用いた従来のマイクロコンピ
ュータシステムにありては、 Ｅ２ＰＲＯＭ以外にプロ
グラム格納用の他のメモリを必要とするので、マイクロ
プロセッサ周辺回路が複雑化し、使用基板上の部品点数
が多く、実装面積が大きくなると共に信頼性が低下する
欠点があった。
ュータシステムにありては、 Ｅ２ＰＲＯＭ以外にプロ
グラム格納用の他のメモリを必要とするので、マイクロ
プロセッサ周辺回路が複雑化し、使用基板上の部品点数
が多く、実装面積が大きくなると共に信頼性が低下する
欠点があった。
また、電源遮断時のデータを保存するためにＣＭＯ８型
ＲＡＭおよびバックアップ用電池を使用する場合には、
電池寿命などに対処するためのメインテナンスが必要と
なるなどの問題がある。
ＲＡＭおよびバックアップ用電池を使用する場合には、
電池寿命などに対処するためのメインテナンスが必要と
なるなどの問題がある。
本発明は上記の事情に鑑みてなされたもので、適用シス
テムの使用部品点数の減少化、信頼性の向上、小型化を
図シ得る電気的消去・再書込み可能量読出し専用メモリ
を提供するものである。
テムの使用部品点数の減少化、信頼性の向上、小型化を
図シ得る電気的消去・再書込み可能量読出し専用メモリ
を提供するものである。
即ち、本発明のＥ２ＦＲＯＭは、メモリセルアレイを複
数のブロックに区分し、あるブロックに対するライトサ
イクル中にその他のブロックに対する読み出し動作を可
能状態に制御する手段を備えてなることを特徴とするも
のである。
数のブロックに区分し、あるブロックに対するライトサ
イクル中にその他のブロックに対する読み出し動作を可
能状態に制御する手段を備えてなることを特徴とするも
のである。
したがって、同一デバイス内で各ブロックをプログラム
格納用、データ格納用として使い分けることが可能にな
シ、マイクロコンピュータシステムに適用した場合にメ
モリの種類２点数を減少でき、信頼性の向上、小型化等
を図ることができる。
格納用、データ格納用として使い分けることが可能にな
シ、マイクロコンピュータシステムに適用した場合にメ
モリの種類２点数を減少でき、信頼性の向上、小型化等
を図ることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＥ２ＦＲＯＭの一部を示しており、メモリセル
アレイはたとえば第１．第２のメモリセルブロック１，
２に区分けされており、このメモリセルブロック１，２
に各対応して第１．第２のアドレスラッチ・デコーダ３
，４および第１゜第２の人出力バッファ・ラッチ５，６
が設けられている。７は制御回路であって、ライトイネ
ーブル信号型、チップイネーブル信号ＣＥ、アウトプッ
トイネーブル信号面、が入力し、この入力信号の組合せ
によって前記アドレスラッチ・デコーダ等に対する所定
のイネーブル信号の出力の可否、前記入出力バッファ・
ラッチ５，６および外部端子に対するレディ信号（動作
状態確認信号）の出力の可否が決定される。なお、８は
アドレス信号線、９は入出力データ線である。
アレイはたとえば第１．第２のメモリセルブロック１，
２に区分けされており、このメモリセルブロック１，２
に各対応して第１．第２のアドレスラッチ・デコーダ３
，４および第１゜第２の人出力バッファ・ラッチ５，６
が設けられている。７は制御回路であって、ライトイネ
ーブル信号型、チップイネーブル信号ＣＥ、アウトプッ
トイネーブル信号面、が入力し、この入力信号の組合せ
によって前記アドレスラッチ・デコーダ等に対する所定
のイネーブル信号の出力の可否、前記入出力バッファ・
ラッチ５，６および外部端子に対するレディ信号（動作
状態確認信号）の出力の可否が決定される。なお、８は
アドレス信号線、９は入出力データ線である。
第２図は前記制御回路７の一具体例を示しておｌ）、２
１Ｆｉ″Ｏｊルベルの■信号、”０”レベルのｃｇ倍信
号′１”レベルのＯＥ倍信号入力時を検出する論理ダー
ト、２２は上記論理ゲート２１の出力とアドレス信号の
一部（本ガでは２個のメモリセルブロックの区分に対応
する最上位ビット）が入力する２人力の第１のアンドｆ
−）、２３は上記アンドゲート２２の出力がセット入力
端ＳＫ入力し、リセット入力端Ｒにタイミング制御回路
（図示せず）から書込み終了時にリセット信号Ｒ５１４
；入力するＳＲ型の第１のフリラグフロップ（ＦＦ）、
２４は前記論理ダート２１の出力と前記アドレス信号最
上位ビットがインバータ２５により反転てれた反転信号
とが入力する２人力の第２のアンドゲート、２６は上記
第２のアンド？ −） ２４の出力がセット入力端Ｓに
入力し、リセット入力端Ｒ８に書込み終了時にリセット
信号Ｒ８２が入力するＳＲ型の第２のＦＦである。上記
第１ＯＦＦ ２３のセット出力端Ｑの出力信号は第１の
イネーブル信号Ｇｌ、リセット出力端Ｑの出力信号は第
１のレディ信号ＲＤＹＪでアシ、第２のＦＦ２６のセッ
ト出力端Ｑの出力信号は第２のイネーブル信号Ｇ２、リ
セット出力端Ｑの出力信号は第２のレディ信号ＲＤＹ２
である。
１Ｆｉ″Ｏｊルベルの■信号、”０”レベルのｃｇ倍信
号′１”レベルのＯＥ倍信号入力時を検出する論理ダー
ト、２２は上記論理ゲート２１の出力とアドレス信号の
一部（本ガでは２個のメモリセルブロックの区分に対応
する最上位ビット）が入力する２人力の第１のアンドｆ
−）、２３は上記アンドゲート２２の出力がセット入力
端ＳＫ入力し、リセット入力端Ｒにタイミング制御回路
（図示せず）から書込み終了時にリセット信号Ｒ５１４
；入力するＳＲ型の第１のフリラグフロップ（ＦＦ）、
２４は前記論理ダート２１の出力と前記アドレス信号最
上位ビットがインバータ２５により反転てれた反転信号
とが入力する２人力の第２のアンドゲート、２６は上記
第２のアンド？ −） ２４の出力がセット入力端Ｓに
入力し、リセット入力端Ｒ８に書込み終了時にリセット
信号Ｒ８２が入力するＳＲ型の第２のＦＦである。上記
第１ＯＦＦ ２３のセット出力端Ｑの出力信号は第１の
イネーブル信号Ｇｌ、リセット出力端Ｑの出力信号は第
１のレディ信号ＲＤＹＪでアシ、第２のＦＦ２６のセッ
ト出力端Ｑの出力信号は第２のイネーブル信号Ｇ２、リ
セット出力端Ｑの出力信号は第２のレディ信号ＲＤＹ２
である。
第３図は前記アドレスラッチｅデコーダ３，４における
アドレスラッチの１ビツト分を示しておシ、Ｄ型ＦＦ３
１のデータ入力端りにアドレス信号のうちの１ビツトが
入力し、クロック入力端φに前記制御回路７からの第１
のイネーブル信号ＧＪ（または第２のイネーブル信号Ｇ
２）が入力し、データ出力端Ｑの出力がアドレスデコー
ダに与えられるようになっている。
アドレスラッチの１ビツト分を示しておシ、Ｄ型ＦＦ３
１のデータ入力端りにアドレス信号のうちの１ビツトが
入力し、クロック入力端φに前記制御回路７からの第１
のイネーブル信号ＧＪ（または第２のイネーブル信号Ｇ
２）が入力し、データ出力端Ｑの出力がアドレスデコー
ダに与えられるようになっている。
第４図は前記入出力バッファ・ラッチ５，６における１
ビット分を示しておシ、入出力信号線のうちの１本９′
からのデータ入力Ｄ１がＯＥ倍信号よシ動作制御される
データ入力用のスリーステートバッファ４１を経てＤ型
ＦＦ ４２のデータ入力端りに入力し、このＤ ｆｉ
ＦＦ ４２のクロック入力端φに前記制御回路７からの
第１のイネ−ゾル信号Ｇｌ（または第２のイネーブル信
号Ｇ２）が入力し、このＤ Ｗ Ｆ’Ｆ ４２のセット
出力端Ｑの出力信号が前記メモリセルブロック（１また
は２）のカラム選択を行なうためのカラム選択ダートの
うちの１個の一端側に与えられるようになっている。そ
して、″′０ルベルのＯＥ倍信号よび１”レベルの第１
のレディ信号ＲＤ １（または第２のレディ信号ＲＤ２
）の入力時を検出するための論理ゲート４３の出力によ
り動作制御されるデータ出力用のスリーステートバッフ
ァ４４に、メモリセルブロック（１または２）に対応す
るセンスアンプのうちの１個から読出しデータが入力し
、この／Ｊツファ４４の出力データＤ０が前記入出力信
号線のうちの１本９′に送シ出されるようになっている
。
ビット分を示しておシ、入出力信号線のうちの１本９′
からのデータ入力Ｄ１がＯＥ倍信号よシ動作制御される
データ入力用のスリーステートバッファ４１を経てＤ型
ＦＦ ４２のデータ入力端りに入力し、このＤ ｆｉ
ＦＦ ４２のクロック入力端φに前記制御回路７からの
第１のイネ−ゾル信号Ｇｌ（または第２のイネーブル信
号Ｇ２）が入力し、このＤ Ｗ Ｆ’Ｆ ４２のセット
出力端Ｑの出力信号が前記メモリセルブロック（１また
は２）のカラム選択を行なうためのカラム選択ダートの
うちの１個の一端側に与えられるようになっている。そ
して、″′０ルベルのＯＥ倍信号よび１”レベルの第１
のレディ信号ＲＤ １（または第２のレディ信号ＲＤ２
）の入力時を検出するための論理ゲート４３の出力によ
り動作制御されるデータ出力用のスリーステートバッフ
ァ４４に、メモリセルブロック（１または２）に対応す
るセンスアンプのうちの１個から読出しデータが入力し
、この／Ｊツファ４４の出力データＤ０が前記入出力信
号線のうちの１本９′に送シ出されるようになっている
。
次に、上記Ｅ２ＦＲＯＭにおける動作を説明する。
たとえば第１のメモリセルブロック１に１バイトのデー
タの書き込みを行なう場合、アｒレス号が“０”、ＯＥ
倍信号“ｌ”であシ、制御回路７において論理ダート２
１の出力が１１＃、第１のアンドゲート２２の出力が６
１”、第１のＦＦ２３がセットされ、第１のイネーブル
信号Ｇ１が１＃。
タの書き込みを行なう場合、アｒレス号が“０”、ＯＥ
倍信号“ｌ”であシ、制御回路７において論理ダート２
１の出力が１１＃、第１のアンドゲート２２の出力が６
１”、第１のＦＦ２３がセットされ、第１のイネーブル
信号Ｇ１が１＃。
第１のレディ信号ＲＤＪが“０”、第２のアンドゲート
２４の出力は“Ｏ＃、繍２のＦＦ回路２６はリセット状
態のままであシ、第２のイネーブル信号Ｇ２は“０”、
第２のレディ信号ＲＤ、？は１”でらる、上記第１のイ
ネーブル信号Ｇ１により、第１のアドレスラッチ・デコ
ーダ３、第１の入出力バッファ・ラッチ５および書込み
制御系（図示せず）が動作可能となシ、アドレス信号の
ラッチ・デコーダ動作、データ入力のラッチ動作が行な
われて第１のメモリセルブロック１へのデータ書き込み
が開始する。このライトサイクル中は、第１のレディ信
号ＲＤＩが０”になっておシ、第１の入出力バッファ・
ラッチ５におけるデータ出力用バッファ４４が動作禁止
状態になっているので、第１のメモリセルブロック１に
対する読出し動作は禁止される。これに対して、上記第
１のメモリセルブロック１に対するライトサイクル中に
第２のレディ信号ＲＤｊは′ｌ″になっているので、Ｏ
Ｅ倍信号０”レベルにすると第２の入出力バッファ・ラ
ッチ６における論理ｆ−）４３の出力が“１”になシ、
データ出力用バッファ４４が動作可能となシ、第２のメ
モリセルブロック２に対するアクセスが可能となシ、第
２のメモリセルブロック２を通常のリードサイクルで使
用することが可能となる。
２４の出力は“Ｏ＃、繍２のＦＦ回路２６はリセット状
態のままであシ、第２のイネーブル信号Ｇ２は“０”、
第２のレディ信号ＲＤ、？は１”でらる、上記第１のイ
ネーブル信号Ｇ１により、第１のアドレスラッチ・デコ
ーダ３、第１の入出力バッファ・ラッチ５および書込み
制御系（図示せず）が動作可能となシ、アドレス信号の
ラッチ・デコーダ動作、データ入力のラッチ動作が行な
われて第１のメモリセルブロック１へのデータ書き込み
が開始する。このライトサイクル中は、第１のレディ信
号ＲＤＩが０”になっておシ、第１の入出力バッファ・
ラッチ５におけるデータ出力用バッファ４４が動作禁止
状態になっているので、第１のメモリセルブロック１に
対する読出し動作は禁止される。これに対して、上記第
１のメモリセルブロック１に対するライトサイクル中に
第２のレディ信号ＲＤｊは′ｌ″になっているので、Ｏ
Ｅ倍信号０”レベルにすると第２の入出力バッファ・ラ
ッチ６における論理ｆ−）４３の出力が“１”になシ、
データ出力用バッファ４４が動作可能となシ、第２のメ
モリセルブロック２に対するアクセスが可能となシ、第
２のメモリセルブロック２を通常のリードサイクルで使
用することが可能となる。
一方、第２のメモリセルブロック２に対する書き込みに
際してはアドレス信号最上位ビット力１０”になシ、第
２のメモリセルブロック２に対するライトサイクル中に
は第２のメモリセルブロック２に対するアクセスは禁止
されるが、第１のメモリセルブロック１に対するアクセ
スは可能となる。
際してはアドレス信号最上位ビット力１０”になシ、第
２のメモリセルブロック２に対するライトサイクル中に
は第２のメモリセルブロック２に対するアクセスは禁止
されるが、第１のメモリセルブロック１に対するアクセ
スは可能となる。
上記実施例のＥ２ＦＲＯＭによれば、メモリセルアレイ
を２個のブロックに区分し、一方のブロックに対するラ
イトサイクル中でも他方のブロック、からの読み出しが
可能である。したがって、上記Ｅ２ＦＲＯＭをたとえば
小規模のマイクロコンピュータシステムに使用した場合
、一方のブロックをデータ格納用、他方のブロックをプ
ログラム格納用として使い分けることが゛可能になシ、
システム電源の遮断時に一方のブロックにデータを保存
するために必要なプログラムを同一デバイス内の他方の
ブロックに格納することが可能になる。これによって、
システムに上記Ｅ２ＦＲＯＭ以外のメモリとかこのメモ
リのバックアップ用電池などを使用する必要がなくなシ
、システムとして使用部品点数を減少でき、使用基板上
の実装面積を小さくでき、信頼性の向上。
を２個のブロックに区分し、一方のブロックに対するラ
イトサイクル中でも他方のブロック、からの読み出しが
可能である。したがって、上記Ｅ２ＦＲＯＭをたとえば
小規模のマイクロコンピュータシステムに使用した場合
、一方のブロックをデータ格納用、他方のブロックをプ
ログラム格納用として使い分けることが゛可能になシ、
システム電源の遮断時に一方のブロックにデータを保存
するために必要なプログラムを同一デバイス内の他方の
ブロックに格納することが可能になる。これによって、
システムに上記Ｅ２ＦＲＯＭ以外のメモリとかこのメモ
リのバックアップ用電池などを使用する必要がなくなシ
、システムとして使用部品点数を減少でき、使用基板上
の実装面積を小さくでき、信頼性の向上。
メインテナンス面での簡略化、小型化などを図ることが
可能になる。
可能になる。
なお、上記実施例はメモリセルアレイを２個のブロック
に区分したことに伴って制御回路７ではアドレス信号最
上位ビットの論理レベルに応じて２個のＦＦ２３．２６
に対応するセット入力用アンドｆ−ト２２，２４を制御
したが、さらに多数のブロックに区分する場合にはアド
レス信号の上位の複数ビットをデコーダ回路によりブコ
ードし、そのデコード結果に応じて複数個ＯＦＦに各対
応するセット入力用アンドゲートを制御するように構成
すればよい。
に区分したことに伴って制御回路７ではアドレス信号最
上位ビットの論理レベルに応じて２個のＦＦ２３．２６
に対応するセット入力用アンドｆ−ト２２，２４を制御
したが、さらに多数のブロックに区分する場合にはアド
レス信号の上位の複数ビットをデコーダ回路によりブコ
ードし、そのデコード結果に応じて複数個ＯＦＦに各対
応するセット入力用アンドゲートを制御するように構成
すればよい。
上述したように本発明のＥ２ＦＲＯＭによれば、メモリ
セルアレイを複数のブロックに区分し、あるブロックに
対するライトサイクル中に他のブロックに対する読出し
動作を可能としたので、同一デバイス内でプログラム格
納用、データ格納用として各ブロックを使い分けするこ
とができる。したがって、マイクロコンビ、−タシステ
ムに適用した場合にシステムの使用メモリの種類９点数
を減少でき、基板上の実装面積の減少による小型化、信
頼性の向上、メインテナンス面での簡略化を図ることが
できる。
セルアレイを複数のブロックに区分し、あるブロックに
対するライトサイクル中に他のブロックに対する読出し
動作を可能としたので、同一デバイス内でプログラム格
納用、データ格納用として各ブロックを使い分けするこ
とができる。したがって、マイクロコンビ、−タシステ
ムに適用した場合にシステムの使用メモリの種類９点数
を減少でき、基板上の実装面積の減少による小型化、信
頼性の向上、メインテナンス面での簡略化を図ることが
できる。
第１図は本発明の一実施例に係るＥ２ＦＲＯＭ の一部
を示す構成説明図、第２図は第１図中の制御回路を取シ
出して示す論理回路図、第３図は第１図中のアドレスラ
ッチ・デコーダの１個分における一部を示す論理回路図
、第４図は第１図中の入出力バッファ・ラッチの１個分
における一部を示す論理回路図、第５図は従来のＥ２Ｆ
ＲＯＭを使用したマイクロコンビ、−タシステムの一部
を示す構成説明図である。 １．２・・・メモリセルブロック、３，４・・・アドレ
スラッチ・デコーダ、５，６・・・入出力バッファ・ラ
ッチ、７・・・制御回路、２３．２６・・・フリップフ
ロッグ。
を示す構成説明図、第２図は第１図中の制御回路を取シ
出して示す論理回路図、第３図は第１図中のアドレスラ
ッチ・デコーダの１個分における一部を示す論理回路図
、第４図は第１図中の入出力バッファ・ラッチの１個分
における一部を示す論理回路図、第５図は従来のＥ２Ｆ
ＲＯＭを使用したマイクロコンビ、−タシステムの一部
を示す構成説明図である。 １．２・・・メモリセルブロック、３，４・・・アドレ
スラッチ・デコーダ、５，６・・・入出力バッファ・ラ
ッチ、７・・・制御回路、２３．２６・・・フリップフ
ロッグ。
Claims (2)
- （１）メモリセルアレイが複数のブロックに区分され、
あるブロックに対するライトサイクル中にその他のブロ
ックに対する読み出し動作を可能状態に制御する制御手
段を備えてなることを特徴とする電気的消去・再書込み
可能量読出し専用メモリ。 - （２）前記制御手段は、前記各ブロックに対応してそれ
ぞれライトサイクル中であるか否かを記憶する複数個の
フリップフロップを備え、このフリップフロップそれぞ
れの出力により各ブロックに対応するアドレスラッチ・
デコーダおよび入出力バッファ・ラッチを制御するよう
にしてなることを特徴とする前記特許請求の範囲第１項
記載の電気的消去・再書込み可能型読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087148A JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087148A JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246997A true JPS61246997A (ja) | 1986-11-04 |
Family
ID=13906890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087148A Pending JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
-
1985
- 1985-04-23 JP JP60087148A patent/JPS61246997A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
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