JPS61246997A - 電気的消去・再書込み可能型読出し専用メモリ - Google Patents
電気的消去・再書込み可能型読出し専用メモリInfo
- Publication number
- JPS61246997A JPS61246997A JP60087148A JP8714885A JPS61246997A JP S61246997 A JPS61246997 A JP S61246997A JP 60087148 A JP60087148 A JP 60087148A JP 8714885 A JP8714885 A JP 8714885A JP S61246997 A JPS61246997 A JP S61246997A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- block
- input
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的消去・再書込み可能量読出し専用メモ
リ(E2PROM) K係シ、特にライトサイクルにお
いて書込み中の番地以外の番地から読出し可能なE2F
ROMに関する。
リ(E2PROM) K係シ、特にライトサイクルにお
いて書込み中の番地以外の番地から読出し可能なE2F
ROMに関する。
マイクロコンピュータの応用システムであって、システ
ム電源の遮断時に所要のデータを保存する必要がある場
合などにはE2FROMが使用されておシ、その従来例
を第5図に示している。
ム電源の遮断時に所要のデータを保存する必要がある場
合などにはE2FROMが使用されておシ、その従来例
を第5図に示している。
即ち、51はマイクロプロセッサ、52はアドレスバス
、53はデータパス、54は制御信号線、55はメモリ
選択用デコーダ、56はプログラム格納用のROM,5
7はデータ格納用のRAM (ランダム●アクセス・メ
モリ)、58はE2FROMである.このようなシステ
ムにおいては、電源遮断時にE2PROMにデータを書
き込むために必要なプログラムはE2FROM以外の他
のメモリに格納しておく必要がある.何故なら、従来の
wlPROMはライトサイクル中に書き込んでいる番地
以外の番地を読み出そうとしても正常なデータを読み出
せないからである。
、53はデータパス、54は制御信号線、55はメモリ
選択用デコーダ、56はプログラム格納用のROM,5
7はデータ格納用のRAM (ランダム●アクセス・メ
モリ)、58はE2FROMである.このようなシステ
ムにおいては、電源遮断時にE2PROMにデータを書
き込むために必要なプログラムはE2FROM以外の他
のメモリに格納しておく必要がある.何故なら、従来の
wlPROMはライトサイクル中に書き込んでいる番地
以外の番地を読み出そうとしても正常なデータを読み出
せないからである。
このようにE2FROMを用いた従来のマイクロコンピ
ュータシステムにありては、 E2PROM以外にプロ
グラム格納用の他のメモリを必要とするので、マイクロ
プロセッサ周辺回路が複雑化し、使用基板上の部品点数
が多く、実装面積が大きくなると共に信頼性が低下する
欠点があった。
ュータシステムにありては、 E2PROM以外にプロ
グラム格納用の他のメモリを必要とするので、マイクロ
プロセッサ周辺回路が複雑化し、使用基板上の部品点数
が多く、実装面積が大きくなると共に信頼性が低下する
欠点があった。
また、電源遮断時のデータを保存するためにCMO8型
RAMおよびバックアップ用電池を使用する場合には、
電池寿命などに対処するためのメインテナンスが必要と
なるなどの問題がある。
RAMおよびバックアップ用電池を使用する場合には、
電池寿命などに対処するためのメインテナンスが必要と
なるなどの問題がある。
本発明は上記の事情に鑑みてなされたもので、適用シス
テムの使用部品点数の減少化、信頼性の向上、小型化を
図シ得る電気的消去・再書込み可能量読出し専用メモリ
を提供するものである。
テムの使用部品点数の減少化、信頼性の向上、小型化を
図シ得る電気的消去・再書込み可能量読出し専用メモリ
を提供するものである。
即ち、本発明のE2FROMは、メモリセルアレイを複
数のブロックに区分し、あるブロックに対するライトサ
イクル中にその他のブロックに対する読み出し動作を可
能状態に制御する手段を備えてなることを特徴とするも
のである。
数のブロックに区分し、あるブロックに対するライトサ
イクル中にその他のブロックに対する読み出し動作を可
能状態に制御する手段を備えてなることを特徴とするも
のである。
したがって、同一デバイス内で各ブロックをプログラム
格納用、データ格納用として使い分けることが可能にな
シ、マイクロコンピュータシステムに適用した場合にメ
モリの種類2点数を減少でき、信頼性の向上、小型化等
を図ることができる。
格納用、データ格納用として使い分けることが可能にな
シ、マイクロコンピュータシステムに適用した場合にメ
モリの種類2点数を減少でき、信頼性の向上、小型化等
を図ることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図はE2FROMの一部を示しており、メモリセル
アレイはたとえば第1.第2のメモリセルブロック1,
2に区分けされており、このメモリセルブロック1,2
に各対応して第1.第2のアドレスラッチ・デコーダ3
,4および第1゜第2の人出力バッファ・ラッチ5,6
が設けられている。7は制御回路であって、ライトイネ
ーブル信号型、チップイネーブル信号CE、アウトプッ
トイネーブル信号面、が入力し、この入力信号の組合せ
によって前記アドレスラッチ・デコーダ等に対する所定
のイネーブル信号の出力の可否、前記入出力バッファ・
ラッチ5,6および外部端子に対するレディ信号(動作
状態確認信号)の出力の可否が決定される。なお、8は
アドレス信号線、9は入出力データ線である。
アレイはたとえば第1.第2のメモリセルブロック1,
2に区分けされており、このメモリセルブロック1,2
に各対応して第1.第2のアドレスラッチ・デコーダ3
,4および第1゜第2の人出力バッファ・ラッチ5,6
が設けられている。7は制御回路であって、ライトイネ
ーブル信号型、チップイネーブル信号CE、アウトプッ
トイネーブル信号面、が入力し、この入力信号の組合せ
によって前記アドレスラッチ・デコーダ等に対する所定
のイネーブル信号の出力の可否、前記入出力バッファ・
ラッチ5,6および外部端子に対するレディ信号(動作
状態確認信号)の出力の可否が決定される。なお、8は
アドレス信号線、9は入出力データ線である。
第2図は前記制御回路7の一具体例を示しておl)、2
1Fi″Ojルベルの■信号、”0”レベルのcg倍信
号′1”レベルのOE倍信号入力時を検出する論理ダー
ト、22は上記論理ゲート21の出力とアドレス信号の
一部(本ガでは2個のメモリセルブロックの区分に対応
する最上位ビット)が入力する2人力の第1のアンドf
−)、23は上記アンドゲート22の出力がセット入力
端SK入力し、リセット入力端Rにタイミング制御回路
(図示せず)から書込み終了時にリセット信号R514
;入力するSR型の第1のフリラグフロップ(FF)、
24は前記論理ダート21の出力と前記アドレス信号最
上位ビットがインバータ25により反転てれた反転信号
とが入力する2人力の第2のアンドゲート、26は上記
第2のアンド? −) 24の出力がセット入力端Sに
入力し、リセット入力端R8に書込み終了時にリセット
信号R82が入力するSR型の第2のFFである。上記
第1OFF 23のセット出力端Qの出力信号は第1の
イネーブル信号Gl、リセット出力端Qの出力信号は第
1のレディ信号RDYJでアシ、第2のFF26のセッ
ト出力端Qの出力信号は第2のイネーブル信号G2、リ
セット出力端Qの出力信号は第2のレディ信号RDY2
である。
1Fi″Ojルベルの■信号、”0”レベルのcg倍信
号′1”レベルのOE倍信号入力時を検出する論理ダー
ト、22は上記論理ゲート21の出力とアドレス信号の
一部(本ガでは2個のメモリセルブロックの区分に対応
する最上位ビット)が入力する2人力の第1のアンドf
−)、23は上記アンドゲート22の出力がセット入力
端SK入力し、リセット入力端Rにタイミング制御回路
(図示せず)から書込み終了時にリセット信号R514
;入力するSR型の第1のフリラグフロップ(FF)、
24は前記論理ダート21の出力と前記アドレス信号最
上位ビットがインバータ25により反転てれた反転信号
とが入力する2人力の第2のアンドゲート、26は上記
第2のアンド? −) 24の出力がセット入力端Sに
入力し、リセット入力端R8に書込み終了時にリセット
信号R82が入力するSR型の第2のFFである。上記
第1OFF 23のセット出力端Qの出力信号は第1の
イネーブル信号Gl、リセット出力端Qの出力信号は第
1のレディ信号RDYJでアシ、第2のFF26のセッ
ト出力端Qの出力信号は第2のイネーブル信号G2、リ
セット出力端Qの出力信号は第2のレディ信号RDY2
である。
第3図は前記アドレスラッチeデコーダ3,4における
アドレスラッチの1ビツト分を示しておシ、D型FF3
1のデータ入力端りにアドレス信号のうちの1ビツトが
入力し、クロック入力端φに前記制御回路7からの第1
のイネーブル信号GJ(または第2のイネーブル信号G
2)が入力し、データ出力端Qの出力がアドレスデコー
ダに与えられるようになっている。
アドレスラッチの1ビツト分を示しておシ、D型FF3
1のデータ入力端りにアドレス信号のうちの1ビツトが
入力し、クロック入力端φに前記制御回路7からの第1
のイネーブル信号GJ(または第2のイネーブル信号G
2)が入力し、データ出力端Qの出力がアドレスデコー
ダに与えられるようになっている。
第4図は前記入出力バッファ・ラッチ5,6における1
ビット分を示しておシ、入出力信号線のうちの1本9′
からのデータ入力D1がOE倍信号よシ動作制御される
データ入力用のスリーステートバッファ41を経てD型
FF 42のデータ入力端りに入力し、このD fi
FF 42のクロック入力端φに前記制御回路7からの
第1のイネ−ゾル信号Gl(または第2のイネーブル信
号G2)が入力し、このD W F’F 42のセット
出力端Qの出力信号が前記メモリセルブロック(1また
は2)のカラム選択を行なうためのカラム選択ダートの
うちの1個の一端側に与えられるようになっている。そ
して、″′0ルベルのOE倍信号よび1”レベルの第1
のレディ信号RD 1(または第2のレディ信号RD2
)の入力時を検出するための論理ゲート43の出力によ
り動作制御されるデータ出力用のスリーステートバッフ
ァ44に、メモリセルブロック(1または2)に対応す
るセンスアンプのうちの1個から読出しデータが入力し
、この/Jツファ44の出力データD0が前記入出力信
号線のうちの1本9′に送シ出されるようになっている
。
ビット分を示しておシ、入出力信号線のうちの1本9′
からのデータ入力D1がOE倍信号よシ動作制御される
データ入力用のスリーステートバッファ41を経てD型
FF 42のデータ入力端りに入力し、このD fi
FF 42のクロック入力端φに前記制御回路7からの
第1のイネ−ゾル信号Gl(または第2のイネーブル信
号G2)が入力し、このD W F’F 42のセット
出力端Qの出力信号が前記メモリセルブロック(1また
は2)のカラム選択を行なうためのカラム選択ダートの
うちの1個の一端側に与えられるようになっている。そ
して、″′0ルベルのOE倍信号よび1”レベルの第1
のレディ信号RD 1(または第2のレディ信号RD2
)の入力時を検出するための論理ゲート43の出力によ
り動作制御されるデータ出力用のスリーステートバッフ
ァ44に、メモリセルブロック(1または2)に対応す
るセンスアンプのうちの1個から読出しデータが入力し
、この/Jツファ44の出力データD0が前記入出力信
号線のうちの1本9′に送シ出されるようになっている
。
次に、上記E2FROMにおける動作を説明する。
たとえば第1のメモリセルブロック1に1バイトのデー
タの書き込みを行なう場合、アrレス号が“0”、OE
倍信号“l”であシ、制御回路7において論理ダート2
1の出力が11#、第1のアンドゲート22の出力が6
1”、第1のFF23がセットされ、第1のイネーブル
信号G1が1#。
タの書き込みを行なう場合、アrレス号が“0”、OE
倍信号“l”であシ、制御回路7において論理ダート2
1の出力が11#、第1のアンドゲート22の出力が6
1”、第1のFF23がセットされ、第1のイネーブル
信号G1が1#。
第1のレディ信号RDJが“0”、第2のアンドゲート
24の出力は“O#、繍2のFF回路26はリセット状
態のままであシ、第2のイネーブル信号G2は“0”、
第2のレディ信号RD、?は1”でらる、上記第1のイ
ネーブル信号G1により、第1のアドレスラッチ・デコ
ーダ3、第1の入出力バッファ・ラッチ5および書込み
制御系(図示せず)が動作可能となシ、アドレス信号の
ラッチ・デコーダ動作、データ入力のラッチ動作が行な
われて第1のメモリセルブロック1へのデータ書き込み
が開始する。このライトサイクル中は、第1のレディ信
号RDIが0”になっておシ、第1の入出力バッファ・
ラッチ5におけるデータ出力用バッファ44が動作禁止
状態になっているので、第1のメモリセルブロック1に
対する読出し動作は禁止される。これに対して、上記第
1のメモリセルブロック1に対するライトサイクル中に
第2のレディ信号RDjは′l″になっているので、O
E倍信号0”レベルにすると第2の入出力バッファ・ラ
ッチ6における論理f−)43の出力が“1”になシ、
データ出力用バッファ44が動作可能となシ、第2のメ
モリセルブロック2に対するアクセスが可能となシ、第
2のメモリセルブロック2を通常のリードサイクルで使
用することが可能となる。
24の出力は“O#、繍2のFF回路26はリセット状
態のままであシ、第2のイネーブル信号G2は“0”、
第2のレディ信号RD、?は1”でらる、上記第1のイ
ネーブル信号G1により、第1のアドレスラッチ・デコ
ーダ3、第1の入出力バッファ・ラッチ5および書込み
制御系(図示せず)が動作可能となシ、アドレス信号の
ラッチ・デコーダ動作、データ入力のラッチ動作が行な
われて第1のメモリセルブロック1へのデータ書き込み
が開始する。このライトサイクル中は、第1のレディ信
号RDIが0”になっておシ、第1の入出力バッファ・
ラッチ5におけるデータ出力用バッファ44が動作禁止
状態になっているので、第1のメモリセルブロック1に
対する読出し動作は禁止される。これに対して、上記第
1のメモリセルブロック1に対するライトサイクル中に
第2のレディ信号RDjは′l″になっているので、O
E倍信号0”レベルにすると第2の入出力バッファ・ラ
ッチ6における論理f−)43の出力が“1”になシ、
データ出力用バッファ44が動作可能となシ、第2のメ
モリセルブロック2に対するアクセスが可能となシ、第
2のメモリセルブロック2を通常のリードサイクルで使
用することが可能となる。
一方、第2のメモリセルブロック2に対する書き込みに
際してはアドレス信号最上位ビット力10”になシ、第
2のメモリセルブロック2に対するライトサイクル中に
は第2のメモリセルブロック2に対するアクセスは禁止
されるが、第1のメモリセルブロック1に対するアクセ
スは可能となる。
際してはアドレス信号最上位ビット力10”になシ、第
2のメモリセルブロック2に対するライトサイクル中に
は第2のメモリセルブロック2に対するアクセスは禁止
されるが、第1のメモリセルブロック1に対するアクセ
スは可能となる。
上記実施例のE2FROMによれば、メモリセルアレイ
を2個のブロックに区分し、一方のブロックに対するラ
イトサイクル中でも他方のブロック、からの読み出しが
可能である。したがって、上記E2FROMをたとえば
小規模のマイクロコンピュータシステムに使用した場合
、一方のブロックをデータ格納用、他方のブロックをプ
ログラム格納用として使い分けることが゛可能になシ、
システム電源の遮断時に一方のブロックにデータを保存
するために必要なプログラムを同一デバイス内の他方の
ブロックに格納することが可能になる。これによって、
システムに上記E2FROM以外のメモリとかこのメモ
リのバックアップ用電池などを使用する必要がなくなシ
、システムとして使用部品点数を減少でき、使用基板上
の実装面積を小さくでき、信頼性の向上。
を2個のブロックに区分し、一方のブロックに対するラ
イトサイクル中でも他方のブロック、からの読み出しが
可能である。したがって、上記E2FROMをたとえば
小規模のマイクロコンピュータシステムに使用した場合
、一方のブロックをデータ格納用、他方のブロックをプ
ログラム格納用として使い分けることが゛可能になシ、
システム電源の遮断時に一方のブロックにデータを保存
するために必要なプログラムを同一デバイス内の他方の
ブロックに格納することが可能になる。これによって、
システムに上記E2FROM以外のメモリとかこのメモ
リのバックアップ用電池などを使用する必要がなくなシ
、システムとして使用部品点数を減少でき、使用基板上
の実装面積を小さくでき、信頼性の向上。
メインテナンス面での簡略化、小型化などを図ることが
可能になる。
可能になる。
なお、上記実施例はメモリセルアレイを2個のブロック
に区分したことに伴って制御回路7ではアドレス信号最
上位ビットの論理レベルに応じて2個のFF23.26
に対応するセット入力用アンドf−ト22,24を制御
したが、さらに多数のブロックに区分する場合にはアド
レス信号の上位の複数ビットをデコーダ回路によりブコ
ードし、そのデコード結果に応じて複数個OFFに各対
応するセット入力用アンドゲートを制御するように構成
すればよい。
に区分したことに伴って制御回路7ではアドレス信号最
上位ビットの論理レベルに応じて2個のFF23.26
に対応するセット入力用アンドf−ト22,24を制御
したが、さらに多数のブロックに区分する場合にはアド
レス信号の上位の複数ビットをデコーダ回路によりブコ
ードし、そのデコード結果に応じて複数個OFFに各対
応するセット入力用アンドゲートを制御するように構成
すればよい。
上述したように本発明のE2FROMによれば、メモリ
セルアレイを複数のブロックに区分し、あるブロックに
対するライトサイクル中に他のブロックに対する読出し
動作を可能としたので、同一デバイス内でプログラム格
納用、データ格納用として各ブロックを使い分けするこ
とができる。したがって、マイクロコンビ、−タシステ
ムに適用した場合にシステムの使用メモリの種類9点数
を減少でき、基板上の実装面積の減少による小型化、信
頼性の向上、メインテナンス面での簡略化を図ることが
できる。
セルアレイを複数のブロックに区分し、あるブロックに
対するライトサイクル中に他のブロックに対する読出し
動作を可能としたので、同一デバイス内でプログラム格
納用、データ格納用として各ブロックを使い分けするこ
とができる。したがって、マイクロコンビ、−タシステ
ムに適用した場合にシステムの使用メモリの種類9点数
を減少でき、基板上の実装面積の減少による小型化、信
頼性の向上、メインテナンス面での簡略化を図ることが
できる。
第1図は本発明の一実施例に係るE2FROM の一部
を示す構成説明図、第2図は第1図中の制御回路を取シ
出して示す論理回路図、第3図は第1図中のアドレスラ
ッチ・デコーダの1個分における一部を示す論理回路図
、第4図は第1図中の入出力バッファ・ラッチの1個分
における一部を示す論理回路図、第5図は従来のE2F
ROMを使用したマイクロコンビ、−タシステムの一部
を示す構成説明図である。 1.2・・・メモリセルブロック、3,4・・・アドレ
スラッチ・デコーダ、5,6・・・入出力バッファ・ラ
ッチ、7・・・制御回路、23.26・・・フリップフ
ロッグ。
を示す構成説明図、第2図は第1図中の制御回路を取シ
出して示す論理回路図、第3図は第1図中のアドレスラ
ッチ・デコーダの1個分における一部を示す論理回路図
、第4図は第1図中の入出力バッファ・ラッチの1個分
における一部を示す論理回路図、第5図は従来のE2F
ROMを使用したマイクロコンビ、−タシステムの一部
を示す構成説明図である。 1.2・・・メモリセルブロック、3,4・・・アドレ
スラッチ・デコーダ、5,6・・・入出力バッファ・ラ
ッチ、7・・・制御回路、23.26・・・フリップフ
ロッグ。
Claims (2)
- (1)メモリセルアレイが複数のブロックに区分され、
あるブロックに対するライトサイクル中にその他のブロ
ックに対する読み出し動作を可能状態に制御する制御手
段を備えてなることを特徴とする電気的消去・再書込み
可能量読出し専用メモリ。 - (2)前記制御手段は、前記各ブロックに対応してそれ
ぞれライトサイクル中であるか否かを記憶する複数個の
フリップフロップを備え、このフリップフロップそれぞ
れの出力により各ブロックに対応するアドレスラッチ・
デコーダおよび入出力バッファ・ラッチを制御するよう
にしてなることを特徴とする前記特許請求の範囲第1項
記載の電気的消去・再書込み可能型読出し専用メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60087148A JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60087148A JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61246997A true JPS61246997A (ja) | 1986-11-04 |
Family
ID=13906890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60087148A Pending JPS61246997A (ja) | 1985-04-23 | 1985-04-23 | 電気的消去・再書込み可能型読出し専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61246997A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
-
1985
- 1985-04-23 JP JP60087148A patent/JPS61246997A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100375217B1 (ko) | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 | |
US6725322B1 (en) | Memory card, method for allotting logical address, and method for writing data | |
CA2623747C (en) | Multiple independent serial link memory | |
EP0929075B1 (en) | Synchronous type semiconductor memory device | |
US7369447B2 (en) | Random cache read | |
US7386657B2 (en) | Random access interface in a serial memory device | |
JPS59185097A (ja) | 自己診断機能付メモリ装置 | |
CN108538332B (zh) | 与非门闪存的读取方法 | |
JP3905204B2 (ja) | 半導体記憶装置 | |
US6560161B1 (en) | Synchronous flash memory command sequence | |
JPH0476681A (ja) | マイクロコンピュータ | |
JPS61246997A (ja) | 電気的消去・再書込み可能型読出し専用メモリ | |
TWI657450B (zh) | 反及閘快閃記憶體的讀取方法 | |
TWI701553B (zh) | 反及閘快閃記憶體的讀取方法 | |
JPH11176174A (ja) | 不揮発性メモリの書き込み回路および不揮発性メモリ | |
KR970005647B1 (ko) | 롬(rom) 코드 검증 장치 | |
JPS6246493A (ja) | 半導体集積回路装置 | |
JPH0636197B2 (ja) | マイクロコンピユ−タ | |
JPH11185485A (ja) | 半導体記憶装置及びデータ処理装置 | |
JPH1139222A (ja) | マイクロコンピュータ | |
JPH04370856A (ja) | メモリ回路 | |
JPH0644786A (ja) | 半導体記憶装置 | |
JPH029091A (ja) | 半導体装置 | |
JPH06251596A (ja) | 不揮発性半導体記憶装置 | |
JPH04352046A (ja) | Romカード |