JPH1139222A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH1139222A JPH1139222A JP9197567A JP19756797A JPH1139222A JP H1139222 A JPH1139222 A JP H1139222A JP 9197567 A JP9197567 A JP 9197567A JP 19756797 A JP19756797 A JP 19756797A JP H1139222 A JPH1139222 A JP H1139222A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer memory
- memory
- flash memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 バッファメモリの格納データの正誤を判定す
るフラッシュメモリ等の不揮発性メモリ内蔵型のマイク
ロコンピュータを提供する。 【解決手段】 バッファメモリ４のデータ入出力線とデ
ータバス８とを接続し、バッファメモリ４の格納データ
をフラッシュメモリ１に書き込む前のタイミングで、バ
ッファメモリ４の格納データの正誤を制御回路６で判別
する。これより、フラッシュメモリ１の書き込みデータ
の信頼性が向上する。また、バッファメモリ４をフラッ
シュメモリ１のデータ書き込み用として使用しない時
は、通常のＲＡＭとして使用でき、これより、バッファ
メモリ４の有効活用及びＲＡＭの記憶容量の増大が図れ
る。
るフラッシュメモリ等の不揮発性メモリ内蔵型のマイク
ロコンピュータを提供する。 【解決手段】 バッファメモリ４のデータ入出力線とデ
ータバス８とを接続し、バッファメモリ４の格納データ
をフラッシュメモリ１に書き込む前のタイミングで、バ
ッファメモリ４の格納データの正誤を制御回路６で判別
する。これより、フラッシュメモリ１の書き込みデータ
の信頼性が向上する。また、バッファメモリ４をフラッ
シュメモリ１のデータ書き込み用として使用しない時
は、通常のＲＡＭとして使用でき、これより、バッファ
メモリ４の有効活用及びＲＡＭの記憶容量の増大が図れ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ
（フラッシュメモリ）を内蔵した１チップ型のマイクロ
コンピュータに関する。
（フラッシュメモリ）を内蔵した１チップ型のマイクロ
コンピュータに関する。
【０００２】
【従来の技術】１チップマイクロコンピュータは、自ら
の動作を制御する為のプログラムメモリを内蔵している
が、最近、プログラムメモリとして、製造時にデータを
焼き付け固定してしまうマスクＲＯＭ内蔵型から、デー
タを一括して電気消去でき且つデータを繰り返し書き込
み読み出しできるフラッシュメモリ内蔵型へ、需要が移
行しつつある。これは、フラッシュメモリ内蔵型の１チ
ップマイクロコンピュータの方が、量産品でありながら
プログラム変更に容易に対応できる特徴を有するからで
ある。
の動作を制御する為のプログラムメモリを内蔵している
が、最近、プログラムメモリとして、製造時にデータを
焼き付け固定してしまうマスクＲＯＭ内蔵型から、デー
タを一括して電気消去でき且つデータを繰り返し書き込
み読み出しできるフラッシュメモリ内蔵型へ、需要が移
行しつつある。これは、フラッシュメモリ内蔵型の１チ
ップマイクロコンピュータの方が、量産品でありながら
プログラム変更に容易に対応できる特徴を有するからで
ある。
【０００３】さて、フラッシュメモリのデータ書き込み
動作を所定ワード単位（例えば１ページ＝１２８バイト
単位）で実行する場合、フラッシュメモリのデータ入力
側に前記所定ワードの記憶容量を有するバッファメモリ
（ＲＡＭ）を設け、バッファメモリに前記所定ワード数
のデータを格納した後、フラッシュメモリの前記所定ワ
ードにバッファメモリの格納データを書き込むという動
作を繰り返し、これより、フラッシュメモリ全体のデー
タ書き換えを実行している。
動作を所定ワード単位（例えば１ページ＝１２８バイト
単位）で実行する場合、フラッシュメモリのデータ入力
側に前記所定ワードの記憶容量を有するバッファメモリ
（ＲＡＭ）を設け、バッファメモリに前記所定ワード数
のデータを格納した後、フラッシュメモリの前記所定ワ
ードにバッファメモリの格納データを書き込むという動
作を繰り返し、これより、フラッシュメモリ全体のデー
タ書き換えを実行している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来
は、バッファメモリのデータ出力線はフラッシュメモリ
のデータ入力線と接続されているに過ぎない。即ち、バ
ッファメモリの格納データが使用者の意図する状態で正
しく格納されているかどうかを確認する手段が無く、仮
にバッファメモリの格納データが誤っていたとしても、
フラッシュメモリにそのまま書き込まれてしまう問題が
あった。
は、バッファメモリのデータ出力線はフラッシュメモリ
のデータ入力線と接続されているに過ぎない。即ち、バ
ッファメモリの格納データが使用者の意図する状態で正
しく格納されているかどうかを確認する手段が無く、仮
にバッファメモリの格納データが誤っていたとしても、
フラッシュメモリにそのまま書き込まれてしまう問題が
あった。
【０００５】そこで、本発明は、バッファメモリの格納
データの正誤を判定できるフラッシュメモリ内蔵型のマ
イクロコンピュータを提供することを目的とする。
データの正誤を判定できるフラッシュメモリ内蔵型のマ
イクロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを所定ワード
単位で電気消去でき且つデータを繰り返し書き込み読み
出しできる不揮発性メモリと、前記所定ワード数と同等
の記憶容量を有し、前記不揮発性メモリに書き込むべき
所定ワード数のデータを格納するバッファメモリと、前
記バッファメモリの格納データを前記不揮発性メモリに
書き込む為の第１命令信号と、前記バッファメモリの格
納データを自らに読み込む為の第２命令信号とを発生す
る制御回路と、を備えたことを特徴とする。
解決する為に成されたものであり、データを所定ワード
単位で電気消去でき且つデータを繰り返し書き込み読み
出しできる不揮発性メモリと、前記所定ワード数と同等
の記憶容量を有し、前記不揮発性メモリに書き込むべき
所定ワード数のデータを格納するバッファメモリと、前
記バッファメモリの格納データを前記不揮発性メモリに
書き込む為の第１命令信号と、前記バッファメモリの格
納データを自らに読み込む為の第２命令信号とを発生す
る制御回路と、を備えたことを特徴とする。
【０００７】また、前記制御回路は、前記第２命令信号
に従って前記バッファメモリの格納データを読み込んだ
時、当該格納データの正誤を判定することを特徴とす
る。また、前記バッファメモリを使用しない時、前記バ
ッファメモリをＲＡＭとして使用することを特徴とす
る。
に従って前記バッファメモリの格納データを読み込んだ
時、当該格納データの正誤を判定することを特徴とす
る。また、前記バッファメモリを使用しない時、前記バ
ッファメモリをＲＡＭとして使用することを特徴とす
る。
【０００８】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。図１において、（１）はフラッ
シュメモリ（不揮発性メモリ）であり、データを所定ワ
ード単位（例えば１ページ＝１２８バイト）で一括して
電気消去でき、且つ、データを繰り返し書き込み及び読
み出しできるスタックゲート構造又はスプリットゲート
構造である。フラッシュメモリ（１）は、１チップマイ
クロコンピュータの動作制御の為のデータが書き込ま
れ、１チップマイクロコンピュータに内蔵される。詳し
くは、フラッシュメモリ（１）のＡ領域は書き換え不要
なプログラムデータの記憶領域に割り当てられ、Ｂ領域
は書き換え可能なテーブルデータ等の記憶領域に割り当
てられる。例えば、フラッシュメモリ（１）の総記憶容
量が１０２４Ｋビット（通常１Ｍビットと言う）、各ア
ドレスの記憶容量が８ビットに設定されている場合、フ
ラッシュメモリ（１）は１２８Ｋバイトの記憶容量、換
言すれば１Ｋページの記憶容量を有することになる。
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。図１において、（１）はフラッ
シュメモリ（不揮発性メモリ）であり、データを所定ワ
ード単位（例えば１ページ＝１２８バイト）で一括して
電気消去でき、且つ、データを繰り返し書き込み及び読
み出しできるスタックゲート構造又はスプリットゲート
構造である。フラッシュメモリ（１）は、１チップマイ
クロコンピュータの動作制御の為のデータが書き込ま
れ、１チップマイクロコンピュータに内蔵される。詳し
くは、フラッシュメモリ（１）のＡ領域は書き換え不要
なプログラムデータの記憶領域に割り当てられ、Ｂ領域
は書き換え可能なテーブルデータ等の記憶領域に割り当
てられる。例えば、フラッシュメモリ（１）の総記憶容
量が１０２４Ｋビット（通常１Ｍビットと言う）、各ア
ドレスの記憶容量が８ビットに設定されている場合、フ
ラッシュメモリ（１）は１２８Ｋバイトの記憶容量、換
言すれば１Ｋページの記憶容量を有することになる。
【０００９】（２）はアドレスカウンタであり、フラッ
シュメモリ（１）の１Ｋページの中の何れか１ページを
アドレス指定するものであり、１０ビットの上位アドレ
スデータがセットされる。（３）はアドレスカウンタで
あり、アドレスカウンタ（２）でアドレス指定された何
れか１ページの中の１２８バイトを順次アドレス指定す
るものであり、７ビットの下位アドレスデータがセット
される。
シュメモリ（１）の１Ｋページの中の何れか１ページを
アドレス指定するものであり、１０ビットの上位アドレ
スデータがセットされる。（３）はアドレスカウンタで
あり、アドレスカウンタ（２）でアドレス指定された何
れか１ページの中の１２８バイトを順次アドレス指定す
るものであり、７ビットの下位アドレスデータがセット
される。
【００１０】（４）はバッファメモリ（ＲＡＭ）であ
り、１２８バイトの記憶容量を有し、フラッシュメモリ
（１）の特定の１ページに書き込むべき１２８バイトの
データが格納されるものである。即ち、バッファメモリ
（４）のデータ出力線とフラッシュメモリ（１）のデー
タ入力線とは接続されている。（５）はアドレスカウン
タであり、バッファメモリ（４）の１２８バイトを順次
アドレス指定するものであり、アドレスカウンタ（３）
と同様に、７ビットの下位アドレスデータが同時にセッ
トされる。尚、フラッシュメモリ（１）及びバッファメ
モリ（４）は、イネーブル信号又はディセーブル信号が
印加されることにより動作状態又は停止状態となるもの
である。しかし、バッファメモリ（４）にデータを書き
込む時は、フラッシュメモリ（１）及びバッファメモリ
（４）は共にアドレス指定されるが、バッファメモリ
（４）にアウトプットイネーブル信号が印加されない
為、バッファメモリ（４）に格納中のデータがフラッシ
ュメモリ（１）に書き込まれる不都合は生じない。
り、１２８バイトの記憶容量を有し、フラッシュメモリ
（１）の特定の１ページに書き込むべき１２８バイトの
データが格納されるものである。即ち、バッファメモリ
（４）のデータ出力線とフラッシュメモリ（１）のデー
タ入力線とは接続されている。（５）はアドレスカウン
タであり、バッファメモリ（４）の１２８バイトを順次
アドレス指定するものであり、アドレスカウンタ（３）
と同様に、７ビットの下位アドレスデータが同時にセッ
トされる。尚、フラッシュメモリ（１）及びバッファメ
モリ（４）は、イネーブル信号又はディセーブル信号が
印加されることにより動作状態又は停止状態となるもの
である。しかし、バッファメモリ（４）にデータを書き
込む時は、フラッシュメモリ（１）及びバッファメモリ
（４）は共にアドレス指定されるが、バッファメモリ
（４）にアウトプットイネーブル信号が印加されない
為、バッファメモリ（４）に格納中のデータがフラッシ
ュメモリ（１）に書き込まれる不都合は生じない。
【００１１】（９）はインストラクションレジスタであ
り、フラッシュメモリ（１）の読み出しデータがセット
されるものである。（１０）はインストラクションデコ
ーダであり、インストラクションレジスタ（９）の保持
データを解読し、マイクロコンピュータを動作制御する
為の制御信号を出力するものである。（６）は制御回路
であり、フラッシュメモリ（１）のＡ領域から読み出さ
れたプログラムデータ（第１命令信号）の解読結果に従
って、アドレスカウンタ（２）（３）（５）の為のアド
レスデータ、バッファメモリ（４）の為の書き込みデー
タを出力するものである。アドレスデータはアドレスバ
ス（７）を介してアドレスカウンタ（２）（３）（５）
に初期値としてセットされ、その後は、アドレスカウン
タ（２）（３）（５）は＋１ずつのインクリメント動作
を行う。一方、書き込みデータはデータバス（８）を介
してバッファメモリ（４）に順次セットされる。ここ
で、バッファメモリ（４）のデータ入出力線はデータバ
ス（８）と接続され、フラッシュメモリ（１）のＡ領域
から読み出されたプログラムデータ（第２命令信号）の
解読結果に従って、バッファメモリ（４）の格納データ
の状態を制御回路（６）に取り込むことができる。即
ち、バッファメモリ（４）の格納データをフラッシュメ
モリ（１）に書き込む前のタイミングで、バッファメモ
リ（４）の格納データの正誤を制御回路（６）で判断で
き、バッファメモリ（４）の格納データが正しい場合の
みフラッシュメモリ（１）に書き込む様にし、フラッシ
ュメモリ（１）の領域Ｂの書き込みデータの信頼性を上
げることができる。尚、制御回路（６）は、演算論理ユ
ニット、アキュムレータ、各種レジスタ等から成るもの
とする。
り、フラッシュメモリ（１）の読み出しデータがセット
されるものである。（１０）はインストラクションデコ
ーダであり、インストラクションレジスタ（９）の保持
データを解読し、マイクロコンピュータを動作制御する
為の制御信号を出力するものである。（６）は制御回路
であり、フラッシュメモリ（１）のＡ領域から読み出さ
れたプログラムデータ（第１命令信号）の解読結果に従
って、アドレスカウンタ（２）（３）（５）の為のアド
レスデータ、バッファメモリ（４）の為の書き込みデー
タを出力するものである。アドレスデータはアドレスバ
ス（７）を介してアドレスカウンタ（２）（３）（５）
に初期値としてセットされ、その後は、アドレスカウン
タ（２）（３）（５）は＋１ずつのインクリメント動作
を行う。一方、書き込みデータはデータバス（８）を介
してバッファメモリ（４）に順次セットされる。ここ
で、バッファメモリ（４）のデータ入出力線はデータバ
ス（８）と接続され、フラッシュメモリ（１）のＡ領域
から読み出されたプログラムデータ（第２命令信号）の
解読結果に従って、バッファメモリ（４）の格納データ
の状態を制御回路（６）に取り込むことができる。即
ち、バッファメモリ（４）の格納データをフラッシュメ
モリ（１）に書き込む前のタイミングで、バッファメモ
リ（４）の格納データの正誤を制御回路（６）で判断で
き、バッファメモリ（４）の格納データが正しい場合の
みフラッシュメモリ（１）に書き込む様にし、フラッシ
ュメモリ（１）の領域Ｂの書き込みデータの信頼性を上
げることができる。尚、制御回路（６）は、演算論理ユ
ニット、アキュムレータ、各種レジスタ等から成るもの
とする。
【００１２】（１１）はＲＡＭであり、演算データ等の
書き込み及び読み出しを行うものであり、データ入出力
線はデータバス（７）と接続されている。（１２）はア
ドレスカウンタであり、ＲＡＭ（１１）をアドレス指定
するものであり、データ入力線はアドレスバス（７）と
接続される。即ち、フラッシュメモリ（１）のＡ領域か
ら読み出されたプログラムデータの解読結果に従って、
制御回路（６）から出力されたアドレスデータは、アド
レスバス（７）を介してアドレスレジスタ（１２）にも
セットされる。
書き込み及び読み出しを行うものであり、データ入出力
線はデータバス（７）と接続されている。（１２）はア
ドレスカウンタであり、ＲＡＭ（１１）をアドレス指定
するものであり、データ入力線はアドレスバス（７）と
接続される。即ち、フラッシュメモリ（１）のＡ領域か
ら読み出されたプログラムデータの解読結果に従って、
制御回路（６）から出力されたアドレスデータは、アド
レスバス（７）を介してアドレスレジスタ（１２）にも
セットされる。
【００１３】さて、フラッシュメモリ（１）のＢ領域の
データを書き換えない時、バッファメモリ（４）は使用
されず、バッファメモリ（４）自体の存在が無駄になっ
てしまう。そこで、バッファメモリ（４）及びＲＡＭ
（１１）を予め同一アドレス空間に割り当てておき、バ
ッファメモリ（４）をフラッシュメモリ（１）の為に使
用しない時は通常のＲＡＭとして使用する。これより、
バッファメモリ（４）を有効利用でき、ＲＡＭとしての
記憶容量を増大できる。
データを書き換えない時、バッファメモリ（４）は使用
されず、バッファメモリ（４）自体の存在が無駄になっ
てしまう。そこで、バッファメモリ（４）及びＲＡＭ
（１１）を予め同一アドレス空間に割り当てておき、バ
ッファメモリ（４）をフラッシュメモリ（１）の為に使
用しない時は通常のＲＡＭとして使用する。これより、
バッファメモリ（４）を有効利用でき、ＲＡＭとしての
記憶容量を増大できる。
【００１４】
【発明の効果】本発明によれば、バッファメモリの格納
データを不揮発性メモリに書き込む前のタイミングで、
バッファメモリの格納データの正誤を制御回路で判断で
き、これより、不揮発性メモリの書き込みデータの信頼
性が向上する。また、バッファメモリを不揮発性メモリ
の為に使用しない時は、通常のＲＡＭとして使用でき、
これより、バッファメモリを有効利用できると共にＲＡ
Ｍとしての記憶容量を増大できる等の利点が得られる。
データを不揮発性メモリに書き込む前のタイミングで、
バッファメモリの格納データの正誤を制御回路で判断で
き、これより、不揮発性メモリの書き込みデータの信頼
性が向上する。また、バッファメモリを不揮発性メモリ
の為に使用しない時は、通常のＲＡＭとして使用でき、
これより、バッファメモリを有効利用できると共にＲＡ
Ｍとしての記憶容量を増大できる等の利点が得られる。
【図１】本発明のマイクロコンピュータを示すブロック
図である。
図である。
（１） フラッシュメモリ （４） バッファメモリ （６） 制御回路
Claims (3)
- 【請求項１】 データを所定ワード単位で電気消去でき
且つデータを繰り返し書き込み読み出しできる不揮発性
メモリと、 前記所定ワード数と同等の記憶容量を有し、前記不揮発
性メモリに書き込むべき所定ワード数のデータを格納す
るバッファメモリと、 前記バッファメモリの格納データを前記不揮発性メモリ
に書き込む為の第１命令信号と、前記バッファメモリの
格納データを自らに読み込む為の第２命令信号とを発生
する制御回路と、 を備えたことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記制御回路は、前記第２命令信号に従
って前記バッファメモリの格納データを読み込んだ時、
当該格納データの正誤を判定することを特徴とする請求
項１記載のマイクロコンピュータ。 - 【請求項３】 前記バッファメモリを使用しない時、前
記バッファメモリをＲＡＭとして使用することを特徴と
する請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197567A JPH1139222A (ja) | 1997-07-23 | 1997-07-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197567A JPH1139222A (ja) | 1997-07-23 | 1997-07-23 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139222A true JPH1139222A (ja) | 1999-02-12 |
Family
ID=16376658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9197567A Pending JPH1139222A (ja) | 1997-07-23 | 1997-07-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004910B2 (en) | 2009-01-28 | 2011-08-23 | Sanyo Electric Co., Ltd. | Data transfer system |
-
1997
- 1997-07-23 JP JP9197567A patent/JPH1139222A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004910B2 (en) | 2009-01-28 | 2011-08-23 | Sanyo Electric Co., Ltd. | Data transfer system |
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