JP3061835B2 - メモリ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリセルアレイに同一のデータを連続し
て書き込む用紙に好適のセット又はリセットを外部装置
と無関係に設定することができるメモリ回路に関する。

［従来の技術］ 従来、一般的なメモリ回路は第４図に示すように構成
されている。

アドレス線11を介して与えられるアドレスはアドレス
入力バッファ１でロウアドレス及びカラムアドレスに分
配され、夫々アドレス線11a,11bを介してロウデコーダ
２及びカラムデコーダ４に入力されている。ロウデコー
ダ２は、メモリセルアレイ５の一本のワード線14を選択
する。また、カラムデコーダ４は、カラムアドレス線15
及びマルチプレクサ７を介してメモリセルアレイ５のビ
ット線16の一本を選択する。選択されたビット線16に対
しては、データ入力線12及びデータ入力バッファ８を介
してデータの書込が行われ、データ出力線13及びデータ
出力バッファ９を介してデータが読み出されるようにな
っている。

このように構成された従来のメモリ回路でローレベル
又はハイレベルの信号を記憶させるためには、アドレス
線11に指定したアドレス値をアドレス入力バッファ１を
通してロウデコーダ２に入力する。ロウデコーダ２は、
入力されたアドレス値から対応するメモリセルアレイ５
内のワード線14を選択する。そして、選択されたワード
線14に接続されているメモリセルのゲートをオン状態に
することにより、書込可能状態にすることができる。

また、データ入力線12には、記憶させようとするデー
タ値を与える。このデータ値はデータ入力バッファ８を
通し、マルチプレクサ７に入力される。マルチプレクサ
７では、カラムデコーダ４によってメモリセルアレイ５
内にビット線16を選択する。

そして、選択された書込可能状態になっているメモリ
セルの記憶内容を、ビット線16に与えたデータ値によっ
て、ローレベル又はハイレベルに変更していた。

また、メモリセルアレイ５に記憶された記憶内容を読
み出すときは、アドレス線11で指定したアドレス値に対
応するメモリセルのゲートをオン状態にして、読み出し
可能状態にし、メモリセルの記憶内容をビット線16によ
り読み出してマルチプレクサ７とデータ出力バッファ９
とを通してデータ出力線13に出力していた。

［発明が解決しようとする課題］ しかしながら、上述した従来のメモリ回路では、アド
レス値の指定によって選択されたワード線に接続されて
いるメモリセルのゲートしかオン状態にすることができ
ない。このため、同一のデータを連続してメモリセル内
に記憶する場合は、アドレス値を指定して、メモリセル
の選択を行い、データ値を変更するといった動作を、全
てのメモリセルについて繰り返さなければならない。

上記の動作が完了するまでの所要時間ｔは、下記
（１）式で表される。

ｔ＝（Ne−Ns）×tc …（１） なお、ここでNsは開始アドレス、Neは終了アドレス、
tcはライトサイクルタイムである。上記（１）式からも
明らかなように、同一データを格納する領域が大きくな
ればなるほど処理にかかる所要時間は長くなってしま
う。このため、例えばメモリ回路の周辺に配置された制
御回路が、長時間、他の処理をすることができなくなる
という問題がある。

また、従来のメモリ回路をマイクロコンピュータの記
憶装置として使用した場合、マイクロコンピュータの起
動時における所定記憶領域の初期化処理に前述した
（１）式の時間がかかってしまい、起動時のオーバーヘ
ッドとなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、連続した同一のデータを極めて高速に書き込むこと
が可能なメモリ回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るメモリ回路は、マトリクス状に配置され
た複数のメモリセルからなるメモリセルアレイと、ロウ
アドレス情報をデコードしてメモリセルアレイのワード
線を選択すると共に外部から与えられる制御信号によっ
てワード線を一括してアクティブにするロウデコーダ
と、カラムアドレス情報をデコードしてメモリセルアレ
イのビット線を選択するカラムデコーダと、メモリセル
アレイの各ビット線に接続され制御信号によってビット
線を一括してハイレベル又はローレベルに固定するビッ
ト線制御回路とを有し、ロウデコーダはデコーダを構成
するNANDゲートの入力側に制御信号とアドレス線の１つ
とを入力するNORゲートを有し、このNORゲートの出力信
号でデコード出力をマスクすることを特徴とする。

［作用］ 本発明によれば、外部からの制御信号によってメモリ
アレイのワード線を一括してアクティブにすると共に、
ビット線をハイレベル又はローレベルに一括して固定す
ることにより、全メモリセルに対して一度にデータの書
込を行うことができる。

したがって、本発明において、メモリ回路の記憶内容
を全部書き替えるのに要する時間は、下記（２）式よう
に、略１ライトサイクルタイムにすることができる。

ｔ≒１×tc …（２） このように、本発明では、連続した同一のデータを変
化させる時間を大幅に短縮することができるので、メモ
リ回路周辺にある制御回路の処理を中断させることな
く、またメモリ回路の性能試験にかかる所要時間及びマ
イクロコンピュータの記憶装置として起動したときの初
期化時間の短縮を図ることができる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。

第１図は本発明の参考例に係るメモリ回路構成を示す
ブロック図である。なお、第１図において、第４図と同
一部分には同一符号を付し、重複する部分の説明は省略
する。

ロウデコーダ２とメモリセルアレイ５との間には、ワ
ード線制御回路３が設けられている。また、マルチプレ
クサ７とメモリセルアレイ５との間には、ビット線制御
回路６が設けられている。ワード線制御回路３とビット
線制御回路６とは、制御信号線17で結合されており、こ
の制御信号線17は、外部の制御端子10に接続されてい
る。

第２図はワード線制御回路３及びビット線制御回路６
の更に詳細を示す回路図である。

ワード線制御回路３は、各ワード線14に対応して設け
られ、ドレインがワード線14に接続され、ソースが電源
に接続され、ゲートが制御信号線17bに接続された複数
のＰチャネルMOSトランジスタ20から構成されている。
また、ビット線制御回路６は、各ビット線16に対応して
設けられ、ドレインがビット線16に接続され、ソースが
接地され、ゲートが制御信号線17aに接続された複数の
ＮチャネルMOSトランジスタ21から構成されている。そ
して、制御端子10から入力される制御信号は、インバー
タ18aを介してトランジスタ20のゲートに入力され、更
にインバータ18bを介してトランジスタ21のゲートに入
力されている。

次に、このように構成された本参考例のメモリ回路の
動作について説明する。

メモリセルアレイ５の記憶内容を全てロウレベルにす
るには、制御端子10の入力信号をハイレベルにすればよ
い。そうすると、インバータ18aの出力がローレベルと
なり、この出力が制御信号線17bを介してワード線制御
回路３のＰチャネルMOSトランジスタ20のゲートに印加
されるので、ＰチャネルMOSトランジスタ20はオン状態
となり、ワード線14をハイレベルに引き上げる。これに
より、メモリセル19が全て書込可能状態になる。

一方、インバータ18aによって反転された入力信号
は、インバータ18bによって更に反転され、もとの入力
信号レベルであるハイレベルになる。この信号は制御信
号線17aを通り、ビット線制御回路６のＮチャネルMOSト
ランジスタ21のゲート端子に印加されるので、Ｎチャネ
ルMOSトランジスタ21はオン状態になり、ビット線16を
ローレベルに代えるので、メモリセル19の記憶内容は全
てローレベルに書き替えられる。

また、この動作状態を解除するためには、制御端子10
をローレベルにすればよい。制御端子10をローレベルに
すると、ワード線制御回路３のＰチャネルMOSトランジ
スタ20とビット線制御回路６のＮチャネルMOSトランジ
スタ21はオフ状態になるから、動作状態を解除すること
ができる。

このようにして、制御端子10を制御することにより、
メモリセルアレイ５の記憶内容を同時に全てローレベル
にすることができ、また、この動作状態を解除すること
ができる。

第３図は、本発明の第２の実施例に係るメモリ回路の
要部を示すブロック図である。

この実施例では、前述したワード線制御回路３の代わ
りに、ロウデコーダ２にワード線の一括選択機能を持た
せたものとなっている。

即ち、インバータ18及びNANDゲート22によって構成さ
れるロウデコーダに加え、この実施例では、制御端子10
からの制御信号を入力するNORゲート23を備え、制御信
号がハイレベルである場合には、デコード出力をマスク
して、全ワード線14をアクティブ状態することを可能に
している。

なお、この回路では、制御端子10をローレベルにした
ときには、NORゲート23がインバータとして機能し、他
のインバータ18及びNANDゲート22と共に、デコード回路
を構成する。

この回路によれば、前述した回路よりも回路規模を小
さくすることができるという効果がある。

［発明の効果］ 以上述べたように、本発明によれば、外部からの制御
信号によってメモリセルアレイのワード線を一括してア
クティブにすると共に、ビット線をハイレベル又はロー
レベルに一括して固定することにより、全メモリセルに
対して一度にデータの書込を行うことができるので、メ
モリ回路の記憶内容を全部書き替えるのに要する時間を
略１ラインサイクルタイムにすることができる。このた
め、メモリ回路周辺にある制御回路の処理が中断させる
ことがなく、またメモリ回路の性能試験にかかる所要時
間及びマイクロコンピュータの記憶装置として起動した
ときの初期化時間の短縮を図ることができる。更に、本
発明によれば、回路規模を小さくすることができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るメモリ回路のブロ
ック図、第２図は同メモリ回路の部分詳細回路図、第３
図は本発明の第２の実施例に係るメモリ回路の要部のブ
ロック図、第４図は従来のメモリ回路のブロック図であ
る。 1;アドレス入力バッファ、2;ロウデコーダ、3;ワード線
制御回路、4;カラムデコーダ、5;メモリセルアレイ、6;
ビット線制御回路、7;マルチプレクサ、8;データ入力バ
ッファ、9;データ出力バッファ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−228490（ＪＰ，Ａ) 特開 昭61−40628（ＪＰ，Ａ) 特開 平１−258292（ＪＰ，Ａ) 特開 昭63−306590（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された複数のメモリセ
   ルからなるメモリセルアレイと、ロウアドレス情報をデ
   コードして前記メモリセルアレイのワード線を選択する
   と共に外部から与えられる制御信号によって前記ワード
   線を一括してアクティブにするロウデコーダと、カラム
   アドレス情報をデコードして前記メモリセルアレイのビ
   ット線を選択するカラムデコーダと、前記メモリセルア
   レイの各ビット線に接続され前記制御信号によって前記
   ビット線を一括してハイレベル又はローレベルに固定す
   るビット線制御回路とを有し、前記ロウデコーダはデコ
   ードを行う論理回路の入力側に、前記制御信号とロウア
   ドレス情報の１つとが入力される論理ゲートを有し、こ
   の論理ゲートの出力信号によりデコード出力をマスクし
   て全ワード線をアクティブ状態にすることを特徴とする
   メモリ回路。