JPH07105154B2 - Ｅｐｒｏｍの書き込み回路 - Google Patents
Ｅｐｒｏｍの書き込み回路Info
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- JPH07105154B2 JPH07105154B2 JP24401089A JP24401089A JPH07105154B2 JP H07105154 B2 JPH07105154 B2 JP H07105154B2 JP 24401089 A JP24401089 A JP 24401089A JP 24401089 A JP24401089 A JP 24401089A JP H07105154 B2 JPH07105154 B2 JP H07105154B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、EPROMの書き込み回路に関するものである。
（ロ）従来の技術 第２図は、従来のEPROMの書き込み回路を示している。
第２図において、（１）（２）は、全アドレスを２分割
されたEPROMである。これ等EPROM（１）（２）は、例え
ば全部で128Kビットの総記憶容量を有するものとし、64
Kビットづつ均等に２分割されているものとする。ここ
で、EPROM（１）（２）の１ワードが８ビットで構成さ
れているものとすると、EPROM（１）（２）の各記憶容
量は8Kバイトとなり、言い換えればEPROM（１）（２）
の全アドレスは8Kアドレスづつ２分割されていることに
なる。そこで、EPROM（１）（２）の全アドレス即ち16K
アドレスをアクセスする場合、14ビットのアドレスデー
タA0〜A13が必要となる（214＝16384）。
されたEPROMである。これ等EPROM（１）（２）は、例え
ば全部で128Kビットの総記憶容量を有するものとし、64
Kビットづつ均等に２分割されているものとする。ここ
で、EPROM（１）（２）の１ワードが８ビットで構成さ
れているものとすると、EPROM（１）（２）の各記憶容
量は8Kバイトとなり、言い換えればEPROM（１）（２）
の全アドレスは8Kアドレスづつ２分割されていることに
なる。そこで、EPROM（１）（２）の全アドレス即ち16K
アドレスをアクセスする場合、14ビットのアドレスデー
タA0〜A13が必要となる（214＝16384）。
前記EPROM（１）においては、512（＝29）本のワード線
（３）と16（＝24）本のビット線（４）とをマトリクス
状に配置したマット（図示せず）が８枚設けられた構造
となっており、各マットにおける前記ワード線（３）と
前記ビット線（４）とのマトリクス交差位置に64K（≒5
12×16×８）個の記憶素子（図示せず）が設けられてい
るものとする。尚、512本のワード線（３）の選択は各
マットにおいて共通であり、第２図に示すビット線
（４）は、８枚の各マット毎に設けた所定の１本のビッ
ト線であり、これ等８本のビット線は、所定の前記ワー
ド線（３）とマトリクス配置されているものとする。同
様にして、前記EPROM（２）においても、512本のワード
線（５）と16本のビット線（６）とをマトリクス状に配
置したマットが８枚設けられた構造となっており、各マ
ットにおける前記ワード線（５）と前記ビット線（６）
とのマトリクス交差位置に64K個の記憶素子（図示せ
ず）が設けられているものとする。尚、512本のワード
線（５）の選択は各マットにおいて共通であり、第２図
に示すビット線（６）は、各マット毎に設けた所定の１
本のビット線であり、これ等８本のビット線は、所定の
前記ワード線（５）とマトリクス配置されているものと
する。以上から明らかな様に、第２図に示すビット線
（４）（６）は、夫々EPROM（１）（２）内部の所定の
１アドレスへのデータの書き込み／読み出しに使用され
ることになる。また、第２図に示す各EPROM（１）
（２）の８本のビット線（４）（６）の組み合わせは、
前述したマトリクス配置される16本のビット線に対応し
て16あることになる。
（３）と16（＝24）本のビット線（４）とをマトリクス
状に配置したマット（図示せず）が８枚設けられた構造
となっており、各マットにおける前記ワード線（３）と
前記ビット線（４）とのマトリクス交差位置に64K（≒5
12×16×８）個の記憶素子（図示せず）が設けられてい
るものとする。尚、512本のワード線（３）の選択は各
マットにおいて共通であり、第２図に示すビット線
（４）は、８枚の各マット毎に設けた所定の１本のビッ
ト線であり、これ等８本のビット線は、所定の前記ワー
ド線（３）とマトリクス配置されているものとする。同
様にして、前記EPROM（２）においても、512本のワード
線（５）と16本のビット線（６）とをマトリクス状に配
置したマットが８枚設けられた構造となっており、各マ
ットにおける前記ワード線（５）と前記ビット線（６）
とのマトリクス交差位置に64K個の記憶素子（図示せ
ず）が設けられているものとする。尚、512本のワード
線（５）の選択は各マットにおいて共通であり、第２図
に示すビット線（６）は、各マット毎に設けた所定の１
本のビット線であり、これ等８本のビット線は、所定の
前記ワード線（５）とマトリクス配置されているものと
する。以上から明らかな様に、第２図に示すビット線
（４）（６）は、夫々EPROM（１）（２）内部の所定の
１アドレスへのデータの書き込み／読み出しに使用され
ることになる。また、第２図に示す各EPROM（１）
（２）の８本のビット線（４）（６）の組み合わせは、
前述したマトリクス配置される16本のビット線に対応し
て16あることになる。
（７）はビット線選択トランジスタとしてのＮチャンネ
ル型MOSトランジスタ（以下N-MOSと称する）であり、該
N-MOS（７）は、前記EPROM（１）の各ビット線（４）毎
に設けられ、前記各N-MOS（７）のドレイン・ソース路
は各ビット線（４）と接続されている。同様に、（８）
もビット線選択トランジスタとしてのN-MOSであり、該N
-MOS（８）は、前記EPROM（２）の各ビット線（６）毎
に設けられ、前記各N-MOS（８）のドレイン・ソース路
は各ビット線（６）と接続されている。
ル型MOSトランジスタ（以下N-MOSと称する）であり、該
N-MOS（７）は、前記EPROM（１）の各ビット線（４）毎
に設けられ、前記各N-MOS（７）のドレイン・ソース路
は各ビット線（４）と接続されている。同様に、（８）
もビット線選択トランジスタとしてのN-MOSであり、該N
-MOS（８）は、前記EPROM（２）の各ビット線（６）毎
に設けられ、前記各N-MOS（８）のドレイン・ソース路
は各ビット線（６）と接続されている。
（９）はカラムデコーダである。該カラムデコーダ
（９）には、前記アドレスデータの下位４ビットA0A1A2
A3が印加される様になっており、該カラムデコーダ
（９）からは、下位４ビットデータA0A1A2A3に基づき、
前記EPROM（１）（２）の所定アドレスをアクセスする
ための16本のデコード出力が得られることになる。詳し
くは、該カラムデコーダ（９）からは、前記EPROM
（１）の所定アドレスをアクセスするための16本のデコ
ード出力と前記EPROM（２）の所定アドレスを開く説す
るための16本のデコード出力とが得られる訳であるが、
これ等16本づつのデコード出力は共通である。そして、
一方における16本の各デコード出力は、前記EPROM
（１）側における８本の組み合わせの前記ビット線
（４）に夫々接続されている８個の前記N-MOS（７）の
ゲートに、共通印加されている。また、他方における16
本の各デコード出力は、前記EPROM（２）側における８
本の組み合わせの前記ビット線（６）に夫々接続されて
いる８個の前記N-MOS（８）のゲートに、共通印加され
ている。具体的には、データの書き込み時、アドレスデ
ータA0A1A2A3に基づき、前記カラムデコーダ（９）のデ
コード出力a,a′が高電圧VPP又はそれ以上の高電圧にな
ると、N-MOS（７）（８）のゲートには該高電圧VPPが共
に印加される。
（９）には、前記アドレスデータの下位４ビットA0A1A2
A3が印加される様になっており、該カラムデコーダ
（９）からは、下位４ビットデータA0A1A2A3に基づき、
前記EPROM（１）（２）の所定アドレスをアクセスする
ための16本のデコード出力が得られることになる。詳し
くは、該カラムデコーダ（９）からは、前記EPROM
（１）の所定アドレスをアクセスするための16本のデコ
ード出力と前記EPROM（２）の所定アドレスを開く説す
るための16本のデコード出力とが得られる訳であるが、
これ等16本づつのデコード出力は共通である。そして、
一方における16本の各デコード出力は、前記EPROM
（１）側における８本の組み合わせの前記ビット線
（４）に夫々接続されている８個の前記N-MOS（７）の
ゲートに、共通印加されている。また、他方における16
本の各デコード出力は、前記EPROM（２）側における８
本の組み合わせの前記ビット線（６）に夫々接続されて
いる８個の前記N-MOS（８）のゲートに、共通印加され
ている。具体的には、データの書き込み時、アドレスデ
ータA0A1A2A3に基づき、前記カラムデコーダ（９）のデ
コード出力a,a′が高電圧VPP又はそれ以上の高電圧にな
ると、N-MOS（７）（８）のゲートには該高電圧VPPが共
に印加される。
（10）はローデコーダである。該ローデコーダ（10）に
は、前記アドレスデータの上位10ビットA4〜A13が印加
される様になっており、該ローデコーダ（10）からは、
上位10ビットデータA4〜A13に基づき、前記EPROM（１）
（２）の所定アドレスをアクセスするための512本のデ
コード出力が得られることになる。詳しくは、９ビット
データA4〜A12によって前記EPROM（１）（２）のための
512本のローデコード出力が得られ、最上位ビットA13に
よって前記EPROM（１）又は前記EPROM（２）の選択を行
なっている。
は、前記アドレスデータの上位10ビットA4〜A13が印加
される様になっており、該ローデコーダ（10）からは、
上位10ビットデータA4〜A13に基づき、前記EPROM（１）
（２）の所定アドレスをアクセスするための512本のデ
コード出力が得られることになる。詳しくは、９ビット
データA4〜A12によって前記EPROM（１）（２）のための
512本のローデコード出力が得られ、最上位ビットA13に
よって前記EPROM（１）又は前記EPROM（２）の選択を行
なっている。
（11）（12）は、夫々前記EPROM（１）（２）にデータ
を書き込むための書き込みデータ印加回路であり、これ
等書き込みデータ印加回路（11）（12）は、夫々前記N-
MOS（７）（８）のドレイン・ソース路の一端と接続さ
れている。また書き込みデータ印加回路（11）（12）
は、書き込み命令によって駆動され、前記EPROM（１）
（２）内の記憶素子に「０」を書き込む場合、高電圧V
PPを出力し、前記EPROM（１）（２）内の記憶素子に
「１」を書き込む場合、低電圧VL（＝零ボルト）を出力
するものとする。
を書き込むための書き込みデータ印加回路であり、これ
等書き込みデータ印加回路（11）（12）は、夫々前記N-
MOS（７）（８）のドレイン・ソース路の一端と接続さ
れている。また書き込みデータ印加回路（11）（12）
は、書き込み命令によって駆動され、前記EPROM（１）
（２）内の記憶素子に「０」を書き込む場合、高電圧V
PPを出力し、前記EPROM（１）（２）内の記憶素子に
「１」を書き込む場合、低電圧VL（＝零ボルト）を出力
するものとする。
以上の構成から成るEPROMの書き込み回路の動作は、一
般によく知られており、ローデコーダ（10）とカラムデ
コーダ（９）とでEPROM（１）（２）の所定アドレスを
アクセスすることによって、データの書き込みを行なっ
ていた。
般によく知られており、ローデコーダ（10）とカラムデ
コーダ（９）とでEPROM（１）（２）の所定アドレスを
アクセスすることによって、データの書き込みを行なっ
ていた。
（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、ローデコーダ
（10）によって512本のワード線（３）の中のWLに高電
圧VPPを印加し、且つカラムデコーダ（９）のデコード
出力ａを高電圧VPP又はそれ以上の高電圧とすることに
よって図示の８本のビット線（４）を選択し、これ等ワ
ード線WLと８本のビット線（４）とのマトリクス交差位
置に設けられた記憶素子に書き込みデータ印加回路（1
1）によってデータの書き込みを行なう場合、以下の問
題点がある。つまり、EPROM（２）にデータの書き込み
を行なわないにも拘らず、図示のN-MOS（８）のゲート
にも高電圧VPP又はそれ以上の高電圧が印加されること
になり、ビット線（６）の持つ浮遊容量にチャージが行
なわれることになる。この結果、前述よりEPROM（１）
（２）に対する16本づつのカラムデコード出力が夫々共
通であることから、高電圧VPPの低消費電流化にとって
不適当であり、書き込み電圧の低下を招くことになる。
これよりEPROM（１）へのデータの書き込みが遅くなっ
てしまう問題点があった。反対にEPROM（２）にデータ
の書き込みを行なう場合にも同様の問題点があった。更
に、EPROM（１）（２）の記憶素子はフローティングゲ
ートを持つメモリセルである為、データの書き込みが終
了したEPROM（１）又は（２）の中の記憶素子のゲート
には電圧が印加されないものの、そのドレインに高電圧
VPPが印加されてしまい、その結果、記憶素子からのデ
ータ抜けが生じ、書き込み不良を生じる問題点もあっ
た。
（10）によって512本のワード線（３）の中のWLに高電
圧VPPを印加し、且つカラムデコーダ（９）のデコード
出力ａを高電圧VPP又はそれ以上の高電圧とすることに
よって図示の８本のビット線（４）を選択し、これ等ワ
ード線WLと８本のビット線（４）とのマトリクス交差位
置に設けられた記憶素子に書き込みデータ印加回路（1
1）によってデータの書き込みを行なう場合、以下の問
題点がある。つまり、EPROM（２）にデータの書き込み
を行なわないにも拘らず、図示のN-MOS（８）のゲート
にも高電圧VPP又はそれ以上の高電圧が印加されること
になり、ビット線（６）の持つ浮遊容量にチャージが行
なわれることになる。この結果、前述よりEPROM（１）
（２）に対する16本づつのカラムデコード出力が夫々共
通であることから、高電圧VPPの低消費電流化にとって
不適当であり、書き込み電圧の低下を招くことになる。
これよりEPROM（１）へのデータの書き込みが遅くなっ
てしまう問題点があった。反対にEPROM（２）にデータ
の書き込みを行なう場合にも同様の問題点があった。更
に、EPROM（１）（２）の記憶素子はフローティングゲ
ートを持つメモリセルである為、データの書き込みが終
了したEPROM（１）又は（２）の中の記憶素子のゲート
には電圧が印加されないものの、そのドレインに高電圧
VPPが印加されてしまい、その結果、記憶素子からのデ
ータ抜けが生じ、書き込み不良を生じる問題点もあっ
た。
（ニ）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 全アドレスが２分割され、データの書き込み／読み出し
が可能なEPROMと、分割された夫々の前記EPROMの記憶素
子に接続されたワード線を選択するためのローデコーダ
と、夫々の前記EPROMの記憶素子に接続されたビット線
を選択するためのカラムデコーダと、夫々の前記EPROM
のビット線と接続され、前記カラムデコーダの選択出力
によってオンオフ制御されるビット線選択トランジスタ
と、前記ビット線選択トランジスタを介して夫々の前記
EPROMのビット線と接続され、前記ローデコーダによっ
て選択されたワード線と前記カラムデコーダによって選
択されたビット線とに接続されている記憶素子に所定デ
ータを書き込むための書き込みデータ印加回路と、を備
えたEPROMの書き込み回路において、 前記EPROMを書き込み状態とするための書き込み制御信
号、及び前記ローデコーダに印加されるアドレスデータ
の所定１ビットによって、一方の前記EPROM側のビット
線選択トランジスタがオンの時に他方の前記EPROM側の
ビット線選択トランジスタをオフさせる制御回路を、備
えたことを特徴とする。
あり、 全アドレスが２分割され、データの書き込み／読み出し
が可能なEPROMと、分割された夫々の前記EPROMの記憶素
子に接続されたワード線を選択するためのローデコーダ
と、夫々の前記EPROMの記憶素子に接続されたビット線
を選択するためのカラムデコーダと、夫々の前記EPROM
のビット線と接続され、前記カラムデコーダの選択出力
によってオンオフ制御されるビット線選択トランジスタ
と、前記ビット線選択トランジスタを介して夫々の前記
EPROMのビット線と接続され、前記ローデコーダによっ
て選択されたワード線と前記カラムデコーダによって選
択されたビット線とに接続されている記憶素子に所定デ
ータを書き込むための書き込みデータ印加回路と、を備
えたEPROMの書き込み回路において、 前記EPROMを書き込み状態とするための書き込み制御信
号、及び前記ローデコーダに印加されるアドレスデータ
の所定１ビットによって、一方の前記EPROM側のビット
線選択トランジスタがオンの時に他方の前記EPROM側の
ビット線選択トランジスタをオフさせる制御回路を、備
えたことを特徴とする。
（ホ）作用 本発明によれば、分割された一方のEPROMにデータの書
き込みを行ない、他方のEPROMにデータの書き込みを行
なわない場合、他方のEPROM側のビット線選択トランジ
スタは、制御回路によって常にオフする。
き込みを行ない、他方のEPROMにデータの書き込みを行
なわない場合、他方のEPROM側のビット線選択トランジ
スタは、制御回路によって常にオフする。
（ヘ）実施例 本発明の詳細を図示の実施例により具体的に説明する。
第１図は、本発明の実施回路を示しており、一点鎖線部
分は、第２図のカラムデコーダ（９）内部に設けられ、
該カラムデコーダ（９）の16本づつのデコード出力に対
応して16個設けられているものとする。また、破線部分
は制御回路であり、制御回路出力によって、16個の一点
鎖線内部のトランジスタのゲートが共通に制御されるも
のとする。
分は、第２図のカラムデコーダ（９）内部に設けられ、
該カラムデコーダ（９）の16本づつのデコード出力に対
応して16個設けられているものとする。また、破線部分
は制御回路であり、制御回路出力によって、16個の一点
鎖線内部のトランジスタのゲートが共通に制御されるも
のとする。
第１図において、（13）はNORゲートであり、一方の入
力端子には、EPROM（１）又はEPROM（２）を書き込み状
態とする時に「０」となる▲▼信号が印加され、
他方の入力端子には、アドレスデータの最上位ビットA
13が印加される。（14）（15）はドレイン・ソース路が
接続されたデプレッション型のN-MOSであり、前記N-MOS
（14）のゲートはインバータ（16）を介した前記NORゲ
ート（13）出力と接続され、前記N-MOS（15）のゲート
は前記NORゲート（13）出力と接続されている。（17）
（18）は高電圧印加回路であり、前記EPROM（１）又は
前記EPROM（２）を書き込み状態とする時に駆動され、
高電圧VPPを出力する。ここで、前記N-MOS（14）（15）
のドレイン・ソース路の非接続側の夫々の一端は、例え
ばデコード出力a,a′と接続されているものとする。ま
た、前記N-MOS（14）（15）のドレイン・ソース路の接
続点Ｓには、アドレスデータA0A1A2A3に基づいてデコー
ド出力a,a′を選択する時、電圧VDD（＜高電圧VPP）が
印加され、デコード出力a,a′を選択しない時、零ボル
トの電圧VLが印加される様になっている。
力端子には、EPROM（１）又はEPROM（２）を書き込み状
態とする時に「０」となる▲▼信号が印加され、
他方の入力端子には、アドレスデータの最上位ビットA
13が印加される。（14）（15）はドレイン・ソース路が
接続されたデプレッション型のN-MOSであり、前記N-MOS
（14）のゲートはインバータ（16）を介した前記NORゲ
ート（13）出力と接続され、前記N-MOS（15）のゲート
は前記NORゲート（13）出力と接続されている。（17）
（18）は高電圧印加回路であり、前記EPROM（１）又は
前記EPROM（２）を書き込み状態とする時に駆動され、
高電圧VPPを出力する。ここで、前記N-MOS（14）（15）
のドレイン・ソース路の非接続側の夫々の一端は、例え
ばデコード出力a,a′と接続されているものとする。ま
た、前記N-MOS（14）（15）のドレイン・ソース路の接
続点Ｓには、アドレスデータA0A1A2A3に基づいてデコー
ド出力a,a′を選択する時、電圧VDD（＜高電圧VPP）が
印加され、デコード出力a,a′を選択しない時、零ボル
トの電圧VLが印加される様になっている。
第１図回路において、EPROM（１）の所定アドレスにデ
ータの書き込みを行なうべく、第２図に示すワード線
（３）の所定の１本とビット線（４）を選択する場合に
ついて説明する。この場合、N-MOS（７）をオンしなけ
ればならないことから、デコード出力ａを選択しなけれ
ばならない。そこで▲▼信号を「０」、A13を
「０」、接続点ＳをアドレスデータA0A1A2A3に基づいて
電圧VDDにし、更に高電圧印加回路（17）（18）を駆動
する。すると、N-MOS（14）はゲートが「０」（＝零ボ
ルト）になってオフし、N-MOS（15）はゲートが「１」
（＝電源電圧VDD）になってオンする。これよりN-MOS
（７）のゲートには高電圧印加回路（17）出力の高電圧
が印加され、該N-MOS（７）はオンすることになるが、
高電圧印加回路（18）出力はN-MOS（15）のオンによっ
て電源電圧VDD程度まで下降し、N-MOS（８）をオンでき
なくなる。従って、EPROM（２）側のビット線選択トラ
ンジスタ（８）はオフし、この結果、記憶素子の弱反転
電流が減少し、書き込み電圧の低下が防止されてEPROM
（１）へのデータの書き込みが速くなる。
ータの書き込みを行なうべく、第２図に示すワード線
（３）の所定の１本とビット線（４）を選択する場合に
ついて説明する。この場合、N-MOS（７）をオンしなけ
ればならないことから、デコード出力ａを選択しなけれ
ばならない。そこで▲▼信号を「０」、A13を
「０」、接続点ＳをアドレスデータA0A1A2A3に基づいて
電圧VDDにし、更に高電圧印加回路（17）（18）を駆動
する。すると、N-MOS（14）はゲートが「０」（＝零ボ
ルト）になってオフし、N-MOS（15）はゲートが「１」
（＝電源電圧VDD）になってオンする。これよりN-MOS
（７）のゲートには高電圧印加回路（17）出力の高電圧
が印加され、該N-MOS（７）はオンすることになるが、
高電圧印加回路（18）出力はN-MOS（15）のオンによっ
て電源電圧VDD程度まで下降し、N-MOS（８）をオンでき
なくなる。従って、EPROM（２）側のビット線選択トラ
ンジスタ（８）はオフし、この結果、記憶素子の弱反転
電流が減少し、書き込み電圧の低下が防止されてEPROM
（１）へのデータの書き込みが速くなる。
EPROM（２）にデータの書き込みを行なう場合も同様で
あり、この場合はA13を「１」に変更するのみでよい。
あり、この場合はA13を「１」に変更するのみでよい。
また、デコード出力a,a′を選択しない場合、接続点Ｓ
が零ボルトであることから、N-MOS（14）（15）は共に
オンであり、デコード出力a,a′によってN-MOS（７）
（８）がオンすることはない。
が零ボルトであることから、N-MOS（14）（15）は共に
オンであり、デコード出力a,a′によってN-MOS（７）
（８）がオンすることはない。
以上より、第１図回路を設けることによって、EPROM
（１）（２）へのデータの書き込みを高速化できること
になる。
（１）（２）へのデータの書き込みを高速化できること
になる。
（ト）発明の効果 本発明によれば、分割された一方のEPROMにデータの書
き込みを行ない、他方のEPROMにデータの書き込みを行
なわない場合、他方のEPROM側のビット線選択トランジ
スタは常にオフしており、これよりEPROMへのデータの
書き込みを高速化できる利点が得られる。更に、データ
の書き込みが終了したEPROM内部の記憶素子に対し、デ
ータの書き込み不良を防止できる利点も得られる。
き込みを行ない、他方のEPROMにデータの書き込みを行
なわない場合、他方のEPROM側のビット線選択トランジ
スタは常にオフしており、これよりEPROMへのデータの
書き込みを高速化できる利点が得られる。更に、データ
の書き込みが終了したEPROM内部の記憶素子に対し、デ
ータの書き込み不良を防止できる利点も得られる。
第１図は、本発明の実施例を示す回路図、第２図は、従
来のEPROMの書き込み回路を示すブロック図である。 （１）（２）……EPROM、（３）（５）……ワード線、
（４）（６）……ビット線、（７）（８）……N-MOS、
（９）……カラムデコーダ、（10）……ローデコーダ、
（11）（12）……書き込み回路。
来のEPROMの書き込み回路を示すブロック図である。 （１）（２）……EPROM、（３）（５）……ワード線、
（４）（６）……ビット線、（７）（８）……N-MOS、
（９）……カラムデコーダ、（10）……ローデコーダ、
（11）（12）……書き込み回路。
Claims (1)
- 【請求項１】全アドレスが２分割され、データの書き込
み／読み出しが可能なEPROMと、分割された夫々の前記E
PROMの記憶素子に接続されたワード線を選択するための
共通のローデコーダと、夫々の前記EPROMの記憶素子に
接続されたビット線を選択するための共通のカラムデコ
ーダと、夫々の前記EPROMのビット線と接続され、前記
カラムデコーダの選択出力によってオンオフ制御される
ビット線選択トランジスタと、前記ビット線選択トラン
ジスタを介して夫々の前記EPROMのビット線と接続さ
れ、前記ローデコーダによって選択されたワード線と前
記カラムデコーダによって選択されたビット線とに接続
されている記憶素子に所定データを書き込むための書き
込みデータ印加回路と、を備えたEPROMの書き込み回路
において、 前記EPROMを書き込み状態とするための書き込み制御信
号、及び前記ローデコーダに印加されるアドレスデータ
の所定１ビットによって、一方の前記EPROM側のビット
線選択トランジスタがオンの時に他方の前記EPROM側の
ビット線選択トランジスタをオフさせる制御回路と、を
備えた構成であって、 前記制御回路は、前記書き込み制御信号と前記ローデコ
ーダ用のアドレスデータの所定１ビットとの論理演算を
行う論理回路を含み、 前記カラムデコーダは、前記論理回路の出力によってオ
ンオフ制御される第１のトランジスタと、該第１のトラ
ンジスタと直列接続され前記論理回路の出力によって前
記第１のトランジスタとは相補的にオンオフ制御される
第２のトランジスタと、前記第１及び第２のトランジス
タの非接続側に設けた高電圧印加回路とを含み、前記第
１及び第２のトランジスタの非接続側の夫々の一端は、
夫々の前記EPROM側のビット線選択トランジスタの入力
と接続され、前記第１及び第２のトランジスタの接続点
には、何れか一方の前記EPROMの所定のビット線を選択
する時に、前記第１及び第２のトランジスタの何れかを
オンする信号が印加されることを特徴とするEPROMの書
き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401089A JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401089A JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105794A JPH03105794A (ja) | 1991-05-02 |
| JPH07105154B2 true JPH07105154B2 (ja) | 1995-11-13 |
Family
ID=17112372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24401089A Expired - Lifetime JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105154B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330186B2 (en) * | 1996-02-19 | 2001-12-11 | Citizen Watch Co, Ltd. | Non-volatile semiconductor memory device having electrically programable memory matrix array |
| JP4868317B2 (ja) * | 2007-04-27 | 2012-02-01 | 高周波熱錬株式会社 | パイプ接合装置 |
| US7813212B2 (en) | 2008-01-17 | 2010-10-12 | Mosaid Technologies Incorporated | Nonvolatile memory having non-power of two memory capacity |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583187A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-09-19 JP JP24401089A patent/JPH07105154B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105794A (ja) | 1991-05-02 |
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