JP2737005B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2737005B2 JP2737005B2 JP17317889A JP17317889A JP2737005B2 JP 2737005 B2 JP2737005 B2 JP 2737005B2 JP 17317889 A JP17317889 A JP 17317889A JP 17317889 A JP17317889 A JP 17317889A JP 2737005 B2 JP2737005 B2 JP 2737005B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- programming
- read
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は書き換え可能な論理アレイデバイスに関し、
さらに詳しくはこの種のデバイスの為の、読出し用兼プ
ログラミング用の統合された行ドライバに関する。本発
明は、従来の書き換え可能な論理デバイス（EPLD）の技
術を改良するものである。
さらに詳しくはこの種のデバイスの為の、読出し用兼プ
ログラミング用の統合された行ドライバに関する。本発
明は、従来の書き換え可能な論理デバイス（EPLD）の技
術を改良するものである。
電気的書込み可能読出し専用メモリ（EPROM）を使用
する従来の書込み可能なロジツクアレイデバイスは、米
国特許No.4,609,986および米国特許No.4,617,469に開示
されている。一般に、これらの先行技術によるEPROMデ
バイスに於いては、幾つかの回路が、デバイスの最適動
作を得る目的でピツチを制限された領域の中に配置され
る。このピツチ制限領域とは、メモリセルと、前記メモ
リセルに物理的に近接して配置されることを必要とする
関連回路とにより占有される、デバイスの限られた部分
を指す。このピツチ制限領域は、メモリセルと、前記メ
モリセルから分離的に離れることなく緊密な動作をする
必要のある主要回路とで構成されるのが普通である。一
般に、読出し・プログラミング回路と、アーキテクチヤ
回路と、このアレイからの出力を作り出すためのマクロ
セルとは、前記ピツチ制限領域内に配置されねばならな
い。デバイスの動作速度を速くするには、キヤパシタン
スとリード長とを減少させるために、近接して配置する
ことが必要である。
する従来の書込み可能なロジツクアレイデバイスは、米
国特許No.4,609,986および米国特許No.4,617,469に開示
されている。一般に、これらの先行技術によるEPROMデ
バイスに於いては、幾つかの回路が、デバイスの最適動
作を得る目的でピツチを制限された領域の中に配置され
る。このピツチ制限領域とは、メモリセルと、前記メモ
リセルに物理的に近接して配置されることを必要とする
関連回路とにより占有される、デバイスの限られた部分
を指す。このピツチ制限領域は、メモリセルと、前記メ
モリセルから分離的に離れることなく緊密な動作をする
必要のある主要回路とで構成されるのが普通である。一
般に、読出し・プログラミング回路と、アーキテクチヤ
回路と、このアレイからの出力を作り出すためのマクロ
セルとは、前記ピツチ制限領域内に配置されねばならな
い。デバイスの動作速度を速くするには、キヤパシタン
スとリード長とを減少させるために、近接して配置する
ことが必要である。
EPROMデバイスの性能の尺度となるものは、メモリセ
ルの密度である。EPLD技術にて使用される場合、EPROM
デバイスのメモリセルは一般に、関連する読出し・ログ
ラミング回路に接続される二次元のアレイとして配列さ
れる。高い密度を得るため、多くのデバイスは、単一の
半導体集積回路チツプに複数のアレイを組み込んでい
る。
ルの密度である。EPLD技術にて使用される場合、EPROM
デバイスのメモリセルは一般に、関連する読出し・ログ
ラミング回路に接続される二次元のアレイとして配列さ
れる。高い密度を得るため、多くのデバイスは、単一の
半導体集積回路チツプに複数のアレイを組み込んでい
る。
複数のアレイを用いるこれら従来技術の設計に於いて
は、幾つかの回路が重複している。後述される一つの解
決法に於いては、２つのアレイのための読出し回路を行
ドライバ内に組み入れる。組み込まれる関連回路のサイ
ズが減少するほど、余分のメモリセルをピツチ制限領域
内に配置することが可能となる。
は、幾つかの回路が重複している。後述される一つの解
決法に於いては、２つのアレイのための読出し回路を行
ドライバ内に組み入れる。組み込まれる関連回路のサイ
ズが減少するほど、余分のメモリセルをピツチ制限領域
内に配置することが可能となる。
本発明は、EPLDデバイスのための読出し用の行ドライ
バ回路とプログラミング用の行ドライバ回路とを統合す
るものである。読出し用の行ドライバ回路とプログラミ
ング用の行ドライバ回路とを統合することにより、デバ
イスのピツチ制限領域内に於ける関連回路の物理的大き
さを減少させることが出来る。この統合された読出し用
兼プログラミング用ドライバは、多数のメモリアレイを
有するデバイスに於ける行アドレスへのアクセスを制御
するために使用される。
バ回路とプログラミング用の行ドライバ回路とを統合す
るものである。読出し用の行ドライバ回路とプログラミ
ング用の行ドライバ回路とを統合することにより、デバ
イスのピツチ制限領域内に於ける関連回路の物理的大き
さを減少させることが出来る。この統合された読出し用
兼プログラミング用ドライバは、多数のメモリアレイを
有するデバイスに於ける行アドレスへのアクセスを制御
するために使用される。
本発明のデバイスはCMOSの回路技術を使用するもので
あり、ワードライン（第１ワードライン45,第２ワード
ライン46）の各々は、各出力インバータ（第１出力イン
バータ50a,51a;第２出力インバータ50b,51b）の出力ラ
インとして接続される。前記出力インバータの各ゲート
は、ともに１つのノード（44）に接続される。その上、
このノードは、読出し期間中に読出し制御信号（RI）に
より制御されるゲートを有するもう１つのCMOSインバー
タ（第１トランジスタ52,第２トランジスタ56）の結合
点にも接続される。読出し制御信号（RI）は、この、も
う１つのCMOSインバータ（52,56）の動作を制御し、そ
れにより、前記の各出力インバータを構成しているトラ
ンジスタ（第1pチヤネルトランジスタ50a,第2pチヤネル
トランジスタ50b,第1nチヤネルトランジスタ51a,第2nチ
ヤネルトランジスタ51b）のうちの対応するトランジス
タを導通させる。
あり、ワードライン（第１ワードライン45,第２ワード
ライン46）の各々は、各出力インバータ（第１出力イン
バータ50a,51a;第２出力インバータ50b,51b）の出力ラ
インとして接続される。前記出力インバータの各ゲート
は、ともに１つのノード（44）に接続される。その上、
このノードは、読出し期間中に読出し制御信号（RI）に
より制御されるゲートを有するもう１つのCMOSインバー
タ（第１トランジスタ52,第２トランジスタ56）の結合
点にも接続される。読出し制御信号（RI）は、この、も
う１つのCMOSインバータ（52,56）の動作を制御し、そ
れにより、前記の各出力インバータを構成しているトラ
ンジスタ（第1pチヤネルトランジスタ50a,第2pチヤネル
トランジスタ50b,第1nチヤネルトランジスタ51a,第2nチ
ヤネルトランジスタ51b）のうちの対応するトランジス
タを導通させる。
プログラミング用として、複数のプログラミングトラ
ンジスタ（X1〜Xm）が直列に前記ノード（44）に接続さ
れる。このノード（44）は、Ｈ状態に引き上げられてい
る。プログラミングに際し、選択された行がアドレス指
定されるときには、アドレス信号が前記複数のプログラ
ミング用トランジスタを全て導通させ、前記ノードを低
めの電位へと引き下ろす。
ンジスタ（X1〜Xm）が直列に前記ノード（44）に接続さ
れる。このノード（44）は、Ｈ状態に引き上げられてい
る。プログラミングに際し、選択された行がアドレス指
定されるときには、アドレス信号が前記複数のプログラ
ミング用トランジスタを全て導通させ、前記ノードを低
めの電位へと引き下ろす。
本発明は、EPLDにて使用されるための、統合された読
出し・プログラミング兼用ドライバのアーキテクチヤお
よび回路に関するものである。本発明についての十分な
理解を得るため、幾つかの特定的態様を以下に述べる。
しかしながら、本発明は、これら特定の態様に限定され
るべきものではない。また、本発明の本質が不明瞭にな
るのを避けるため、周知の方法及び構成については記述
を省略する。
出し・プログラミング兼用ドライバのアーキテクチヤお
よび回路に関するものである。本発明についての十分な
理解を得るため、幾つかの特定的態様を以下に述べる。
しかしながら、本発明は、これら特定の態様に限定され
るべきものではない。また、本発明の本質が不明瞭にな
るのを避けるため、周知の方法及び構成については記述
を省略する。
本発明を理解する上での一助とするため、先ず、従来
の技術について詳細に解説する。本発明は、こうした従
来技術を基礎として開発されたものであるが、さらに一
層の改良と利点と明らかな差異とが見られる。
の技術について詳細に解説する。本発明は、こうした従
来技術を基礎として開発されたものであるが、さらに一
層の改良と利点と明らかな差異とが見られる。
従来技術の説明 第１図に、従来技術による行ドライバ及びロジツクア
レイの、代表的構成のブロツク図を示す。２つ設けられ
ているメモリアレイ13は、読出し用ドバイハ12により融
てられている。各メモリアレイ13は、一般に二次元マト
リツクスアレイとして構成され、各メモリセルは行と列
に配列される。こうしたアレイ13の構造および機能は、
既に周知の事柄である。読出し用ドライバ12は、メモリ
アレイ13の読出し処理中に、メモリアレイ13の行をアク
セスし得るように配置される。ただ１つ設けられている
読出し用の行ドライバ12は、２つ設けられているメモリ
アレイ13のうちのいずれのメモリアレイの行をアクセス
するためにも使用される。メモリアレイ13にプログラミ
ングするときにはプログラミング用デバイスのみが使用
され、アレイ13の適切なメモリセルに書き込むためにア
レイ13の行に信号が与えられる。従来の技術に於いて
は、分割配置されているプログラミング用ドライバ11は
各々、担当するメモリアレイ13に組み合わせて使用され
る。
レイの、代表的構成のブロツク図を示す。２つ設けられ
ているメモリアレイ13は、読出し用ドバイハ12により融
てられている。各メモリアレイ13は、一般に二次元マト
リツクスアレイとして構成され、各メモリセルは行と列
に配列される。こうしたアレイ13の構造および機能は、
既に周知の事柄である。読出し用ドライバ12は、メモリ
アレイ13の読出し処理中に、メモリアレイ13の行をアク
セスし得るように配置される。ただ１つ設けられている
読出し用の行ドライバ12は、２つ設けられているメモリ
アレイ13のうちのいずれのメモリアレイの行をアクセス
するためにも使用される。メモリアレイ13にプログラミ
ングするときにはプログラミング用デバイスのみが使用
され、アレイ13の適切なメモリセルに書き込むためにア
レイ13の行に信号が与えられる。従来の技術に於いて
は、分割配置されているプログラミング用ドライバ11は
各々、担当するメモリアレイ13に組み合わせて使用され
る。
発明の背景を説明する際に述べたように、EPLDの設計
に於ける問題点はピツチ制限領域にある。そこで、第１
図の回路に於いても、読出し期間中にアクセス処理をす
る読出し用の行ドライバ12が１つにまとめられている。
に於ける問題点はピツチ制限領域にある。そこで、第１
図の回路に於いても、読出し期間中にアクセス処理をす
る読出し用の行ドライバ12が１つにまとめられている。
第２図は、第１図のデバイスの詳細図である。読出し
用の行ドライバ12は、２つのメモリアレイ13と境を接し
ている。各メモリアレイ13は、その上、列デコーダ16と
アーキテクチヤ回路17とマクロセル19とに隣接してい
る。マクロセル０からマクロセル３までの４個のマクロ
セルは、上側のアレイ13から出力を作り出し、一方、マ
クロセル４からマクロセル７までの４個のマクロセル
は、下側のアレイ13からの出力を作り出す。メモリアレ
イ13をアクセスするためのアドレス信号は、入力として
入力回路14に接続され、次いでアドレスデコーダ15と読
出し用ドライバ12とに接続される。アドレスデコーダ15
は、プログラミング用の行ドライバ11と、列デコーダ16
とに接続される。アドレスデコーダ15は、入力アドレス
信号をデコードとして、アレイ13をアクセスしプログラ
ミングする為の行と列との情報を与える。プログラミン
グドライバ11は、プログラミング期間中、その対応する
列デコーダ16と協同して機能を果たすように接続され
る。
用の行ドライバ12は、２つのメモリアレイ13と境を接し
ている。各メモリアレイ13は、その上、列デコーダ16と
アーキテクチヤ回路17とマクロセル19とに隣接してい
る。マクロセル０からマクロセル３までの４個のマクロ
セルは、上側のアレイ13から出力を作り出し、一方、マ
クロセル４からマクロセル７までの４個のマクロセル
は、下側のアレイ13からの出力を作り出す。メモリアレ
イ13をアクセスするためのアドレス信号は、入力として
入力回路14に接続され、次いでアドレスデコーダ15と読
出し用ドライバ12とに接続される。アドレスデコーダ15
は、プログラミング用の行ドライバ11と、列デコーダ16
とに接続される。アドレスデコーダ15は、入力アドレス
信号をデコードとして、アレイ13をアクセスしプログラ
ミングする為の行と列との情報を与える。プログラミン
グドライバ11は、プログラミング期間中、その対応する
列デコーダ16と協同して機能を果たすように接続され
る。
アレイ13からの出力は適切なマクロセル19に接続さ
れ、マクロセル19の回路に従つて処理される。幾つかの
例では、逐次処理論理回路としての機能を果たすため、
１つまたは複数のマクロセル10がアレイ13にフイードバ
ツク信号を送る。
れ、マクロセル19の回路に従つて処理される。幾つかの
例では、逐次処理論理回路としての機能を果たすため、
１つまたは複数のマクロセル10がアレイ13にフイードバ
ツク信号を送る。
第３図は従来技術による具体的回路の一例を示した図
であり、読出し用ドライバ61およびプログラミング用ド
ライバ62は、それぞれ、第１図の読出し用ドライバ12お
よびプログラミング用ドライバ11と同等である。この回
路には、相補型金属酸化膜半導体（CMOS）技術が使用さ
れている。ドライバ61は、ワードライン36を経由してEP
ROMアレイ72からの読み出しを行なう際に使用される。
プログラミング用ドライバ62は、EPROMアレイ72に書き
込む際に使用される。アレイ72は、ワードライン36によ
つて、読出し用ドライバ61とプログラミング用ドライバ
62との双方に接続されている。メモリアレイが２つ使用
される場合には、第１図に示されているように、２つめ
のEPROMアレイ72と２つめのプログラミング用ドライバ6
2とでなる第２セツトが、読出し用ドライバ61に接続さ
れる。アレイの各行ごとに１つづつ必要であるから、こ
うしたドライバ61,62は数多く必要であり、それらドラ
イバの各々は対応する行アドレス信号によつて導通させ
られる。
であり、読出し用ドライバ61およびプログラミング用ド
ライバ62は、それぞれ、第１図の読出し用ドライバ12お
よびプログラミング用ドライバ11と同等である。この回
路には、相補型金属酸化膜半導体（CMOS）技術が使用さ
れている。ドライバ61は、ワードライン36を経由してEP
ROMアレイ72からの読み出しを行なう際に使用される。
プログラミング用ドライバ62は、EPROMアレイ72に書き
込む際に使用される。アレイ72は、ワードライン36によ
つて、読出し用ドライバ61とプログラミング用ドライバ
62との双方に接続されている。メモリアレイが２つ使用
される場合には、第１図に示されているように、２つめ
のEPROMアレイ72と２つめのプログラミング用ドライバ6
2とでなる第２セツトが、読出し用ドライバ61に接続さ
れる。アレイの各行ごとに１つづつ必要であるから、こ
うしたドライバ61,62は数多く必要であり、それらドラ
イバの各々は対応する行アドレス信号によつて導通させ
られる。
読出し用ドライバ61は、VPIとVSSとの間に直列に接続
される複数のトランジスタ101,102,103,104にて構成さ
れる。トランジスタ104のゲートはドライバイネーブル
信号ENAに接続され、一方、トランジスタ101のゲートは
前記イネーブル信号ENAの否定出力によつて駆動される
ように接続される。READ信号は、トランジスタ102とト
ランジスタ103とのゲートへ接続される。従来技術によ
るこの回路例に於いては、トランジスタ101,102はｐチ
ヤネルトランジスタであり、他方、トランジスタ103,10
4はｎチヤネルトランジスタである。ワードライン36
は、トランジスタ102とトランジスタ103とのドレインに
接続されている。本例に於いては、VSSはアースを表わ
す。
される複数のトランジスタ101,102,103,104にて構成さ
れる。トランジスタ104のゲートはドライバイネーブル
信号ENAに接続され、一方、トランジスタ101のゲートは
前記イネーブル信号ENAの否定出力によつて駆動される
ように接続される。READ信号は、トランジスタ102とト
ランジスタ103とのゲートへ接続される。従来技術によ
るこの回路例に於いては、トランジスタ101,102はｐチ
ヤネルトランジスタであり、他方、トランジスタ103,10
4はｎチヤネルトランジスタである。ワードライン36
は、トランジスタ102とトランジスタ103とのドレインに
接続されている。本例に於いては、VSSはアースを表わ
す。
プログラミング用ドライバ62は、２つのプログラミン
グイネーブル信号PGMEN1,PGMEN2を受け取る、。PGMEN1
は、トランジスタ109とトランジスタ111とのゲートにそ
れぞれ接続される。トランジスタ109およびトランジス
タ111は、VPIとVSSとの間に直列に接続されており、１
つのCMOSドライバとして機能する。トランジスタ109は
ｐチヤネル型であり、トランジスタ111はｎチヤネル型
である。VPIとアースとの間に、複数のトランジスタ10
6,107,108が直列に接続されている。トランジスタ106は
ｐチヤネル型であり、トランジスタ107とトランジスタ1
08とはｎチヤネル型である。PGMEN2はトランジスタ107
のゲートに接続され、ワードライン36はトランジスタ10
6とトランジスタ107とのドレインに接続される。トラン
ジスタ106,108のゲートは共に、トランジスタ109のドレ
インとトランジスタ111のドレンインとの結合点に接続
される。複数の行アドレツシングライン（RAx）は、そ
れぞれに対応するトランジスタ110のゲートに接続され
る。
グイネーブル信号PGMEN1,PGMEN2を受け取る、。PGMEN1
は、トランジスタ109とトランジスタ111とのゲートにそ
れぞれ接続される。トランジスタ109およびトランジス
タ111は、VPIとVSSとの間に直列に接続されており、１
つのCMOSドライバとして機能する。トランジスタ109は
ｐチヤネル型であり、トランジスタ111はｎチヤネル型
である。VPIとアースとの間に、複数のトランジスタ10
6,107,108が直列に接続されている。トランジスタ106は
ｐチヤネル型であり、トランジスタ107とトランジスタ1
08とはｎチヤネル型である。PGMEN2はトランジスタ107
のゲートに接続され、ワードライン36はトランジスタ10
6とトランジスタ107とのドレインに接続される。トラン
ジスタ106,108のゲートは共に、トランジスタ109のドレ
インとトランジスタ111のドレンインとの結合点に接続
される。複数の行アドレツシングライン（RAx）は、そ
れぞれに対応するトランジスタ110のゲートに接続され
る。
特定の行をアクセスするのにはただ１つのアドレスラ
インのみが使用可能であるから、プログラミング期間中
に適切な制御を遂行するためには、従来技術に於いては
多量のトランジスタが必要であつた。行アドレツシング
ラインに接続されるトランジスタ110は全て、トランジ
スタ109のドレインとトランジスタ111のドレインとの結
合点と、電源の帰線VSSとの間に、直列に接続される。
トランジスタ110は全てｎチヤネルトランジスタであ
る。メモリアレイ72の中の、第３図の回路が担当する特
定の行を選択するためには、全てのRAxライン（RA1〜RA
X）がＨとなり、トランジスタ106のゲートをＬにしてト
ランジスタ106を導通させなければならない。それによ
り、ワードライン36がVPI電位となる。この特定の行を
選択しない場合には、RAxライン（RA1〜RAX）のうちの
少なくとも１つはＬとされ、それによりトランジスタ10
8が導通してワードライン36をＬにする。
インのみが使用可能であるから、プログラミング期間中
に適切な制御を遂行するためには、従来技術に於いては
多量のトランジスタが必要であつた。行アドレツシング
ラインに接続されるトランジスタ110は全て、トランジ
スタ109のドレインとトランジスタ111のドレインとの結
合点と、電源の帰線VSSとの間に、直列に接続される。
トランジスタ110は全てｎチヤネルトランジスタであ
る。メモリアレイ72の中の、第３図の回路が担当する特
定の行を選択するためには、全てのRAxライン（RA1〜RA
X）がＨとなり、トランジスタ106のゲートをＬにしてト
ランジスタ106を導通させなければならない。それによ
り、ワードライン36がVPI電位となる。この特定の行を
選択しない場合には、RAxライン（RA1〜RAX）のうちの
少なくとも１つはＬとされ、それによりトランジスタ10
8が導通してワードライン36をＬにする。
読出しモードに於ける各信号の状態は次の通りであ
る。
る。
PGMEN1＝０（Ｌ） PGMEN2＝０（Ｌ） READ＝１または０ ENA＝１ VPI＝VCC（代表的には＋5V） このデバイスへその時点に於ける入力状態に従つて１
または０となるREAD入力は、トランジスタ101〜104によ
り構成されるインバータによつて反転させられる。ワー
ドライン36は、これらのトランジスタ101〜104を含む読
出し用ドライバ61によつて、ＨまたはＬに駆動される。
または０となるREAD入力は、トランジスタ101〜104によ
り構成されるインバータによつて反転させられる。ワー
ドライン36は、これらのトランジスタ101〜104を含む読
出し用ドライバ61によつて、ＨまたはＬに駆動される。
EPROMアレイ72をプログラミングするには、下記の信
号状態が使用される。
号状態が使用される。
PGMEN1＝０ PGMEN2＝１ READ＝Ｘ（トライステートのハイインピーダンス状 態） ENA＝０ VPI＝VPP（代表的には＋12V） このような信号配置によりトランジスタ108が導通
し、ワードライン36がＬとなる。しかしながら、RAxラ
インがトランジスタ110の全てを導通させている場合に
は、トランジスタ108は遮断されトランジスタ106が導通
して、ワードライン36にVPIが表われる。
し、ワードライン36がＬとなる。しかしながら、RAxラ
インがトランジスタ110の全てを導通させている場合に
は、トランジスタ108は遮断されトランジスタ106が導通
して、ワードライン36にVPIが表われる。
本発明についての説明 第４図は本発明によるデバイスの基本的構成を示して
おり、メモリアレイ22の読出しとプログラミングとを可
能とする為の統合された読出し用兼プログラミング用ド
ライバ21が配置されている。メモリアレイ22は第１図の
EPROMアレイ13に相当するが、アレイ13ほどの制限は受
けない。この構成は第１図に示した従来技術の回路を改
良したものであり、読出し用ドライバとプログラミング
用ドライバとが統合されて単一の読出し用兼プログラミ
ング用ドライバ21となり、メモリアレイ22の双方と共に
動作する。これにより、メモリアレイ22に組み合わせて
使用される回路の大きさが減少する。ピツチ制限領域内
への配置を必要とする読出し回路とプログラミング回路
との大きさを減らすことにより、余分のEPROMセルを追
加することが可能となり、密度が高くなる。EPROMデバ
イスの設計に於けるもう１つの問題点は、読出し用ドラ
イバ及びプログラミング用ドライバの、動作速度につい
ての性能である。プログラミングは常時行なうものでは
ないので、一般に、読出し用回路の速度のみが問題とな
る。通常は読出しモードにて使用されるから、読出し処
理は相当迅速に遂行されねばならない。本発明に於ける
読出し機能の速度は、回路全体の高密度化という利点が
加わつたにも拘らず、少なくも従来の技術と同程度であ
る。
おり、メモリアレイ22の読出しとプログラミングとを可
能とする為の統合された読出し用兼プログラミング用ド
ライバ21が配置されている。メモリアレイ22は第１図の
EPROMアレイ13に相当するが、アレイ13ほどの制限は受
けない。この構成は第１図に示した従来技術の回路を改
良したものであり、読出し用ドライバとプログラミング
用ドライバとが統合されて単一の読出し用兼プログラミ
ング用ドライバ21となり、メモリアレイ22の双方と共に
動作する。これにより、メモリアレイ22に組み合わせて
使用される回路の大きさが減少する。ピツチ制限領域内
への配置を必要とする読出し回路とプログラミング回路
との大きさを減らすことにより、余分のEPROMセルを追
加することが可能となり、密度が高くなる。EPROMデバ
イスの設計に於けるもう１つの問題点は、読出し用ドラ
イバ及びプログラミング用ドライバの、動作速度につい
ての性能である。プログラミングは常時行なうものでは
ないので、一般に、読出し用回路の速度のみが問題とな
る。通常は読出しモードにて使用されるから、読出し処
理は相当迅速に遂行されねばならない。本発明に於ける
読出し機能の速度は、回路全体の高密度化という利点が
加わつたにも拘らず、少なくも従来の技術と同程度であ
る。
本発明のEPLDについての詳細を第５図に示す。第５図
には、２つのメモリアレイ22の間に配置された読出し用
兼プログラミング用の行ドライバ21が示されている。ア
ドレス信号は、入力として入力回路14aへ接続され、そ
こから更に、デコーダ15aへ接続される。入力回路14a
は、行ドライバ21の読出し部にも接続される。デコーダ
15aは、入力信号を受け取つて行アドレスおよび列アド
レスを供給する。デコーダ15aは、デコードされたアド
レスを行ドライバ21のプログラミング部へ与えるため、
行ドライバ21へ接続される。デコーダ15aは、列アドレ
スを与えるため、行デコーダ16aにも接続される。マト
リツクス状アレイ22のセルにアクセルするため、行アド
レスが行の位置を選択し、行アドレスが列の位置を選択
する。アレイ22の出力は、マクロセル19aに接続され
る。第５図に示されている各回路14a,15a,16a,17a,19a
の機能は、第２図に於いて同じ参照番号を付けられてい
を各回路の機能と同様である（但し、第２図の各回路に
は添字「ａ」が付けられていない）。第１図および第２
図に於いてアレイ13のそれぞれの為に個別に設けられて
いたプログラミング用ドライバ11は、本発明に於いては
単一のログラミング用ドライバに置き換えられている。
そのうえ、本発明を実施するにあたつては、他の様々な
アドレツシング機構及びデコーデイング機構を使用し得
る。
には、２つのメモリアレイ22の間に配置された読出し用
兼プログラミング用の行ドライバ21が示されている。ア
ドレス信号は、入力として入力回路14aへ接続され、そ
こから更に、デコーダ15aへ接続される。入力回路14a
は、行ドライバ21の読出し部にも接続される。デコーダ
15aは、入力信号を受け取つて行アドレスおよび列アド
レスを供給する。デコーダ15aは、デコードされたアド
レスを行ドライバ21のプログラミング部へ与えるため、
行ドライバ21へ接続される。デコーダ15aは、列アドレ
スを与えるため、行デコーダ16aにも接続される。マト
リツクス状アレイ22のセルにアクセルするため、行アド
レスが行の位置を選択し、行アドレスが列の位置を選択
する。アレイ22の出力は、マクロセル19aに接続され
る。第５図に示されている各回路14a,15a,16a,17a,19a
の機能は、第２図に於いて同じ参照番号を付けられてい
を各回路の機能と同様である（但し、第２図の各回路に
は添字「ａ」が付けられていない）。第１図および第２
図に於いてアレイ13のそれぞれの為に個別に設けられて
いたプログラミング用ドライバ11は、本発明に於いては
単一のログラミング用ドライバに置き換えられている。
そのうえ、本発明を実施するにあたつては、他の様々な
アドレツシング機構及びデコーデイング機構を使用し得
る。
第６図には、本発明による統合された読出し用兼プロ
グラミング用行ドライバ21のユニツトの１つが示されて
いる。第６図のドライバ回路60と同じものが、メモリア
レイ22の各行ごとに使用される。ドライバ回路60もま
た、CMOS技術を使用してピツチ制限領域内に設けられ
る。ドライバ回路60の各々から伸びる２本づつのワード
ライン45,46は、トランジスタ50とトランジスタ51とに
より形成されるCMOSインバータ（出力ドライバ）の出力
として、それぞれの対応するメモリアレイへと接続され
る。トランジスタ50（50aおよび50b）はｐチヤネルトラ
ンジスタであり、他方、トランジスタ51（51aおよび51
b）はｎチヤネルトランジスタである。トランジスタ50
とトランジスタ51とからなる各セツト（出力インバー
タ）は、VPIとVSSとの間に接続される。この実施例で
は、VSSはアースである。
グラミング用行ドライバ21のユニツトの１つが示されて
いる。第６図のドライバ回路60と同じものが、メモリア
レイ22の各行ごとに使用される。ドライバ回路60もま
た、CMOS技術を使用してピツチ制限領域内に設けられ
る。ドライバ回路60の各々から伸びる２本づつのワード
ライン45,46は、トランジスタ50とトランジスタ51とに
より形成されるCMOSインバータ（出力ドライバ）の出力
として、それぞれの対応するメモリアレイへと接続され
る。トランジスタ50（50aおよび50b）はｐチヤネルトラ
ンジスタであり、他方、トランジスタ51（51aおよび51
b）はｎチヤネルトランジスタである。トランジスタ50
とトランジスタ51とからなる各セツト（出力インバー
タ）は、VPIとVSSとの間に接続される。この実施例で
は、VSSはアースである。
ｐチヤネルトランジスタ52およびｎチヤネルトランジ
スタ56がVPIXとVSSとの間に直列に接続されて１つのCMO
Sインバータを形成し、トランジスタ52のドレインとト
ランジスタ56のドレインとの結合点にノード44が接続さ
れる。複数のｎチヤネルトランジスタ58が、トランジス
タ56と並列になるようにして、ノード44とアースとの間
に直列に接続される。トランジスタ58の各ゲートは皆こ
の行のアドレスラインに接続されているので、この特定
の行がアドレス指定されたならば、全てのトランジスタ
58が導通してノード44をＬ（アース電位）に引き下ろ
す。トランジスタ52及びトランジスタ56のゲート同士が
接続されており、ともに読出し制御入力信号RIを受け取
る。
スタ56がVPIXとVSSとの間に直列に接続されて１つのCMO
Sインバータを形成し、トランジスタ52のドレインとト
ランジスタ56のドレインとの結合点にノード44が接続さ
れる。複数のｎチヤネルトランジスタ58が、トランジス
タ56と並列になるようにして、ノード44とアースとの間
に直列に接続される。トランジスタ58の各ゲートは皆こ
の行のアドレスラインに接続されているので、この特定
の行がアドレス指定されたならば、全てのトランジスタ
58が導通してノード44をＬ（アース電位）に引き下ろ
す。トランジスタ52及びトランジスタ56のゲート同士が
接続されており、ともに読出し制御入力信号RIを受け取
る。
X1〜Xmは、機能的には、第５図のデコーダ15aまたは
他の組み合わせられるプログラミング回路から信号を受
け取ることの可能な、行アドレツシングラインである。
これらの行アドレツシングラインは、アドレスバスに直
接的に接続することも出来る。この提示実施例に於いて
は、Xi入力（X1〜Xm）はデコーダ15aから信号を受け
る。本実施例に於いては、破線内に示されている行ドラ
イバ60のユニツトは、トランジスタ58のうちのX1に接続
されるトランジスタと共に、このデバイスのピツチ制限
領域内に設けられる。代表的には、多数のトランジスタ
58が、その関連回路とともにピツチ制限領域の外部に設
けられる。読出し処理の期間中は、複数のトランジスタ
58にて形成されるプログラミング用直列回路を非導通と
すべく多数のXi入力（X1〜Xm）のうの少なくとも１つは
０（Ｌ）にセツトされ、そこで、読出し制御入力信号RI
の状態いかんによつてトランジスタ52とトランジスタ56
とのいずれか一方が導通となり、それにより、トランジ
スタ51又はトランジスタ50がそれぞれ導通させられる。
読出しモード期間中は、VPIはVCCに等しい。
他の組み合わせられるプログラミング回路から信号を受
け取ることの可能な、行アドレツシングラインである。
これらの行アドレツシングラインは、アドレスバスに直
接的に接続することも出来る。この提示実施例に於いて
は、Xi入力（X1〜Xm）はデコーダ15aから信号を受け
る。本実施例に於いては、破線内に示されている行ドラ
イバ60のユニツトは、トランジスタ58のうちのX1に接続
されるトランジスタと共に、このデバイスのピツチ制限
領域内に設けられる。代表的には、多数のトランジスタ
58が、その関連回路とともにピツチ制限領域の外部に設
けられる。読出し処理の期間中は、複数のトランジスタ
58にて形成されるプログラミング用直列回路を非導通と
すべく多数のXi入力（X1〜Xm）のうの少なくとも１つは
０（Ｌ）にセツトされ、そこで、読出し制御入力信号RI
の状態いかんによつてトランジスタ52とトランジスタ56
とのいずれか一方が導通となり、それにより、トランジ
スタ51又はトランジスタ50がそれぞれ導通させられる。
読出しモード期間中は、VPIはVCCに等しい。
プログラミングに際しては、RIがＬにセツトされてト
ランジスタ52が導通し、それにより、VPIXがノード44に
表われる。この特定の行がプログラムされるときには、
X1〜XmがＨにセツトされて、この行に係わるトランジス
タ58の全てが導通する。このことは、ノード44の電位を
低下させる。トランジスタ52及びトランジスタ58は分圧
比をなして動作し、トランジスタ50を導通させるのに長
めの時間をかけることが可能となる。なぜならば、トラ
ンジスタ50を導通させてワードライン45,46にVPIを出力
させる為には、ノード44がアース電位に極めて近い電位
まで低下する必要があるからである。プログラミングモ
ードに於いては、VPIはVPPに等しい。
ランジスタ52が導通し、それにより、VPIXがノード44に
表われる。この特定の行がプログラムされるときには、
X1〜XmがＨにセツトされて、この行に係わるトランジス
タ58の全てが導通する。このことは、ノード44の電位を
低下させる。トランジスタ52及びトランジスタ58は分圧
比をなして動作し、トランジスタ50を導通させるのに長
めの時間をかけることが可能となる。なぜならば、トラ
ンジスタ50を導通させてワードライン45,46にVPIを出力
させる為には、ノード44がアース電位に極めて近い電位
まで低下する必要があるからである。プログラミングモ
ードに於いては、VPIはVPPに等しい。
第３図に示した従来技術の回路に比し、プログラミン
グサイクルに置いては幾らか長めの時間を要するかもし
れないが、読出しサイクルタイムには影響がない。一
方、ピツチ制限領域内に於ける読出し回路及びプログラ
ミング回路の物理的大きさが著しく減少したことは、極
めて有益である。
グサイクルに置いては幾らか長めの時間を要するかもし
れないが、読出しサイクルタイムには影響がない。一
方、ピツチ制限領域内に於ける読出し回路及びプログラ
ミング回路の物理的大きさが著しく減少したことは、極
めて有益である。
ひとたび行が選択されると、つぎに列信号が、選択さ
れた行の中から希望するメモリセルを選び出す。上述の
プログラミングシーケンスは、検査サイクル中にも使用
することが出来る。
れた行の中から希望するメモリセルを選び出す。上述の
プログラミングシーケンスは、検査サイクル中にも使用
することが出来る。
このように、本発明によつて、複数のメモリアレイの
行アドレスへのアクセスを制御することの可能な統合さ
れた読出し・プログラミング兼用ドライバを有する、改
良されたEPLDデバイスが提供される。
行アドレスへのアクセスを制御することの可能な統合さ
れた読出し・プログラミング兼用ドライバを有する、改
良されたEPLDデバイスが提供される。
第１図は、メモリアレイと読出し用ドライバとプログラ
ミング用ドライバとの、従来技術による構成のブロツク
図、第２図は、第１図のアーキテクチャを組み入れた従
来技術によるデバイスの、完全なアーキテクチヤを示す
詳細ブロツク図、第３図は、従来技術による読出し用ド
ライバとプログラミング用ドライバとの回路略図、第４
図は、本発明にもとづくロジツクアレイと読出し用兼プ
ログラミング用ドライバとの構成を示すブロツク図、第
５図は、第４図のアーキテクチャを組み入れた完全なデ
バイスのアーキテクチヤを示す詳細ブロツク図、第６図
は、本発明の実施例としての読出し用兼プログラミング
用ドライバの回路略図である。 11,62……プログラミング用の行ドライバ、 12,61……読出し用の行ドライバ、 13……メモリアレイ、 14,14a……入力回路、 15,15a……アドレスデコーダ、 16,16a……列デコーダ、 17,17a……アーキテクチヤ回路、 19,19a……マクロセル、 21,60……１つに統合された読出し・プログラミング兼
用の行ドライバ、 22……メモリアレイ、 36……ワードライン、 44……ノード、 45……第１ワードライン、 46……第２ワードライン、 50……出力インバータ（出力ドライバ）のｐチヤネルト
ランジスタ、 50a……第1pチヤネルトランジスタ、 50b……第2pチヤネルトランジスタ、 51……出力インバータ（出力ドライバ）のｎチヤネルト
ランジスタ、 51a……第1nチヤネルトランジスタ、 51b……第2nチヤネルトランジスタ、 52……第3pチヤネルトランジスタ（第１トランジス
タ）、 56……第3nチヤネルトランジスタ（第２トランジス
タ）、 58……直列に接続されたｎチヤネル型のプログラミング
用トランジスタ、 72……EPROMアレイ、 101〜104,106〜111……トランジスタ、 ENA……ドライバのイネーブル信号、 PGMEN1,PGMEN2……プログラミングイネーブル信号、 RA1〜RAX,X1〜Xm……行アドレツシングライン、 READ……読出し信号、 RI……読出し制御信号、 VPI……第１電源、 VPIX……第２電源、 VSS……電源の帰線（アース）。
ミング用ドライバとの、従来技術による構成のブロツク
図、第２図は、第１図のアーキテクチャを組み入れた従
来技術によるデバイスの、完全なアーキテクチヤを示す
詳細ブロツク図、第３図は、従来技術による読出し用ド
ライバとプログラミング用ドライバとの回路略図、第４
図は、本発明にもとづくロジツクアレイと読出し用兼プ
ログラミング用ドライバとの構成を示すブロツク図、第
５図は、第４図のアーキテクチャを組み入れた完全なデ
バイスのアーキテクチヤを示す詳細ブロツク図、第６図
は、本発明の実施例としての読出し用兼プログラミング
用ドライバの回路略図である。 11,62……プログラミング用の行ドライバ、 12,61……読出し用の行ドライバ、 13……メモリアレイ、 14,14a……入力回路、 15,15a……アドレスデコーダ、 16,16a……列デコーダ、 17,17a……アーキテクチヤ回路、 19,19a……マクロセル、 21,60……１つに統合された読出し・プログラミング兼
用の行ドライバ、 22……メモリアレイ、 36……ワードライン、 44……ノード、 45……第１ワードライン、 46……第２ワードライン、 50……出力インバータ（出力ドライバ）のｐチヤネルト
ランジスタ、 50a……第1pチヤネルトランジスタ、 50b……第2pチヤネルトランジスタ、 51……出力インバータ（出力ドライバ）のｎチヤネルト
ランジスタ、 51a……第1nチヤネルトランジスタ、 51b……第2nチヤネルトランジスタ、 52……第3pチヤネルトランジスタ（第１トランジス
タ）、 56……第3nチヤネルトランジスタ（第２トランジス
タ）、 58……直列に接続されたｎチヤネル型のプログラミング
用トランジスタ、 72……EPROMアレイ、 101〜104,106〜111……トランジスタ、 ENA……ドライバのイネーブル信号、 PGMEN1,PGMEN2……プログラミングイネーブル信号、 RA1〜RAX,X1〜Xm……行アドレツシングライン、 READ……読出し信号、 RI……読出し制御信号、 VPI……第１電源、 VPIX……第２電源、 VSS……電源の帰線（アース）。
Claims (4)
- 【請求項１】プログラマブルメモリアレイと読出し用兼
プログラミング用ドライバとを有する集積回路にして： 前記メモリアレイのワードラインを駆動すべく前記ワー
ドラインに接続されており、且つ、ノードの電位により
動作を制御されるようにして前記ノードに接続されてい
る出力ドライバと； 前記ノードと電源との間に接続されている第１トランジ
スタと； 前記ノードと前記電源の帰線との間に接続されている第
２トランジスタと； 前記ノードと前記電源の帰線との間に直列に接続されて
おり、且つ、それぞれのゲートに加えられるプログラミ
ング制御信号により導通させられる複数のプログラミン
グ用トランジスタと； から構成され、前記第１トランジスタと前記第２トラン
ジスタとのうちの一方が、読出し期間中に、そのゲート
に接続される読出し制御信号により導通させられ、かつ
前記第１トランジスタが、プログラミング期間中に、前
記出力ドライバからの出力を制御すべく、前記プログラ
ミング用トランジスタとともに導通させられることを特
徴とする集積回路。 - 【請求項２】行と列とでなるマトリツクス状のアレイと
して各々配列されており且つ前記アレイに加えられる行
アドレス信号と列アドレス信号とによりアクセスされる
多数の電気的書込み可能読出し専用メモリ（EPROM）
と、読出し用兼プログラミング用ドライバ回路とを有す
る集積回路にして： 前記メモリアレイのワードラインを駆動すべく前記ワー
ドラインに接続されており、且つ、ノードの電位により
動作を制御されるようにして前記ノードに接続されてい
る出力ドライバと； 前記ノードと電源との間に接続されている第１トランジ
スタと； 前記ノードと前記電源の帰線との間に接続されている第
２トランジスタと； 前記ノードと前記電源の帰線との間に直列に接続されて
おり、且つ、それぞれのゲートに加えられるプログラミ
ング制御信号により導通させられる複数のプログラミン
グ用トランジスタと； から構成され、前記第１トランジスタと前記第２トラン
ジスタとのうちの一方が、読出し期間中に、そのゲート
に接続される読出し制御信号により導通させられ、かつ
前記第１トランジスタが、プログラミング期間中に、前
記出力ドライバからの出力を制御すべく、前記プログラ
ミング用トランジスタとともに導通させられることを特
徴とする集積回路。 - 【請求項３】少なくとも１つのメモリアレイと、各アレ
イの対応するワードラインを駆動する為の読出し用兼プ
ログラミング用ドライバとを有する書き換え可能論理デ
バイスにして： 対応するワードラインを駆動するための出力を与えるべ
く前記ワードラインに各々接続されており、且つ、ノー
ドの電位により動作を制御されるようにして前記ノード
に各々接続されている多数の出力インバータと； 前記ノードと電源との間に接続されている第１トランジ
スタと； 前記ノードと前記電源の帰線との間に接続されている第
２トランジスタと； 前記ノードと前記電源の帰線との間に直列に接続されて
いる複数のプログラミング用トランジスタと； 前記第１トランジスタのゲートと前記第２トランジスタ
のゲートとが読出し期間中に読出しイネーブル信号を受
け取ることが出来るように接続されており、それによ
り、前記第１トランジスタと前記第２トランジスタとの
うちの一方が、前記出力インバータ駆動用の前記ノード
上の前記電位を制御し、 前記プログラミング用トランジスタの各々のゲートに選
択的なプログラミング信号が接続され、プログラミング
期間中の、前記プログラミング信号の全てがオンとなつ
たときに前記複数のプログラミング用トランジスタが導
通させられ、 前記出力インバータが、前記読出し期間中には第１出力
電位とその帰線とを準備し、前記プログラミング期間中
には第２出力電位とその帰線とを準備することを特徴と
する書き換え可能論理デバイス。 - 【請求項４】２つのメモリアレイと、各アレイの対応す
るワードラインを駆動するための読出し用兼プログラミ
ング用ドライバとを有するCMOS書き換え可能論理デバイ
スにして： 第1pチヤネルトランジスタと第1nチヤネルトランジスタ
との２つのトランジスタを有しており、且つ、ノードの
電位により制御される第１出力インバータと； 第2pチヤネルトランジスタと第2nチヤネルトランジスタ
との２つのトランジスタを有しており、且つ、前記ノー
ドの電位により制御される第２出力インバータと； そのソースを第２電源に接続され且つそのドレインを前
記ノードに接続され且つそのゲートを読出し信号に接続
されている第3pチヤネルトランジスタと； そのソースを前記電源の帰線に接続され且つそのドレイ
ンを前記ノードに接続され且つそのゲートを前記読出し
信号に接続されている第3nチヤネルトランジスタと； 前記第3nチヤネルトランジスタと並列になるようにして
前記ノードと前記帰線との間に直列に接続される複数の
ｎチヤネル型プログラミング用トランジスタから構成さ
れ、 前記第1pチヤネルトランジスタが、そのソースを第１電
源に接続され、そのドレインを第１ワードラインに接続
され、そのゲートを前記ノードに接続されており、 前記第1nチヤネルトランジスタが、そのソースを電源の
帰線に接続され、そのドレインを前記第１ワードライン
に接続され、そのゲートを前記ノードに接続されてお
り、 前記第2pチヤネルトランジスタが、そのソースを前記第
１電源に接続され、そのドレインを第２ワードラインに
接続され、そのゲートを前記ノードに接続されており、 前記第2nチヤネルトランジスタが、そのソースを前記電
源の帰線に接続され、そのドレインを前記２ワードライ
ンに接続され、そのゲートを前記ノードに接続されてお
り、 読出し期間中に前記ノード上の前記電位を制御すべく、
前記読出し信号が、前記第3nチヤネルトランジスタと前
記第3pチヤネルトランジスタとのうちの一方を導通させ
ると共に、 プログラミング期間中、前記第3pチヤネルトランジスタ
は導通し前記第3nチヤネルトランジスタは非導通とな
り、それにより、前記ノードの前記電位を前記プログラ
ミング用トランジスタが制御し得るようにしたことを特
徴とするCMOS書き換え可能論理デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US222,408 | 1988-07-21 | ||
| US07/222,408 US4875191A (en) | 1988-07-21 | 1988-07-21 | Integrated read and programming row driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273596A JPH0273596A (ja) | 1990-03-13 |
| JP2737005B2 true JP2737005B2 (ja) | 1998-04-08 |
Family
ID=22832056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17317889A Expired - Lifetime JP2737005B2 (ja) | 1988-07-21 | 1989-07-06 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4875191A (ja) |
| JP (1) | JP2737005B2 (ja) |
| DE (1) | DE3921748C2 (ja) |
| FR (1) | FR2634576B1 (ja) |
| GB (1) | GB2221112B (ja) |
| HK (1) | HK1000477A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983108A (en) | 1992-01-27 | 1999-11-09 | Highwaymaster Communications, Inc. | Method and apparatus for a nation-wide cellular telephone network |
| ATE238610T1 (de) * | 1994-03-03 | 2003-05-15 | Rohm Corp | Niederspannungs-eintransistor-flash-eeprom-zell mit fowler-nordheim programmier- und löschung |
| JP2004348815A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置のドライバ回路及び携帯電子機器 |
| JP2004348817A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617479B1 (en) * | 1984-05-03 | 1993-09-21 | Altera Semiconductor Corp. | Programmable logic array device using eprom technology |
| US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| US4782247A (en) * | 1984-08-08 | 1988-11-01 | Fujitsu Limited | Decoder circuit having a variable power supply |
| JPS62202398A (ja) * | 1986-02-28 | 1987-09-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-07-21 US US07/222,408 patent/US4875191A/en not_active Expired - Lifetime
-
1989
- 1989-04-06 GB GB8907790A patent/GB2221112B/en not_active Expired - Fee Related
- 1989-07-01 DE DE3921748A patent/DE3921748C2/de not_active Expired - Lifetime
- 1989-07-06 JP JP17317889A patent/JP2737005B2/ja not_active Expired - Lifetime
- 1989-07-19 FR FR8909706A patent/FR2634576B1/fr not_active Expired - Fee Related
-
1997
- 1997-09-16 HK HK97101795A patent/HK1000477A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB8907790D0 (en) | 1989-05-17 |
| FR2634576B1 (fr) | 1993-05-07 |
| JPH0273596A (ja) | 1990-03-13 |
| GB2221112B (en) | 1992-09-16 |
| HK1000477A1 (en) | 1998-03-27 |
| GB2221112A (en) | 1990-01-24 |
| US4875191A (en) | 1989-10-17 |
| DE3921748C2 (de) | 1998-08-27 |
| FR2634576A1 (fr) | 1990-01-26 |
| DE3921748A1 (de) | 1990-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808944A (en) | Semiconductor memory device having a defect relief arrangement | |
| US4387447A (en) | Column and ground select sequence in electrically programmable memory | |
| JPH03171495A (ja) | 論理アレイのビット線セグメンテーション | |
| US6122200A (en) | Row decoder for a flash-EEPROM memory device with the possibility of selective erasing of a sub-group of rows of a sector | |
| JPH06342591A (ja) | 半導体メモリ装置 | |
| US4870618A (en) | Semiconductor memory equipped with test circuit for testing data holding characteristic during data programming period | |
| JPH0565960B2 (ja) | ||
| US5138198A (en) | Integrated programmable logic device with control circuit to power down unused sense amplifiers | |
| US6310803B1 (en) | Semiconductor having mechanism capable of operating at high speed | |
| JPH05258586A (ja) | 不揮発性半導体メモリ装置 | |
| US4818900A (en) | Predecode and multiplex in addressing electrically programmable memory | |
| JP2737005B2 (ja) | 集積回路 | |
| US6400611B1 (en) | Independent asynchronous boot block for synchronous non-volatile memory devices | |
| EP0317324A2 (en) | Programmable semiconductor memory | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| JP3830258B2 (ja) | 半導体記憶装置及びデータ処理装置 | |
| US4651305A (en) | Sense amplifier bit line isolation scheme | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| JP2669133B2 (ja) | 半導体記憶装置 | |
| US5815457A (en) | Bit line selection decoder for an electronic memory | |
| JPS5819791A (ja) | 半導体記憶装置 | |
| JP3266346B2 (ja) | 半導体記憶装置 | |
| JPH07105154B2 (ja) | Ｅｐｒｏｍの書き込み回路 | |
| JP2565913B2 (ja) | 読み出し専用半導体メモリ | |
| JPH07169288A (ja) | 一括消去型不揮発性記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 12 |