FR2634576A1 - Etage de pilotage de lecture et de programmation pour composant a reseau logique programmable - Google Patents
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Abstract
L'invention concerne un étage de pilotage comportant un étage de sortie 50a, 51a, qui pilote une ligne de mot 45 du réseau mémoire, et est relié au noeud 44, un premier transistor 52, monté entre ce noeud 44 et une source d'alimentation VPIx, un second transistor 56, monté entre ce noeud et un retour VSS de cette source d'alimentation, l'un des transistors étant activé, pendant une opération de lecture, par un signal de contrôle de lecture RI appliqué à sa grille, et des transistors de programmation 58, montés en série entre ledit noeud 44 et ledit retour d'alimentation.
Description
La présente invention concerne, de façon générale, les composants à réseau
logique programmable effaçable et, plus particulièrement, un étage de pilotage intégré de lecture et de programmation de rangée pour un tel composant. La présente invention constitue un perfectionnement à la technologie actuelle des composants logiques programmables
effaçables, dits EPLD (Erasable Programmable Logic Devices).
Les US-A-4 609 986 et US-A-4 617 479 décrivent des composants à réseau logique programmable de l'art antérieur utilisant des EPROMs (mémoires mortes programmables électriquement effacables). Typiquement, dans ces composants EPROMs de l'art antérieur, il existe une zone dite confinée o doivent se trouver certains circuits si l'on veut que le composant fonctionne de façon optimale. La zone confinée est une partie limitée du composant occupée par les cellules de mémoire et les circuits associés de celles-ci qui ont besoin d'être physiquement disposés à proximité des cellules de mémoire. Généralement, la zone confinée comprend les cellules mémoires et les circuits critiques qui doivent fonctionner à proximité des cellules de mémoire et non, physiquement, loin de celles-ci. Généralement, les circuits de lecture/programmation, les circuits d'architecture et les macro-cellules servant à traiter les signaux de sortie provenant du réseau doivent se trouver dans cette zone confinée. La proximité est nécessaire pour réduire la capacité et la longueur des connexions de manière à
accroître la vitesse de fonctionnement du composant.
La densité des cellules de mémoire donne une indication
des possibilités effectives d'un composant EPROM.
Habituellement, les composants EPROM utilisés en technologie EPLD ont leurs cellules mémoires configurées en un réseau à deux dimensions délimité par ses circuits associés de lecture et de programmation. Pour obtenir une densité plus élevée, de nombreux composants incluent une pluralité de
réseaux dans une même puce de circuit intégré à semi-
conducteurs. Dans le cas de ces structures de l'art antérieur qui utilisent des réseaux multiples, certains circuits doivent être dédoublés. Une solution possible, qui sera expliquée plus bas, consiste à combiner, dans les étages de pilotage de rangée, les circuits de lecture des deux réseaux. On notera que, si l'on pouvait réduire encore la taille des circuits associés, on pourrait placer dans la zone confinée
d'autres cellules de mémoire.
La présente invention propose, dans des composants EPLD, d'intégrer les étages de pilotage de lecture et de programmation de rangée. En combinant les circuit des étages de pilotage de lecture et de programmation, il est possible de réduire la taille physique des circuits associés se trouvant dans la zone confinée du composant. L'étage de pilotage intégré de lecture et de programmation est utilisé pour contrôler l'accès aux adresses de rangée du composant,
qui possède une pluralité de réseaux de mémoire.
Le composant de la présente invention utilise des circuits CMOS, chaque ligne de mot étant constituée par la sortie d'un inverseur CMOS. Les grilles des inverseurs de sortie sont reliées ensemble à un noeud. Ce noeud est également relié à la jonction d'un autre inverseur CMOS dont la grille est contrôlée par un signal de lecture pendant une opération de lecture. Le signal de lecture contrôle l'activation de cet inverseur CMOS, qui active alors les
transistors correspondants des inverseurs de sortie.
Pour la programmation, on monte en série avec le noeud une pluralité de transistors de programmation. Le noeud est amené à l'état haut. Lorsque, pour la programmation, on doit adresser une rangée que l'on a sélectionnée, les signaux d'adresse activent la pluralité de transistors de programmation de manière à les rendre conducteurs, ce qui
amène le noeud à un état de potentiel bas.
Plus précisément, l'invention propose un étage de pilotage de lecture et de programmation pour circuit intégré à réseau mémoire programmable, comprenant: un étage de pilotage de sortie, monté de manière à piloter une ligne de mot du réseau mémoire, cet étage de pilotage de sortie étant relié à un noeud tel qu'un potentiel sur ce noeud contrôle le fonctionnement de cet étage de pilotage de sortie; un premier transistor, monté entre ce noeud et une source d'alimentation; un second transistor, monté entre ce noeud et un retour de cette source d'alimentation, le premier transistor ou bien le second transistor étant activé, pendant une opération de lecture, par un signal de contrôle de lecture appliqué à sa grille; et une pluralité de transistors de programmation, montés en série entre ledit noeud et ledit retour d'alimentation de telle sorte que ces transistors de programmation soient activés par des signaux de contrôle de programmation appliqués aux grilles des transistors de programmation, ledit premier transistor étant, pendant la programmation, activé de telle sorte qu'il coopère avec les transistors de programmation de manière à
contrôler la sortie de l'étage de pilotage de sortie.
On va maintenant décrire un exemple de réalisation de
l'invention, en référence aux dessins annexés.
La figure 1 est un schéma par blocs montrant l'organisation, selon l'art antérieur, d'un réseau mémoire avec son étage de pilotage de lecture et ses étages de
pilotage de programmation.
La figure 2 est un schéma par blocs détaillé montrant la structure complète d'un composant de l'art antérieur
utilisant l'architecture de la figure 1.
La figure 3 est un diagramme schématique du circuit de l'étage de pilotage de lecture et de l'étage de pilotage de
programmation, selon l'art antérieur.
La figure 4 est un schéma par blocs montrant une organisation, selon la présente invention, de réseaux
logiques et d'un étage de pilotage de lecture/programmation.
La figure 5 est un schéma détaillé par blocs montrant une structure complète de composant mettant en oeuvre
l'architecture de la figure 4.
La figure 6 est un diagramme schématique du circuit de l'étage de pilotage de lecture/programmation d'un mode de
réalisation préféré.
La présente invention propose une architecture d'étage de pilotage intégré de lecture et de programmation utilisable dans un EPLD, et un circuit correspondant. Dans la
description qui va suivre, on donnera de nombreux détails
particuliers pour pouvoir expliquer complètement l'inven- tion. Le spécialiste de cette technique comprendra cependant que la présente invention peut être mise en oeuvre sans ces détails particuliers. Inversement, des procédés et des structures bien connus n'ont pas été décrits, de manière à
ne pas alourdir inutilement la description de la présente
invention. Pour bien comprendre la présente invention, il pourra être utile de décrire en détail l'art antérieur. La présente invention part de ce composant de l'art antérieur, mais on verra qu'elle présente par rapport à celui-ci des perfectionnements, des avantages et des différences
notables.
Art antérieur La figure 1 est un schéma par blocs d'une configuration typique de l'art antérieur d'étages de pilotage de rangée et de réseaux logiques. On a représenté deux réseaux mémoires 13 séparés par un étage de pilotage de lecture 12. Chaque réseau mémoire 13 est généralement configuré sous la forme d'un réseau matriciel à deux dimensions avec des cellules mémoires disposées en colonnes et en rangées. La structure et le fonctionnement de ces réseaux 13 sont bien connus de
l'art antérieur. L'étage de pilotage de lecture 12 est placé.
de manière à pouvoir accéder aux rangées des réseaux 13 pendant une opération de lecture de la mémoire 13. On utilise un seul étage de pilotage de rangée de lecture 12 pour accéder aux rangées des deux réseaux 13. Lors de la programmation des réseaux 13, on utilise un seul composant de programmation pour délivrer les signaux aux rangées de l'un des réseaux 13 de manière à programmer la cellule mémoire appropriée du réseau 13. Dans l'art antérieur, un étage de pilotage de programmation 11 distinct est utilisé
pour chacun des réseaux 13.
Comme on l'a indiqué dans l'introduction, la zone confinée est l'un des problèmes que l'on rencontre à la conception d'un EPLD. Le circuit de la figure 1 combine les étages de pilotage de rangée qui exécutent l'opération
d'accès au cours du cycle de lecture.
La figure 2 est un diagramme plus détaillé du composant de la figure 1. L'étage de pilotage de rangée 12 délimite deux réseaux mémoire 13. Chaque réseau mémoire 13 est également délimité par un décodeur de colonne 16, un circuit d'architecture 17 et des macro-cellules 19. Quatre macro- cellules n .-0 à 3 traitent les signaux de sortie du réseau 13 supérieur et quatre -macro-cellules n 4 à 16 traitent les signaux de sortie du réseau inférieur 13. Pour accéder au réseau 13, un signal d'adresse est appliqué en entrée au circuit d'entrée 14, qui est relié à un décodeur
d'adresse 15 ainsi qu'à l'étage de pilotage de lecture 12.
Le décodeur d'adresse 15 est relié aux étages de pilotage de
rangée de programmation 11 et aux décodeurs de colonne 16.
Le décodeur d'adresse 15 décode les signaux d'adresse appliqués en entrée pour donner des informations de rangée et de colonne permettant d'accéder au réseau 13 et de programmer celui-ci. Les circuits de programmation 11 sont reliés de manière à opérer avec leur décodeur de colonne
correspondant 16 pendant un cycle de programmation.
Les signaux en sortie du réseau 13 sont appliqués à des macro-cellules appropriées 19 et traités en fonction de la configuration des circuits des macro-cellules 19. Dans certains cas, une ou plusieurs des macro- cellules 19 donneront un signal de rétroaction renvoyé au réseau 13 afin
de faire fonctionner celui-ci en circuit logique séquentiel.
L'un des modes de réalisation d'un circuit de l'art antérieur est illustré sur la figure 3, qui correspond à un diagramme de circuit d'un étage de pilotage de lecture 61 et d'un étage de pilotage de programmation 62, qui sont, respectivement, équivalents à la partie de lecture et de programmation des étages de pilotage 12 et 11 de la
figure 1. Ce circuit est réalisé en technologie CMOS.
L'étage de pilotage 61 est utilisé pour lire le réseau EPROM 72 sur une ligne de mot 36. L'étage de pilotage de programmation 62 est utilisé pour programmer le réseau EPROM 72. Le réseau 72 est relié à la fois à l'étage de pilotage de lecture 61 et à l'étage de pilotage de programmation 62 par la ligne de mot 36. Lorsque l'on utilise deux réseaux mémoire, on relie à l'étage de pilotage de lecture 61 un second ensemble formé par un réseau EPROM 72 et un étage de pilotage de programmation 62. On aura besoin de plusieurs de ces étages de pilotage 61 et 62, avec un étage pour chaque rangée de réseau, chacun activé par un signal d'adresse de
rangée correspondant.
L'étage de pilotage de lecture 61 est formé par les transistors 101, 102, 103 et 104 montés en série entre VPI et VSS. La grille du transistor 104 reçoit un signal ENA (ENAble) d'activation d'étage de pilotage et la grille du transistor 101 est reliée de manière à être commandée par le complément du signal ENA. Un signal LECTURE est appliqué à la grille des transistors 102 et 103. Dans ce circuit particulier de l'art antérieur, les transistors 101 et 102 sont des transistors à canal p et les transistors 103 et 104 sont des transistors à canal n. La ligne de mot 36 est reliée aux drains des transistors 102 et 103. Dans ce cas de
figure, VSS correspond au potentiel de la masse.
L'étage de pilotage de programmation 62 dispose de deux signaux d'activation de programmation PGMEN1 (ProGraMming ENable 1) et PGMEN2 (ProGraMming ENable 2). PGMEN1 est appliqué aux grilles des transistors 109 et 111. Les transistors 109 et 111 sont montés en série entre VPI et VSS de manière à fonctionner en étage de pilotage CMOS, le transistor 109 étant un transistor à canal p et le transistor 111 étant un transistor à canal n. Les transistors 106, 107 et 108 sont montés en série entre VPI et la masse. Le transistor 106 est un composant à canal p et
les transistors 107 et 108 sont des composants à canal n.
PGMEN2 est appliqué à la grille du transistor 107, et la ligne de mot 36 est reliée au drain des transistros 106 et 107. Les grilles des transistors 106 et 108 sont reliées ensemble et au point commun reliant les drains des transistors 109 et 111. Une pluralité de lignes d'adressage de rangée (RAx) sont reliées, chacune, aux grilles de leurs transistors 110 respectifs. Bien que l'on puisse n'utiliser qu'une ligne d'adresse pour accéder à une rangée particulière, dans de nombreux composants de l'art antérieur on utilise plusieurs transistors, afin d'obtenir un contrôle plus sélectif pendant les cycles de programmation. Tous les transistors sont montés en série entre VSS et le point commun reliant les drains des transistors 109 et 111. Les transistors 110 sont tous des transistors à canal n. Lorsque l'on doit sélectionner cette rangée particulière du réseau 72, toutes les lignes RAx doivent être au niveau haut, ce qui applique un niveau bas sur la grille du transistor 106 et rend ce transistor 106 conducteur. Ceci applique VPI sur la ligne de mot 36. Lorsque cette rangée particulière n'est pas sélectionnée, l'une au moins des lignes RAx sera au niveau bas, ce qui rendra conducteur le transistor 108, qui
appliquera un niveau bas sur la ligne de mot 36.
En mode de lecture, les états des signaux sont les suivants: PGMEN1 = 0 (niveau bas) PGMEN2 = O (niveau bas) *25 LECTURE = 1 ou 0
ENA = 1
VPI = VCC (habituellement, +5 V) L'entrée de lecture sera, alternativement, "1" ou "0", selon l'état d'entrée courant du composant, et elle sera inversée par l'inverseur formé par les transistors 101 à 104, la ligne de pilotage de mot 36 étant soit au niveau haut soit au niveau bas du fait de l'étage de pilotage de
lecture 61.
Pour programmer l'EPROM, on utilise les états de signaux suivants:
PGMEN1 = 0
PGMEN2 = 1
LECTURE = X (haute impédance, en logique trois-états)
ENA = 0
VPI = VPP (habituellement, +12 V) Avec cette configuration de signaux, le transistor 108 est conducteur, ce qui applique un niveau bas sur la ligne
de mot 36. Cependant, lorsque les lignes RAx rendent tous-
les transistors 110 conducteurs, le transistor 108 est alors bloqué et le transistor 106 devient conducteur, appliquant
alors VPI sur la ligne de mot 36.
La présente invention La figure 4 montre l'architecture selon la présente invention, dans laquelle un étage de pilotage de lecture et de programmation intégré 21 est disposé de manière à permettre à la fois la lecture et la programmation du réseau mémoire 22. Le réseau mémoire 22 est équivalent au réseau EPROM 13 de la figure 1, mais n'est pas limité à un tel réseau. Cette configuration est un perfectionnement par rapport au circuit de l'art antérieur de la figure 1, du fait que les étages de pilotage de lecture et de programmation sont combinés de manière à former un étage de pilotage de lecture et de programmation unique 21 pouvant fonctionner avec les deux réseaux mémoire 22. Ceci réduit la taille des circuits utilisés avec les réseaux mémoire 22. En diminuant l'importance des circuits de lecture et de programmation nécessaires dans la zone confinée, on peut ajouter des cellules EPROM supplémentaires et accroître la densité. -Un autre point à considérer lors de la conception des composants EPLD est la vitesse de fonctionnement des
étages de pilotage de lecture et de programmation.
Généralement, seule la vitesse des circuits de lecture importe, car la programmation n'a lieu qu'assez rarement. En revanche, les opérations de lecture doivent être exécutées relativement vite car ces composants sont généralement
utilisés en mode lecture. Dans la description de la présente
invention qui va suivre, on va montrer que la vitesse que l'on obtient pour la fonction de lecture est, dans la présente invention, au moins aussi élevée que dans l'art antérieur, mais avec l'avantage supplémentaire de pouvoir
disposer d'une densité globale de circuits plus élevée.
On a illustré sur la figure 5 de façon plus détaillée la structure de l'EPLD de la présente invention. La figure 5 montre un étage de pilotage de rangée de lecture et de programmation 21, disposé entre deux réseaux mémoire 22. Le signal d'adresse est appliqué en entrée au circuit d'entrée 14a, qui est relié au décodeur 15a. Le circuit d'entrée 14a est également relié à la partie de lecture de l'étage de pilotage 21. Le décodeur 15a reçoit un signal d'entrée et délivre une adresse de rangée et de colonne. Le décodeur 15a est relié à l'étage de pilotage de rangée 21 de manière à délivrer une adresse décodée à la partie de programmation de l'étage de pilotage 21. De la même façon, le décodeur 15a est relié au décodeur de colonne 16a de manière à délivrer une adresse de colonne. L'adresse de rangée sélectionne une rangée donnée et l'adresse de colonne sélectionne une colonne donnée permettant d'accéder à une cellule d'un réseau matriciel 22. Les signaux de sortie des réseaux sont appliqués à des macro-cellules 19a. Le fonctionnement des circuits 14a, 15a, 16a, 17a et 19a est équivalent à celui des circuits de la figure 2 portant les mêmes références numériques, sans le suffixe "a". Les étages de pilotage de programmation 11 de chacun des réseaux 13 des figures 1 et 2 ont été remplacés, dans la présente invention, par un étage de pilotage de programmation unique. On notera par ailleurs que l'on peut utiliser divers autres schémas d'adressage et
de décodage pour la mise en oeuvre de la présente invention.
On a illustré figure 6 une partie de l'étage intégré de pilotage de lecture et de programmation de rangée 21 de la présente invention. Le circuit de l'étage de pilotage 60 de la figure 6 est répété autant de fois qu'il y a de rangées dans le réseau mémoire 22. L'étage de pilotage 60 réside à l'intérieur de la zone confinée, et utilise également une technologie CMOS. Depuis chaque étage de pilotage 60, deux lignes de mot 45 et 46 sont, chacune, reliées à leur réseau mémoire respectif en sortie des inverseurs CMOS respectifs formés parles transistors 50 et 51. Les deux transistors 50 (50a et 50b) sont des transistors à canal p, et les
transistors 51 (51a et 51b) sont des transistors à canal n.
Chaque ensemble de transistors 50 et 51 est monté en série entre VPI et VSS qui, dans cet exemple, correspond au
potentiel de la masse.
Un transistor à canal p 52 et un transistor à canal n 56 sont montés en série entre VPIx et VSS de manière à former un inverseur CMOS, le noeud 44 étant relié aux drains des transistors 52 et 56. Une pluralité de transistors à canal n 58 sont montés en série entre le noeud 44 et la masse, les transistors 58 étant en parallèle sur le transistor 56. Les grilles des transistors 58 sont, chacune, reliées à des lignes d'adressage de rangée de telle sorte que, lorsque cette rangée particulière est adressée, les transistors 58 sont tous conducteurs, appliquant ainsi un niveau bas (potentiel de la masse) sur le noeud 44. Les grilles des transistors 52 et 56 sont montées de manière à recevoir un
signal d'entrée de lecture RI (Read Input).
Fonctionnellement, Xi à Xm sont des lignes d'adresse de rangée qui peuvent provenir du décodeur 15a de la figure 5 ou d'autres circuits de programmation associés. On notera que ces lignes peuvent également provenir directement du bus d'adresse. Dans le mode de réalisation préféré, les entrées Xi proviennent du décodeur 15a. Comme cela est prévu dans le mode de réalisation préféré, la partie de l'étage de pilotage 60 illustrée à l'intérieur du cadre en trait interrompu se trouve à l'intérieur de la zone confinée du composant, qui inclut le transistor Xl. Un certain nombre de transistors 58 se trouvent en dehors de la zone confinée, généralement avec leurs circuits associés. Pendant une opération de lecture, au moins l'une des entrées Xi est mise à zéro afin de désactiver la branche de programmation des transistors 58, l'état de l'entrée de lecture RI activant ainsi soit le transistor 52 soit le transistor 56, rendant conducteurs, respectivement, le transistor 51 ou le
transistor 50. En mode lecture, VPI = VCC.
Pour la programmation, on met RI au niveau bas afin d'activer le transistor 52 et d'appliquer ainsi VPIx sur le noeud 44. Lorsque l'on doit programmer cette rangée particulière, on met Xl à Xm au niveau haut, ce qui rend passants tous les transistors 58 de cette rangée. Ceci provoque alors une chute du potentiel du noeud 44. Les transistors 52 et 58 agissent en diviseur, ce qui peut faire en sorte qu'il faudra plus longtemps pour activer les transistors 50. Ceci est dû au fait que le noeud 44 doit s'approcher très près du potentiel de la masse avant que les transistors ne deviennent passants et appliquent VPI sur les
lignes de mot 45 et 46. En mode programmation, VPI = VPP.
Bien que le cycle de programmation puisse durer un peu plus longtemps que dans le circuit de l'art antérieur de la figure 3, le séquencement du cycle de lecture n'est pas affecté. Cependant, comme on peut le remarquer, la taille physique des circuits de lecture et de programmation se
trouvant dans la zone confinée a été notablement réduite.
On notera que, une fois que l'on a sélectionné une rangée, les signaux de colonne sélectionnent la cellule mémoire voulue dans la rangée sélectionnée. On peut également utiliser pour les cycles de vérification la
séquence de programmation que l'on a décrite.
Claims (12)
1. Un étage de pilotage de lecture et de programmation (60) pour circuit intégré-à réseau mémoire programmable, caractérisé par: - un étage de pilotage de sortie (50a, 51a), monté de manière à piloter une ligne de mot (45) du réseau mémoire, cet étage de pilotage de sortie étant relié à un noeud (44) tel qu'un potentiel sur ce noeud contrôle le fonctionnement de cet étage de pilotage de sortie, - un premier transistor (52), monté entre ce noeud (44) et une source d'alimentation (VPIx), - un second transistor (56>, monté entre ce noeud et un retour (VSS) de cette source d'alimentation, le premier transistor ou bien le second transistor étant activé, pendant une opération de lecture, par un signal de contrôle de lecture (RI) appliqué à sa grille, et - une pluralité de transistors de programmation (58), montés en série entre ledit noeud (44) et ledit retour d'alimentation de telle sorte que ces transistors de programmation soient activés par des signaux de contrôle de programmation (Xl, X2... Xm) appliqués aux grilles des transistors de programmation, ledit premier transistor étant, pendant la programmation, activé de telle sorte qu'il coopère avec les transistors de programmation de manière à
contrôler la sortie de l'étage de pilotage de sortie.
2. L'étage de pilotage de la revendication 1, dans lequel ledit étage de pilotage de sortie est formé d'une paire
inverseuse de transistors CMOS (50a, 51a).
3. L'étage de pilotage de la revendication 2, comprenant
en outre une seconde paire inverseuse de transistors CMOS-
(50b, 51b) reliée audit noeud (44).
4. L'étage de pilotage de la revendication 3, dans lequel lesdits premier et second transistors (52, 56) sont configurés de manière à former une paire inverseuse CMOS, la grille du premier transistor et celle du second transistor
recevant chacune ledit signal de contrôle de lecture (RI).
5. L'étage de pilotage de la revendication 4, dans lequel lesdits transistors de programmation (Xl, X2... Xm) sont configurés de telle sorte qu'un seul d'entre eux se trouve à
l'intérieur de la zone confinée du réseau EPROM.
6. Un circuit de pilotage de lecture et de programmation (60) pour un circuit intégré comprenant une pluralité de réseaux EPROM (22) configurés chacun en un réseau matriciel de rangées et de colonnes auquel on accède par des signaux d'adresse de rangée et de colonne appliqués aux réseaux, caractérisé par: - un étage de pilotage de sortie (50a, 51a), monté de manière à piloter une ligne de mot (45) du réseau mémoire, cet étage de pilotage de sortie étant relié à un noeud (44) tel qu'un potentiel sur ce noeud contrôle le fonctionnement de cet étage de pilotage de sortie, - un premier transistor (52), monté entre ce noeud (44) et une source d'alimentation (VPIx), - un second transistor (56), monté entre ce noeud et un retour (VSS) de cette source d'alimentation, le premier transistor ou bien le second transistor étant activé, pendant une opération de lecture, par un signal de contrôle de lecture (RI) appliqué à sa grille, et - une pluralité de transistors de programmation (58), montés en série entre ledit noeud (44) et ledit retour d'alimentation de telle sorte que ces transistors de programmation soient activés par des signaux de contrôle de programmation (Xl, X2. Xm) appliqués aux grilles des transistors de programmation, ledit premier transistor étant, pendant la programmation, activé de telle sorte qu'il coopère avec les transistors de programmation de manière à
contrôler la sortie de l'étage de pilotage de sortie.
7. Le circuit de pilotage de la revendication 6, dans lequel ledit étage de pilotage de sortie est formé d'une
paire inverseuse de transistors CMOS (50a, 51a).
8. Le circuit de pilotage de la revendication 7, comprenant en outre une seconde paire inverseuse de transistors CMOS (50b, 51b) reliée audit noeud (44).
9. Le circuit de pilotage de la revendication 8, dans lequel lesdits premier et second transistors (52, 56) sont configurés de manière à former une paire inverseuse CMOS, la grille du premier transistor et celle du second transistor
recevant chacune ledit signal de contrôle de lecture (RI).
10. L'étage de pilotage de la revendication 9, dans lequel lesdits transistors de programmation (58) sont configurés de telle sorte qu'un seul d'entre eux se trouve à
l'intérieur de la zone confinée du réseau EPROM.
11. Un étage de pilotage de lecture et de programmation (60) pour piloter une ligne de mot correspondante (45; 46) de chacun des réseaux (22) d'un composant logique programmable effaçable comprenant au moins un réseau mémoire, caractérisé en ce qu'il comprend: - une pluralité d'inverseurs de sortie (50a, 51a; 50b, 51b), montés chacun de manière à délivrer un signal de sortie lui permettant de piloter sa ligne de mot (45, 46) correspondante, chacun étant piloté par le potentiel présent sur un noeud (44) relié à chacun des inverseurs de sortie de telle sorte que le potentiel sur ce noeud contrôle l'inverseur de sortie, - un premier transistor (52), monté entre une source d'alimentation (VPIx) et ce noeud (44), - un second transistor (56), monté entre un retour d'alimentation (VSS) et ce noeud (44), le premier et le second transistors ayant leurs grilles reliées de manière à recevoir, au cours d'un cycle d'écriture, un signal d'activation de lecture (RI), ce qui provoque le contrôle par l'un de ces deux transistors du potentiel sur le noeud permettant de piloter les inverseurs de sortie, et - une pluralité de transistors de programmation (58), montés en série entre ledit noeud (44) et ledit retour d'alimentation (VSS), chacun de ces transistors de programmation recevant sur sa grille un signal sélectif de programmation (Xl, X2... Xm) tel que, en cas d'activation de tous les signaux de programmation, les transistors de programmation soient tous rendus conducteurs pendant un cycle de programmation, lesdits inverseurs de sortie délivrant, pendant le cycle de lecture, un premier potentiel de sortie et son retour de potentiel et, pendant le cycle de programmation, un second
potentiel de sortie et son retour de potentiel.
12. Un étage de pilotage de lecture et de programmation (60) pour piloter une ligne de mot correspondante (45; 46) de chacun des réseaux (22) d'un composant logique programmable effaçable CMOS à deux réseaux mémoire, caractérisé en ce qu'il comprend: - un premier inverseur de sortie à deux transistors, avec un premier transistor à canal p (50a) dont la source est reliée à une première source d'alimentation (VPI), dont le drain est relié à une première ligne de mot (45) et dont la grille est reliée à un noeud (44), et un premier transistor à canal n (51a) dont la source est reliée à un retour d'alimentation (VSS), dont le drain est relié à ladite première ligne de mot (45) et dont la grille est reliée audit noeud (44), de telle sorte qu'un potentiel sur ce noeud contrôle ce premier inverseur de sortie, - un second inverseur de sortie à deux transistors, avec un second transistor à canal p (50b) dont la source est reliée à ladite première source d'alimentation (VPI), dont le drain est relié à une seconde ligne de mot (46) et dont la grille est reliée audit noeud (44), et un second transistor à canal n (51b) dont la source est reliée audit retour d'alimentation (VSS), dont le drain est relié à ladite seconde ligne de mot (46) et dont la grille est reliée audit noeud (44), de telle sorte que ledit potentiel sur ce noeud contrôle ce second inverseur de sortie, - un troisième transistor à canal p (52), dont la source est reliée à une seconde source d'alimentation (VPIx), dont le drain est relié audit noeud (44) et dont la grille reçoit un signal de lecture (RI), - un troisième transistor à canal n (56), dont la source est reliée audit retour d'alimentation (VSS), dont le drain est relié audit noeud (44) et dont la grille reçoit ledit signal de lecture (RI), de sorte que ce signal de lecture active soit le troisième transistor à canal n (52) soit le troisième transistor à canal p (56) de manière à contrôler le potentiel sur ledit noeud (44) pendant un cycle de lecture, et - une pluralité de transistors de programmation à canal n (58), montés en série entre ledit noeud (44) et ledit retour d'alimentation (VSS) et montés en parallèle sur le troisième transistor à canal n (56), le troisième transistor à canal p (52) étant activé et le troisième transistor à canal n (56) étant désactivé au cours d'un cycle de programmation de manière que ces transistors de programmation (58) contrôlent
ledit potentiel sur ledit noeud.
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